JPH01138478A - 集積回路 - Google Patents
集積回路Info
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- JPH01138478A JPH01138478A JP62296367A JP29636787A JPH01138478A JP H01138478 A JPH01138478 A JP H01138478A JP 62296367 A JP62296367 A JP 62296367A JP 29636787 A JP29636787 A JP 29636787A JP H01138478 A JPH01138478 A JP H01138478A
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- Japan
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- signal
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- 238000007689 inspection Methods 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 description 21
- 238000012360 testing method Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
炎亙皇１
本発明は集積回路に関し、特にディジタル回路とアナロ
グ回路とが混在する集積回路に関する。
グ回路とが混在する集積回路に関する。
従来技術
従来、この種の集積回路はディジタル回路とそのディジ
タル回路のディジタル出力信号をアナログ信号に変換す
るためのＤ／Ａ変換回路とを有していた。その集積回路
の試験方法としては、ディジタル回路とアナログ回路と
を個別に試験を行う方法と、アナログ信号検査用ＬＳＩ
テスタを用いる方法とがあった。
タル回路のディジタル出力信号をアナログ信号に変換す
るためのＤ／Ａ変換回路とを有していた。その集積回路
の試験方法としては、ディジタル回路とアナログ回路と
を個別に試験を行う方法と、アナログ信号検査用ＬＳＩ
テスタを用いる方法とがあった。
前者の方法ではディジタル回路試験用の出力端子とアナ
ログ回路試験用の入力端子とを予め設けておくことが必
要であった。そして、ディジタル回路の試験はディジタ
ル回路の入力端子に印加する所定の入力信号と、ディジ
タル回路試験用の出力端子からの出力信号とを比較する
ことにより行っていた。また、アナログ回路の試験はア
ナログ回路試験用の入力端子に印加する所定の入力信号
と、アナログ回路の出力端子からの出力信号とを比較す
ることにより行っていた。したがって、集積回路に内部
の構成によっては、試験用の端子を多数段けなければな
らないという欠点があった。
ログ回路試験用の入力端子とを予め設けておくことが必
要であった。そして、ディジタル回路の試験はディジタ
ル回路の入力端子に印加する所定の入力信号と、ディジ
タル回路試験用の出力端子からの出力信号とを比較する
ことにより行っていた。また、アナログ回路の試験はア
ナログ回路試験用の入力端子に印加する所定の入力信号
と、アナログ回路の出力端子からの出力信号とを比較す
ることにより行っていた。したがって、集積回路に内部
の構成によっては、試験用の端子を多数段けなければな
らないという欠点があった。
また、後者の方法ではアナログ信号検査用のＬＳＩテス
タが必要であるという欠点があった。
タが必要であるという欠点があった。
発明の目的
本発明の目的は、試験用端子数の増加を軽減し、かつア
ナログ信号検査用のＬＳＩテスタが不要な集積回路を提
供することである。
ナログ信号検査用のＬＳＩテスタが不要な集積回路を提
供することである。
発明の構成
本発明の集積回路は、ディジタル回路と、そのディジタ
ル出力信号をアナログ信号に変換するアナログ変換手段
とを含む集積回路であって、前記アナログ変換手段のア
ナログ出力信号をディジタル信号に変換するディジタル
変換手段と、前記ディジタル回路のディジタル出力信号
と前記ディジタル変換手段のディジタル出力信号とを比
較する比較手段とを有することを特徴とする。
ル出力信号をアナログ信号に変換するアナログ変換手段
とを含む集積回路であって、前記アナログ変換手段のア
ナログ出力信号をディジタル信号に変換するディジタル
変換手段と、前記ディジタル回路のディジタル出力信号
と前記ディジタル変換手段のディジタル出力信号とを比
較する比較手段とを有することを特徴とする。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明による集積回路の一実施例の構成を示す
系統図である。図において本発明の一実施例による集積
回路１は、ディジタル回路２と、Ｄ／Ａ変換回路３と、
Ａ／Ｄ変換回路４と、比較回路５とを含んで構成されて
いる。
系統図である。図において本発明の一実施例による集積
回路１は、ディジタル回路２と、Ｄ／Ａ変換回路３と、
Ａ／Ｄ変換回路４と、比較回路５とを含んで構成されて
いる。
また、本発明の一実施例による集積回路１は、ディジタ
ル入力端子１０と、ディジタル出力端子１１と、アナロ
グ出力端子１２と、比較出力端子１３とを含んで構成さ
れている。
ル入力端子１０と、ディジタル出力端子１１と、アナロ
グ出力端子１２と、比較出力端子１３とを含んで構成さ
れている。
ディジタル入力端子１０に入力された信号はディジタル
回路２に入力され、ディジタル回路２のディジタル出力
２１はＤ／Ａ変換回路３に入力される他に比較回路５に
入力される。そして、Ｄ／Ａ変換回路３の出力はアナロ
グ出力端子１２から出力される他にＡ／Ｄ変換回路４に
入力される。
回路２に入力され、ディジタル回路２のディジタル出力
２１はＤ／Ａ変換回路３に入力される他に比較回路５に
入力される。そして、Ｄ／Ａ変換回路３の出力はアナロ
グ出力端子１２から出力される他にＡ／Ｄ変換回路４に
入力される。
Ａ／Ｄ変換回路４の出力２２は比較回路５に入力される
。比較回路５の比較出力は比較出力端子１３に出力され
る。また、ディジタル回路２のディジタル出力はディジ
タル出力端子１１に出力される。
。比較回路５の比較出力は比較出力端子１３に出力され
る。また、ディジタル回路２のディジタル出力はディジ
タル出力端子１１に出力される。
比較回路５はディジタル回路２のディジタル出力２１と
、Ａ／Ｄ変換回路４の出力２２とを比較するものであり
、出力２１と２２とが一致を示せば比較出力は「し」
（低レベル〉、不一致であれば「Ｈ」 （高レベル）と
なる。
、Ａ／Ｄ変換回路４の出力２２とを比較するものであり
、出力２１と２２とが一致を示せば比較出力は「し」
（低レベル〉、不一致であれば「Ｈ」 （高レベル）と
なる。
かかる構成において、ディジタル回路２の試験を行う場
合はディジタル入力端子１０に所定信号を印加し、ディ
ジタル出力端子１１に出力された信号と比較することに
より判定することができる。
合はディジタル入力端子１０に所定信号を印加し、ディ
ジタル出力端子１１に出力された信号と比較することに
より判定することができる。
また、Ｄ／Ａ変換回路３の試験を行う場合にはディジタ
ル入力端子１０に所定の信号を入力したときの比較出力
端子１３に出力される信号により判定することができる
。
ル入力端子１０に所定の信号を入力したときの比較出力
端子１３に出力される信号により判定することができる
。
次に第２図を用いて本実施例の集積回路１内の比較回路
５について説明する。第２図は本実施例の集積回路１内
の比較回路５の構成を示す系統図である。図において本
実施例における比較回路５は排他的論理和回路３１．３
２．３３および３４と、多入力のオア回路３５を含んで
構成されている。
５について説明する。第２図は本実施例の集積回路１内
の比較回路５の構成を示す系統図である。図において本
実施例における比較回路５は排他的論理和回路３１．３
２．３３および３４と、多入力のオア回路３５を含んで
構成されている。
排他的論理和回路３１の入力にはディジタル回路２のデ
ィジタル出力２１と、Ａ／Ｄ変換回路４の出力２２とが
印加され、その出力はオア回路３５の入力に印加される
。また、排他的論理和回路３２．３３及び３４の入力に
は図示せぬ他のＤ／Ａ変換回路への入力信号と、そのＤ
／Ａ変換回路の出力を入力とするＡ／Ｄ変換回路の出力
信号とが印加される。そして、排他的論理和回路３２゜
３３及び３４の夫々の出力はオア回路３５の入力に印加
される。
ィジタル出力２１と、Ａ／Ｄ変換回路４の出力２２とが
印加され、その出力はオア回路３５の入力に印加される
。また、排他的論理和回路３２．３３及び３４の入力に
は図示せぬ他のＤ／Ａ変換回路への入力信号と、そのＤ
／Ａ変換回路の出力を入力とするＡ／Ｄ変換回路の出力
信号とが印加される。そして、排他的論理和回路３２゜
３３及び３４の夫々の出力はオア回路３５の入力に印加
される。
排他的論理和３１，３２．３３及び３４は夫々の入力に
印加された２つの入力が一致を示せばぞの出力はｒＬＪ
となり、不一致であれば「Ｈ」となる。したがって、オ
ア回路３５の比較出力は排他的論理和のうち１つでも不
一致（不良）を示せば比較出力端子１３にＩ’ＨＪどし
て出力されることになる。
印加された２つの入力が一致を示せばぞの出力はｒＬＪ
となり、不一致であれば「Ｈ」となる。したがって、オ
ア回路３５の比較出力は排他的論理和のうち１つでも不
一致（不良）を示せば比較出力端子１３にＩ’ＨＪどし
て出力されることになる。
つまり、本発明においては、Ｄ／Ａ変換回路のアナログ
出力を再びＡ／Ｄ変換し、元のディジタル信号と比較し
、一致を確認することにより、全てディジタル信号とし
て試験可能であるため、アナログ信号検査用のＬＳＩテ
スタが不要となる。
出力を再びＡ／Ｄ変換し、元のディジタル信号と比較し
、一致を確認することにより、全てディジタル信号とし
て試験可能であるため、アナログ信号検査用のＬＳＩテ
スタが不要となる。
また、比較出力信号の端子を１つ追加するだけで良いた
め、試験用端子の増加を軽減できるのである。
め、試験用端子の増加を軽減できるのである。
発明の効果
以上説明したように本発明は、アナログ信号を再びＡ／
Ｄ変換し、元のディジタル信号と比較することにより、
全てディジタル信号として試験可能であるため、アナロ
グ信号検査用のＬＳＩテスタが不要になるという効果が
ある。
Ｄ変換し、元のディジタル信号と比較することにより、
全てディジタル信号として試験可能であるため、アナロ
グ信号検査用のＬＳＩテスタが不要になるという効果が
ある。
また、本発明は比較回路の比較出力を確認するだけでよ
いため、試験用端子の増加を軽減できるという効果があ
る。
いため、試験用端子の増加を軽減できるという効果があ
る。
第１図は本発明の実施例による集積回路の構成を示す系
統図、第２図は本発明の実施例による集積回路の比較回
路の構成を示す系統図である。 主要部分の符号の説明 − ２・・・・・・ディジタル回路 ３・・・・・・Ｄ／Ａ変換回路 ４・・・・・・Ａ／Ｄ変換回路 ５・・・・・・比較回路
統図、第２図は本発明の実施例による集積回路の比較回
路の構成を示す系統図である。 主要部分の符号の説明 − ２・・・・・・ディジタル回路 ３・・・・・・Ｄ／Ａ変換回路 ４・・・・・・Ａ／Ｄ変換回路 ５・・・・・・比較回路
Claims (1)
- ディジタル回路と、そのディジタル出力信号をアナロ
グ信号に変換するアナログ変換手段とを含む集積回路で
あって、前記アナログ変換手段のアナログ出力信号をデ
ィジタル信号に変換するディジタル変換手段と、前記デ
ィジタル回路のディジタル出力信号と前記ディジタル変
換手段のディジタル出力信号とを比較する比較手段とを
有することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296367A JPH01138478A (ja) | 1987-11-25 | 1987-11-25 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296367A JPH01138478A (ja) | 1987-11-25 | 1987-11-25 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01138478A true JPH01138478A (ja) | 1989-05-31 |
Family
ID=17832633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62296367A Pending JPH01138478A (ja) | 1987-11-25 | 1987-11-25 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01138478A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617037A (en) * | 1994-08-31 | 1997-04-01 | Nec Corporation | Mixed analog and digital integrated circuit having a comparator to compare original digital data with data having undergone successive D/A and A/D conversion and level shifting |
| JP2009529125A (ja) * | 2006-03-07 | 2009-08-13 | スキャニメトリクス，インコーポレイテッド | 電子コンポーネントに問い合わせをする方法および装置 |
| US7664355B2 (en) | 2006-02-14 | 2010-02-16 | Coveytech Llc | All-optical gates using nonlinear elements-claim set III |
| US7689081B2 (en) | 2006-02-14 | 2010-03-30 | Coveytech Llc | All-optical logic gates using nonlinear elements claim—set V |
| WO2010049513A2 (de) * | 2008-10-30 | 2010-05-06 | Siemens Aktiengesellschaft | Feldgerät für die prozessautomatisierung |
| US8373429B2 (en) | 2006-03-07 | 2013-02-12 | Steven Slupsky | Method and apparatus for interrogating an electronic component |
-
1987
- 1987-11-25 JP JP62296367A patent/JPH01138478A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617037A (en) * | 1994-08-31 | 1997-04-01 | Nec Corporation | Mixed analog and digital integrated circuit having a comparator to compare original digital data with data having undergone successive D/A and A/D conversion and level shifting |
| US6339388B1 (en) | 1994-08-31 | 2002-01-15 | Nec Corporation | Mixed analog and digital integrated circuit and testing method thereof |
| US7664355B2 (en) | 2006-02-14 | 2010-02-16 | Coveytech Llc | All-optical gates using nonlinear elements-claim set III |
| US7689081B2 (en) | 2006-02-14 | 2010-03-30 | Coveytech Llc | All-optical logic gates using nonlinear elements claim—set V |
| JP2009529125A (ja) * | 2006-03-07 | 2009-08-13 | スキャニメトリクス，インコーポレイテッド | 電子コンポーネントに問い合わせをする方法および装置 |
| US8373429B2 (en) | 2006-03-07 | 2013-02-12 | Steven Slupsky | Method and apparatus for interrogating an electronic component |
| US8390307B2 (en) | 2006-03-07 | 2013-03-05 | Steven Slupsky | Method and apparatus for interrogating an electronic component |
| WO2010049513A2 (de) * | 2008-10-30 | 2010-05-06 | Siemens Aktiengesellschaft | Feldgerät für die prozessautomatisierung |
| WO2010049513A3 (de) * | 2008-10-30 | 2010-07-15 | Siemens Aktiengesellschaft | Feldgerät für die prozessautomatisierung |
| DE102008054053B4 (de) * | 2008-10-30 | 2013-07-25 | Siemens Aktiengesellschaft | Feldgerät für die Prozessautomatisierung |
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