JPH02272823A - アナログ・デジタル変換器の試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はアナログ・デジタル変換器（以下ＡＤＣと称
す）を一部に含む半導体集積回路の変換特性試験などに
用いられるアナログ・デジタル変換器の試験装置に関し
、特にスプリアスコードの有無の試験を行うアナログ・
デジタル変換器の試験装置に関するものである。

〔従来の技術〕

ＡＤＣはアナログ信号をデジタル信号に変換するもので
、その変換特性は、変換の忠実度すなわち変換されたデ
ジタル信号の、ＩＮＦ、Ｗを表わすものである。変換特
性を記述する為山指標として、オフセットエラー　ゲイ
ンエラー、直線性誤差、信号対雑音比、スプリアスコー
ド有無が主要なものとして挙げられる。ここではスプリ
アスコード（Ｓｐｕｒｌｏｕｓ　Ｃｏｄｅ）の有無を試
験するための従来のＡＤＣ試験装置について説明する。

なお、スプリアスコードの詳細については文献ｒ　Ｅｒ
１ｃ　Ｂｌｏｉｎ、　”Ｄｙ−ｎａｍｉｃ　ｔｅｓｔｉ
ｎｇ　ｄｅｓｃｒｉｂｅｓ　ｂｅｈａｖｉｏｒ　ｏｆ　
ｈｌｇｈ−ｆ’ｒ−ｅｑＵｅｎｃｙ　ＡＤＣｓ”　、　
Ａｐｒｉｌ　１４．１９８８Ｊに示されている。まず、
第３図を用いてスプリアスコードを模式的に説明する。

図において２００は横軸で、ＡＤＣの変換時刻を表わし
、３００は縦軸で出力されるデジタル信号のデジタル値
を表わし、１０１〜１１２は、正弦波を変換した時のＡ
ＤＣの出力であるデジタル信号を表わしている。デジタ
ル信号１０１〜１１２は入力された信号である正弦波の
軌跡を描くことになる。図において、人力正弦波と異な
ったデジタル値を持つ１０６がスプリアスコードで、そ
のデジタル値をスプリアスコード値と呼ぶことにする。

また図において１２６は本来デジタル信号１０６が存在
すべきデジタル値を表わし、そのデジタル値をスプリア
スコード発生コード値と呼ぶことにする。

デジタル信号１０６以外のデジタル信号も人力された正
弦波に対して、小さくとも量子化誤差分だけ異なったデ
ジタル値を持っており、その差分は非直線性誤差と呼ば
れている。このようにスプリアスコードを現象論的観点
から他のものと明確に区別して定義することは困難であ
る。定性的にはスプリアスコードはパルス雑音的であり
、非直線性誤差は、白色雑音的であると考えられる。

スプリアスコードは次の特徴を持っている。

（１）スプリアスコードによる雑音のピーク値は、非直
線性誤差によるものより大きい。

（２）スプリアスコード発生コード値とスプリアスコー
ド値はかなり小さい誤差と高い信頼度で特定できる。

（３）スプリアスコードは間欠的に発生しその発生確率
は低い場合が多い。

第４図は上述したスプリアスコードの有無を判定するた
めの従来のＡＤＣ試験装置の構成を示すブロック図であ
る。

図において、１はアナログ信号をデジタル信号に変換す
る機能を含む被試験半導体装置（ＤＵＴと呼ぶ）、２は
ＤＵＴｌにアナログ信号たる正弦波Ａを与えるための正
弦波発生器、３はＤＵＴ　１の出力するデジタル信号り
を格納するデジタル信号記憶装置、４はＤＵＴＩがアナ
ログ信号Ａをデジタル信号りに変換するタイミングとＤ
ＵＴｌの出力するデジタル信号りをデジタル信号記憶装
置３に格納するタイミングを設定するためのクロック信
号ＣＬＫＩ、ＣＬＫ２を発生するクロック信号発生器、
１０はデジタル信号記憶装置３に格納されたデジタル信
号りに基づきスプリアスコードの有無の判定を行う演算
処理装置である。

次に、第５図を用いがら、スプリアスコードの有無の判
定動作について説明する。ＤＵＴＩは正弦波発生器２か
らの正弦波Ａを、クロック信号発生器４からのクロック
信号ＣＬＫＩに同期してデジタル信号りに変換する。こ
のようにして変換されたデジタル信号りは例えば第５図
の１０１〜１１２のようになる。このうちデジタル信号
１０６゜１１０がスプリアスコードである。そして、デ
ジタル信号１０６のスプリアスコード発生コード値はデ
ジタル値１２６、デジタル信号１１０のスプリアスコー
ド発生コード値はデジタル値１３０となる。ＤＵＴｌか
らのデジタル信号りはデジタル信号記憶装置３に与えら
れ、デジタル信号記憶装置３はクロック信号ＣＬＫ２に
従ってデジタル信号りを取り込み記憶する。演算処理装
置１０は記憶されたデジタル信号りを読出して処理する
。演算処理装置１０には正常であるデジタル信号りの上
限値３２０及び下限値３１０（第５図参照）があらかじ
め記憶されており、演算処理装置１０はデジタルＤが上
限値３２０より大きい、あるいは下限値３１０より小さ
いと認めた場合にスプリアスコードが存在すると判定す
る。なお、入力正弦波の振幅は最大、最小値に対して少
なくとも非直線性誤差より大きい余裕があるように決定
する必要がある。

〔発明が解決しようとする課題〕

従来のアナログ・デジタル変換器の試験装置は以上のよ
うに構成されており、一定の上限値３２０、下限値３１
０を設定してスプリアスコードの有無の判定を行ってい
るので、スプリアスコードが存在しても、上限値３２０
と下限値３１０との間に存在していれば、スプリアスコ
ード無と判定してしまう場合がある。また、デジタル信
号りを一層デジタル信号記憶装置３に取り込んだ後にス
プリアスコード有無の判定を行う為、取込みのための時
間と判定のための時間とが必要であり、試験時間が長く
なるという問題点や、デジタル信号記憶装置３を設けて
いるので、試験装置価格が高くなるという問題点があっ
た。又前記したようにスプリアスコードの発生確率が低
い場合があり、その場合には時間とコストの無駄が一層
大きくなる。

この発明は上記のような問題点を解消するためになされ
たもので、正確にスプリアスコードの有無が判定でき、
かつ試験時間の短縮と試験装置価格低減が可能となるア
ナログ・デジタル変換器の試験装置を得ることを目的と
する。

〔課題を解決するための手段〕

この発明に係る半導体試験装置は、クロック信号を発生
するクロック信号発生器と、クロック信号発生器に接続
され、クロック信号により規定されたタイミングでアナ
ログ信号を発生するアナログ信号発生器と、クロック信
号発生器に接続され、クロック信号及びアナログ信号を
試験に供される被試験アナログ・デジタル変換器に入力
した場合にクロック信号に同期して被試験アナログ・デ
ジタル変換器より順次出力されるべきデジタル信号の誤
差許容範囲値をその順次出力されるべきデジタル信号の
各々についてあらかじめ記憶しており、クロック信号に
同期してその記憶された誤差許容範囲値を順次出力する
記憶手段と、被試験アナログ・デジタル変換器及び記憶
手段に接続され、クロック信号及びアナログ信号を被試
験アナログ・デジタル変換器に入力することによってそ
の被試験アナログ・デジタル変換器よりクロック信号に
同期して順次出力されるデジタル信号が誤差許容範囲値
内に存在するか否かをその順次出力されるデジタル信号
の各々について判定する判定手段とを備えている。

〔作用〕

この発明における記憶手段は、クロック信号発生器に接
続され、クロック信号及びアナログ信号を試験に供され
る被試験アナログ・デジタル変換器に入力した場合にク
ロック信号に同期して被試験アナログデジタル変換器よ
り順次出力されるべきデジタル信号の誤差許容範囲値を
その順次出力されるべきデジタル信号ごとにあらかじめ
記憶しており、クロック信号に同期してその記憶された
誤差許容範囲値を順次出力する。判断手段は、クロック
信号及びアナログ信号を被試験アナログ・デジタル変換
器に入力することによってその被試験アナログ・デジタ
ル変換器よりクロック信号に同期して順次出力されるデ
ジタル信号が誤差許容範囲値内に存在するか否かをその
順次出力されるデジタル信号の各々について判定する。

〔実施例〕

第１図はこの発明に係るアナログ・デジタル変換器の試
験装置の一実施例を示すブロック図である。図において
、第４図に示した装置との相違点は、デジタル信号記憶
装置３をなくし、新たに上限値記憶装置２０及び下限値
記憶装置２１を設けたことである。上限値記憶装置２０
には、正弦波発生器２より発生される正弦波Ａをクロッ
ク信号ＣＬＫＩに同期してＤＵＴＩによりデジタル信号
りに変換する際に、ＤＵＴＩから出力されるデジタル信
号りの各々ごとにスプリアスコード有無を判断するため
の上限値があらかじめ記憶されており、下限値記憶装置
２１は同様の下限値があらかじめ記憶されている。その
他の構成は従来と同様である。

次に動作について第２図を用いながら、説明する。正弦
波発生器２はクロック信号発生器４からのクロック信号
ＣＬＫ３により規定されたタイミングで正弦波Ａを出力
し、ＤＵＴｌに与える。ＤＵＴＩはクロック信号発生器
４からのクロック信号ＣＬＫＩに応答して正弦波Ａをデ
ジタル信号りに変換し演算処理装置１０に与える。演算
処理装置１０に入力されたデジタル信号りが第２図の１
０１〜１１２である。また第２図において、１４１〜１
５２及び１６１〜１７２はそれぞれ、デジタル信号１０
１〜１１２がスプリアスコードか否かを判定するための
上限値及び下限値である。これらの上限値及び下限値は
それぞれ、上限値記憶装置２０及び下限値記憶装置２１
に記憶されている。

上限値記憶装置２０及び下限値記憶装置２１は各々クロ
ック信号発生器４からのクロック信号ＣＬＫ４に応答し
てあらかじめ記憶されている上限値Ｘ、下限値Ｙを演算
処理装置１０に与える。演算処理装置１０は与えられて
いるデジタル信号りが上限値Ｘと下限値Ｙとの間に存在
するか否かを調べ、存在する場合にはスプリアスコード
無と、存在しない場合にはスプリアスコード有と判断す
る。

上記動作において、クロック信号ＣＬＫＩ、ＣＬＫ３．
ＣＬＫ４を調整し、ＤＵＴｌからデジタル信号（１０１
〜１１２）が第２図のｔ１〜ｔ１２のタイミングで順次
出力されるのに同期して、それらのデジタル信号りに対
応した上限１ｉｉ！Ｘ（１４１〜１５２）、下限値Ｙ（
１６１〜１７２）が上限値記憶装置２０．下限値記憶装
置２１から演算処理装置１０に順次与えられるようにす
ることにより、各デジタル信号りにっき即スプリアスコ
ードの有無を判定することができ。これにより、試験時
間の短縮が図れるとともに、スプリアスコードが存在す
るにもかかわらず、スプリアスコード無と判定されるこ
ともない。

第２図において、例えばデジタル信号１０２について見
ると、上限値１４１と下限値１６１との間にあり、スプ
リアスコード無と判定される。−方、デジタル信号１０
６について見ると、上限値１４６より大きいのでスプリ
アスコード有と判定される。またデジタル信号１１０に
ついて見ると、下限値１７０より小さいのでこの場合も
スプリアスコード有と判定される。

アナログ信号Ａを正弦波のように周期性のある信号とす
ることにより、上限値記憶装置２０．下限値記憶装置２
１に記憶しておくべきデータ数は非常に少なくて済む。

これにより装置構成の簡略化、価格の低減化が可能とな
る。

なお、上記実施例ではアナログ信号が正弦波である場合
について説明したが、どの様なアナログ信号であっても
よく正弦波に限定されない。またＤＵＴの試験の場合に
ついて説明したがこれに限定されない。

〔発明の効果〕

以上のように、この発明によれば、クロック信号発生器
に接続され、クロック信号及びアナログ信号を試験に供
される被試験アナログ・デジタル変換器に入力した場合
にクロック信号に同期して被試験アナログ・デジタル変
換器より順次出力されるべきデジタル信号の誤差許容範
囲値をその順次出力されるべきデジタル信号ごとにあら
かじめ記憶しており、クロック信号に同期してその記憶
された誤差許容範囲値を順次出力する記憶手段と、クロ
ック信号及びアナログ信号を被試験アナログ・デジタル
変換器に入力することによってその被試験アナログ・デ
ジタル変換器よりクロック信号に同期して順次出力され
るデジタル信号が誤差許容範囲値内に存在するか否かを
その順次出力されるデジタル信号の各々について判定す
る判定手段とを備えているので、試験時間の短縮が図れ
るとともに、スプリアスコードが存在するにもかかわら
ずスプリアスコード無と判断することがなく、さらに試
験装置価格の低減化も可能となるという効果がある。

【図面の簡単な説明】

第１図はこの発明に係るアナログ・デジタル変換器の試
験装置の一実施例を示すブロック図、第２図は第１図に
示した装置の動作を説明するための図、第３図はスプリ
アスコードを説明するための図、第４図は従来のアナロ
グ・デジタル変換器の試験装置の構成を示すブロック図
、第５図は第４図に示した装置の動作を説明するだめの
図である。 図において、１は被試験半導体装置、２は正弦波発生器
、４はクロック信号発生器、１０は演算処理装置、２０
は上限値記憶装置、２１は下限値記憶装置、Ａは正弦波
、Ｄはデジタル信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）クロック信号を発生するクロック信号発生器と、 前記クロック信号発生器に接続され、前記クロック信号
   により規定されたタイミングでアナログ信号を発生する
   アナログ信号発生器と、 前記クロック信号発生器に接続され、前記クロック信号
   及び前記アナログ信号を試験に供される被試験アナログ
   ・デジタル変換器に入力した場合に前記クロック信号に
   同期して前記被試験アナログ・デジタル変換器より順次
   出力されるべきデジタル信号の誤差許容範囲値をその順
   次出力されるべきデジタル信号の各々についてあらかじ
   め記憶しており、前記クロック信号に同期してその記憶
   された誤差許容範囲値を順次出力する記憶手段と、前記
   被試験アナログ・デジタル変換器及び前記記憶手段に接
   続され、前記クロック信号及び前記アナログ信号を前記
   被試験アナログ・デジタル変換器に入力することによっ
   てその被試験アナログ・デジタル変換器より前記クロッ
   ク信号に同期して順次出力されるデジタル信号が前記誤
   差許容範囲値内に存在するか否かをその順次出力される
   デジタル信号の各々について判定する判定手段とを備え
   たアナログ・デジタル変換器の試験装置。