JPH11168380A - Ａｄコンバータ - Google Patents
ＡｄコンバータInfo
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- JPH11168380A JPH11168380A JP9333814A JP33381497A JPH11168380A JP H11168380 A JPH11168380 A JP H11168380A JP 9333814 A JP9333814 A JP 9333814A JP 33381497 A JP33381497 A JP 33381497A JP H11168380 A JPH11168380 A JP H11168380A
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- circuit
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Abstract
(57)【要約】
【課題】アナログ回路とデジタル回路が混在する半導体
装置のテスト性を向上させることができるＡＤコンバー
タを提供すること。 【解決手段】アナログ回路とデジタル回路が混在する半
導体装置に搭載されるＡＤコンバータにおいて、コンパ
レータ群の出力信号に相当する出力信号を出力する出力
設定手段と、コンパレータ群の出力信号または出力設定
手段に設定された出力信号のいずれかを選択的に出力す
る出力選択手段とを設け、出力選択手段から、実動作時
にコンパレータ群の出力信号を出力し、テスト時に出力
設定手段の出力信号を出力することにより、上記課題を
解決する。
装置のテスト性を向上させることができるＡＤコンバー
タを提供すること。 【解決手段】アナログ回路とデジタル回路が混在する半
導体装置に搭載されるＡＤコンバータにおいて、コンパ
レータ群の出力信号に相当する出力信号を出力する出力
設定手段と、コンパレータ群の出力信号または出力設定
手段に設定された出力信号のいずれかを選択的に出力す
る出力選択手段とを設け、出力選択手段から、実動作時
にコンパレータ群の出力信号を出力し、テスト時に出力
設定手段の出力信号を出力することにより、上記課題を
解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ回路とデ
ジタル回路が混在する半導体装置に搭載されるＡＤコン
バータのテストの容易化に関するものである。
ジタル回路が混在する半導体装置に搭載されるＡＤコン
バータのテストの容易化に関するものである。
【０００２】
【従来の技術】アナログ回路とデジタル回路が混在する
半導体装置では、シミュレータやテスタを対応させるの
が非常に難しく、アナログ入力信号を変換して得られる
デジタル出力信号のテストを精度よく行うことが困難で
あるため、通常、アナログ回路はアナログ用のシミュレ
ータやテスタ、デジタル回路はデジタル用のシミュレー
タやテスタを用いて別々にテストが行われる。以下、従
来の半導体装置とそのテスト方法の問題点について説明
する。
半導体装置では、シミュレータやテスタを対応させるの
が非常に難しく、アナログ入力信号を変換して得られる
デジタル出力信号のテストを精度よく行うことが困難で
あるため、通常、アナログ回路はアナログ用のシミュレ
ータやテスタ、デジタル回路はデジタル用のシミュレー
タやテスタを用いて別々にテストが行われる。以下、従
来の半導体装置とそのテスト方法の問題点について説明
する。
【０００３】まず、図３に、従来の半導体装置の一例の
概念図を示す。図示例の半導体装置２２は、アナログ回
路であるＡＤコンバータ（以下、ＡＤＣという）２４、
デジタル回路であるロジック回路２６等を有する。ま
た、図４に、従来のＡＤコンバータの一例の構成概念図
を示す。同図に示すＡＤＣ２４は、フラッシュ型ＡＤＣ
の一例を示すもので、コンパレータ群１２、ラッチ回路
１４、エンコーダ回路１６等を有する。
概念図を示す。図示例の半導体装置２２は、アナログ回
路であるＡＤコンバータ（以下、ＡＤＣという）２４、
デジタル回路であるロジック回路２６等を有する。ま
た、図４に、従来のＡＤコンバータの一例の構成概念図
を示す。同図に示すＡＤＣ２４は、フラッシュ型ＡＤＣ
の一例を示すもので、コンパレータ群１２、ラッチ回路
１４、エンコーダ回路１６等を有する。
【０００４】半導体装置２２においては、アナログ入力
信号Ａｉｎが、入力端子からＡＤＣ２４のコンパレータ
群１２の一方の入力端子に共通に入力される。コンパレ
ータ群１２の他方の入力端子には各々の基準電圧が入力
され、アナログ入力信号Ａｉｎと各々の基準電圧とが同
時に比較される。コンパレータ群１２の出力信号はラッ
チ回路１４に保持され、エンコーダ回路１６によって、
アナログ入力信号Ａｉｎに対応するデジタル出力信号Ａ
ＤＣｏｕｔに変換される。
信号Ａｉｎが、入力端子からＡＤＣ２４のコンパレータ
群１２の一方の入力端子に共通に入力される。コンパレ
ータ群１２の他方の入力端子には各々の基準電圧が入力
され、アナログ入力信号Ａｉｎと各々の基準電圧とが同
時に比較される。コンパレータ群１２の出力信号はラッ
チ回路１４に保持され、エンコーダ回路１６によって、
アナログ入力信号Ａｉｎに対応するデジタル出力信号Ａ
ＤＣｏｕｔに変換される。
【０００５】ここで、半導体装置２２の実動作モードで
は、ＡＤＣ２４のデジタル出力信号ＡＤＣｏｕｔがロジ
ック回路２６に入力され、ロジック回路２６は、ＡＤＣ
２４のデジタル出力信号ＡＤＣｏｕｔに基づいて動作す
る。その後、ロジック回路２６のデジタル出力信号Ｄｏ
ｕｔは出力端子を介して出力される。すなわち、半導体
装置２２の実動作時には、アナログ入力信号Ａｉｎの電
位を変化させることによってデジタル出力信号Ｄｏｕｔ
が変化する。
は、ＡＤＣ２４のデジタル出力信号ＡＤＣｏｕｔがロジ
ック回路２６に入力され、ロジック回路２６は、ＡＤＣ
２４のデジタル出力信号ＡＤＣｏｕｔに基づいて動作す
る。その後、ロジック回路２６のデジタル出力信号Ｄｏ
ｕｔは出力端子を介して出力される。すなわち、半導体
装置２２の実動作時には、アナログ入力信号Ａｉｎの電
位を変化させることによってデジタル出力信号Ｄｏｕｔ
が変化する。
【０００６】これに対し、テストモードでは、ＡＤＣ２
４のデジタル出力信号ＡＤＣｏｕｔがテスト用の入出力
端子から出力され、ＡＤＣ２４単体の良否がテストされ
る。また、ロジック回路２６には、同じテスト用の入出
力端子から、ＡＤＣ２４のデジタル出力信号ＡＤＣｏｕ
ｔに相当するデジタル入力信号Ｄｉｎが入力され、ロジ
ック回路２６のデジタル出力信号Ｄｏｕｔが出力端子か
ら出力されて、ロジック回路２６の良否がテストされ
る。
４のデジタル出力信号ＡＤＣｏｕｔがテスト用の入出力
端子から出力され、ＡＤＣ２４単体の良否がテストされ
る。また、ロジック回路２６には、同じテスト用の入出
力端子から、ＡＤＣ２４のデジタル出力信号ＡＤＣｏｕ
ｔに相当するデジタル入力信号Ｄｉｎが入力され、ロジ
ック回路２６のデジタル出力信号Ｄｏｕｔが出力端子か
ら出力されて、ロジック回路２６の良否がテストされ
る。
【０００７】このように、半導体装置２２のテスト時に
は、アナログ回路であるＡＤＣ２４とデジタル回路であ
るロジック回路２６が別々にテストされる。従って、半
導体装置２２においては、実動作時のように、ＡＤＣ２
４から実際に出力されるデジタル出力信号ＡＤＣｏｕｔ
の値やタイミングでロジック回路２６のテストが行われ
ていないため、ＡＤＣ２４のデジタル出力信号ＡＤＣｏ
ｕｔに基づいて、ロジック回路２６の動作確認を行うこ
とができないという問題点があった。
は、アナログ回路であるＡＤＣ２４とデジタル回路であ
るロジック回路２６が別々にテストされる。従って、半
導体装置２２においては、実動作時のように、ＡＤＣ２
４から実際に出力されるデジタル出力信号ＡＤＣｏｕｔ
の値やタイミングでロジック回路２６のテストが行われ
ていないため、ＡＤＣ２４のデジタル出力信号ＡＤＣｏ
ｕｔに基づいて、ロジック回路２６の動作確認を行うこ
とができないという問題点があった。
【０００８】また、半導体装置２２のテスト時には、ロ
ジック回路２６のＩＤＤＱテストも行われる。このＩＤ
ＤＱテストとは、ロジック回路２６をある一定の状態で
停止させ、この時のリーク電流の大きさを確認すること
によって、ロジック回路２６の内部に不良が存在するか
どうかをテストするものである。このＩＤＤＱテストを
行う時には、ロジック回路２６を様々な状態で停止させ
るための多くのテストパターンを作成する必要がある。
ジック回路２６のＩＤＤＱテストも行われる。このＩＤ
ＤＱテストとは、ロジック回路２６をある一定の状態で
停止させ、この時のリーク電流の大きさを確認すること
によって、ロジック回路２６の内部に不良が存在するか
どうかをテストするものである。このＩＤＤＱテストを
行う時には、ロジック回路２６を様々な状態で停止させ
るための多くのテストパターンを作成する必要がある。
【０００９】同じように、ＡＤＣ２４の内部にもデジタ
ル回路であるラッチ回路１４やエンコーダ回路１６があ
るため、このＡＤＣ２４内のデジタル回路のＩＤＤＱテ
ストを行うために、ＡＤＣ２４内のデジタル回路を様々
な状態で停止させるための多くのテストパターンを作成
する必要がある。すなわち、ＡＤＣ２４内のデジタル回
路を様々な状態で停止させるために、アナログ入力信号
Ａｉｎをグランド電位から電源電位までスウィープさせ
る必要がある。
ル回路であるラッチ回路１４やエンコーダ回路１６があ
るため、このＡＤＣ２４内のデジタル回路のＩＤＤＱテ
ストを行うために、ＡＤＣ２４内のデジタル回路を様々
な状態で停止させるための多くのテストパターンを作成
する必要がある。すなわち、ＡＤＣ２４内のデジタル回
路を様々な状態で停止させるために、アナログ入力信号
Ａｉｎをグランド電位から電源電位までスウィープさせ
る必要がある。
【００１０】しかしながら、アナログ入力信号Ａｉｎを
スウィープさせて、ＡＤＣ２４内のデジタル回路を停止
させたとしても、ＡＤＣ２４内のデジタル回路が実際に
どのような状態で停止しているのかは分からないし、デ
ジタル出力信号ＡＤＣｏｕｔの分解能が高くなるにつれ
て、１ビットの分解能に対応するアナログ入力信号Ａｉ
ｎの電圧範囲が次第に狭くなるため、ＡＤＣ２４内のデ
ジタル回路を所望の状態で停止させるのは非常に困難な
ことである。
スウィープさせて、ＡＤＣ２４内のデジタル回路を停止
させたとしても、ＡＤＣ２４内のデジタル回路が実際に
どのような状態で停止しているのかは分からないし、デ
ジタル出力信号ＡＤＣｏｕｔの分解能が高くなるにつれ
て、１ビットの分解能に対応するアナログ入力信号Ａｉ
ｎの電圧範囲が次第に狭くなるため、ＡＤＣ２４内のデ
ジタル回路を所望の状態で停止させるのは非常に困難な
ことである。
【００１１】このため、従来の半導体装置２２において
は、通常、アナログ入力信号Ａｉｎをグランド電位ある
いは電源電位に固定し、デジタル出力信号ＡＤＣｏｕｔ
を全て‘Ｌ（ロウレベル）’または‘Ｈ（ハイレベ
ル）’の状態で停止させる２種類のＩＤＤＱテストだけ
が行われている。従って、従来の半導体装置２２におい
ては、ＡＤＣ２４内のデジタル回路のＩＤＤＱテストを
十分に行うことができないという問題点もあった。
は、通常、アナログ入力信号Ａｉｎをグランド電位ある
いは電源電位に固定し、デジタル出力信号ＡＤＣｏｕｔ
を全て‘Ｌ（ロウレベル）’または‘Ｈ（ハイレベ
ル）’の状態で停止させる２種類のＩＤＤＱテストだけ
が行われている。従って、従来の半導体装置２２におい
ては、ＡＤＣ２４内のデジタル回路のＩＤＤＱテストを
十分に行うことができないという問題点もあった。
【００１２】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、アナログ回路と
デジタル回路が混在する半導体装置のテスト性を向上さ
せることができるＡＤコンバータを提供することにあ
る。
従来技術に基づく問題点をかえりみて、アナログ回路と
デジタル回路が混在する半導体装置のテスト性を向上さ
せることができるＡＤコンバータを提供することにあ
る。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、アナログ回路とデジタル回路が混在する
半導体装置に搭載されるＡＤコンバータであって、アナ
ログ入力信号と一定の電圧を均等に分圧して得られる少
なくとも２つの基準電圧とを同時に比較するコンパレー
タ群と、このコンパレータ群の出力信号に相当する出力
信号を出力する出力設定手段と、前記コンパレータ群の
出力信号または前記出力設定手段に設定された出力信号
のいずれかを選択的に出力する出力選択手段と、この出
力選択手段の出力信号に対応するデジタル出力信号を出
力するエンコーダ回路とを有することを特徴とするＡＤ
コンバータを提供するものである。
に、本発明は、アナログ回路とデジタル回路が混在する
半導体装置に搭載されるＡＤコンバータであって、アナ
ログ入力信号と一定の電圧を均等に分圧して得られる少
なくとも２つの基準電圧とを同時に比較するコンパレー
タ群と、このコンパレータ群の出力信号に相当する出力
信号を出力する出力設定手段と、前記コンパレータ群の
出力信号または前記出力設定手段に設定された出力信号
のいずれかを選択的に出力する出力選択手段と、この出
力選択手段の出力信号に対応するデジタル出力信号を出
力するエンコーダ回路とを有することを特徴とするＡＤ
コンバータを提供するものである。
【００１４】ここで、前記出力設定手段は、シフトレジ
スタ回路であるのが好ましい。
スタ回路であるのが好ましい。
【００１５】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＡＤコンバータを詳細に説明
する。
施例に基づいて、本発明のＡＤコンバータを詳細に説明
する。
【００１６】図１は、本発明のＡＤコンバータの一実施
例の構成概念図である。同図に示すＡＤコンバータ（以
下、ＡＤＣという）１０は、アナログ回路とデジタル回
路が混在する半導体装置に搭載されるフラッシュ型ＡＤ
コンバータに本発明を適用した場合の一例を示すもの
で、図示例では、コンパレータ群１２、ラッチ回路１
４、エンコーダ回路１６、出力設定手段の一例となるシ
フトレジスタ回路１８、出力選択手段の一例となるマル
チプレクサ群２０等を有する。
例の構成概念図である。同図に示すＡＤコンバータ（以
下、ＡＤＣという）１０は、アナログ回路とデジタル回
路が混在する半導体装置に搭載されるフラッシュ型ＡＤ
コンバータに本発明を適用した場合の一例を示すもの
で、図示例では、コンパレータ群１２、ラッチ回路１
４、エンコーダ回路１６、出力設定手段の一例となるシ
フトレジスタ回路１８、出力選択手段の一例となるマル
チプレクサ群２０等を有する。
【００１７】ここで、アナログ入力信号Ａｉｎは、コン
パレータ群１２の一方の入力端子に共通に入力される。
コンパレータ群１２の他方の入力端子には、一定の電圧
を均等に分圧して得られる基準電圧（図示せず）が各々
入力される。コンパレータ群１２は、アナログ入力電圧
Ａｉｎと各々の基準電圧とを同時に比較し、図２に示す
ように、アナログ入力信号Ａｉｎが基準電圧よりも大き
い時に‘Ｈ（ハイレベル）’、小さい時に‘Ｌ（ロウレ
ベル）’を出力する。
パレータ群１２の一方の入力端子に共通に入力される。
コンパレータ群１２の他方の入力端子には、一定の電圧
を均等に分圧して得られる基準電圧（図示せず）が各々
入力される。コンパレータ群１２は、アナログ入力電圧
Ａｉｎと各々の基準電圧とを同時に比較し、図２に示す
ように、アナログ入力信号Ａｉｎが基準電圧よりも大き
い時に‘Ｈ（ハイレベル）’、小さい時に‘Ｌ（ロウレ
ベル）’を出力する。
【００１８】コンパレータ群１２の出力信号は、これに
各々対応するマルチプレクサ群２０の一方の入力端子に
入力される。マルチプレクサ群２０の他方の入力端子に
は、これに各々対応するシフトレジスタ回路１８からの
出力信号が入力される。マルチプレクサ群２０は、選択
信号となるテストモード信号（図示せず）によって、コ
ンパレータ群１２もしくはシフトレジスタ回路１８から
出力される信号のいずれかを選択的に出力する。
各々対応するマルチプレクサ群２０の一方の入力端子に
入力される。マルチプレクサ群２０の他方の入力端子に
は、これに各々対応するシフトレジスタ回路１８からの
出力信号が入力される。マルチプレクサ群２０は、選択
信号となるテストモード信号（図示せず）によって、コ
ンパレータ群１２もしくはシフトレジスタ回路１８から
出力される信号のいずれかを選択的に出力する。
【００１９】シフトレジスタ回路１８は、例えば半導体
装置のリセット信号（図示せず）によって、全ての出力
が‘Ｌ’に初期化された後、同じく半導体装置のクロッ
ク信号（図示せず）に同期して、‘Ｈ’を順次シフトし
て出力する。続いて、上述するマルチプレクサ群２０か
らの出力信号はラッチ回路１４に入力される。ラッチ回
路１４は、前述のクロック信号に同期して、マルチプレ
クサ群２０から選択的に出力される信号を保持する。
装置のリセット信号（図示せず）によって、全ての出力
が‘Ｌ’に初期化された後、同じく半導体装置のクロッ
ク信号（図示せず）に同期して、‘Ｈ’を順次シフトし
て出力する。続いて、上述するマルチプレクサ群２０か
らの出力信号はラッチ回路１４に入力される。ラッチ回
路１４は、前述のクロック信号に同期して、マルチプレ
クサ群２０から選択的に出力される信号を保持する。
【００２０】なお、ラッチ回路１４の出力信号は、例え
ばＥＸＯＲ（排他的論理和）ゲート等を用いて、隣接す
るラッチ回路同士の出力信号の不一致を検出することに
よって‘Ｈ’と‘Ｌ’の境界部分が検出され、図２に示
すように、この境界部分の‘Ｈ’だけが‘Ｈ’とされ、
これ以外の‘Ｈ’が‘Ｌ’とされてエンコーダ回路１６
に入力される。エンコーダ回路１６は、この境界部分の
‘Ｈ’に対応するデジタル出力信号ＡＤＣｏｕｔを出力
する。
ばＥＸＯＲ（排他的論理和）ゲート等を用いて、隣接す
るラッチ回路同士の出力信号の不一致を検出することに
よって‘Ｈ’と‘Ｌ’の境界部分が検出され、図２に示
すように、この境界部分の‘Ｈ’だけが‘Ｈ’とされ、
これ以外の‘Ｈ’が‘Ｌ’とされてエンコーダ回路１６
に入力される。エンコーダ回路１６は、この境界部分の
‘Ｈ’に対応するデジタル出力信号ＡＤＣｏｕｔを出力
する。
【００２１】このＡＤＣ１０の実動作モードでは、マル
チプレクサ群２０からコンパレータ群１２の出力信号が
選択的に出力され、図４に示す従来のＡＤＣ２４と同じ
ように動作する。すなわち、コンパレータ群１２によっ
て、アナログ入力信号Ａｉｎと各々の基準電圧とが同時
に比較され、マルチプレクサ群２０を経てラッチ回路１
４に保持され、エンコーダ回路１６によって、アナログ
入力信号Ａｉｎに対応するディジタル出力信号ＡＤＣｏ
ｕｔに変換される。
チプレクサ群２０からコンパレータ群１２の出力信号が
選択的に出力され、図４に示す従来のＡＤＣ２４と同じ
ように動作する。すなわち、コンパレータ群１２によっ
て、アナログ入力信号Ａｉｎと各々の基準電圧とが同時
に比較され、マルチプレクサ群２０を経てラッチ回路１
４に保持され、エンコーダ回路１６によって、アナログ
入力信号Ａｉｎに対応するディジタル出力信号ＡＤＣｏ
ｕｔに変換される。
【００２２】これに対し、テストモードでは、マルチプ
レクサ群２０からシフトレジスタ回路１８の出力信号が
選択的に出力される。ここで、シフトレジスタ回路１８
からは、図２に示すように、アナログ入力信号Ａｉｎを
グランド電位から電源電位まで順次スウィープさせた場
合にコンパレータ群１２から出力される出力信号と全く
同じように、コンパレータ群１２の出力信号に相当する
出力信号がクロック信号に同期して順次出力される。
レクサ群２０からシフトレジスタ回路１８の出力信号が
選択的に出力される。ここで、シフトレジスタ回路１８
からは、図２に示すように、アナログ入力信号Ａｉｎを
グランド電位から電源電位まで順次スウィープさせた場
合にコンパレータ群１２から出力される出力信号と全く
同じように、コンパレータ群１２の出力信号に相当する
出力信号がクロック信号に同期して順次出力される。
【００２３】シフトレジスタ回路１８の出力信号は、実
動作時の場合と全く同じように、マルチプレクサ群２０
を経てラッチ回路１４に保持され、エンコーダ回路１６
によって、シフトレジスタ回路１８の出力信号に対応す
るディジタル出力信号ＡＤＣｏｕｔに変換される。すな
わち、エンコーダ回路１６からは、クロック信号に同期
して、全て‘Ｌ’の状態から全て‘Ｈ’の状態までの全
ての状態のデジタル出力信号ＡＤＣｏｕｔが順次出力さ
れる。
動作時の場合と全く同じように、マルチプレクサ群２０
を経てラッチ回路１４に保持され、エンコーダ回路１６
によって、シフトレジスタ回路１８の出力信号に対応す
るディジタル出力信号ＡＤＣｏｕｔに変換される。すな
わち、エンコーダ回路１６からは、クロック信号に同期
して、全て‘Ｌ’の状態から全て‘Ｈ’の状態までの全
ての状態のデジタル出力信号ＡＤＣｏｕｔが順次出力さ
れる。
【００２４】従って、このＡＤＣ１０を搭載する半導体
装置においては、ＡＤＣ１０から全ての状態のデジタル
出力信号ＡＤＣｏｕｔが順次出力されるため、実動作時
のように、ＡＤＣ１０から実際に出力されるデジタル出
力信号ＡＤＣｏｕｔの値やタイミングでロジック回路の
テストを行うことができ、実動作時と全く同じように、
ＡＤＣ１０のデジタル出力信号ＡＤＣｏｕｔに基づい
て、ロジック回路の動作確認を行うことができる。
装置においては、ＡＤＣ１０から全ての状態のデジタル
出力信号ＡＤＣｏｕｔが順次出力されるため、実動作時
のように、ＡＤＣ１０から実際に出力されるデジタル出
力信号ＡＤＣｏｕｔの値やタイミングでロジック回路の
テストを行うことができ、実動作時と全く同じように、
ＡＤＣ１０のデジタル出力信号ＡＤＣｏｕｔに基づい
て、ロジック回路の動作確認を行うことができる。
【００２５】また、このＡＤＣ１０においては、全ての
状態のデジタル出力信号ＡＤＣｏｕｔが順次出力される
ため、アナログ入力信号Ａｉｎをグランド電位から電源
電位までスウィープさせた場合と全く同じように、ＡＤ
Ｃ１０内のデジタル回路であるラッチ回路１４やエンコ
ーダ回路１６を様々な状態で停止させるための全てのテ
ストパターンを作成することができ、ＡＤＣ１０内のデ
ジタル回路の全てのＩＤＤＱテストを行うことができ
る。
状態のデジタル出力信号ＡＤＣｏｕｔが順次出力される
ため、アナログ入力信号Ａｉｎをグランド電位から電源
電位までスウィープさせた場合と全く同じように、ＡＤ
Ｃ１０内のデジタル回路であるラッチ回路１４やエンコ
ーダ回路１６を様々な状態で停止させるための全てのテ
ストパターンを作成することができ、ＡＤＣ１０内のデ
ジタル回路の全てのＩＤＤＱテストを行うことができ
る。
【００２６】本発明のＡＤコンバータは、基本的に以上
のようなものである。なお、上記実施例では、出力設定
手段の一例としてシフトレジスタ回路１８を挙げている
が、これに限定されず、例えばメモリやレジスタ等を用
いてもよい。この場合、出力信号を任意の値に設定する
ことができる。これに対し、シフトレジスタ回路１８を
用いる場合、出力信号を順次変化させることができ、テ
スト回路の回路規模を最小限に抑えることができるとい
う利点がある。
のようなものである。なお、上記実施例では、出力設定
手段の一例としてシフトレジスタ回路１８を挙げている
が、これに限定されず、例えばメモリやレジスタ等を用
いてもよい。この場合、出力信号を任意の値に設定する
ことができる。これに対し、シフトレジスタ回路１８を
用いる場合、出力信号を順次変化させることができ、テ
スト回路の回路規模を最小限に抑えることができるとい
う利点がある。
【００２７】また、出力選択手段の一例としてマルチプ
レクサ群２０を挙げているが、本発明はこれに限定され
ず、テスト時にアナログ入力信号Ａｉｎをグランド電位
に固定し、ＯＲゲートを用いるようにしてもよい。ま
た、リセットでシフトレジスタ回路１８の出力信号を全
て‘Ｈ’に初期化し、‘Ｌ’を逆方向にシフトするよう
にしてもよく、この場合、アナログ入力信号Ａｉｎを電
源電位に固定し、出力選択手段としてＡＮＤゲートを用
いるようにしてもよい。
レクサ群２０を挙げているが、本発明はこれに限定され
ず、テスト時にアナログ入力信号Ａｉｎをグランド電位
に固定し、ＯＲゲートを用いるようにしてもよい。ま
た、リセットでシフトレジスタ回路１８の出力信号を全
て‘Ｈ’に初期化し、‘Ｌ’を逆方向にシフトするよう
にしてもよく、この場合、アナログ入力信号Ａｉｎを電
源電位に固定し、出力選択手段としてＡＮＤゲートを用
いるようにしてもよい。
【００２８】さらに、本発明は、図示例のフラッシュ型
ＡＤＣに限定されず、例えば２ステップフラッシュ型Ａ
ＤＣ等、２つ以上のコンパレータを有する従来公知のあ
らゆる種類のＡＤＣに適用可能である。以上、本発明の
ＡＤコンバータについて詳細に説明したが、本発明は上
記実施例に限定されず、本発明の主旨を逸脱しない範囲
において、種々の改良や変更をしてもよいのはもちろん
である。
ＡＤＣに限定されず、例えば２ステップフラッシュ型Ａ
ＤＣ等、２つ以上のコンパレータを有する従来公知のあ
らゆる種類のＡＤＣに適用可能である。以上、本発明の
ＡＤコンバータについて詳細に説明したが、本発明は上
記実施例に限定されず、本発明の主旨を逸脱しない範囲
において、種々の改良や変更をしてもよいのはもちろん
である。
【００２９】
【発明の効果】以上詳細に説明した様に、本発明のＡＤ
コンバータは、アナログ回路とデジタル回路が混在する
半導体装置に搭載されるＡＤコンバータにおいて、コン
パレータ群の出力信号に相当する出力信号を出力する出
力設定手段と、コンパレータ群の出力信号または出力設
定手段に設定された出力信号のいずれかを選択的に出力
する出力選択手段とを設け、出力選択手段から、実動作
時にコンパレータ群の出力信号を出力し、テスト時に出
力設定手段の出力信号を出力するものである。本発明の
ＡＤコンバータにおいては、全ての状態のデジタル出力
信号を出力することができるため、実動作時のように、
ＡＤコンバータから実際に出力されるデジタル出力信号
の値やタイミングで、ＡＤコンバータの出力信号に基づ
いて動作するデジタル回路の動作確認を行うことができ
るし、ＡＤコンバータ内のデジタル回路の全てのＩＤＤ
Ｑテストを行うことができる。これにより、本発明のＡ
Ｄコンバータによれば、アナログ回路とデジタル回路が
混在する半導体装置のテスト性を飛躍的に向上させるこ
とができる。
コンバータは、アナログ回路とデジタル回路が混在する
半導体装置に搭載されるＡＤコンバータにおいて、コン
パレータ群の出力信号に相当する出力信号を出力する出
力設定手段と、コンパレータ群の出力信号または出力設
定手段に設定された出力信号のいずれかを選択的に出力
する出力選択手段とを設け、出力選択手段から、実動作
時にコンパレータ群の出力信号を出力し、テスト時に出
力設定手段の出力信号を出力するものである。本発明の
ＡＤコンバータにおいては、全ての状態のデジタル出力
信号を出力することができるため、実動作時のように、
ＡＤコンバータから実際に出力されるデジタル出力信号
の値やタイミングで、ＡＤコンバータの出力信号に基づ
いて動作するデジタル回路の動作確認を行うことができ
るし、ＡＤコンバータ内のデジタル回路の全てのＩＤＤ
Ｑテストを行うことができる。これにより、本発明のＡ
Ｄコンバータによれば、アナログ回路とデジタル回路が
混在する半導体装置のテスト性を飛躍的に向上させるこ
とができる。
【図１】 本発明のＡＤコンバータの一実施例の構成概
念図である。
念図である。
【図２】 コンパレータ群からの出力信号およびエンコ
ーダ回路への入力を表す一実施例の概念図である。
ーダ回路への入力を表す一実施例の概念図である。
【図３】 従来の半導体装置の一例の構成概念図であ
る。
る。
【図４】 従来のＡＤコンバータの一例の構成概念図で
ある。
ある。
１０，２４ ＡＤコンバータ １２ コンパレータ群 １４ ラッチ回路 １６ エンコーダ回路 １８ シフトレジスタ回路 ２０ マルチプレクサ群 ２２ 半導体装置 ２６ ロジック回路
Claims (2)
- 【請求項１】アナログ回路とデジタル回路が混在する半
導体装置に搭載されるＡＤコンバータであって、 アナログ入力信号と一定の電圧を均等に分圧して得られ
る少なくとも２つの基準電圧とを同時に比較するコンパ
レータ群と、このコンパレータ群の出力信号に相当する
出力信号を出力する出力設定手段と、前記コンパレータ
群の出力信号または前記出力設定手段に設定された出力
信号のいずれかを選択的に出力する出力選択手段と、こ
の出力選択手段の出力信号に対応するデジタル出力信号
を出力するエンコーダ回路とを有することを特徴とする
ＡＤコンバータ。 - 【請求項２】前記出力設定手段は、シフトレジスタ回路
である請求項１に記載のＡＤコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9333814A JPH11168380A (ja) | 1997-12-04 | 1997-12-04 | Ａｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9333814A JPH11168380A (ja) | 1997-12-04 | 1997-12-04 | Ａｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168380A true JPH11168380A (ja) | 1999-06-22 |
Family
ID=18270250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9333814A Withdrawn JPH11168380A (ja) | 1997-12-04 | 1997-12-04 | Ａｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11168380A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373420B1 (en) * | 2000-01-20 | 2002-04-16 | Mitsubishi Denki Kabushiki Kaisha | Analog-to-digital converter with capability of outputting comparison results on bit at a time during testing |
| US7167117B2 (en) | 2004-08-05 | 2007-01-23 | Magnachip Semiconductor, Inc. | Test circuit for digital to analog converter in liquid crystal display driver |
-
1997
- 1997-12-04 JP JP9333814A patent/JPH11168380A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373420B1 (en) * | 2000-01-20 | 2002-04-16 | Mitsubishi Denki Kabushiki Kaisha | Analog-to-digital converter with capability of outputting comparison results on bit at a time during testing |
| US7167117B2 (en) | 2004-08-05 | 2007-01-23 | Magnachip Semiconductor, Inc. | Test circuit for digital to analog converter in liquid crystal display driver |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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