JP2000124805A

JP2000124805A - Ｄ／ａコンバータの検査回路

Info

Publication number: JP2000124805A
Application number: JP10296793A
Authority: JP
Inventors: Takeshi Nakayama; 健中山
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1998-10-19
Filing date: 1998-10-19
Publication date: 2000-04-28

Abstract

(57)【要約】【課題】Ｄ／Ａコンバータ側でＤ／Ａコンバータのセ
トリングタイムの規格外れを検出できるようにしたＤ／
Ａコンバータの検査回路を提供する。【解決手段】Ｄ／Ａコンバータ２から出力されるアナ
ログ信号１２を比較器１３，１５でリファレンス信号１
１，１４と比較する。比較器１３はリファレンス信号１
１より高い電圧値の検出に対して出力電圧を生成し、比
較器１５はリファレンス信号１４より低い電圧値の検出
に対して出力電圧を生成する。比較器１３，１５の各出
力信号は、ラッチ回路２０に入力される。ラッチ回路２
０には、Ｄ／Ａコンバータ用クロック２２に対して所定
の遅延時間を持ったクロック信号２４が入力され、この
クロック信号２４の発生後の比較器出力の有無をもって
セトリングタイムの規格外れの有無が検出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｄ／Ａコンバータ
の検査回路に関し、特に、Ｄ／Ａコンバータにおけるセ
トリングタイムの違反を検出するためのＤ／Ａコンバー
タの検査回路に関する。

【０００２】

【従来の技術】Ｄ／Ａコンバータの規格の１つにセトリ
ングタイムがある。このセトリングタイムは、フルスケ
ールのディジタル入力変化に対して定義される。セトリ
ングタイムが短いほど、Ｄ／Ａコンバータは高速動作が
可能になる。また、セトリングタイムにバラツキがある
と、均一なＤ／Ａ変換特性が得られない。したがって、
Ｄ／Ａコンバータがセトリングタイムが規格値内に入っ
ているか否かを検査する必要がある。従来、Ｄ／Ａコン
バータのセトリングタイムの検査（測定）は、Ｄ／Ａコ
ンバータにオシロスコープを接続し、Ｄ／Ａコンバータ
から出力されるアナログ信号が、その発生時点から「定
常値（最終値）±規定誤差δ」になった時点までの時間
を観測することにより行っている。或いは、専用の測定
機器をＤ／Ａコンバータに接続して行っている。

【０００３】

【発明が解決しようとする課題】しかし、従来のＤ／Ａ
コンバータにおける検査回路によると、セトリングタイ
ムの検査は、接続ケーブルや専用の測定機器を備える必
要があるほか、接続作業を必要とするため、検査時間が
長くなる。また、セトリングタイムの検査のみに専用の
測定機器と接続ケーブルを準備せねばならないため、コ
ストアップになる。

【０００４】したがって、本発明の目的は、Ｄ／Ａコン
バータ側でＤ／Ａコンバータのセトリングタイムの規格
外れを検出できるようにしたＤ／Ａコンバータの検査回
路を提供することにある。

【０００５】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、第１の特徴として、所定の周期のクロッ
ク信号で動作するＤ／Ａコンバータのセトリングタイム
の不良を検出するＤ／Ａコンバータの検査回路におい
て、前記Ｄ／Ａコンバータより出力されるアナログ信号
が所定のレベルの範囲を外れたとき、エラー信号を出力
するエラー信号発生手段と、前記セトリングタイムに応
じて前記所定の周期のクロック信号を遅延させた遅延ク
ロック信号を発生するクロック信号遅延手段と、前記遅
延クロック信号を入力してから前記エラー信号が出力さ
れたとき、前記Ｄ／Ａコンバータのセトリングタイムの
不良と判定して不良検出信号を出力する不良検出手段を
備えたことを特徴とするＤ／Ａコンバータの検査回路を
提供する。

【０００６】この構成によれば、エラー信号発生手段に
よりＤ／Ａコンバータのアナログ出力信号が所定のレベ
ル範囲を外れるとエラー信号を出力する。クロック信号
遅延手段は、セトリングタイムに応じて前記所定の周期
のクロック信号を遅延させた遅延クロック信号を出力す
る。この遅延クロック信号の発生以後に前記エラー信号
が出力されると、不良検出手段はセトリングタイムの不
良を判定し、不良検出信号を出力する。したがって、外
部に設けた測定機器を用いることなく、Ｄ／Ａコンバー
タのセトリングタイム違反をＤ／Ａコンバータ側で検出
することが可能になる。

【０００７】また、本発明は、上記の目的を達成するた
め、第２の特徴として、Ｄ／Ａコンバータからのアナロ
グ信号と第１のリファレンス信号とを比較する第１の比
較手段と、前記Ｄ／Ａコンバータからのアナログ信号と
第２のリファレンス信号とを比較する第２の比較手段
と、前記第１の比較手段の出力信号と前記第２の比較手
段の出力信号との論理和をとるオア回路と、前記Ｄ／Ａ
コンバータのセトリングタイムが規格外れを示す前記ア
ナログ信号の部分に立ち上がり部を持つクロック信号を
生成する遅延信号生成部と、前記遅延信号生成部からの
前記クロック信号と前記オア回路の出力信号とが共にア
クティブなときに検出信号を発生するラッチ回路と、を
備えたことを特徴とするＤ／Ａコンバータの検査回路を
提供する。

【０００８】この構成によれば、Ｄ／Ａコンバータ側に
セトリングタイムの規格外れを検出する手段を備え、リ
ファレンス信号とＤ／Ａコンバータからのアナログ信号
とを比較してエラー信号が生成され、この信号がセトリ
ングタイムの規格外れの時間帯で生じた時でも、ラッチ
回路に印加された遅延クロックを用いてセトリングタイ
ムの規格外れのエラー信号をラッチする。したがって、
外部に設けた測定機器を用いることなく、Ｄ／Ａコンバ
ータのセトリングタイム違反をＤ／Ａコンバータ側で検
出することが可能になる。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面をもとに説明する。図１は本発明のＤ／Ａコンバ
ータの検査回路の第１の実施の形態を示す。Ｄ／Ａコン
バータ２に接続される検査回路１は、リファレンス信号
１１とＤ／Ａコンバータ２からのアナログ信号１２とを
入力信号とする比較器１３（第１の比較手段）、リファ
レンス信号１４とアナログ信号１２とを入力信号とする
比較器１５（第２の比較手段）、比較器１３のエラー信
号１６と比較器１５のエラー信号１７のオア（ＯＲ）論
理をとるオア回路１８、このオア回路１８の出力信号１
９を入力信号として不良検出信号２６を出力端子Ｑから
出力するラッチ回路２０、遅延時間設定信号２１および
デジタル−アナログ変換（ＤＡＣ）用クロック信号２２
に基づいて動作する遅延信号生成部２３を備えて構成さ
れる。

【００１０】リファレンス信号１１，１４は固定値であ
り、リファレンス信号１１は、この信号レベルよりアナ
ログ信号１２が高い電圧値が有るか否かを検出するため
に用いる。また、リファレンス信号１４は、この信号レ
ベルよりアナログ信号１２が低い電圧値が有るか否かを
検出するために用いる。ラッチ回路２０は、Ｄフリップ
フロップ回路であり、Ｃ端子にはクロックが入力され、
Ｒ端子にはリセット信号２５が印加される。遅延信号生
成部２３は、遅延時間設定信号２１として外部よりセト
リングタイム規格時間値を入力し、この遅延時間設定信
号２１に遅延を施してクロック信号２４を生成し、ラッ
チ回路２０の端子Ｃに印加する。リセット信号２５は、
ラッチ回路２０のＲ端子に印加される。

【００１１】比較器１３，１５、オア回路１８、遅延信
号生成部２３、およびラッチ回路２０は、前記Ｄ／Ａコ
ンバータと同一の半導体チップまたは同一の基板上に設
けることにより、検査時の接続作業を不要にすることが
できる。

【００１２】図２は図１の検査回路の各部の動作波形を
示す。以下、図１および図２を参照して本発明による検
査回路の動作について説明する。ここで、図２に示すよ
うに、最初に鋸歯状波が発生し、所定時間後に一定値に
なる信号がＤ／Ａコンバータ２からアナログ信号１２と
して出力されたとする。このアナログ信号１２は、ＤＡ
Ｃ用クロック２２がアクティブにあるときに出力され、
比較器１３および１５に入力される。比較器１３から
は、アナログ信号１２がリファレンス信号１１の電圧値
を越えたときにエラー信号１６（“Ｈ”レベル）が発生
する。また、差動式アンプ１５からは、アナログ信号１
２がリファレンス信号１４を越えたときにエラー信号１
７（“Ｈ”レベル）が発生する。エラー信号１６，１７
は、オア回路１８を通してラッチ回路２０の入力端子Ｄ
に入力される。

【００１３】ラッチ回路２０の入力端子Ｃには、遅延信
号生成部２３から出力されたクロック信号２４（ＤＡＣ
用クロック２２を遅延時間設定信号２１に従って遅延し
た信号）がクロックとして入力されている。ラッチ回路
２０は、クロック信号２４が“Ｈ”レベルになっている
ときに入力端子Ｄに信号の入力があれば、出力端子Ｑに
不良検出信号２６を出力する。図２の（ａ）はセトリン
グタイム違反になっていない場合であり、クロック信号
２４の発生以後にはエラー信号１６，１７が生じていな
い。

【００１４】しかし、図２の（ｂ）に示すように、アナ
ログ信号１２が安定化せず、クロック信号２４の発生以
後にもエラー信号１６，１７が生じている状態、すなわ
ち、セトリングタイム違反が生じている場合には、入力
端子Ｄと端子Ｃに同時に信号が印加されるためにラッチ
回路２０が動作し、出力端子Ｑに不良検出信号２６
（“Ｈ”レベル）を発生する。この不良検出信号２６を
用いて表示や点灯の処理を行えば、その結果から不良検
出信号２６の有無からＤ／Ａコンバータの不良を判定す
ることができる。不良検出信号２６は、不図示のデジタ
ルＬＳｌテスターに取り込まれ、所定の測定が行われ
る。以上のように、専用の測定装置や接続ケーブルを必
要とせず、Ｄ／Ａコンバータのセトリングタイム違反を
検出することができる。

【００１５】図３は本発明の検査回路の第２の実施の形
態を示す。図３においては、図１に示したと同一である
ものには同一引用数字を用いたので、重複する説明は省
略する。

【００１６】図３の検査回路においては、Ｄ／Ａコンバ
ータ２および遅延信号生成部の図示を省略している。図
１の構成では、Ｄ／Ａコンバータ２のアナログ信号１２
がリファレンス信号１１とリファレンス信号１４の間を
通過中のとき、遅延信号生成部２３からクロック信号２
４が出力された場合、実際のエラーを検出できない。エ
ラー検出信号１６，１７はリファレンス信号１１，１３
の値を越えた外側で検出しているため、その内側のリフ
ァレンス信号１１とリファレンス信号１４の間のレベル
は検出できない。例えば、リファレンス信号１１を越え
るアナログ信号１２があった場合、ピーク点以後の波形
がリファレンス信号１４の値を越えなかったとしても、
アナログ信号１２が定常値になっていない限り不安定状
態にあることに変わりはなく、リファレンス信号１１と
リファレンス信号１４の間でも不良検出信号２６を検出
できるようにするのが好ましい。この問題を解決できる
ようにしたのが第２の実施の形態である。

【００１７】図３の検査回路は、アナログ信号１２の不
安定期間を複数の区間に分け、それぞれの区間において
セトリングタイム違反の有無を検出できるようにしてい
る。オア回路１８には、ラッチ回路２０ａ，２０ｂ，２
０ｃの入力端子Ｄが並列接続されている。ラッチ回路２
０ａ，２０ｂ，２０ｃの端子Ｃには、遅延信号生成部か
ら異なる遅延時間で出力されたクロック信号２８，２
９，３０が印加されている。このクロック信号２８，２
９，３０を生成するために遅延信号生成部２７が設けら
れている。この遅延信号生成部２７は、遅延時間設定信
号２１およびＤＡＣ用クロック２２により動作する。ラ
ッチ回路２０ａ，２０ｂ，２０ｃの端子Ｒは共通接続さ
れ、リセット信号２５が印加される。ラッチ回路２０
ａ，２０ｂ，２０ｃの端子Ｑには３端子のオア回路３１
が接続され、その出力端子から不良検出信号２６が出力
される。

【００１８】図４は図３の検査回路の動作を示す。クロ
ック信号２８，２９，３０は、遅延時間が異なるように
設定され、かつ、Ｄ／Ａコンバータ２のアナログ信号１
２の最上点と最下点の間にそれぞれの傾斜部が位置する
ように設定される。具体的には、クロック信号２９の立
ち上がりがリファレンス信号１１とリファレンス信号１
３の間にくるように設定する。そして、クロック信号２
８の傾斜部がアナログ信号１２の最上位、クロック信号
３０の傾斜部がアナログ信号１２の最下位にくるように
設定する。ラッチ回路２０ａ，２０ｂ，２０ｃは、クロ
ック信号２８，２９，３０のそれぞれの立ち上がり以後
において、Ｄ／Ａコンバータ２８とオア回路１８の出力
信号１９とが、共にアクティブになったときに出力信号
を発生する。このようにエラー検出箇所を増やすことに
より、エラー検出の精度が上がり、Ｄ／Ａコンバータの
品質を向上させることができる。

【００１９】

【発明の効果】以上より明らかな如く、本発明によれ
ば、セトリングタイムを検査する回路をＤ／Ａコンバー
タ側に設け、かつセトリングタイムの規格外れを検出で
きる構成にしたため、専用の測定機器の準備や接続作業
が不要になる。したがって、測定機器および接続ケーブ
ルを準備する時間、および接続作業に要する時間を要せ
ず、検査時間を短縮することができる。また、セトリン
グタイムを測定する目的だけのために測定機器や接続ケ
ーブルを準備する必要がないので、Ｄ／Ａコンバータの
製造コストを低減することができる。

【図面の簡単な説明】

【図１】本発明のＤ／Ａコンバータの検査回路の第１の
実施の形態を示す回路図である。

【図２】図１の検査回路の各部の動作波形を示すタイミ
ングチャートである。

【図３】本発明のＤ／Ａコンバータの検査回路の第２の
実施の形態を示す回路図である。

【図４】図３の検査回路の動作を示すタイミングチャー
トである。

【符号の説明】

１検査回路２Ｄ／Ａコンバータ１１，１４リファレンス信号１２アナログ信号１３，１５比較器１６，１７エラー信号１８，３１オア回路２０，２０ａ，２０ｂ，２０ｃラッチ回路２３，２７遅延信号生成部２４クロック信号２６不良検出信号

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年９月１０日（１９９９．９．１
０）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】セトリングタイム検査回路を有す
るＤ／Ａコンバータ

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【請求項５】前記第１のリファレンス信号は、変動し
ている前記アナログ信号の高電位側に設定され、前記第
２のリファレンス信号は、変動している前記アナログ信
号の低電位側に設定されていることを特徴とする請求項
３記載のセトリングタイム検査回路を有するＤ／Ａコン
バータ。

【請求項６】前記ラッチ回路は、入力部を並列接続に
し、出力部をオア回路に接続した複数個のＤフリップフ
ロップ回路を用いて構成され、前記遅延信号生成部は、複数の前記Ｄフリップフロップ
回路のそれぞれのクロック端子へ異なる遅延時間のクロ
ック信号を出力することを特徴とする請求項３記載のセ
トリングタイム検査回路を有するＤ／Ａコンバータ。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正内容】

【０００１】

【発明の属する技術分野】本発明は、セトリングタイム
検査回路を有するＤ／Ａコンバータに関し、特に、セト
リングタイムの違反を検出するためのセトリングタイム
検査回路を有するＤ／Ａコンバータに関する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】したがって、本発明の目的は、Ｄ／Ａコン
バータ側でＤ／Ａコンバータのセトリングタイムの規格
外れを検出できるようにしたセトリングタイム検査回路
を有するＤ／Ａコンバータを提供することにある。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、第１の特徴として、所定の周期のクロッ
ク信号で動作するセトリングタイム検査回路を有するＤ
／Ａコンバータにおいて、前記Ｄ／Ａコンバータより出
力されるアナログ信号のレベルが所定の範囲を外れた
時、エラー信号を出力するエラー信号発生手段と、前記
所定の周期のクロック信号をセトリングタイム分遅延さ
せた遅延クロック信号を発生するクロック信号遅延手段
と、前記遅延クロック信号の発生時に、前記エラー信号
の有無を検出して、セトリングタイムの不良の有無を検
出する不良検出手段を備えたことを特徴とするセトリン
グタイム検査回路を有するＤ／Ａコンバータを提供す
る。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】また、本発明は、上記の目的を達成するた
め、第２の特徴として、Ｄ／Ａコンバータからのアナロ
グ信号と第１のリファレンス信号とを比較する第１の比
較手段と、前記Ｄ／Ａコンバータからのアナログ信号と
第２のリファレンス信号とを比較する第２の比較手段
と、前記第１の比較手段の出力信号と前記第２の比較手
段の出力信号との論理和をとるオア回路と、前記Ｄ／Ａ
コンバータを動作させる前記所定の周期のクロック信号
と同じクロック信号で動作し、遅延時間設定信号により
遅延を施してクロック信号を生成する遅延信号生成部
と、前記遅延信号生成部からの前記クロック信号と前記
オア回路の出力信号とが共にアクティブなときに検出信
号を発生するラッチ回路とを備えたことを特徴とするセ
トリングタイム検査回路を有するＤ／Ａコンバータを提
供する。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面をもとに説明する。図１は本発明のセトリングタ
イム検査回路を有するＤ／Ａコンバータの第１の実施の
形態を示す。セトリングタイム検査回路１は、リファレ
ンス信号１１とＤ／Ａコンバータ２からのアナログ信号
１２とを入力信号とする比較器１３（第１の比較手
段）、リファレンス信号１４とアナログ信号１２とを入
力信号とする比較器１５（第２の比較手段）、比較器１
３のエラー信号１６と比較器１５のエラー信号１７のオ
ア（ＯＲ）論理をとるオア回路１８、このオア回路１８
の出力信号１９を入力信号として不良検出信号２６を出
力端子Ｑから出力するラッチ回路２０、遅延時間設定信
号２１およびデジタル−アナログ変換（ＤＡＣ）用クロ
ック信号２２に基づいて動作する遅延信号生成部２３を
備えて構成される。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】図３は本発明のセトリングタイム検査回路
を有するＤ／Ａコンバータの第２の実施の形態を示す。
図３においては、図１に示したと同一であるものには同
一引用数字を用いたので、重複する説明は省略する。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】図３のセトリングタイム検査回路を有する
Ｄ／Ａコンバータにおいては、Ｄ／Ａコンバータ２およ
び遅延信号生成部の図示を省略している。図１の構成で
は、Ｄ／Ａコンバータ２のアナログ信号１２がリファレ
ンス信号１１とリファレンス信号１４の間を通過中のと
き、遅延信号生成部２３からクロック信号２４が出力さ
れた場合、実際のエラーを検出できない。エラー検出信
号１６，１７はリファレンス信号１１，１３の値を越え
た外側で検出しているため、その内側のリファレンス信
号１１とリファレンス信号１４の間のレベルは検出でき
ない。例えば、リファレンス信号１１を越えるアナログ
信号１２があった場合、ピーク点以後の波形がリファレ
ンス信号１４の値を越えなかったとしても、アナログ信
号１２が定常値になっていない限り不安定状態にあるこ
とに変わりはなく、リファレンス信号１１とリファレン
ス信号１４の間でも不良検出信号２６を検出できるよう
にするのが好ましい。この問題を解決できるようにした
のが第２の実施の形態である。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】図３のセトリングタイム検査回路を有する
Ｄ／Ａコンバータは、アナログ信号１２の不安定期間を
複数の区間に分け、それぞれの区間においてセトリング
タイム違反の有無を検出できるようにしている。オア回
路１８には、ラッチ回路２０ａ，２０ｂ，２０ｃの入力
端子Ｄが並列接続されている。ラッチ回路２０ａ，２０
ｂ，２０ｃの端子Ｃには、遅延信号生成部から異なる遅
延時間で出力されたクロック信号２８，２９，３０が印
加されている。このクロック信号２８，２９，３０を生
成するために遅延信号生成部２７が設けられている。こ
の遅延信号生成部２７は、遅延時間設定信号２１および
ＤＡＣ用クロック２２により動作する。ラッチ回路２０
ａ，２０ｂ，２０ｃの端子Ｒは共通接続され、リセット
信号２５が印加される。ラッチ回路２０ａ，２０ｂ，２
０ｃの端子Ｑには３端子のオア回路３１が接続され、そ
の出力端子から不良検出信号２６が出力される。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】図４は図３のセトリングタイム検査回路を
有するＤ／Ａコンバータの動作を示す。クロック信号２
８，２９，３０は、遅延時間が異なるように設定され、
かつ、Ｄ／Ａコンバータ２のアナログ信号１２の最上点
と最下点の間にそれぞれの傾斜部が位置するように設定
される。具体的には、クロック信号２９の立ち上がりが
リファレンス信号１１とリファレンス信号１３の間にく
るように設定する。そして、クロック信号２８の傾斜部
がアナログ信号１２の最上位、クロック信号３０の傾斜
部がアナログ信号１２の最下位にくるように設定する。
ラッチ回路２０ａ，２０ｂ，２０ｃは、クロック信号２
８，２９，３０のそれぞれの立ち上がり以後において、
Ｄ／Ａコンバータ２８とオア回路１８の出力信号１９と
が、共にアクティブになったときに出力信号を発生す
る。このようにエラー検出箇所を増やすことにより、エ
ラー検出の精度が上がり、Ｄ／Ａコンバータの品質を向
上させることができる。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明のセトリングタイム検査回路を有するＤ
／Ａコンバータの第１の実施の形態を示す回路図であ
る。

【図２】図１のセトリングタイム検査回路を有するＤ／
Ａコンバータの各部の動作波形を示すタイミングチャー
トである。

【図３】本発明のセトリングタイム検査回路を有するＤ
／Ａコンバータの第２の実施の形態を示す回路図であ
る。

【図４】図３のセトリングタイム検査回路を有するＤ／
Ａコンバータの動作を示すタイミングチャートである。

【符号の説明】１検査回路２Ｄ／Ａコンバータ１１，１４リファレンス信号１２アナログ信号１３，１５比較器１６，１７エラー信号１８，３１オア回路２０，２０ａ，２０ｂ，２０ｃラッチ回路２３，２７遅延信号生成部２４クロック信号２６不良検出信号

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims

【特許請求の範囲】

【請求項１】所定の周期のクロック信号で動作するＤ
／Ａコンバータのセトリングタイムの不良を検出するＤ
／Ａコンバータの検査回路において、前記Ｄ／Ａコンバータより出力されるアナログ信号が所
定のレベルの範囲を外れたとき、エラー信号を出力する
エラー信号発生手段と、前記セトリングタイムに応じて前記所定の周期のクロッ
ク信号を遅延させた遅延クロック信号を発生するクロッ
ク信号遅延手段と、前記遅延クロック信号を入力してから前記エラー信号が
出力されたとき、前記Ｄ／Ａコンバータのセトリングタ
イムの不良と判定して不良検出信号を出力する不良検出
手段を備えたことを特徴とするＤ／Ａコンバータの検査
回路。
【請求項２】前記不良検出手段は、Ｃ端子に前記遅延
クロック信号を入力しているとき、Ｄ端子に前記エラー
信号を入力してＱ端子より前記不良検出信号を出力する
フリップフロップによって構成されることを特徴とする
請求項１記載のＤ／Ａコンバータの検査回路。
【請求項３】Ｄ／Ａコンバータからのアナログ信号と
第１のリファレンス信号とを比較する第１の比較手段
と、前記Ｄ／Ａコンバータからのアナログ信号と第２のリフ
ァレンス信号とを比較する第２の比較手段と、前記第１の比較手段の出力信号と前記第２の比較手段の
出力信号との論理和をとるオア回路と、前記Ｄ／Ａコンバータのセトリングタイムが規格外れを
示す前記アナログ信号の部分に立ち上がり部を持つクロ
ック信号を生成する遅延信号生成部と、前記遅延信号生成部からの前記クロック信号と前記オア
回路の出力信号とが共にアクティブなときに検出信号を
発生するラッチ回路とを備えたことを特徴とするＤ／Ａ
コンバータの検査回路。
【請求項４】前記第１のリファレンス信号は、変動し
ている前記アナログ信号の高電位側に設定され、前記第
２のリファレンス信号は、変動している前記アナログ信
号の低電位側に設定されていることを特徴とする請求項
３記載のＤ／Ａコンバータの検査回路。
【請求項５】前記ラッチ回路は、入力部を並列接続に
し、出力部をオア回路に接続した複数個のＤフリップフ
ロップ回路を用いて構成され、前記遅延信号生成部は、複数の前記Ｄフリップフロップ
回路のそれぞれのクロック端子へ異なる遅延時間のクロ
ック信号を出力することを特徴とする請求項３記載のＤ
／Ａコンバータの検査回路。
【請求項６】前記第１および第２の比較手段、前記オ
ア回路、前記遅延信号生成部、および前記ラッチ回路
は、前記Ｄ／Ａコンバータと同一の半導体チップまたは
同一の基板上に設けられていることを特徴とする請求項
３記載のＤ／Ａコンバータの検査回路。