TWI261971B - Apparatus for testing semiconductor integrated circuit and method of manufacturing semiconductor integrated circuit - Google Patents

Description

1261971 玖、發明說明： 【發明所屬之技術領域】 本發明係關於在進行被試驗半導體積體電路與信號的 互傳的測試電路基板的附近具備測試輔助裝置的半導體積 體電路之試驗裝置及使用該半導體積體電路之製造方法。 【先前技術】 一般，類比的大規模半導體積體電路（以下，稱為L S I ) 的試驗，係使用類比專用試驗機來進行。該類比專用試驗 機係為介由進行被試驗半導體積體電路（以下’稱為D U T ) 與信號的互傳的測試電路基板，將測試輸入信號供給 DUT，另外從DUT接收測試輸出信號，以進行其解析的構 成。但是，在最近的半導體積體電路中，在類比的LSI增 加數位電路、具體為增加搭載有邏輯電路及記憶體電路的 混載型的L S I。在該混載型的L S I中，若所搭載的數位電 路的規模小，並且此等的動作速度低速時，藉由内建於類 比專用試驗機的低性能的功用試驗機能，雖也可對應數位 電路的試驗，但最近隨著晶片上系統化的快速發展，搭載 於類比的L S I的數位電路大規模化，在習知的試驗機能中 變為試驗困難的狀況。 作為改善該試驗困難的狀況的對策，可考慮擴張内建於 類比專用試驗機的數位功用試驗機能，但對於該數位功用 試驗機能的擴張，有個別開發該擴張用的專用試驗機的必 要。另外，作為其他的對策，也可考慮針對類比電路、數 位邏輯電路、數位記憶體的各個準備專用的試驗機，但又 6 31S/發明說明書(補件)/92-11/92124720 1261971 需要有對於邏輯電路專用試驗機、記憶體專用試驗機的設 備投資，另外，還有測試所必要的測試時間的增加的懸念。 又，雖也可考慮準備用於混載型的L S I的混合信號測試 器，但對於特別的試驗機有必要作高額投資。 另一方面，在對於數位的L S I的試驗中，隨著内建的邏 輯電路、記憶體電路的大規模化的進程，對應於邏輯電路 及記憶體電路專用試驗機也有同樣的問題產生。另外，即 使在數位的L S I上搭載著類比電路的混載型的L S I的試驗 上，也有相同的問題。 日本專利特開平8 - 1 7 9 0 1 3號公報及特開2 0 0 1 - 8 3 2 1 6號 公報，揭示有内建圖案產生器，並具有數位功用測試器能 的試驗機。但是，此等為關於具有數位功用測試器能的試 驗機，亦即，專用試驗機本身具有數位功用測試器能，因 此該數位功用測試器能的擴張，如前述理由有個別開發的 必要。另外，在無法對應於如此之數位功用測試器能的擴 張的試驗機中，試驗機的大幅改造變得必要，從而產生成 本面及擴張的容易性的兩方面的問題。 在本案之前申請，該申請案之發明者等申請的日本專利 特開2 0 0 2 - 2 3 6 1 4 3號中，提出作為含有A / D變換電路與D / A 變換電路的半導體機體電路的試驗裝置，在配置於測試電 路基板附近的測試輔助裝置，設置用於A / D變換電路與D / A 變換電路的測試電路的裝置。這是對於在數位的L S I上搭 載著類比電路的混載型的L S I，藉由測試輔助裝置進行含 於該類比電路的A / D變換電路與D / A變換電路的試驗的裝 7 312/發明說明書(補件)/92-11 /92124720 1261971 置。藉由將試驗用A / D變換電路與試驗用D / A變換電路設 置在測試電路基板的附近配置的測試輔助裝置上，即無大 範圍改造試驗機的必要，另外，可邊消除試驗機與測試電 路基板間的類比測定線路，消除對於該類比測定線路的雜 訊的影響，邊藉由設置於測試電路基板附近的測試輔助裝 置，即可有效進行測試。但是，該先行一步申請的發明對 於測試器能的進一步的擴張仍舊不夠充分。 【發明内容】 (發明所欲解決之問題） 本發明之目的在於，提供一種被改良的半導體積體電路 的試驗裝置，其可簡單實現對於半導體積體電路的數位電 路的試驗機能的擴張而無須花費大的費用，而且可迅速執 行數位電路的試驗。 另外，本發明之另一目的在於，提供一種被改良的半導 體積體電路的試驗裝置，其可簡單實現對於半導體積體電 路的數位電路的試驗機能的擴張而無須花費大的費用，而 且可迅速執行數位電路的試驗，除此之外，可容易且充分 準備試驗所必要的測試圖案資料。 另外，本發明之又一目的在於，提供一種被改良的半導 體積體電路的試驗裝置，其可簡單實現對於半導體積體電 路的數位電路的試驗機能的擴張而無須花費大的費用，可 有效執行來自測試圖案記憶體的測試圖案資料的傳輸，而 且可迅速執行數位電路的試驗。 另夕卜，本發明之又一目的在於，提供一種被改良的半導 8 312/發明說明書(補件)/92-11 /92124720 1261971 體積體電路的試驗裝置，其可簡單實現半導體積體電路的 試驗步驟中對於半導體積體電路的數位電路的試驗機能的 擴張而無須花費大的費用，而且可實現該試驗的迅速化。 【實施方式】 (實施形態1 ) 圖1為顯示本發明之半導體積體電路之試驗裝置的實施 形態1的電路構成的方塊圖。圖2為顯示實施形態1之測 試輔助裝置的電路構成的方塊圖。圖3為顯示實施形態1 之測試動作的時序流程圖。本實施形態1之試驗裝置係在 本發明之半導體積體電路之製造方法的試驗步驟中被使 用。 首先，參照圖1，說明本實施形態1之全體的電路構成。 本實施形態1之半導體積體電路1 0之試驗裝置，係為用於 被試驗半導體積體電路的試驗裝置，具備測試電路基板 1 1、外部試驗機1 8及測試輔助裝置2 0。被試驗半導體積 體電路 10 也被稱為 DUT(Device Under Test)。該 DUT10 可適用各式各樣類型的L SI，在本實施形態1中，假定是 在類比LSI上搭載有數位電路、具體為搭載有邏輯電路及 記憶體電路的混載型的L S I或數位L S I。測試電路基板1 1 也被稱為D U T基板。外部試驗機1 8也被稱為測試器。另外， 測試輔助裝置20也被稱為BOST裝置。 又，圖1中，加上陰影的中等粗細的信號線顯示位址信 號線，黑色中等粗細的信號線顯示資料信號線，細信號線 顯示控制信號線。另外，黑色粗信號線顯示從BOST裝置 9 312/發明說明書(補件)/92-11 /92124720 1261971 20向著DUT10的輸入DUT的輸入圖案信號線，加上網格的 粗信號線顯示從DUT10向著B0ST裝置20的DUt輸出圖案 信號線，加上小點的粗信號線顯示對D U T 1 〇的期待圖案信 號線。 DUT基板11係為設置於DUT10附近的電路基板，為在 D U T 1 〇與測試器1 8之間進行信號的互傳的測試器· ρ υ τ I / F 基板。 圖1中，在DUT基板11中描繪有DUT10,但DUT基板 1 1與D U T 1 0相互分別構成’在相互之間進行直接信號的互 傳。 B0ST裝置（Built Off Self Test裝置）20不依賴於測試 器1 8 ’為以進行DUT1 0的自己測試（Bu i 1 t In Se 1 f Test) 的測試器能的輔助及依測試器1 8的測試器能擴張為目的 之測試辅助裝置。 該B0ST裝置20包含有電路基板201。該電路基板201 也被稱為BOST(Built Off Self Test)基板。這是有一片 的電路基板來構成BO ST裝置20的情況的電路基板。 圖1中，B0ST基板201係描繪於DUT基板1 1中，這顯 示該B0ST基板201係配置於DUT基板1 1的附近。 以下，詳細說明有關B0ST裝置20。該B0ST裝置20具 有圖1所示硬體，具體而言，包含：（1)B0ST通信介面部 (B0ST通信I/F部）30; (2)CPU部33; (3)基準時脈部38; (4 ) B 0 S T控制部4 0 ; ( 5 )測試圖案記憶體部（T e s t P a 11 e r η Memory/TPM部）50; (6)測試圖案信號產生部（Pattern 10 312/發明說明書(補件)/92-11 /92124720 1261971

Generato r/PG 部）60 ; (7)時序信號產生器（Timing Generator/TG 部）70; (8)波形整形部（Wave Form/WF 部）8 0 ; ( 9 )輸出判定部8 5 ; ( 1 0 )錯誤資訊記憶體部9 0 ; (ll)DUT· B0ST 介面部（DUT. B0STI/F 部）95;及（12)電源 部99。 B 0 S T通信介面部3 0，係為在測試器1 8與B 0 S T裝置2 0 之間進行通信用的介面，進行B 0 S T裝置2 0内部的T P Μ部 5 0與測試器1 8間的通信，亦即，進行從測試器1 8對於Τ Ρ Μ 部5 0的測試圖案資料T P D的寫入，及從Τ Ρ Μ部5 0對於測 試器1 8的測試圖案資料T P D的讀出。從測試器1 8接收此 等的測試圖案資料TPD的寫入與讀出用的位址信號ΑΤΡ。 一併，B0ST通信介面部30，進行B0ST裝置20的CPU部 3 3與測試器1 8之間的通信，具體而言，從測試器1 8對C P U 部3 3供給測試代碼（測試編號）T C D及測試開始信號T S T， 並從C P U部3 3對測試器1 8供給錯誤代碼（P a s s / F a i 1資 訊）E C D ° 又，對於Τ Ρ M部5 0的測試圖案資料Τ P D的寫入、讀出， 也可不使用測試器1 8，而從與測試器1 8不同的測試資料 源來進行。 C P U部3 3係為B 0 S T裝置2 0的主機，係由數位信號處理 器或微處理器所構成。該C P U部3 3係響應從測試器1 8經 由B 0 S T通信I / F部3 0所供給的測試代碼（測試編號）T C D 及測試開始信號T S T，進行B 0 S T裝置2 0各部的初期設定， 而且進行B 0 S T裝置2 0本身的診斷，再進行測試結果的解 11 312/發明說明書(補件)/92-11 /92124720 1261971 析。C P U部3 3係響應測試代碼T C D，對於控制部4 0供給選 擇指示信號S I S。該選擇指示信號S I S係為從對應記憶於 T P Μ部5 0的複數個測試項目的複數個測試圖案資料T P D 中，選擇執行的測試圖案資料T P D用的指示信號。 基準時脈部3 8產生基準時脈S C Κ，並將此供給包含C P U 部3 3的Β 0 S Τ裝置2 0的各電路部分。 Β 0 S Τ控制部4 0接收來自C P U部3 3的指示用以控制Β 0 S Τ 裝置20的各電路部分。一併，也生成對於BOST裝置20 的Τ Ρ Μ部5 0及P G部6 0的位址。 Τ Ρ Μ部5 0係為記憶數位的測試圖案資料Τ P D的記憶體。 該測試圖案資料Τ P D組成用於D U Τ 1 0的測試輸入圖案信號 Τ I Ρ、來自D U Τ 1 0的測試輸出圖案信號Τ Ο Ρ及其他的測試圖 案信號用的基本資料。該ΤΡΜ部5 0内記憶著對各種半導體 積體電路的數位電路試驗所必要的各種測試項目的各自對 應的複數個測試圖案資料TPD。 該Τ Ρ Μ部5 0係由具有較低速的、亦即具有較小動作頻 率並具有大記憶容量的半導體記憶體所構成。構成該ΤΡΜ 部5 0的半導體記憶體的大記憶容量，對記憶試驗所必要的 大量的測試圖案資料TPD相當有效，另外，其較低速的、 較小的動作頻率，在構成Τ Ρ Μ部5 0的半導體記憶體的廉 價、小型化上相當有效。Β 0 S Τ裝置2 0係配置於D U Τ 1 0附 近的D U Τ基板1 1上，故其尺寸有受到限希彳，但在對Τ Ρ Μ 部5 0的小型化，將Β 0 S Τ裝置2 0全體小型化方面相當有效。 具體而言，Τ Ρ Μ部5 0係藉由半導體記憶裝置，以1 0 G b 12 312/發明說明書(補件)/92-11 /92124720 1261971 〜2 0 G b的大記憶容量所構成。另外，構成Τ P Μ部5 0的半 導體記憶體係由1 Ο M b〜2 Ο M b的具有較小的動作頻率的半 導體記憶體所構成。作為半導體記憶體，例如，使用動態 隨機存取記憶體（D R A Μ )、靜態隨機存取記憶體（S R A Μ )、快 閃記憶體等，複數個組合此等而構成。 接著，P G部6 0係從對應記憶於Τ Ρ Μ部5 0的複數個測試 項目的各個項目的複數個測試圖案資料T P D中，下載對應 執行中的測試的測試圖案資料TPD，基於該下載的測試圖 案資料TPD，以高速產生測試圖案信號TPS。另外，該PG 部6 0係基於該P G部6 0所下載的測試圖案資料Τ P D，產生 測試輸入·判定圖案信號J P S。此等測試圖案信號T P S及 測試輸入·判定圖案信號J P S，係含於測試圖案資料Τ P D 的信號，P G部6 0藉由讀出從Τ Ρ Μ部5 0下載的測試圖案資 料Τ P D，而被取出。 該PG部60係由較構成ΤΡΜ部50的半導體記憶體高速 的半導體記憶體所構成。構成該PG部6 0的半導體記憶體， 與構成成Τ Ρ Μ部5 0的半導體記憶體比較，具有較大的動作 頻率，以高速讀出測試圖案資料TPD。該動作頻率例如為 1 Ο Ο Μ Η ζ〜2 5 Ο Μ Η ζ。該高速的測試圖案的產生，對縮短測試 圖案資料Τ P D的t買出時間’縮短測試所必要的時間很有 效。該P G部6 0的記憶容量較Τ Ρ Μ部5 0的記憶容量小，例 如，具有2 5 6 M b〜1 G b的記憶容量。 T G部7 0接收來自測試器1 8的測定開始信號M S T、外部 時脈信號0 C Κ，另夕卜，接收來自基準時脈部3 8的基準時脈 13 312/發明說明書(補件)/92-11 /92124720 1261971 信號S C κ，產生測試所必要的各種時序信號。該時序信號 内含有與測定開始信號MST同步決定測試週期的測試週期 信號T C Υ、設定輸入D U Τ 1 0的測試輸入圖案信號Τ I Ρ的上 升、下降的時序的時脈信號C L Κ及設定針對來自D U Τ 1 0的 測試輸出圖案信號Τ Ο Ρ的判定時序的選通信號（選通週期 信號）S Τ Β。此等時序信號中，測試週期信號T C Υ也被供給 BOST控制部40及WF部80的前段的正反器8 0 3 (參照圖 2 )，另外，時脈信號CLK被供給WF部80，選通信號STB 被供給輸出判定部8 5。 該W F部8 0從P G部6 0接收測試圖案信號Τ P S及測試輸 入·判定圖案信號J P S，另外從T G部7 0接收測試週期信 號TCY及時脈信號CLK，生成輸入DUT1 0的測試輸入圖案 信號TIP。該測試輸入圖案信號TIP係經由DUT · BOST I/F 部9 5被供給D U Τ 1 0。 輸出判定部85係判定自DUT10經由DUT · BOST I/F部 9 5所供給的測試輸出圖案信號Τ 0 P。具體而言，由來自T G 部7 0的選通信號S Τ B的時序來判定該測試輸出圖案信號 TOP及來自PG部60的測試圖案信號TPS。自PG部60供給 輸出判定部85的測試圖案信號TPS，係為針對來自DUT1 0 的測試輸出圖案信號TOP的期待圖案信號，來自DUT1 0的 測試輸出圖案信號T 0 P若與該測試圖案信號T P S相同，則 判定為無錯誤，來自D U Τ 1 0的測試輸出圖案信號Τ 0 P若與 屬期待圖案信號的測試圖案信號TPS為不同值，則輸出錯 誤資料信號。 14 312/發明說明書(補件)/92-11 /92124720 1261971 錯誤資訊記憶體部9 0記憶來自輸出判定部8 5的錯誤資 料信號，另外記憶該錯誤產生時的測試圖案向量的位址。 該測試圖案向量的位址係為PG部60的向量位址，為輸出 判定部8 5判定為錯誤時的P G部6 0的向量位址值。又，測 試圖案向量的向量位址，意味著測試圖案資料TPD的一連 串的位址的群組單位。 D U Τ · Β 0 S Τ I / F部9 5係將測試輸入圖案信號Τ I Ρ供給 DUT1 0，另夕卜，接收來自DUT1 0的測試輸出圖案信號TOP， 供給輸出判定部8 5。一併進行此等的測試輸入圖案信號 T I P與測試輸出信號T 0 P的輸出入電壓位準的整合、調整， 及對於D U Τ 1 0的輸出入信號線的連接切換。該輸出入信號 線的連接切換，係切換測試器1 8與DUT1 0的連接及B0ST 裝置2 0與D U Τ 1 0的連接。 電源部9 9接收來自外部電源的供電，生成對於B 0 S T裝 置2 0的各種電源電壓。該電源部9 9包含從A C至D C的變 換，DC-DC間的電壓變換。 圖2為在圖1所示B0ST裝置20中尤其顯示BOST控制 部4 0、T G部7 0、W F部8 0、輸出判定部8 5、錯誤資訊記憶 體部9 0及D U Τ · B 0 S Τ I / F部9 5的詳細構成的方塊圖。又， 圖2中，附黑色圓的細信號線顯示資料匯流排，附黑色圓 的中等粗細的信號線顯示初期設定線。 B 0 S T控制部4 0具有記憶體位址計數器4 0 1、4 0 2。記憶 體位址計數器4 0 1係於每次接收來自T G部7 0的測試週期 信號T C Y (如圖3 ( d )所示）時，進入到對於P G部6 0的記憶 15 312/發明說明書(補件)/92-11/92124720 1261971 體位址信號M A D (如圖3 ( a )所示）。該記憶體位址信號M A D 係為對應測試向量位址的位址信號。該記憶體位址信號 M A D係在供給P G部6 0的同時，還供給錯誤資訊記憶體部 90的DATA端子。記憶體位址計數器4 0 2，係自連接輸出判 定部8 5的輸出段的反轉電路8 5 5接收記憶體寫入信號 M W R (如圖3 ( k )所示）時，對於錯誤資訊記憶體部9 0供給指 定寫入錯誤資料信號E D T用的位址的位址指定信號Μ I S (如 圖3(m)所示）。 T G部7 0具有：產生測試週期信號T C Y (如圖3 ( d )所示） 的測試週期信號產生電路7 0 0 ;產生時脈信號CLK (如圖3 ( e ) 所示）的時脈信號產生電路7 1 0 ;及產生選通信號STB (如圖 3 ( f )所示）的選通信號產生電路7 1 5。 測試週期信號產生電路7 0 0具有：選擇電路7 0 1、選擇 電路702、PLL電路7 03、AND電路704及正反器705。選 擇電路7 0 1具有接收來自基準時脈部3 8的基準時脈信號 S C K的輸入A ;接收來自測試器1 8之外部時脈信號0 C K (如 圖3(b)所示）的輸入B;接收來自BOST控制部40的選擇信 號S的選擇輸入S;及輸出F。該選擇電路701的輸出F， 若在選擇輸入S為低位準L，則基準時脈信號SCK相等， 另外，若在選擇輸入S為高位準Η，則外部時脈信號OCK 相等。該選擇電路7 01的輸出F，係介由PLL電路7 0 3供 給選擇電路7 0 2的輸入Α。P L L電路7 0 3係為進行基準時脈 信號C L K或外部時脈信號0 C K的相位鎖住，從B 0 S T控制部 4 0進行初期設定。 16 312/發明說明書(補件)/92-11 /92124720 1261971 選擇電路7 Ο 2具有：輸入A ;接收基準時脈信號S C K的 輸入Β ;接收外部時脈信號0 C Κ (如圖3 ( b )所示）的輸入C ; 接收選擇信號S0/S1的選擇輸入；及輸出F。該選擇電路 702的輸出F係在選擇輸入SO為低位準L，而且選擇輸入 S1也為低位準L時，等於輸入A，另外，在選擇輸入S0 為高位準Η，選擇輸入S1為低位準L時，等於基準時脈輸 入Β，另外，在選擇輸入S0為低位準L，選擇輸入S1為高 位準Η時，等於外部時脈輸入C。該選擇電路702的輸出F 係成為AND電路704的一輸入。 正反器7 0 5具有接受來自測試器1 8的測定開始信號 M S T (如圖3 ( c )所示）的時脈輸入；連接電源電壓的輸入D 及輸出Q，該正反器705的輸出Q成為AND電路704的另 一輸入。AND電路704輸出選擇電路702的輸出F及正反 器705的輸出Q的AND輸出。該AND電路704的輸出係為 測試週期信號TCY。該測試週期信號TCY，如圖3(d)所示， 係供給記憶體位址計數器4 0 1而達到該記憶體位址計數 值，同時，還供給時脈信號產生電路7 1 0及選通信號產生 電路71 5。 時脈信號產生電路710具有延遲電路711。該延遲電路 7 1 1係將從測試週期信號產生電路7 0 0所供給的測試週期 信號T C Y，僅延遲被初期設定的延遲時間t c 1 k，產生如圖 3 ( e )所示時脈信號C L K。延遲時間t c 1 k係從B 0 S T控制部 4 0被初期設定。 選通信號產生電路715具有延遲電路716。該延遲電路 17 312/發明說明書(補件)/92-11/92124720 1261971 7 1 6係將從測試週期信號產生電路7 Ο 0所供給的測試週期 信號T C Υ，僅延遲被初期設定的延遲時間t s t b，產生如圖 3 ( f )所示選通信號S T B。延遲時間t s t b係從B 0 S T控制部 4 0被初期設定。 WF部80具有如圖2所示的正反器801及AND電路802, 並且在其前段連接著正反器803。正反器803係於輸入D1 接收來自P G部6 0的測試圖案信號T P S，於輸入D 2接收測 試輸入·判定圖案信號J P S，並於其時脈輸入C接收來自 測試週期信號產生電路7 0 0的測試週期信號T C Y。該正反 器8 0 3係將如圖3(h)所示測試圖案信號TPS及如圖3(g) 所示測試輸入·判定圖案信號J P S，與測試週期信號T C Y 同步，從輸出Q1、Q 2輸出。來自正反器8 0 3的測試圖案信 號T P S係供給W F部8 0的正反器8 0 1的輸入D，另外，測 試輸入·判定圖案信號J P S係供給A N D電路8 0 2的一輸入 (反轉輸入）。 AND電路8 0 2接收該測試輸入·判定圖案信號JPS，同 時還於另一輸入接收來自時脈信號產生電路7 1 0的時脈信 號C L K，並將此等的A N D輸出供給正反器8 0 1的時脈輸入。 正反器8 0 1的輸出Q，在如圖3 ( g)所示測試輸入·判定圖 案信號J P S為低位準L時，亦即測試輸入·判定圖案信號 J P S顯示輸入狀態時，輸出時脈信號C L K的上升時序的測 試圖案信號T P S。在如圖3 ( g )所示測試輸入·判定圖案信 號J P S為高位準Η時，亦即測試輸入·判定圖案信號J P S 顯示判定狀態時，正反器8 0 1的輸出Q無變化，而保持前 18 312/發明說明書(補件)/92-11 /92124720 1261971 面的狀態。該正反器8 Ο 1的輸出Q，結果成為測試輸入圖 案信號T I P，其經由D U T · B 0 S T I / F部9 5的3狀態緩衝器 9 5 1被供給D U T 1 0。 輸出判定部85具有互斥OR電路851、AND電路852、正 反器853及脈衝產生電路854。互斥OR電路851係於其一 輸入接收來自正反器8 0 3的測試圖案信號T P S (如圖3 ( h ) 所示），並於另一輸入接收來自DUT.BOST I/F部95的輸 入緩衝器9 5 2的測試輸出圖案信號T 0 P (如圖3 ( i )所示）。 該互斥0 R電路8 5 1係比較測試輸出圖案信號T 0 P與測試圖 案信號TPS，若此等值一致，則產生低位準L，另外若此等 不一致，則產生高位準Η，顯示錯誤狀態。 該互斥OR電路851的輸出成為正反器853的輸入。AND 電路8 5 2係於其一輸入接收來自正反器8 0 3的測試輸入· 判定圖案信號J PS，而於另一輸入接收來自選通信號產生 電路715的選通信號STB。該AND電路852的輸出成為正 反器8 5 3的時脈輸入C。又，在輸出判定部8 5中，在測試 輸入·判定圖案信號J P S顯示輸入狀態時，時脈信號C L K 有效，而選通信號S T B無效，在測試輸入·判定圖案信號 J P S顯示判定狀態時，時脈信號C L K無效，而選通信號S T B 有效，以該選通信號S T B的時序比較測試圖案信號T P S與 測試輸出圖案信號T 0 P。 正反器8 5 3的輸出Q，在圖3 ( g)所示測試輸入·判定圖 案信號J P S為高位準Η時，亦即測試輸入·判定圖案信號 J P S顯示判定狀態時，輸出選通信號S Τ Β的時序的輸入D、 19 312/發明說明書(補件)/92-11/9212472〇 1261971 亦即A N D電路8 5 2的輸出值。在測試輸入·判定圖案信號 J P S為低位準L時，亦即測試輸入·判定圖案信號J P S顯 示輸入狀態時，正反器8 5 3的輸出Q無變化，保持前面的 值。結果，正反器8 5 3的輸出成為圖3 ( j )所示錯誤資料信 號 EDT。 在圖3之動作時序流程，圖（a )所示記憶體位址信號M A D 為位址1、2、3、5、6時，圖（g)所示測試輸入·判定圖案 信號J P S，均顯示輸入狀態，時脈信號C L K有效，而選通 信號S T B無效，測試輸入圖案信號T I P被輸入D U T 1 0。在 記憶體位址信號M A D為位址4時，測試輸入·判定圖案信 號J P S顯示判定狀態。此時，時脈信號C L K無效，而選通 信號S T B成為有效，以該選通信號S T B的時序進行判定。 圖3中，記憶體位址信號MAD為位址4時，測試圖案信號 TPS為0，對於測試輸出圖案信號TOP的期待值為0。相對 於此，圖（i )所示測試輸出圖案信號TOP，因為此時顯示為 1，所以輸出判定部8 5的正反器8 5 3的輸出Q成為高位準 Η，圖（j )所示錯誤資料信號EDT上升。 該錯誤資料信號E D T被供給錯誤資訊記憶體部9 0的 DATA輸入，一併供給脈衝生成電路854。脈衝生成電路854 係將脈衝輸入供給反轉電路855，反轉電路855產生圖3(k) 所示記憶體寫入信號MWR，並將此供給記憶體位址計數器 4 0 2的時脈輸入，並供給錯誤資訊記憶體部9 0的W R輸入。 錯誤資訊記憶體部9 0係在記憶體寫入信號M W R的時序記憶 錯誤資料信號E D Τ及來自記憶體位址計數器4 0 1的記憶體 20 312/發明說明書(補件)/92-11 /92124720 1261971 位址信號M A D (圖3 ( a )所示）。來自記憶體 的位址指定信號Μ I S係指定記憶的位址。 DUT · BOST I/F部95具有輸出入切換電 壓位準變換電路9 5 5、及測試器/ Β 0 S Τ切指 入切換電路9 5 0具有3狀態緩衝器9 5 1及 狀態緩衝器9 5 1具有接收來自正反器8 0 3 定圖案信號J P S的控制輸入；接收正反器 亦即測試輸入圖案信號Τ I Ρ的輸入及輸出 器9 5 1係於測試輸入·判定圖案信號J P S 亦即測試輸入·判定圖案信號J P S顯示輸 測試輸入圖案信號Τ I Ρ。於測試輸入·判 為兩位準Η時’亦即測試輸入·判定圖案 定狀態時，3狀態緩衝器9 5 1不輸出。 緩衝器9 5 2係為整形輸入信號用的緩衝 給輸出判定部85的互斥OR電路851的另 壓位準變換電路9 5 5具有M0S電晶體956 9 5 6的閘極，自數位類比變換電路9 5 7的： 準電壓V S。另外，Μ 0 S電晶體9 5 6的汲極 衝器9 5 1的輸出及緩衝器9 5 2的輸入，其 / Β 0 S Τ切換電路9 6 0。該Μ 0 S電晶體9 5 6係 基準電壓V S來變換其源極、汲極的電壓。 的電源電壓為3V系等的低電壓，B0ST裝置 的情況，將輸入D U Τ 1 0的測試輸入圖案信 換為3 V，另外將來自D U Τ 1 0的測試輸出圖 312/發明說明書(補件)/92-11 /92124720

位址計數器4 0 2 路 950 、 I/F 電 「電路9 6 0。輸出 緩衝器9 5 2。3 的測試輸入·判 80 1的輸出Q、 。該3狀態緩衝 為低位準L時， 入狀態時，輸出 定圖案信號JPS 信號JPS顯示判 器，其輸出被供 一輸入。I /F電 。該M0S電晶體 類比輸出接收基 連接於3狀態緩 源極連接測試器 響應供給閘極的 例如，在D U Τ 1 0 .20的電壓為5V 號Τ I Ρ的位準變 案信號TOP從3V 21 1261971 變換為5 V。將來自電源部9 9的電壓供給於數位類比變換 電路9 5 7，另外，數位類比變換電路9 5 7係從B 0 S T控制部 4 0被初期設定。 測試器/ B 0 S T切換電路9 6 0具有切換開關9 6 1。該切換 開關9 6 1具有連接D U T 1 0的共同端子C、連接測試器1 8的 端子A及連接Μ 0 S電晶體9 5 6的源極的端子B。在連接端 子Β、C的狀態，Μ 0 S電晶體9 5 6的源極連接D U Τ 1 0，執行 依BOST裝置20的測試。在連接端子A、C的狀態，直接連 接測試器1 8與D U Τ 1 0，執行依測試器1 8的測試。 以下，針對圖1、2、3所示實施形態1，集中說明其動作。 首先，初期設定動作係為如下的（1 )、（ 2 )、（ 3 )、（ 4 )。 (1 )測試圖案資料TPD的寫入 (2 )測試代碼編號T C D的送信 (3) BOST裝置20的初期設定 (4) B0ST裝置20的初期條件設定 以下，順序說明此等初期設定動作。 (1 )測試圖案資料TPD的寫入 從測試器1 8或其他的資料源經由B 0 S T通信 I / F部3 0， 於TMP部50寫入對應各種半導體積體電路的數位電路的測 試所必要的複數個測試項目的測試圖案資料TPD。也可取 代該測試圖案資料TPD的寫入，將預先寫入測試圖案資料 TPD的TMP部50安裝於BOST裝置20。 (2 )測試代碼編號T C D的送信 從測試器1 8經由B 0 S T通信 I / F部3 0將相當於實施之 22

312/發明說明書(補件)/92-11/92124720 1261971 測試項目的測試代碼編號T C D送信給C P U部3 3。 (3 ) B 0 S T裝置2 0的初期設定 接收測試代碼編號T C D的C P U部3 3對Τ Μ Ρ部5 0、P G部 6 0、T G部7 0進行初期設定。對於Τ Μ Ρ部5 0的初期設定， 係對Τ Μ Ρ部5 0的記憶體設定對應測試代碼編號T C D而執行 的測試圖案資料TPD的開始位址及停止位址。 對於P G部6 0的初期設定，係對P G部6 0的記憶體設定 寫入執行的測試圖案資料TPD用的開始位址及停止位址。 對於T G部7 0的初期設定，係在將使用的基準信號作為基 準時脈信號CLK的基礎上，進行測試週期信號TCY的時序 設定。在對此等Τ Μ Ρ部5 0、P G部6 0、T G部7 0完成初期設 定後，從ΤΜΡ部50向著PG部60，從複數個測試圖案資料 TPD中選擇，下載所執行的測試圖案資料TPD。 (4 ) Β 0 S Τ裝置2 0的初期條件設定 在（3 )的初期設定完成後，進一步對錯誤資訊記憶體部 9 0、T G部7 0及D U Τ · Β 0 S Τ I / F部9 5進行初期條件設定。 對於錯誤資訊記憶體部9 0的初期條件設定，係為對錯 誤資訊記憶體部9 0的開始位址及停止位址的設定。對於 丁 G部7 0的初期條件設定，係為用於測試的基準時脈信號 CLK、外部時脈信號OCK的選擇，與測試週期信號TCY、時 脈信號CLK及選通信號STB的生成用的時序資料的設定。 對於D U Τ · B 0 S Τ I / F部9 5的初期條件設定，係為對Μ 0 S 電晶體9 5 6的閘極的基準電壓V S的設定。 在經過以上的初期設定、初期條件設定後，藉由如下的 23 312/發明說明書(補件)/92-11 /92124720 1261971 (1 )、（ 2 )、（ 3 )、（ 4 )的動作，執行測試動作。以下，順序 說明此等測試動作（1 )、（ 2 )、（ 3 )、（ 4 )。 (1 )從P G部6 0讀出下載於P G部6 0的測試圖案資料， 使此所含的測試圖案信號TPS及測試輸入·判定圖案信號 J P S與測試週期信號T C Y同步。 (2 )在W F部8 0輸出向著D U T 1 0的測試輸入圖案信號 T I P。該測試輸入圖案信號T I P係經由D U T · B 0 S T I / F部 9 5 供給 D II T 1 0。 (3)來自DUT1 0的測試輸出圖案信號TOP，係經由DUT · B 0 S T I / F部9 5傳輸給輸出判定部8 5。在輸出判定部8 5， 該測試輸出圖案信號T 0 P與來自D U T 1 0的輸出信號的屬期 待信號的測試圖案信號TPS比較，進行有無錯誤產生的確 認。若確認到有錯誤產生，便與該錯誤資料信號EDT —起 將錯誤產生時的測試圖案向量位址MAD記憶於錯誤資訊記 憶體部9 0。 (4 )從P G部6 0至執行的測試圖案資料T P D的讀出完成 為止，反覆進行（1 )到（3 )的測試動作。 測時結果的判定動作，係在C P U部3 3讀出記憶於錯誤 資訊記憶體部9 0的錯誤資料信號E D T與錯誤產生時的位址 M A D，進行良/不良的判定的基礎上，將其結果經由B 0 S T 通信 I / F部3 0送信給測試器1 8。也可基於錯誤資訊記憶 體部9 0的資料進行各種錯誤的解析。 在實施形態1中，T P Μ部5 0内記憶著對應D U T 1 0的數位 電路的測試用的複數個測試項目的複數個測試圖案資料 24 312/發明說明書(補件)/92-11 /92124720 1261971 T P D，將從該複數個測試圖案資料T P D中選擇的測試圖案資 料寫入P G部6 0。根據該構成，無須特別開發專用試驗機， 藉由擴張記憶於T P Μ部5 0内的測試圖案資料，即可簡單擴 張對D U Τ 1 0的數位電路的試驗功能。一併藉由將必要的測 試圖案資料記憶於Τ Ρ Μ部5 0内，可由測試輔助裝置迅速實 施數位電路的試驗。 在實施形態1中，構成Τ Ρ Μ部5 0的半導體記憶體，具 有較構成P G部6 0的半導體記憶體大的記憶容量，在Τ Ρ Μ 部5 0可儲存更多的測試圖案資料，藉此，可對應Β 0 S Τ裝 置2 0的功用測試的種類變多，藉由Β 0 S Τ裝置2 0可更多的 功用測試上執行有效的試驗。 另外，在實施形態1中，構成P G部6 0的半導體記憶體， 較構成Τ Ρ Μ部5 0的半導體記憶體還要高速。也就是說，構 成PG部60的半導體記憶體，較構成ΤΡΜ部50的半導體記 憶體具有大的動作頻率，進行高速動作。其對增高從PG 部6 0的測試圖案資料的讀出速度有效，結果可更為高速進 行依Β 0 S Τ裝置2 0的D U Τ 1 0的數位電路的試驗，可縮短試 驗時間。另外，Τ Ρ Μ部5 0的半導體記憶體雖然動作速度遲， 但其在使構成Τ Ρ Μ部5 0的半導體記憶體廉價且小型化上有 效。 另外，在實施形態1中，為選擇記憶於Τ Ρ Μ部5 0的複 數個測試圖案資料，C U Ρ部3 3將選擇指示信號S I S供給 Β 0 S Τ控制部4 0。藉由該構成，確切將對應選擇指示信號 S I S的測試圖案資料傳輸給P G部6 0。 25 312/發明說明書(補件)/92-11 /92124720 1261971 接著說明有關實施形態1之測試功能的擴張的本發明的 半導體積體電路之試驗裝置的實施形態2 - 1〜實施形態 2 - 8。此等實施形態2 - 1〜2 - 8基本上在具有實施形態1之 功能的基礎上，在附加此基礎上的機能及構成。此等實施 形態2 - 1〜2 - 8，也在本發明之半導體積體電路之製造方法 所含的試驗步驟中被使用。 (實施形態2 - 1 ) 本實施形態2 - 1係為針對測試圖案信號T P S可進行其測 試向量的指令控制的半導體積體電路的試驗裝置的實施形 態。圖4顯示該實施形態2 - 1的硬體構成，以圖5〜圖8 的時序流程顯示依此的測試動作。 首先，參照圖4，說明本實施形態2 - 1之硬體構成。圖 4 ( a )顯示本實施形態2 - 1的B 0 S T控制部4 0的構成，圖4 ( b ) 顯示對應本實施形態2 - 1的P G部6 0的記憶體構成，圖4 ( c ) 顯示圖4 ( a )所示脈衝生成電路4 1 7的詳細。 本實施形態2 - 1中，圖1所示B 0 S T裝置2 0的P G部6 0 具有圖4 ( b )所示記憶體構成。該P G部6 0具有記憶測試向 量位址控制代碼T B A C的記憶區域6 1 4 ;及記憶測試向量位 址控制資料T B A D的記憶區域6 1 3，對應於該測試向量位址 控制代碼TBAC及記憶測試向量位址控制資料TBAD，將測 試輸入·判定圖案信號J P S記憶於記憶區域6 1 2，另外將 測試圖案信號T P S記憶於記憶區域6 1 1。又，在此，測試 向量係意味著包含有關測試圖案信號TPS而連續的指定數 的位元的群組。此等控制代碼T B A C、控制資料T B A D、測試 26 312/發明說明書(補件)/92-11/92124720 1261971 輸入·判定圖案信號J P S及測試圖案信號T P s，係包含於 下載於P G部6 0的測試圖案資料T P D，沿著測試向量位址 N、N + 1、N + 2、N + 3.....N + Μ 被記憶。 在該實施形態2 - 1中，測試向量位址控制代碼T B A C包 含：通常模式Ν Ο P的代碼Ν Ο P、子程序跳躍S J P的代碼S J P、 子程序返回R E T的代碼R E T、無條件跳躍J Μ P的代碼J Μ P 及重複REP的代碼REP的5個代碼。 代碼Ν Ο P係為指定通常模式的代碼，在該通常模式Ν Ο P 中，如圖3 ( a )之記憶體位址信號M A D所示，於測試向量位 址的前一次位址值加上順序+ 1。代碼S J P係為指定子程序 跳躍的代碼，對應該代碼S J P指示對記憶於測試向量位址 控制資料T B A D的上述位址的跳躍。代碼R E T係為指定子程 序返回的代碼，對應該代碼RET指示對測試向量位址控制 資料TBAD所記述的上述位址加上+ 1的位址的返回。代碼 J Μ P係為指定無條件跳躍的代碼，對應該代碼J Μ P指示對 測試向量位址控制資料TBAD所記述的上述位址的跳躍。代 碼REP係為指定相同向量重複的代碼，對應該代碼REP僅 以在記述於測試向量位址控制資料TBAD的上述次數上加 上+ 1的次數，執行對相同測試向量位址的重複的指示。 測試向量位址控制資料TBAD，係對應於測試向量位址控 制代碼TBAC的各個，記憶上述記述位址、記述次數。 在實施形態2 - 1中，圖1所示在該實施形態1之B 0 S T 控制部4 0，如圖4 ( a )所示，具有程式計數器4 1 0。該程式 計數器4 1 0具有：指令控制選擇器4 1 1、正反器4 1 2、初期 27 312/發明說明書(補件)/92-11 /92124720 1261971 暫存器電路4 1 3、加算器4 1 4、子程序返回位址閂鎖器電路 4 1 5、重複次數降值計數器4 1 6、脈衝生成電路4 1 7、4 1 8 及 AND 電路 419、 420 、 421 。 指令控制選擇器4 1 1具有輸入端子A 0〜A 6、輸出端子F 及接收控制輸入S 0〜S 2的控制端子。該指令控制選擇器 4 1 1係於連接該輸出端子F的正反器4 1 2的輸出端子Q，產 生輸入P G部6 0的測試向量位址T B A。該測試向量位址T B A 被示於圖5〜圖8的各圖的圖（i )。初期暫存器4 1 3具有連 接於B 0 S T控制部4 0的内部匯流排4 0 B的輸入D與時脈輸 入C，及連接於指令控制選擇器4 1 1的輸入端子A 0的輸出 Q，並將初期暫存器輸出I NR供給指令控制選擇器41 1的輸 入端子A 0。該初期暫存器輸出I N R被示於圖5〜3 0的圖 (a )。 加算器4 1 4具有連接於正反器4 1 2的輸出Q的輸入端子 I N，及連接於指令控制選擇器4 1 1的輸入端子A 1的輸出端 子OUT，該輸出端子OUT上產生有加算器輸出ADO=IN+l。 該加算器輸出A D 0被示於圖5〜圖8的圖（b )。並從P G部 6 0，從測試向量位址控制資料T B A D，將跳躍處位址資料J A D 供給指令控制選擇器4 1 1的輸入端子A 2、A 4。該跳躍處位 址資料J A D被示於圖6、2 9的圖（c )。子程序返回位址閂鎖 器電路4 1 5具有連接於加算器4 1 4的輸出端子0 U T的輸入 D、時脈輸入C及指令控制選擇器4 1 1的輸入端子A 3的輸 出Q，並於該輸出Q產生返回處位址信號R A S。該返回處位 址信號R A S被示於圖6 ( d )。指令控制選擇器4 1 1的輸入端 28 312/發明說明書(補件)/92-11 /92124720 1261971 子A5、A6係接地。 重複次數降值計數器4 1 6具有接受P G部6 0的記憶區域 6 1 3所記憶的測試向量位址控制資料T B A D内含有的重複次 數設定值+ 1的重複資料R P D的輸入D、L 0 A D輸入、時脈輸 入C及輸出B 0。重複資料R P D被示於圖8 ( c )。重複次數降 值計數器4 1 6的L 0 A D輸入，係連接於脈衝生成電路4 1 7 的端子4，接收重複次數設定觸發信號R C T。該重複次數設 定觸發信號R C T被示於圖8 ( e )。從B 0 S T裝置2 0的T G部 7 0將測試週期信號T C Y供給重複次數降值計數器4 1 6的時 脈輸入C。該測試週期信號T C Y被示於圖5〜圖8的圖（h )。 於重複次數降值計數器416的輸出B0產生降值計數器錯位 信號DCB。該降值計數器錯位信號DCB被示於圖8(k)。該 降值計數器錯位信號DCB，於重設時為高位準Η，於LOAD 時成為低位準L。 脈衝生成電路417具有4個端子1、2、3及4。端子1、 2、3為輸入端子，P G部6 0的測試向量位址控制代碼T B A C 係供給端子1。該測試向量位址控制代碼TBAC被示於圖5 〜圖8的圖（j )。從重複次數降值計數器4 1 6的輸出B 0將 降值計數器錯位信號D C B供給端子2。從T G部7 0將測試 週期信號T C Y供給端子3。脈衝生成電路4 1 7係基於供給 端子1的控制輸入SO〜S2、供給端子2的降值計數器錯位 信號DCB及供給端子3的測試週期信號TCY，在控制輸入 S 0〜S 2 = 5時，產生重複次數設定觸發信號RCT，供給重複 次數降值計數器416的LOAD端子。 29 312/發明說明書(補件)/92-11 /92124720 1261971 脈衝生成電路4 1 7，如圖4 ( c )所示，具有解碼器4 2 3， 正反器4 2 4及A N D電路4 2 5。解碼器4 2 3係將輸入端子1 的控制輸入S 0〜S 2解碼，並供給正反器4 2 4的時脈輸入 C。A N D電路4 2 5係將輸入端子2的降值計數器錯位信號D C B 及輸入端子3的測試週期信號TCY的AND輸出，供給正反 器4 2 4的重設輸入R。正反器4 2 4的輸出Q係連接於端子4， 並對端子4供給重複次數設定觸發信號RCT。 脈衝生成電路4 1 8具有接收控制輸入S 0〜S 2的端子1， 及產生供給T G部7 0的T G部信號產生停止信號T G S的輸出 端子2，其在將控制輸入S 0〜S 2解碼，並且控制輸入S 0 〜S2 = 6時，產生TG部信號產生停止信號TGS，以使依TG 部7 0的測試週期信號T C Y的產生停止。T G部7 0上被供給 測定開始信號M S T (圖5〜圖8的圖（g )所示），並基於該測 定開始信號MST產生測試週期信號TCY。 A N D電路4 1 9係於其一輸入端接收控制輸入S 0〜S 2，於 另一輸入端（反轉輸入）接收初期設定時成為高位準Η、初 期設定以外的通常時成為低位準L的模式信號M D S。該A N D 電路4 1 9係對應於控制輸入S 0、S 1、S 2的各個合計設置為 3個，此等的輸出成為指令控制選擇器41 1的控制輸入S 0 〜S 2。A N D電路4 2 0係於其一輸入端接收產生於重複次數 降值計數器4 1 6的輸出B 0的降值計數器錯位信號D C B，於 另一輸入端接收測試週期信號T C Y。該A N D電路4 2 0的輸 出係供給0 R電路4 2 1的一輸入。圖5〜圖8的圖（〇所示 測試向量位址初期設定觸發信號T B A I T係供給0 R電路4 2 1 30 312/發明說明書(補件)/92-11/92124720 1261971 的另一輸入。在OR電路421的輸出生成有圖8(m)所示測 試向量位址最終閂鎖觸發信號T B A F R，其被供給正反器4 1 2 的時脈輸入C。 以下，集中說明指令控制選擇器41 1的選擇動作。在控 制輸入SO〜S2 = 0時，選擇供給輸入端子A0的輸入。在該 控制輸入SO〜S2 = 0時，輸出F成為初期暫存器輸出INR(圖 5〜圖8的圖（a)所示）。在控制輸入SO〜S2 = l時，選擇供 給輸入端子A1的輸入。此時，輸出F成為加算器輸出 ADO(圖5〜圖8的圖（b)所示），B0ST裝置20由代碼N0P 所指示的通常模式進行動作，邊將位址值加上+ 1邊以通 常模式N0P進行動作。在控制輸入S0〜S2 = 2時，選擇輸入 端子A2，輸出F成為跳躍處位址JAD。此時，B0ST裝置20 進行子程序跳躍S R J的動作，於測試向量位址控制資料 T B A D内所含的記述位址、亦即對應於跳躍處位址資料J A D 的測試向量位址進行跳躍的動作。 在控制輸入S0〜S2 = 3時，選擇供給輸入端子A3的輸 入、亦即返回處位址信號R A S，並從輸出F輸出。此時，B 0 S T 裝置20進行子程序返回SRR的動作，進行對應子程序返回 S R R的測試向量位址返回的動作。在控制輸入S 0〜S 2二4 時，輸出F成為供給輸入端子A 4的輸入信號、亦即跳躍處 位址資料J A D，B 0 S T裝置2 0進行無條件跳躍N C J的動作， 進行對應跳躍處位址資料J A D的測試向量位址T B A的跳 躍。在控制輸入S0〜S2 = 5時，輸出F成為輸入端子A5、

亦即接地信號，B 0 S T裝置2 0進行相同向量重複動作S B R 31 312/發明說明書(補件)/92-11 /92124720 1261971 的動作，並基於重複次數降值計數器4 1 6的輸出，直至其 計數值成為0為止，重複返回前一的測試向量位址的動作。 圖5為顯示藉由實施形態2 - 1，利用以通常模式進行測 試向量位址T B A的代碼Ν Ο P以使B 0 S T裝置2 0動作的情況 的各信號、資料的時序流程圖。圖（j )所示測試向量位址控 制代碼T B A C，係為對應於測試向量位址Ν、N + 1、N + 2、N + 3、 N + 4、N + 5而設定為如下者。 N : Ν〇P (通常模式）對應代碼Ο X 1 N + 1 : Ν Ο P對應代碼Ο X 1 N + 2 : Ν Ο P對應代碼Ο X 1 N + 3 : Ν Ο P對應代碼Ο X 1 N + 4 : Ν Ο P對應代碼Ο X 1 N + 5 : S Τ Ο P (停止）對應代碼Ο X 6 圖5係對應於通常模式Ν Ο P，圖（a )顯示初期暫存器輸出 I N R ;圖（b )顯示加算器輸出A D 0 ;圖（〇顯示測試向量位址 初期設定觸發信號T B A I T ;圖（g )顯示測定開始信號M S T ; 圖（h )顯示測試週期信號；圖（i )顯示測試向量位址T B A ; 圖（j )顯示測試向量位址控制代碼T B A C。 圖5之例子中，選擇圖（b )所示加算器輸出A D 0，成為進 行於圖（i )所示測試向量位址T B A加上順序+ 1的通常模式 Ν Ο P。圖（i )所示測試向量位址T B A於每一次產生測試週期 信號 T C Y 時，從 N 進行至 N + 1、N + 2、N + 3、N + 4、N + 5。測 試向量位址控制代碼T B A C為Ο X 1的期間、亦即在測試向量 位址T B A為N〜N + 4的期間，由通常模式Ν Ο P進行動作。在 32 312/發明說明書(補件)/92-11 /92124720 1261971 測試向量位址T B A成為N + 5時，則停止。 圖6為顯示藉由實施形態2 - 1，進行以通常模式Ν Ο P進 行測試向量位址T B A的動作，及使子程序跳躍S R J跳躍而 由子程序返回RET作返回動作的情況的時序流程圖。測試 向量位址控制代碼T B A C，係為對應於測試向量位址T B A的 Ν、N + l、N + 2、N + 3、N+100、N + 101的各個而設定為如下者。 N : Ν〇P對應代碼Ο X 1 N + 1 : [ S J P N + 1 0 0 ]對應代碼 Ο X 2 N+ 1 0 0 ： Ν Ο P對應代碼Ο X 1 N+ 1 0 1 ： R E T對應代碼Ο X 3 N + 2 : NOP對應代碼0x1 N + 3 : S Τ Ο P對應代碼0 X 6 N + 1之[S J P N + 1 0 0 ]對應代碼0 X 2，係意味著在測試向量 位址N + 1使測試向量位址N + 1 0 0跳躍，另外，N + 1 0 1之R E T 對應代碼0 X 3，係意味著在測試向量位址N + 1 0 1返回測試 向量位址N + 3。圖6係對應於該動作，圖（a )顯示初期暫存 器輸出I N R ;圖（b )顯示加算器輸出A D 0 ;圖（c )顯示跳躍處 位址J A D ;圖（d )顯示返回處位址R A S ;圖（f )顯示測試向量 位址初期設定觸發信號T B A I T ;圖（g )顯示測定開始信號 M S T ;圖（h )顯示測試週期信號T C Y ;圖（i )顯示測試向量位 址TBA ;另外，圖（j )顯示測試向量位址控制代碼TBAC。 圖6之例子中，在圖（i )所示測試向量位址Τ B A成為N + 1 時，進行子程序跳躍S J P，進行對測試向量位址N + 1 0 0的 跳躍動作。另外，在測試向量位址Τ B A成為N + 1 0 1時，進 33 312/發明說明書(補件)/92-11 /92124720 1261971 行對測試向量位址N + 3的子程序返回RET的動作。 藉由該圖6所示動作，在各異的測試向量位址，可進行 相互的相同跳躍處位址的指定，可削減測試向量數。 圖7為顯示藉由實施形態2 - 1，進行以通常模式Ν Ο P進 行測試向量位址T B A的動作，及以無條件跳躍J Μ P作跳躍 的動作的情況的時序流程圖。測試向量位址控制代碼 T B A C，係為對應於測試向量位址Ν、N + 1、N + 2、N + 1 0 0、 N + 101、N+102、N+103、N104的各個而設定為如下者。 N : Ν Ο P (通常模式）對應代碼Ο X 1 N + 1 : Ν Ο P對應代碼Ο X 1 N + 2 : [ J Μ P N + 1 0 0 ]對應代碼 Ο X 4 Ν+ 1 0 0 ： Ν Ο Ρ對應代碼Ο X 1 Ν+ 1 0 1 ： Ν Ο Ρ對應代碼Ο X 1 Ν+1 02 ： Ν Ο Ρ對應代碼0 X 1 Ν+ 1 0 3 ： S Τ Ο Ρ (停止）對應代碼0 X 6 位址Ν + 2之[J Μ Ρ Ν + 1 0 0 ]對應代碼0 X 4，係意味著在測試 向量位址Ν + 2使測試向量位址Ν + 1 0 0跳躍，另外，位址 Ν + 1 0 3之S Τ Ο Ρ (停止）對應代碼0 X 6，係意味著在測試向量 位址Ν + 1 0 3停止（S Τ Ο Ρ )。圖7係對應於該動作，圖（a )顯示 初期暫存器輸出I N R ;圖（b )顯示加算器輸出A D 0 ;圖（c ) 顯示跳躍處位址J A D ;圖（f )顯示測試向量位址初期設定觸 發信號Τ B A I T ;圖（g )顯示測定開始信號M S T ;圖（h )顯示測 試週期信號；圖（i )顯示測試向量位址Τ B A ;圖（j )顯示測 試向量位址控制代碼TBAC。 34 312/發明說明書(補件)/92-11/92124720 1261971 圖7之例子中，在圖（i )所示測試向量位址Τ B A成為N + 2 時，進行對測試向量位址N + 1 Ο 0的無條件跳躍J Μ P。 藉由該圖7所示動作，在各異的測試向量位址，可進行 相互的相同跳躍處位址的指定，可削減測試向量數。 圖8為顯示藉由實施形態2 - 1，進行以通常模式Ν Ο P進行 測試向量位址TBA的動作，及重複REP的動作的情況的時 序流程圖。測試向量位址控制代碼TBAC，係為對應於測試 向量位址TBA的Ν、Ν + 1、Ν + 2、Ν + 3的各個而設定為如下者。 N : Ν Ο P (通常模式）對應代碼Ο X 1 N + 1 ·· [ R E P 2 ]對應代碼 Ο X 5 N + 2 : NOP對應代碼0x1 N + 3 : STOP(停止）對應代碼0x6 位址N + 1之[R E P 2 ]對應代碼0 X 5，係意味著在測試向量 位址N +1使測試向量位址N +1為重複次數2、亦即重複2 次。圖8係對應於該動作，圖（a )顯示初期暫存器輸出I N R ; 圖（b)顯示加算器輸出ADO ;圖（c)顯示重複次數定值+1的 重複信號RPD ;圖（e)顯示重複次數設定觸發信號RCT ;圖 (k )顯示降值計數器錯位信號D C B ;圖（m )顯示測試向量位 址最終閂鎖觸發信號T B A F R ;圖（f )顯示測試向量位址初期 設定觸發信號T B A I T ;圖（g )顯示測定開始信號M S T ;圖（h ) 顯示測試週期信號；圖（i )顯示測試向量位址T B A ;圖（j ) 顯示測試向量位址控制代碼TBAC。 圖8之例子中，在圖（i )所示測試向量位址Τ B A成為N + 1 時，進行對測試向量位址N +1的2次重複R E P，結果3次 312/發明說明書(補件)/92-11/92124720 35 1261971 執行測試向量位址N + 1。 藉由該圖8所示動作，可藉由重複REP反覆產生相同的 測試圖案，可削減測試向量數。 本實施形態2 - 1中，可獲得與實施形態1相同的效果， 加上基於測試向量位址控制代碼TBAC及測試向量位址控 制資料T B A D，進行包含子程序跳躍S J P、子程序返回R E T、 無條件跳躍J Μ P及相同向量重複R E P的多樣控制，以達成 測試圖案資料TPD的模組化，可削減測試向量數，產生多 種多樣的測試圖案資料，可實現多種多樣的機能測試。 (實施形態2 - 2 ) 本實施形態2 - 2係為適合於半導體記憶體等的進行具有 矩陣配置的數位電路的試驗的本發明的半導體積體電路的 試驗裝置，尤其是，本實施形態2 - 2的P G部6 0具有藉由 指令控制產生演算法的測試圖案的機能。圖9、3 2、3 3顯 示本實施形態2 - 2的Β 0 S Τ控制部4 0與P G部6 0的構成， 圖1 2、圖1 4、圖1 6、圖1 8顯示本實施形態2 - 2的動作時 序流程。 作為D U Τ 1 0的半導體記憶體係以複數條X方向線及複數 條Υ方向線相互垂直相交的方式矩陣配置，於此等的交點 分別具有記憶單元。複數條X方向線係藉由X解碼器所選 擇，複數條Υ方向線係藉由Υ解碼器所選擇。該半導體記 憶體係在所選擇的X方向線與Υ方向線的交點的記憶單 元，輸入根據測試圖案資料的測試輸入圖案信號，其結果 係以判定從D υ Τ 1 0所獲得的測試輸出圖案信號的方式來進 36 312/發明說明書(補件)/92-11 /92124720 1261971 行試驗。 圖9 ( a )顯示本實施形態2 - 2的P G部6 0的構成及含於 B 0 S T控制部4 0内的暫存器群組A 4 3 0、B 4 6 0、C 4 6 5的構成。 圖9 ( b )顯示含於暫存器群組A 4 3 0、B 4 6 0内的比較暫存器 A45卜B451及有效位元暫存器A452、B452的構成。圖10(a) 顯示含於圖9 ( a )所示B 0 S T控制部4 0内的資料量化器 4 7 1、4 7 2的構成，圖1 0 ( b )顯示暫存器群組C 4 6 5的構成。 圖1 1顯示實施形態2 - 2中所使用的程式計數器4 1 0 A的構 成。 本實施形態2 - 2中，P G部6 0如圖9 ( a )所示，具有6 個記憶區域6 1 1〜6 1 6。記憶區域6 1 6上記憶著演算法資料 產生用暫存器控制代碼A D R C ;記憶區域6 1 5上記憶著演算 法資料產生用暫存器控制資料A D R D ;記憶區域6 1 4上記憶 著測試向量位址控制代碼T B A C ;記憶區域6 1 3上記憶著測 試向量位址控制資料T B A D ;記憶區域6 1 2上記憶著A / B / C 暫存器切換資料r S D ;並且，記憶區域6 1 1上記憶著測試 輸入·判定圖案信號J P S。此等代碼、資料、信號係包含 於從Τ Μ P 5 0下載的測試圖案資料T P D内，分別沿著P G部 60的位址Ν、Ν + 1、…、Ν + Μ被記憶。 P G部6 0的位址係藉由來自程式計數器4 1 0 Α的測試向量 位址Τ B A (圖1 2、圖1 4、圖1 6、圖1 8的圖（i )所示）所展開。 記憶於記憶區域6 1 6的演算法資料產生用暫存器控制代碼 A D R C (圖12、圖14、圖16、圖1 8白勺圖（η )所示），係供給 暫存器群組A 4 3 0、Β 4 5 0、C 4 6 0 ;記憶於記憶區域6 1 5的演 37 312/發明說明書(補件)/92-11/92124720 1261971 算法資料產生用暫存器控制資料AD RD(圖12、圖14、圖16、 圖1 8的圖（〇 )所示），係供給暫存器群組A、B。記憶於記 憶區域6 1 4的測試向量位址控制代碼T B A C (圖1 2、圖1 4、 圖1 6、圖1 8的圖（j )所示），及記憶於記憶區域6 1 3的測 試向量位址控制資料T B A D係供給程式計數器4 1 Ο A。記憶 於記憶區域6 1 2的A / B / C暫存器切換資料R S D係供給選擇 器4 7 3 ;記憶於記憶區域6 1 1的測試輸入·判定圖案信號 JPS係供給WF部80。 實施形態2 - 2之B 0 S T控制部4 0，係為0〜N通道的複數 通道構成，該各通道對應於成為D U T 1 0的半導體記憶體的 例如複數條X方向線的各條線。該各通道的每個具有圖9 ( a) 所示暫存器群組A 4 3 0、B 4 6 0、C 4 6 5及資料量化器4 7 1、4 7 2 及選擇器473。另外，在該多通道構成中，於各通道的每 一通道設置BOST控制部40、PG部60，又，如圖4、圖5 所示實施形態1 - 1所述，追加Τ Μ P部5 0、T G部7 0、W F部 8 0、輸出判定部8 5、錯誤資訊記憶體部9 0、D U Τ · Β 0 S Τ I / F 部9 5 〇 暫存器群組A 4 3 0具有控制電路4 3 1、主暫存器A 4 4 0、 比較暫存器A 4 5 1、有效位元暫存器A 4 5 2及位元比較部 456。控制電路431具有AND電路432、OR電路433、AND 電路4 3 4。含於演算法資料產生用暫存器控制代碼A D R C内 的控制代碼S A 0係供給A N D電路4 3 2的一輸入。含於演算 法資料產生用暫存器控制代碼A D R C内的控制代碼S A 1係供 給0 R電路4 3 3的一輸入。含於演算法資料產生用暫存器控 38 312/發明說明書(補件)/92-11 /92124720 1261971 制代碼A D R C内的控制代碼S A 2係供給A N D電路4 3 4的一輸 入。從暫存器群組B的載體端子C 0將加算器載體輸出B A C 供給A N D電路4 3 4的另一輸入。從暫存器群組B的載體端 子C 0供給加算器載體輸出B A C，A N D電路4 3 4的輸出係供 給AND電路431的另一輸入（反轉輸入）及OR電路433的另 一輸入。A N D電路4 3 2產生控制信號S 0，另外，〇R電路4 3 3 產生控制信號S1。 主暫存器A440具有每位元邏輯和電路441、A + B加算電 路442、選擇器443、每位元邏輯積電路444、正反器445、 解碼器446、OR電路447、AND電路448及反相器449。每 位元邏輯和電路4 4 1係將A、B的邏輯和輸出供給A + B加算 電路442的輸入A。每位元邏輯和電路441的輸入A係連 接於正反器445的輸出Q，其輸入B上供入使輸出於有效 位元暫存器A 4 5 2的輸出端子4的有效位元暫存器A 4 5 2的 輸出EBA(圖12、圖14、圖16、圖18的圖（p)所示）反轉的 反相器4 4 9的輸出。A + B加算電路4 4 2係於其輸入B被供 給演算法資料產生用暫存器控制資料A D R D，該A + B加算電 路4 4 2係將輸入A、B的加算輸出F供給選擇器4 4 3的輸入 C。演算法資料產生用暫存器控制資料A D R D係供給選擇器 4 4 3的輸入A，暫存器群組B 4 6 0的主暫存器B 4 4 0的輸出 M R B係供給輸入B。該主暫存器B 4 4 0的輸出M R B係示於圖 12的圖（r2)、圖14的圖（r)、圖16的圖（r2)、圖18的圖 (r ) ° 主暫存器A440的A + B加算電路442，係於其載體端子 39 312/發明說明書(補件)/92-11 /92124720 1261971 CO產生暫存器群組A的加算器載體信號AAC(圖16的圖（t) 所示）。該暫存器群組A的加算器載體信號A A C係供給暫存 器群組B4 6 0。 選擇器4 4 3係響應控制信號S 0、S 1，選擇輸入A、B、C， 輸出於輸出F。該選擇器443的輸出F係供給每位元邏輯 積電路444的輸入A。有效位元暫存器A452的輸出端子4 的輸出EBA係供給每位元邏輯積電路444的輸入B，該每 位元邏輯積電路444的輸出係供給正反器445的輸入D。 解碼器4 4 6係將控制信號S 0、S1解碼，其輸出係供給 OR電路447的輸入。OR電路447的輸出係供給AND電路 4 4 8的一輸入。該A N D電路4 4 8的另一輸入上供給有測試 週期信號TCY，AND電路4 4 8的輸出係供給正反器44 5的時 脈輸入C。主暫存器A的輸出MRA係輸出於該正反器445 的輸出Q。該主暫存器A440的輸出MRA係示於圖12的圖 (rl)、圖14的圖（r)、圖16的圖（rl)、圖18的圖（r)。 選擇器443的輸出F成為如下。含於演算法資料產生用 暫存器控制代碼A D R C内的控制代碼S A 0、S A 1、S A 2，在 SA0 = 0、SA1=0、SA2 = 0時，選擇輸入A，作為即時值資料輸 出演算法資料產生用暫存器控制資料ADRD。在控制代碼 5 A 0 =卜控制代碼S A 1 = 0、控制代碼S A 2 = 0時，選擇輸入B， 將暫存器群組B的主暫存器B的輸出MRB資料傳輸給選擇 器4 4 3的輸出F。在控制代碼S A 0 = 0、控制代碼S A 1 = 1、控 制代碼S A 2 = 0時，選擇輸入C，將供給輸入C的演算資料 輸出於選擇器4 4 3的輸出F。在控制代碼S A 0 = X、控制代碼 40 312/發明說明書(補件)/92-11 /92124720 1261971 S A 1二X、控制代碼S A 2二1時，選擇輸入C，將來自輸入C的 演算資料（耦合演算）輸出於選擇器4 4 3的輸出F。該選擇 器4 4 3的輸出F係經由每位元邏輯積電路、正反器，作為 主暫存器A的輸出MRA輸出。 比較暫存器A 4 5 1與有效位元暫存器A 4 5 2，分別如圖9 ( b ) 所示構成。此等暫存器4 5 1、4 5 2具有解碼器4 5 3、A N D電 路454及正反器455，另夕卜，具有3個輸入端子1、2、3 與1個輸出端子4。解碼器4 5 3的輸入係連接於輸入端子 2，該解碼器4 5 3的輸出係連接於A N D電路4 5 4的一輸入。 AND電路454的另一輸入係連接於輸入端子3,該AND電路 4 5 4的輸出係連接於正反器4 5 5的時脈輸入C。正反器4 5 5 的輸入D，係連接於輸入端子1，其輸出Q係連接於輸出端 子4。 演算法資料產生用暫存器控制資料A D R D，係供給比較暫 存器A451與有效位元暫存器A452的各個端子1，另外， 各自的控制信號S 0、S 1係供給此等的端子2。測試週期信 號T C Y係供給比較暫存器A 4 5 1與有效位元暫存器A 4 5 2的 端子3。比較暫存器A 4 51的端子4上產生有比較暫存器A 的輸出C R A (圖1 4、圖1 6、圖1 8的圖U )所示）。該比較暫 存器A 4 5 1的輸出C R A係供給位元比較器4 5 6的輸入B，並 於該位元比較器4 5 6的輸入A供給有主暫存器A 4 4 0的輸出 M R A。位元比較器4 5 6係於每一位元比較此等的輸入A、B，

產生暫存器群組A的比較一致信號C C A (圖1 4、圖1 6、圖 1 8的圖（s )所示）。該比較一致信號C C A係於輸入A =輸入B 41 312/發明說明書(補件)/92-11 /92124720 1261971 時成為南位準Η。 有效位元暫存器Α452產生輸出ΕΒΑ。該輸出EM被示於 圖12、圖14、圖丨6、圖18的圖（ρ)。該輸出eBA係為在 有效位兀成為高位準Η的輸出，並供給位元邏輯電路444 的輸入Β。 主暫存器Α4 4 0的解碼器4 4 6、比較暫存器Α451的解碼 器4 5 3及有效位元暫存器Α4 5 2的解碼器4 5 3，均用於解碼 控制信號so、si。此等的解碼器係藉由控制信號s〇、si 的互異的信號，組成輸出高位準的輸出的構&，結果，主 暫存器A440比車乂暫存器A451及有效位元暫存器A452， 在控制信號S 0、S 1互異的情況，選擇性使此等的任一者作 動。 暫存器群組B4 6 0與暫存器群組A43〇相同構成。暫存器 群組A的主暫存器A440、比較暫存器Α45ι及有效位元暫 存器A452,在暫存器群組B46〇中，分別被稱為主暫存器b、 比較暫存器B及有效位元暫存器B，其構成與主暫存器 A44 0、比較暫存器A451及有效位元暫存器A4 5 2相同。此 等暫存器以外的控制電冑431也為與位元比較器4 5 6相同 的構成被含於暫存器群組B46〇内。暫存器群組B的a + b 加算器4 4 2係於載體端子Co產生載體輸出BAC，此等係供 給暫存器群組A4 3 0的AND電路4 3 4。暫存器群組β46〇的 有效位兀暫存器B452產生輸出ΕβΒ。該輸出ΕβΒ與輸出eba 均示於圖12、圖14、圖16、圖18的圖（p)。暫存器群組 B4 6 0的比較暫存器“51產生輸出CRB。該輸出CRB與輸出 312/發明說明書(補件)/92-11/92124720 42 1261971 CRA均示於圖14、圖16、圖18的圖U)。暫存器群組B460 的位元比較器4 5 6產生與暫存器群組A的位元比較器4 5 6 的輸出相同的比較一致信號C C B。該比較一致信號C C B示 於圖14、圖16、圖18的圖（s)。 暫存器群組A 4 3 0的主暫存器A 4 4 0的輸出M R A係供給資 料量化器4 7 1，另外，暫存器群組B 4 6 0的主暫存器B的輸 出M R B係供給資料量化器4 7 2。資料量化器4 7 1、4 7 2係如 取出於圖1 0 ( a )所示，由半導體記憶體所構成，輸入I Ν係 供給該半導體記憶體的記憶體位址，對應該記憶體位址的 記憶資料係從輸出OUT輸出。藉由預先將變換資料寫入構 成資料量化器4 7 1、4 7 2的半導體記憶體，輸出響應變換資 料變換輸入I N後的輸出OUT。藉由使輸入I N週期性變化， 基於變換資料可以演算法變化輸出OUT。 暫存器群組C 4 6 5具有資料量化器4 6 6及正反器4 6 7、

4 7 8。該暫存器群組C 4 6 5也顯示於圖1 0 ( b )。資料量化器 4 6 6構成主暫存器C，具有3個輸入1、2、3及輸出4。輸 入1上輸入有來自暫存器群組A430的主暫存器A的輸出 MRA，輸入2上輸入有來自暫存器群組B460的主暫存器B 的輸出M R B。正反器4 6 7的輸入D上供給有含於演算法資 料產生用暫存器控制代碼ADRC内的量化編號SCN。AND電 路4 6 9的一輸入上供給有含於演算法資料產生用暫存器控 制代碼A D R C内的量化編號設定致能代碼S C Ν E，而其另一 輸入上供給有測試週期信號T C Y。該A N D電路4 6 9的輸出 係連接於正反器4 6 7的時脈輸入C，該正反器4 6 7的輸出Q 43 312/發明說明書(補件)/92-11 /92124720 1261971 係連接於資料量化器4 6 6的輸入3。 資料量化器4 6 6係由將供給輸入1、2、3的輸入作為位 址的半導體記憶體所構成。供給輸入3的量化編號SCN、 供給輸入2的主暫存器B的輸出MRB及供給輸入1的主暫 存器A的輸出M R A，如圖1 0 ( c )所示，係作為用於資料量化 器4 6 6的位址編號。資料量化器4 6 6上預先寫入有變換資 料，基於主暫存器A、B的輸出MRA、MRB，輸出改變演算 法的資料輸出。量化編號SCN相當於所輸出的資料演算的 變址編號。該量化編號S C N在量化編號設定致能代碼S C N E 為高位準Η時，藉由測試週期信號T C Y，由正反器4 6 7所 閂鎖。藉由該量化編號SCN的閂鎖，變得有在每一測試向 量位址設定量化編號SCN的必要。 又，於正反器468的輸入D上連接著資料量化器466的 輸出4，並於其時脈輸入C供給有測試週期信號TCY。從該 正反器468的輸出Q輸出暫存器群組C465的輸出MRC(圖 1 8 ( ν )所示）。 選擇器473具有輸入A、B、C、輸出F及控制輸入S* 。 輸入A上輸入有資料量化器471的輸出，輸入B上輸入有 資料量化器472的輸出，另外，輸入C上輸入有來自暫存 器群組C4 6 5的暫存器輸出MRC。選擇器4 7 3的控制輸入S *上輸入有記憶於P G部6 0的記憶區域6 1 2的A / B / C暫存 器切換資料R S D，基於此，選擇器4 7 3邊選擇輸入A、B、C 的任一者，邊輸出測試圖案信號TPS至輸出F。 如前所述，圖9(a)的BOST控制部40的電路為0〜N通 44 312/發明說明書(補件)/92-11 /92124720 1261971 道的多通道構成，圖9(a)顯示1個通道。該通道0〜N對 應於D U T1 0的記憶體的多數的X方向線。亦即，從作為 D U T 1 0的半導體記憶體的各X方向線的對應各通道，同時 平行輸出複數測試圖案信號TPS。該各測試圖案信號TPS 係在各通道的W F部8 0變換為測試輸入圖案信號T I P，將 各自的X方向線的測試輸入圖案信號T I P平行供給 DUT1 0。測試輸入·判定圖案信號JPS也從各通道的PG部 6 0的記憶區域6 1 1，供給各通道的輸出判定部8 5，與從 D U T 1 0而輸出於各通道的測試輸出圖案信號Τ Ο P比較，在 設於各通道的錯誤資訊記憶體部9 0記憶錯誤產生時的測 試位址信號MAD。 以下，參照圖1 1詳細說明實施形態2 - 2的程式計數器 410A。該程式計數器410A與圖4(a)的程式計數器410類 似，但在程式計數器4 1 0還加上了選擇器4 2 6及控制電路 4 2 7。其他的構成與圖4所示程式計數器4 1 0相同。 選擇器426係設於加算器414與選擇器411的輸入A1 之間。該選擇器426具有連接於加算器414的OUT端子的 輸入A ;及接收來自P G部6 0的記憶區域6 1 3的測試向量 位址控制資料T B A D的輸入B，並基於供給控制端子S的暫 存器群組A、B的比較一致信號C C A、C C B (圖1 4、圖1 6、 圖18的圖（s)所示）選擇此等輸入A、B。 控制電路427具有OR電路428、AND電路429a、429b、 4 2 9 c及解碼器4 2 9 d。解碼器4 2 9 d係將含於測試向量位址 控制代碼T B A C内的控制信號S 3、S 4解碼，從其端子1輸 45 312/發明說明書(補件)/92-11/9212472〇 1261971 出4。於A N D電路4 2 9 a的一輸入上連接著解碼器4 2 9 d的 端子1，於其另一輸入上供給有暫存器群組A 4 3 0的位元比 較器A 4 5 6的位元比較輸出C C A。於A N D電路4 2 9 b的一輸 入上連接著解碼器4 2 9 d的端子2，於其另一輸入上供給有 暫存器群組B的位元比較器B 4 5 6的位元比較輸出C C B。A N D 電路429c係為3輸入的AND電路，其一個輸入上供給有位 元比較輸出C C A，另一個輸入上供給有位元比較輸出C C B， 而在另外一個輸入連接著解碼器4 2 9 d的端子3。0 R電路 428上供給有AND電路429a、429b、429c的輸出，另外， 供給有解碼器4 2 9 d的端子0的輸出。0 R電路4 2 8的輸出（反 轉輸出）成為暫存器群組A、B比較一致信號CCS。選擇器 4 2 6在供給控制端子S的暫存器群組A、B比較一致信號C C S 成為低位準L時，將供給輸入B的測試向量位址控制資料 T B A D供給選擇器4 1 1的輸入A 1。 圖1 2顯示有關實施形態2 - 2，由通常模式Ν Ο P產生測試 向量位址T B A，由即時值輸入與暫存器間傳輸的組合產生 主暫存器A 4 4 0與主暫存器B 4 4 0的輸出的情況的動作時序 圖。 該圖1 2中，圖（a )顯示初期值暫存器4 1 3的輸出I N R ; 圖（b )顯示加算器4 1 4的輸出A D 0 ;圖（c )顯示跳躍處位址 J A D ;圖（f )顯示測試向量位址初期設定觸發信號T B A I T ; 圖（g )顯示測定開始信號M S T ;圖（h )顯示測試週期信號 T C Y ;圖（i )顯示測試向量位址T B A ;圖（j )顯示測試向量位 址控制代碼T B A C ;圖（η )顯示演算法資料產生用暫存器控 46 312/發明說明書(補件)/92-11 /92124720 1261971 制代碼A D R C ;圖（ο )顯示演算法資料產生用暫存器 料A D R D ;圖（p )顯示有效位元暫存器A 4 5 2與B 4 5 2 EBA與EBB;圖（rl)顯示主暫存器A440的輸出MRA 圖（r 2 )顯示主暫存器B 4 4 0的輸出M R B。 該圖1 2中，對於測試向量位址Τ Β Α的位址值Ν、 N + 2、N + 3，測試向量位址控制代碼T B A C與演算法資 用暫存器控制代碼A D R C係依圖1 3所設定。 圖1 3中，Ν 0 P意味著通常模式，代碼為0 X 1。另夕I 意味著停止模式，代碼為0 X 6。 在測試向量位址TBA為N時，測試向量位址控制 T B A C成為意味著通常模式Ν 0 P的0 X 1，而演算法資 用暫存器控制代碼A D R C與初期值暫存器4 1 3的初期 定，同時成為EA^OxFF， EB=0xFF。 EA=0xFF係將有 暫存器A 4 5 2的上下的各4位元分別設定1 1 1 1的意 測試向量位址TBA為N時，演算法資料產生用暫存 資料A D R D為0 X F F，該資料A D R D被設定為暫存器群 的有效位元暫存器A 4 5 2，有效位元暫存器A 4 5 2設 0 X F F。相同地，E Β = 0 X F F係將有效位元暫存器B 4 5 2 0 X F F的意思，暫存器群組B 4 6 0的有效位元暫存器 設定為OxFF。其結果，主暫存器A 4 4 0、B 4 4 0的位 為有效位元。 在測試向量位址Τ Β A為N + 1時，測試向量位址控 T B A C為指示通常模式Ν 0 P的0 X 1，而演算法資料產 存器控制代碼A D R C，成為Μ A = 0 X 0 0，Μ Β = 0 X F F，演算 312/發明說明書(補件)/92-11 /92124720 控制資 的輸出 :另夕卜， Ν + 1、 料產生 、，STOP 代碼 料產生 值的設 效位元 思。在 器控制 組 A4 3 0 定為 設定為 B 4 5 2 也 元0〜7 制代碼 生用暫 法資料 47 1261971 產生用暫存器控制資料A D R D，係對於主暫存器A 4 4 0成為 0x00，對於主暫存器Β460成為OxFF。其結果，主暫存器 A440的輸出MRA成為0x00，主暫存器A440的上下各4位 元均成為0000。主暫存器B440的輸出MRB成為OxFF，主 暫存器B440的上下各4位元均成為1111。 在測試向量位址T B A為N + 2時，測試向量位址控制代碼 TBAC為意味著通常模式NOP的0x1，另夕卜，演算法資料產 生用暫存器控制代碼ADRC，成為MA = MB(MB->MA傳輸）， MB = MA(MA-MB傳輸），而主暫存器A440的輸出MRA成為 OxFF，主暫存器B440的輸出MRB成為0x00。 在測試向量位址T B A為N + 2時，測試向量位址控制代碼 TBAC成為意味著停止STOP的0x6，於是停止。 圖1 4為顯示由通常模式、暫存器比較的組合產生測試 向量位址TBA，由暫存器即時值輸入、暫存器演算的組合 產生主暫存器A 4 4 0、B 4 4 0的輸出的情況的動作時序圖。在 該圖1 4的動作中，對於測試向量位址T B A的位址值N、 N + 1、N + 2、N + 3、N + 4、N + 5，測試向量位址控制代碼T B A C 與演算法資料產生用暫存器控制代碼A D R C係依圖1 5所設 定。圖1 5所示測試向量位址控制代碼T B A C的[M A B / C A B N + 3 ] 係意味著主暫存器A 4 4 0、B 4 4 0的輸出值直至與各比較暫存 器A 4 5 1、B 4 5 1的輸出值一致為止，向著指定跳過處位址 N + 3跳躍，若一致則進入下一測試向量位址。 該圖1 4中，圖（a )顯示初期值暫存器4 1 3的輸出I N R ; 圖（b )顯不力口鼻為4 1 4的輸出ADO，圖（c)顯不5兆躍處位址 48 31W發明說明書(補件)/92-11/92124720 1261971 J A D ;圖（ί )顯示測試向量位址初期設定觸發T B A I Τ ;圖（g ) 顯示測定開始信號M S T ;圖（h )顯示測試週期信號T C Y ;圖 (i )顯示測試向量位址T B A ;圖（j )顯示測試向量位址控制 代碼T B A C ;圖（η )顯示演算法資料產生用暫存器控制代碼 ADRC ；圖（〇 )顯示演算法資料產生用暫存器控制資料 ADRD ；圖（ρ)顯示有效位元暫存器Α452與Β452的輸出ΕΒΑ 與EBB;圖U)顯示比較暫存器Α451與Β451的輸出CRA與 CRB ；圖（r)顯示主暫存器A440、B440的輸出MRA、MRB; 另夕卜，圖（s )顯示暫存器群組A、B的比較一致信號C C A、 CCB ° 在測試向量位址TBA為N時，演算法資料產生用暫存器 控制代碼ADRC，成為EA = OxFF，EB = OxFF，在有效位元暫存 器A 4 5 2、B 4 5 2進行與圖1 2的情況相同的初期設定。 在測試向量位址T B A為N + 1時，演算法資料產生用暫存 器控制代碼A D R C，成為C A = Ο X F F，C B = Ο X F F。這意味著於比 較暫存器A 4 5 1、B 4 5 1設定為Ο X F F，演算法資料產生用暫 存器控f彳資料A D R D的即時值係輸入比較暫存器A 4 5 1、 B 4 5 1，於比較暫存器A 4 5 1、B 4 5 1輸入Ο X F F。 若測試向量位址T B A成為N + 2時，演算法資料產生用暫 存器控制代碼A D R C，成為Μ A = Ο X 0 0，Μ B = Ο X 0 0。這意味著於 主暫存器A 4 4 0、Β 4 4 0設定為Ο X 0 0，演算法資料產生用暫 存器控制資料A D R D的即時值係輸入主暫存器A 4 4 0、B 4 4 0， 於主暫存器A 4 4 0、B 4 4 0設定Ο X 0 0。 若測試向量位址T Β A成為N + 3時，演算法資料產生用暫 49 312/發明說明書(補件)/92-11 /92124720 1261971 存器控制代碼A D R C，成為M A = M A + 1，Μ B = Μ B + 1。這意味著於 削一週期的主暫存器A 4 4 0、B 4 4 0的輸出值上加上1，將其 結果設定於主暫存器A 4 4 0、B 4 4 0，主暫存器A 4 4 0、B 4 4 0 的輸出MRA、MRB成為〇χ〇1。

若測試向量位址TBA成為N + 4時，成為MAB/CAB N + 3的 動作，意味著主暫存器A 4 4 0、B 4 4 0的輸出值，直至與比較 暫存器A 4 5 1、B 4 5 1的輸出值一致為止，測試向量位址τ B A 向著指定跳過處位址N + 3跳躍，測試向量位址T B A再度跳 躍為N + 3。另外，演算法資料產生用暫存器控制代碼a D R C， 成為MA = MA + 1’ MB = MB + 1。這意味著於前一週期的主暫存器 A440、B440的輸出值上加上1，將其結果設定於主暫存器 A 4 4 0、B 4 4 0，主暫存器A44 0、B4 4 0的輸出MRA、MRB成為 0x02° 該動作係反覆進行直至主暫存器A 4 4 0、B 4 4 0的輸出 MRA、MRB成為比較暫存器A451、B451的輸出OxFF為止。 若主暫存器A440、B440的輸出MRA、MRB與比較暫存器 A 4 5 1、B 4 5 1的輸出一致時，從該位元比較器4 5 6產生比較 一致信號CCA、CCB’而於主暫存器A440、B440的輸出OxFF 加上1。若於主暫存器A440、B440的輸出OxFF加上1，主 暫存器A440、 B440的輸出MRA、 MRB成為0x100，但因為 將有效位元暫存器A 4 5 2、B 4 5 2的輸出E B A、E B B設定為 OxFF，因此，主暫存器A440、B440的輸出MRA、MRB返回 成為0 X 0 0。 如此般，如圖1 4所示，主暫存器A 4 4 0、B 4 4 0的輸出M R A、 50 312/發明說明書(補件)/92-11 /92124720 1261971 MRB係基於暫存器即時值輸入與暫存器演算的組合所產 生’進行從〇 X 〇 〇至〇 x F F的變化。 圖1 6為顯示由通常模式與暫存器比較的組合產生測試 向$位址TBA，由暫存器即時值輸入、暫存器連結演算的 組合產生主暫存器A440、B440的輸出MRA、MRB的情況的 動作時序圖。在該圖1 6的動作中，對於測試向量位址TBa 的位址值N、N + 1、N + 2、N + 3、N + 4，測試向量位址控制代 碼TBAC與演算法資料產生用暫存器控制代碼ADRC，係依 圖1 7所設定。圖1 7中，測試向量位址丁 B A的對位址值N + 3 的測試向量位址控制代碼TBAC的代碼[MAB/CAB N + 3]係意 味著主暫存器A440、B440的輸出值直至與各比較暫存器 A451、B451的輸出值一致為止，向著指定跳過處位址n + 3 跳躍’若一致則進入下一測試向量位址。該圖1 6中，在測 試向量位址TBA成為N + 3時，引起MAB/CAB N + 3的動作， 測試向量位址TBA重複著N + 3。 該圖16中，圖（a)顯示初期值暫存器413的輸出INR; 圖（b )顯示加算器4 1 4的輸出A D 0 ;圖（c )顯示跳躍處位址 J A D ;圖（f )顯示測試向量位址初期設定觸發τ B A丨τ ;圖（g ) 顯示測定開始信號M S T ;圖（h)顯示測試週期信號τ C Y ;圖 (1 )顯示測試向量位址T B A ;圖（j )顯示測試向量位址控制 代碼TBAC ;圖（η)顯示演算法資料產生用暫存器控制代碼 A D R C ;圖（〇)顯示演算法資料產生用暫存器控制資料 ADRD;圖（p)顯示有效位元暫存器A452與β452的輸出EBA 與EBB;圖U)顯示比較暫存器Α451與Β451的輸出CRA與 51 312/發明說明書(補件)/92-11 /92124720 1261971 CRB;圖U1)顯示主暫存器A440的輸出MRA;圖（r2)顯示 主暫存器B 4 4 0的輸出M R B ;圖（t )顯示暫存器群組A的A + B 加算器4 2 2的載體輸出A A C ;另外，圖（s )顯示暫存器群組 A、B的比較一致信號C C A、C C B。 在測試向量位址T B A為N、N + 1、N + 2時的動作，與圖1 3 所示動作相同。在測試向量位址TBA成為N + 3時，演算法 資料產生用暫存器控制代碼A D R C，與M A B / C A B N + 3的動作 同時指示Μ A二M A + 1、L Μ B + 1。Μ A二M A + 1係意味著於前一週期 的主暫存器A 4 4 0的輸出值上加上1，主暫存器A 4 4 0係於 每次測試向量位址T B A成為N + 3時，於其輸出加上1。L Μ B + 1 係意味著於主暫存器A 4 4 0的A + Β加算器4 4 2上產生載體輸 出AAC的情況，於主暫存器B 4 4 0加上1。因此，當測試向 量位址TBA重複著N + 3時，主暫存器B440進行重複前一週 期的輸出的連結演算，在每次主暫存器A 4 4 0的輸出成為 OxFF而產生載體輸出AAC時，在主暫存器B440的輸出加 上1。 該動作一直持續至主暫存器A 4 4 0的輸出M R A成為 OxFF，另外，主暫存器B440的輸出MRB成為OxFF為止。 若主暫存器A440、B440的輸出MRA、MRB均成為OxFF，藉 由來自暫存器群組A、B的位元比較器4 5 6的輸出C C A、 CCB，主暫存器A440、B440白勺輸出MRA、MRB均返回0x00。 圖1 8為顯示由通常模式與暫存器比較的組合產生測試 向量位址T B A，由暫存器即時值輸入暫存器連算的組合產 生主暫存器A 4 4 0、B 4 4 0的輸出MRA、MRB的情況的動作時 52 312/發明說明書(補件)/92-11/92124720 1261971 序圖。在该圖1 8的動作中，對於測試向量位址τ β A的位址 值Μ、N + 1、N + 2、N + 3、N + 4、N + 5 ’測試向量位址控制代碼 T B A C與演算法資料產生用暫存器控制代碼a D R c，係依圖 1 9所設定。圖1 9中，測試向量位址τ B A的對位址值N + 4 的則試向置位址控制代碼T B A C的代碼[M A B / C A B N + 3 ]係意 未著主暫存器A440、B440的輸出值直至與各比較暫存器 A 4 5 1、B 4 5 1的輸出值一致為止，向著指定跳過處位址n + 3 跳躍’若一致則進入下一測試向量位址。該圖1 8中，在測 減向量位址TBA成為N + 4時，引起[MAB/CABN + 3]的動作， 測碑向量位址Τ B A重複著返回n + 3的動作。 讀圖18中’圖（a)顯示初期值暫存器4U的輸出INR; 圖（b)顯示加算器414的輸出AD0 ;圖（㈧顯示跳躍處位址 J A d ’圖（f)顯示測試向量位址初期設定觸發τ B AI τ ;圖（g ) 巧示測定開始信號M S Τ ;圖（h )顯示測試週期信號T C Y ;圖 (1 )顯示測試向量位址ΤΒΑ ;圖（j )顯示測試向量位址控制 代螞T B A C ;圖（n )顯示演算法資料產生用暫存器控制代碼 A D R C，圖（〇 )顯示演异法資料產生用暫存器控制資料 ADRD’圖（p)顯示有效位元暫存器A452與B452的輸出EBA 與EBB ;圖（q)顯示比較暫存器A451與b451的輸出CRA與 CRB，圖（r)顯示主暫存器A44〇、b44〇的輸出MRA'MRB; 圖（v )顯示主暫存器C 4 6 6的輸出M R C ;另外，圖（s )顯示暫 存器群組A、Β的比較一致信號CCA、CCB。 在測試向量位址TBA為N時，演算法資料產生用暫存器 控制代碼 ADRC’ 成為 EA = 〇xFF，EB^OxFF、MOOxOO。也就 312/發明說明書(補件)/92-11 /92124720 53 1261971 是說，在有效位元暫存器A 4 5 2、B 4 5 2設定為0 x F F，主暫 存器C 4 6 5係設定為Ο x Ο 0。在主暫存器C 4 6 5中，量化編號 S C N係設定為Ο X 0 0，主暫存器C 4 6 5係由量化編號Ο X 0 0的 資料演算產生輸出M R C。若測試向量位址T B A成為N + 1時， 演算法資料產生用暫存器控制代碼ADRC，成為CA = OxFF， C B = Ο X F F，比較暫存器A 4 5 1、B 4 5 1均設定為Ο X F F。若測試 向量位址T B A成為N + 2時，演算法資料產生用暫存器控制 代碼 ADRC，成為 MA=OxOO，MB=OxOO，主暫存器 A440、B440 設定為Ο X 0 0。若測試向量位址T B A成為N + 3時，演算法資 料產生用暫存器控制代碼A D R C，成為M A = M A + 1，Μ B = Μ B + 1， 則於前一週期的主暫存器Α 4 4 0、Β 4 4 0的輸出值上加上1， 主暫存器Α440、Β440的輸出MRA、MRB均成為0x01。 若測試向量位址T B A成為N + 4時，測試向量位址控制代 碼T B A C成為0 0 1 8，藉由M A B / C A B N + 3的動作，形成測試 向量位址T B A返回N + 3的指示，於是，演算法資料產生用 暫存器控制代碼ADRC，成為MA = MA+1，MB = MB+1，再度於主 暫存器A 4 4 0、B 4 4 0的輸出值上加上1。若測試向量位址T B A 返回N + 3，演算法資料產生用暫存器控制代碼ADRC，成為 MA = MA+1，MB = MB+1，則於前一週期的主暫存器A440、B440 的輸出值上分別加上1，主暫存器A 4 4 0、B 4 4 0的輸出M R A、 MRB均順序增力口直至成為OxFF。若主暫存器A440、B440 的輸出MRA、MRB成為OxFF，藉由位元比較器456的輸出 CCA、CCB，主暫存器 A440、B440 的輸出 MRA、MRB 返回 0x00。 在該圖1 8所示動作中，由不同的測試圖案信號，可使 54 312/發明說明書(補件)/92-11 /92124720 1261971 跳過處的圖案共用化，可削減測試向量數。 該實施形態2 - 2中，可獲得與實施形態1相同的效果， 除此之外，基於演算法資料產生用暫存器控制代碼ADR C 與演算法資料產生用暫存器控制資料A D R D，可產生演算法 的測試圖案信號TPS，可削減測試向量數，產生多種多樣 的測試圖案資料，可實現多種多樣的機能測試。另外，在 多通道構成中，在各通道0〜N，平行產生測試圖案信號 T P S，可平行提供複數個例如分別對應X方向線的測試圖案 信號T P S，可有效執行針對例如含於D U T 1 0内的數位電路、 尤其是記憶體電路的試驗。 (實施形態2 - 3 ) 本實施形態2 - 3係為具有將平行產生的測試圖案信號 T P S變換為平行串列測試圖案信號的平行串列變換器4 7 5 的本發明的半導體積體電路的試驗裝置的實施形態。圖2 0 顯示本實施形態2 - 3的B 0 S T控制部4 0的構成，圖2 1顯示 所使用之平行串列變換器的詳細構成，圖2 2顯示動作的時 序流程。 本實施形態2 - 3中，具有平行串列變換器4 7 5及測試圖 案產生器6 1 9。平行串列變換器4 7 5係含於B 0 S T控制部4 0 内，測試圖案產生器6 1 9係含於P G部6 0内。平行串列變 換器4 7 5於輸入側具有複數的輸入端子I N 1〜I N N，另外於 其輸出側具有複數的輸出端子0 U T 1〜0 U T N。測試圖案產生 器6 1 9係為多通道構成，分別為複數的通道C Η ( 1 )〜 C Η ( Ν )，同時，平行產生測試圖案資料T P D。尤其是將此等 55 312/發明說明書(補件)/92-11 /92124720 1261971 平 行 的 測 試 圖 案 資 料 以 符 號 475 具 有 將 來 白 此 等 通 道 CH( 1 )一 ,C] 料 P - TPD 變 換 為 串 列 測 試 圖 案 實 科 出 端 子 0UT1 〜 0UTN的機能。 也 可 直 接 出 平 行 測 言式 圖 案 資 科 平 行 串 列 變 換 器 475 ，如@ 0 21 戶斤 有 複 數 的 通 道 CH1 CHN ° 於 此 等 通 形 成 有 輸 入 端 子 I N1 INN， 外 形 表示。平行串列變換器 N)的平行測試圖案資 -TPD’並輸出於各輸 ，肀行串列變換器4 7 5 丁PD 〇 系，為多通道構成，具 道CH1〜CHN的各個上 成有輸出端子0UT1〜 道CH1〜CHN-1上分別連接 0 U T N。平行串列變換器4 7 5的通 行率列變換器4 7 5的通道 著選擇器4 7 6及正反器477 4 7 6具有輸入 控 CHN上連接著正反器477。選擇器 制端子S及輸出F。設於通道CH1〜CHNM的各選擇器476 的輸入A分別連接於輸入端子IN1〜1NN-1。各選擇器476 的輸入β分別連接於設於下〆通道〜的正反器477 的輸出Q。 通道CH1〜CHN的正反器477的各個正反器477的輸出 F，分別連接於輸出端子0UT1〜0UTN。此等正反器477的 時脈輸入上供給有測試週期信號TCY ° 平行串列變換器475還具有SR正反器478。此SR正反 器478具有設定輸入S及重設輸入R’其輸出〇連接於各 選擇器476的控制端子S。該SR正反器478若在設定輸入 S藉由變換ON信號CON而成為高位準Η時，其輸出0成為 高位準Η，將各選擇器476的輸入Β連接於輸出f。該SR 正反器4 7 8的重設輸入R若藉由變換OFF信號C0F而成為 56 312/發明說明書(補件)/92-11/92124720 1261971 高位準Η時，其輸出0成為低位準L，各選擇器4 7 6以將 輸入A供給輸出F的方式進行切換。 圖2 2 ( e )顯示變換Ο N信號C Ο N，而圖2 2 ( f )顯示變換0 F F 信號C〇F。S R正反器4 7 8接收變換〇F F信號C 0 F，在各選 擇器4 7 6的輸入A連接於輸出F的狀態，將圖2 2 ( a )〜圖 2 2 ( d )所示平行型的測試圖案資料P _ T P D輸出於平行串列 變換器4 7 5的輸出端子0 U T 1〜0 U T N的各端子。該平行型的 測試圖案資料P - T P D，係於第1測試週期T A ( T A = N X T C Y ) 中，就此直接將供給輸入端子I N 1〜I N N的測試圖案資料 DA( 1 ).....DACN-2) > DA(N-l)、 DA(N)平 ^亍輸出。另夕卜， 在接續測試週期T A的第2測試週期T B ( T B = N X T C Y )中，就 此直接平行輸出測試圖案資料DB( 1 ).....DB(N-2)、 DB(N-l)、 DB(N)° 若變換ON信號CON而成為高位準Η，各選擇器4 7 6的輸 入Β連接於輸出F時，則出現圖2 2 (g)所示串列型的測試 圖案資料S-TPD。在該串列型的測試圖案資料S-TPD中， 與圖2 2 ( h )所示測試週期信號T C Y同步，輸出端子0 U T 1 〜0 U T N的輸出，如圖2 2 ( g )所示，被順序切換。圖2 2 ( g ) 顯示出現於輸出端子0 U T1的串列型的測試圖案資料T P D S 的一例，其與測試週期信號TCY同步，於第1測試週期TA 中，順序串列輸出測試資料D A ( 1 )、D A ( 2 )、…、D A ( N - 1 )、 D A (N)。相同地，在第2測試週期T B中，順序輸出測試資 料 DB( 1 ) > DB( 2 ).....DB(N-l)、DB(N)° 根據本實施形態2 - 3，具有與實施形態1相同的效果， 57 312/發明說明書(補件)/92-11 /92124720 1261971 除此之外，因為B 0 S T控制部4 0具有平行串列變換器 因此，可將測試圖案資料從平行變換為串列進行輸出 此無將產生串列圖案資料用的測試圖案資料取入ΤΡΜ 的必要，P G部6 0也可削減用於此的記憶容量，同時 基於串列型的測試圖案資料進行機能測試，因此無須 特別的測試圖案資料而可執行對應的機能測試的種類 (實施形態2 - 4 ) 本實施形態2 - 4係為組合實施形態2 - 1、實施形態 實施形態2 - 3用的本發明的半導體積體電路的試驗裝 實施形態。圖2 3顯示本實施形態2 - 4的構成。本實施 2-4具有PG部60;程式計數器410、或410Α;暫存器 430、 460、 465;資料量化器471、 472;選擇器480; 行串列變換器4 7 5。P G部6 0係如實施形態2 - 2般構έ 式計數器4 1 0、4 1 Ο Α係如實施形態2 - 1、2 - 2般構成。 器群組4 3 0、4 6 0、4 6 5及資料量化器4 7 1、4 7 2，係如 形態2 - 2般構成。平行串列變換器4 7 5係如實施形態 般構成。 選擇器480為由N通道的多通道構成，配置於各自 道。該選擇器4 8 0係藉由來自PG部60的控制信號S 換連接於PG部6 0的輸入A及連接於資料量化器4 7 1 的輸入B。平行串列變換器4 7 5係根據必要將來自選 4 8 0的平行型的測試圖案資料P-TPD變換為串列型的 圖案資料S-TPD 。 本實施形態2 - 4中可獲得與實施形態1相同的效果 312/發明說明書(補件)/92-11 /92124720 4 7 5， ，因 部50 ，可 取入 〇 1-1、 置的 形態 群組 及平 ί，程 暫存 實施 2-3 的通 來切 、472 擇器 測試 ，除 58 1261971 此之外，因為可產生多種多樣的測試圖案資料，因此可容 易執行對數位電路的多種多樣的機能測試。 (實施形態2 - 5 ) 本實施形態2 - 5係為藉由處理器P R S將圖2 3所示各電 路集合所構成者。圖2 4顯示本實施形態2 - 5的構成。處理 器PRS具有集合了圖23所示PG部60; TG部70;程式計 數器4 1 0、4 1 0 A ;暫存器群組4 3 0、4 6 0、4 6 5 ;資料量化器 4 7 1、4 7 2 ;選擇器4 8 0 ;及平行串列變換器4 7 5的機能。 該處理器PRS係由CPU、DSP等所構成。 本實施形態2 - 5中可獲得與實施形態2 _ 4相同的效果， 同時還進一步簡化了 BOST裝置20。 (實施形態2 - 6 ) 本實施形態2 - 6係為具有將T G部7 0擴張，而改良為可 改變時序條件的本發明的半導體積體電路的試驗裝置的實 施形態。圖2 5顯示本實施形態2 - 6之試驗裝置的全體構 成，圖26顯示其BOST控制部40、TG部70、WF部80、輸 出判定部8 5及D U T · B 0 S T I / F部9 5的詳細構成。圖2 1 顯示本實施形態2 - 6的動作時序流程。 參照圖2 5說明本實施形態2 - 6的全體構成，該全體構 成與圖1所示實施形態1的構成類似。在該全體構中，實 施形態2 - 6係除T G部7 0對B 0 S T控制部4 0供給測試週期 信號TCY、選通信號STB外，還供給設定時脈信號SCLK及 重設時脈信號RCLK。設定時脈信號SCLK及重設時脈信號 RCLK係用於取代實施形態1的時脈信號CLK而設。其他的 59 312/發明說明書(補件)/92-11 /92124720 1261971 構成與圖1相同，故以相同元件符號來顯示相同的部分， 並省略說明。 圖2 6的詳細電路也與圖2所示詳細電路類似。在該詳 細電路中，T G部7 0包含有：測試週期信號產生電路7 0 0 A ; 設定時脈信號產生電路7 1 0 A ;重設時脈信號產生電路 7 1 0B ；及選通信號產生電路7 1 5 A，此等信號產生電路 700A、710A、710B及715A的構成與圖2所示詳細電路互 異。除此之外，B 0 S T控制部4 0除具有記憶體位址計數器 401、402外，還具有開始觸發產生電路403。其他的構成 與圖2的詳細電路相同，故以相同元件符號來顯示相同的 部分，並省略說明。 圖2 6所示測試週期信號產生電路7 0 0 A具有：時序資料 記憶體720; —對正反器721、722; —對延遲電路723、 724; —對OR電路725、726及OR電路727。時序資料記 憶體7 2 0自P G部6 0接收時序群組信號T G S。該時序群組 信號T G S係從自T Μ部5 0下載於T G部6 0的測試圖案資料 T P D來製作。該時序群組信號T G S係於測試週期信號T C Υ 上施加時序可變機能。時序資料記憶體7 2 0產生圖2 7 ( b ) 所示時序資料信號TDS。該時序資料信號TDS係基於供給 P G部6 0的記憶體位址信號（圖2 7 ( a )所示），而從時序資料 記憶體7 2 0讀出。 正反器721、7 2 2具有分別接收時序資料信號TDS的輸 入D;連接於延遲電路723、724的輸出Q;及時脈輸入C。 延遲電路723、724具有in端子、Out端子及控制輸入S， 60 312/發明說明書(補件)/92-11/92124720 1261971 正反器7 2 1、7 2 2的輸出Q分別連接於延遲電路7 2 3、7 2 4 的控制輸入S。延遲電路7 2 3、7 2 4的〇u t端子連接於0 R 電路7 2 7的各輸入，該0 R電路7 2 7的輸出成為測試週期信 號T C Y。0 R電路7 2 5係為具有單一輸入的0 R電路，其輸入 連接於延遲電路7 2 4的0 u t端子，0 R電路7 2 5的輸出連接 於延遲電路723的in端子。OR電路726具有2個輸入， 其一輸入接收來自開始觸發產生電路4 0 3的開始觸發信號 STS，其另一輸入連接於延遲電路723的Out端子。 測試週期信號產生電路7 0 0 A，係接收開始觸發信號S T S 進行動作，在經過依延遲電路7 2 3、7 2 4的延遲時間後，產 生測試週期信號TCY。該延遲時間係藉由來自時序資料記 憶體7 2 0的時序資料信號T D S而可改變。測試週期信號T C Y 除供給記憶體位址計數器4 0 1外，還供給設定時脈信號產 生電路7 1 0 A、重設時脈信號產生電路7 1 0 B及選通信號產 生電路7 1 5 A。 設定時脈信號產生電路7 1 0 A、重設時脈信號產生電路 7 1 0 B及選通信號產生電路7 1 5 A，係與測試週期信號產生電 路7 0 0 A相同構成，分別具有時序資料記憶體7 2 0 ; —對正 反器721、722; —對延遲電路723、724;及OR電路725、 726 及 727 ° 設定時脈信號產生電路7 1 0 A，係接收測試週期信號T C Y 進行動作，在經過依延遲電路7 2 3、7 2 4的延遲時間後，產 生設定時脈信號S C L K。該設定時脈信號S C L K如圖2 7 ( d ) 所示，具有來自測試週期信號T C Y的延遲時間t s c 0、 61 312/發明說明書(補件)/92-11 /92124720 1261971 t s c 1、…、t s c 6。此等延遲時間係於測試週期信號T C. Y的 各週期可變，此等各週期的延遲時間t s c Ο、t s c 1..... t s c 6 ’係由内建於設定時脈信號產生電路7 1 0 A的時序資料 記憶體7 2 0所調整。該時序資料記憶體7 2 0内被供給有時 序群組信號T G S。 重設時脈信號產生電路7 1 Ο B，係接收測試週期信號T C Y 進行動作，在經過依延遲電路7 2 3、7 2 4的延遲時間後，產 生重設時脈信號R C L K。該重設時脈信號R C L K如圖2 7 ( e ) 所示，具有來自測試週期信號TCY的延遲時間trcO、 t r c 1.....t r c 6。此等延遲時間係於測試週期信號T C Y的 各週期可變，此等各週期的延遲時間trcO、trcl、…、 t r c 6 ’係由内建於重設時脈信號產生電路7 1 0 B的時序資料 記憶體7 2 0所調整。該時序資料記憶體7 2 0内被供給有時 序群組信號TGS。 相同地，選通信號產生電路7 1 5 A，係接收測試週期信號 T C Y進行動作，在經過依延遲電路7 2 3、7 2 4的延遲時間後， 產生選通信號S T B。該選通信號S T B如圖2 7 ( f )所示，具有 來自測試週期信號T C Y的延遲時間t s t 0、t s t 1、…、t s t 6。 此等延遲時間係於測試週期信號TCY的各週期可變，此等 各週期的延遲時間tstO、tstl、…、tst6，係由内建於選 通信號產生電路7 1 5 A的時序資料記憶體7 2 0所調整。該時 序資料記憶體7 2 0内被供給有時序群組信號T G S。

在圖2 7所示實施形態2 - 6的動作時序中，圖（i )所示測 試輸出圖案信號丁 0 P，係在圖2 7 ( h )所示測試圖案信號T P S 62 312/發明說明書(補件)/92-11 /92124720 1261971 為1時’在設定時脈信號S C L K成為雨位 脈信號R C L Κ則成為低位準L。另外，測試 在測試圖案信號TPS為0時，即便在設 仍維持低位準L。該測試輸出圖案信號 改變設定時脈信號SCLK與重設時脈信韻 改變。測試輸入圖案信號T I P也相同， 示測試輸入·判定圖案信號J P S為判定 信號S T B實施依輸出判定電路8 5的判哀 STB的時序也可改變。 如此般，在實施形態2 - 6中，可使設 號T I P與測試輸出圖案信號T 0 P的時序 輸出判定用的選通信號STB的時序也可 執行對數位電路的多種多樣的機能測試 試驗。 (實施形態2 - 7 ) 本實施形態2 - 7係為可改變輸出判定 信號T P S及D U T · B 0 S T I / F部9 5的測試 的電壓位準的本發明的半導體積體電路 形態。圖2 8顯示本實施形態2 - 7之輸出 B 0 S T I / F部9 5的詳細構成。 首先，DUT· BOST I/F部95具有：驅 側電壓產生器9 6 6、低位準側電壓產生i 開關9 6 8、判定用高位準側比較器9 6 9、 較器9 7 0、判定用高位準側電壓產生器 312/發明說明書(補件)/92-11 /92124720 .準Η，而在重設時 輸出圖案信號TOP 定時脈信號SCLK TOP的時序係藉由 LRCLK的時序而可 另外在圖2 7 ( g )所 狀態時，藉由選通 :，但該選通信號 定測試輸入圖案信 改變，另外也可使 改變，因此可容易 ，可更為有效進行 部85之測試圖案 輸入圖案信號T I P 的試驗裝置的貫施 判定部8 5及D U T · 動器9 6 5、高位準 ;9 6 7、輸出入切換 判定用低位準側比 9 7 1及判定用低位 63 1261971 準側電壓產生器9 7 2。高位準側電壓產生器9 6 6、低位準側 電壓產生器9 6 7、判定用高位準側電壓產生器9 7 1及判定 用低位準側電壓產生器9 7 2，係分別由數位類比轉換器 (D A C )所構成。 驅動器9 6 5具有I N端子、0 U T端子、V h端子及V 1端子。 於該驅動器9 6 5的I N端子上供給有來自W F部8 0的測試輸 入圖案信號T I P，並於其V h端子從高位準側電壓產生器9 6 6 供給有高位準電壓V Η，另外，於其V 1端子從低位準側電 壓產生器9 6 7供給有低位準電壓V L。驅動器9 6 5的01) Τ端 子係連接於輸出入切換開關9 6 8。高位準側電壓產生器9 6 6 係可變動地供給高位準電壓V Η，低位準側電壓產生器9 6 7 係可變動地供給低位準電壓V L。因此，在驅動器9 6 5的0 U Τ 端子中，可將測試輸入圖案信號Τ I Ρ的高位準電壓V Η與低 位準電壓V L變化，該測試輸入圖案信號Τ I Ρ經由輸出入切 換開關9 6 8被供給D U Τ 1 0。輸出入切換開關9 6 8在對D U Τ 1 0 供給測試輸入圖案信號Τ I Ρ時成為導通，在輸出判定部8 0 藉由測試圖案信號T P S來判定測試輸出圖案信號Τ Ο Ρ時成 為截止。 判定用高位準側比較器9 6 9，具有+輸入、-輸入及0 U Τ 端子，並反轉比較+輸入與-輸入。該判定用高位準側比較 器9 6 9的+輸入上，自判定用高位準側電壓產生器9 7 1供給 有判定用高位準側電壓VOH，另外，其-輸入連接於輸出入 切換開關9 6 8的輸出側，並供給測試輸出圖案信號Τ Ο Ρ或 自輸出入切換開關9 6 8輸出的測試輸入圖案信號Τ I Ρ以作 64 312/發明說明書(補件)/92-11 /92124720 1261971 為V I N。判定用低位準側比較器9 7 0也具有+輸入、-輸入 及0 U T端子，並非反轉比較+輸入與-輸入。該判定用低位 準側比較器9 7 0的+輸入上，供給測試輸出圖案信號TOP 或自輸出入切換開關9 6 8輸出的測試輸入圖案信號T I P以 作為V I N，其另一輸入上自判定用低位準側電壓產生器9 7 2 供給有判定用低位準電壓V 0 L。 因為判定用高位準側比較器9 6 9為檢測出V I N較V 0 Η高 或低者，因此，若VIN>VOH時判斷為正常，其輸出成為低 位準L，若VIN<V0H時判斷為錯誤，其輸出成為高位準H。 另外，判定用低位準側比較器9 7 0為檢測出VI N較V0L低 或高者，因此，若V I N < V0L時判斷為正常，其輸出成為低 位準L，若VIN>V0L時判斷為錯誤，其輸出成為高位準H。 輸出判定部8 5具有3個A N D電路8 6 0、8 6 1、8 6 2 ; N A N D 電路863;正反器864;及解碼電路865。NAND電路863 係於2個輸入端子接收比較器9 6 9、9 7 0的輸出。A N D電路 860、861分別具有3個輸入端子。AND電路862具有2個 輸入端子。A N D電路8 6 0的1個輸入係連接於判定用低位 準側比較器9 7 0的0 U T端子，另一個輸入上供給有測試圖 案信號T P S。A N D電路8 6 1的1個輸入係連接於判定用高位 準側比較器9 6 9的0 U T端子，另一個輸入上供給有測試圖 案信號TPS。NAND電路8 6 3的2個輸入分別連接於判定用 高位準側比較器9 6 9的0 U T端子，及判定用低位準側比較 器970的OUT端子，該NAND電路863的輸出連接於AND 電路862的1個輸入。正反器864具有連接AND電路860、 65 312/發明說明書(補件)/92-11 /92124720 1261971 8 6 1、8 6 2的各輸出端子的3個輸入D 1、D 2、D 3 ;及對應此 等的3個輸出Q1、Q 2、Q 3。輸出Q1輸出高位準側錯誤資 料信號Η E S，輸出Q 2輸出低位準側錯誤資料信號L E S，輸 出Q 3輸出高低位準間錯誤資料信號H L E S。 解碼電路8 6 5具有輸出A 0、A1、Β 0，另外，自P G部6 0 接收輸出入切換控制信號S 0〜S 2。輸出A 0連接於A N D電 路860的另一輸入，輸出A1連接於AND電路861的另一輸 入，另外，輸出B0連接於AND電路862的另一輸入。藉由 此等輸出A 0、A 1，控制A N D電路8 6 0、8 6 1、8 6 2的動作狀 態，另外，藉由輸出B 0進行輸出入切換開關9 6 8的切換。 解碼電路8 6 5的輸出A 0、A 1、B 0，係依控制信號S 0〜S 2 而成為如下。 首先，若 S0 = 0、S1 二0、S2 = 0，貝 |J 輸出 A0 = L、輸出 A1=L、 B 0二Η。也就是說，輸出A 0、A1均成為低位準L，於是，依 A N D電路8 6 0、8 6 1、8 6 2的判定停止。輸出B 0成為高位準 Η，將輸出入切換開關9 6 8導通，對於D ϋ T 1 0供給測試輸入 圖案信號Τ I Ρ。 當 S0二 1、S1二0、S2 = 0 時，貝I 輸出 Α0 = Η、幸俞出 A1=L、B0 = L。 也就是說，輸出A0成為高位準Η，執行依AND電路860、 8 6 1的判定，並進行比較器9 6 9、9 7 0的輸出與測試圖案信 號TPS的判定。也就是說，在測試圖案信號TPS成為高位 準Η時，進行比較器9 6 9、9 7 0的輸出判定，若比較器9 6 9 的輸出成為高位準Η時，則高位準側錯誤資料信號HES成 為高位準Η，另外，若比較器9 7 0的輸出成為高位準Η時， 66 312/發明說明書(補件)/92-11 /92124720 1261971 則低位準側錯誤資料信號LES成為高位準Η。 為低位準L，因此，依A N D電路8 6 2的判定停 出B 0為低位準L，因此，輸出入切換開關9 6 8 態，將來自D U T 1 0的測試輸出圖案信號T〇P取 969 > 970 ° 當 S0 = 0、S1 = 1、S2 = 0 時，貝ij 輸出 A0 = L、輸出 此時，依A N D電路8 6 0、8 6 1的判定停止，執行 8 6 2的判定。該依A N D電路8 6 2的判定，係為 信號TPS、測試輸出圖案信號TOP的高位準側 間的判定，若有錯誤的話，高低位準間錯誤資 成為高位準。輸出B 0為低位準L，因此，輸出 9 6 8成為截止狀態，將來自D U T 1 0的測試輸出S 取入比較器9 6 9、9 7 0。 當 S0二 1、S1 = 1、S2 = 0 時，貝|J 輸出 Α0 = Η、輸出 此時，執行依A N D電路8 6 0、8 6 1的判定，輸出 9 6 8成為導通狀態，將測試輸入圖案信號T I P 9 6 9、9 7 0，結果驅動器9 6 5進行自己判定。 當S 0 = 1、S 1二1、S 2 = 1時，貝，J輸出A 0 = L、幸俞出 此時，依A N D電路8 6 0、8 6 1的判定停止，執行 8 6 2的判定，輸出入切換開關9 6 8成為導通狀 輸入圖案信號T I P取入比較器9 6 9、9 7 0，結』 進行自己判定。 根據本實施形態2 - 7，除可獲得與實施形態 果外，可使測試輸入圖案信號T I P的電壓位準 312/發明說明書(補件)/92-11 /92124720 因為輸出A1 止。因為輸 成為截止狀 入比較器 A1=H、 B0=L° 依AND電路 在測試圖案 與低位準側 料信號H L E S 入切換開關 3案信號TOP A1=L、B0二Η。 入切換開關 取入比較器 Α1 二Η、Β0 = Η ° 依AND電路 態，將測試 I驅動器965 1相同的效 改變，另夕卜， 67 1261971 也可使對測試輸出圖案信號TOP的判定用電壓位準改變， 因此可以邊改變電壓位準邊有效執行對數位電路的多種多 樣的機能測試。 (實施形態2 - 8 ) 本實施形態2 - 8係為對應實施形態2 - 7以取入高位準側 錯誤資料信號Η E S、低位準側錯誤資料信號L E S及高低位 準間錯誤資料信號HLES的方式作改良的本發明的半導體 積體電路的試驗裝置的實施形態。圖2 9顯示本實施形態 2 - 8之輸出判定部8 5與錯誤資訊記憶體部9 0的構成。 本實施形態2 - 8中，Β 0 S Τ裝置2 0的輸出判定部8 5，如 圖29所示，還具有OR電路866。該OR電路866具有3個 輸入，此等3個輸入分別連接於正反器8 6 4的輸出Q 1、Q 2、 Q3。該OR電路866的輸出連接於脈衝產生電路854，該脈 衝產生電路8 5 4的輸出係介由反相器8 5 5而連接於錯誤資 訊記憶體部9 0的寫入端子W R。來自正反器8 6 4的輸出Q 1、 Q 2、Q 3的高位準側錯誤資料信號Η E S、低位準侧錯誤資料 信號L E S及高低位準間錯誤資料信號H L E S，係供給錯誤資 訊記憶體部9 0的D A Τ Α端子。 根據該實施形態2 - 8，在每次高位準側錯誤資料信號 Η E S、低位準側錯誤資料信號L E S及高低位準間錯誤資料信 號H L E S成為高位準Η時，脈衝產生電路8 5 4產生記憶體寫 入信號M W R，其經由反相器8 5 5被供給寫入端子W R，因此， 在每次高位準側錯誤資料信號HES、低位準側錯誤資料信 號LES及高低位準間錯誤資料信號HLES成為高位準Η時， 68 312/發明說明書(補件)/92-11 /92124720 1261971 此等錯誤資料與記憶體位址信號MAD —起被記憶於錯誤資 訊記憶體部9 0。C P U部3 3讀出該錯誤資訊記憶體部9 0的 記憶資訊，進行D U T 1 0的錯誤解析。 在本實施形態2 - 8中，除可獲得與實施形態1相同的效 果外，又藉由記憶高位準側錯誤資料信號Η E S、低位準側 錯誤資料信號L E S及高低位準間錯誤資料信號H L E S，以充 實錯誤資訊，提升錯誤解析能力，從而可充實該邏輯解析 機能。 接著，說明對Β 0 S Τ裝置2 0組入P C卡等的可拆裝的記 憶媒體的類型的本發明的半導體積體電路的試驗裝置的實 施形態3 - 1〜3 - 6。此等實施形態3 - 1〜3 - 6，係於具有實施 形態1的機能的基礎上，附加分別容待後述的構成、機能 所構成。此等實施形態3 - 1〜3 - 6，也在本發明之半導體積 體電路之製造方法所含的試驗步驟中被使用。 (實施形態3 - 1 ) 圖3 0顯示於Τ Ρ Μ部5 0組合可拆裝的記憶媒體的類型的 實施形態3 - 1。圖3 0 ( a )顯示該組合之Β 0 S Τ組裝2 0的一實 施形態，圖3 0 ( b )顯示組合之記憶媒體的另一實施形態， 圖3 0 ( c )顯示增設組合記憶媒體的電路基板的B 0 S T組裝2 0 的另一實施形態，另外，圖3 0 ( d )顯示依記憶媒體的組合 的B 0 S T組裝2 0的另一實施形態。 本實施形態3 - 1中，對圖1 1、圖1 2所示實施形態1 - 7， 組合有可拆裝的記憶媒體。圖3 0 ( a )之實施形態中，為於 圖1 1、圖1 2所示電路基板2 1 5組合可拆裝的記憶媒體的 69 312/發明說明書(補件)/92-11 /92124720 1261971 B 0 S T組裝2 1 Ο K的構成。作為該可拆裝的記憶媒體2 3 Ο，使 用P C卡A Τ Α規格的P C卡、小型快閃（登錄商標）記憶體、 智慧型媒體、微型卡、多媒體卡、記憶體棒等，I / F規格 被標準化，且可拆裝的記憶媒體。在圖3 0 ( a )所示B 0 S T組 裝210K中，於電路基板215的一面安裝有具有卡插入切槽 的保持構件2 3 1。於該保持構件2 3 1作為記憶媒體2 3 0使 用有PC卡，其可被拆裝地予以保持。該PC卡組成的記憶 媒體2 3 0，構成B 0 S T組裝2 0的Τ P Μ部5 0的記憶體。該P C 卡組成的記憶媒體2 3 0，也可由其本身來全部構成Τ Ρ Μ部 5 0的記憶體，但也可採用將ΤΡΜ部5 0的半導體記憶體搭 載於電路基板2 1 5，以增大Τ Ρ Μ部5 0的記憶容量的方式， 加上該P C卡組成的記憶媒體2 3 0的形式。一般，P C卡為 低速，但為小型且大容量的記憶媒體，尤其是適合於構成 本發明之Β 0 S Τ組裝2 0的Τ Ρ Μ部5 0的記憶體。 在圖3 0 ( a )所示Β 0 S Τ組裝2 1 Ο Κ中，將P C卡組成的記憶 媒體2 3 0直接插入保持構件2 3 1，但如圖3 0 ( b )所示，也可 準備卡接合器2 3 2，於該卡接合器2 3 2形成可拆裝地安裝 記憶媒體2 3 0的構成。在該圖3 0 ( b )之實施形態中，卡接 合器2 3 2可拆裝地插入保持構件2 3 1。在該圖3 0 ( b )之實施 形態中，作為記憶媒體2 3 0，適合採用小型快閃（登錄商標） 記憶體、智慧型媒體等。

圖3 0 ( c )之實施形態，係對於電路基板2 1 5設置保持構 件2 3 1 ’同時’還使用鄰接於該電路基板2 1 5而增設電路 基板215A的BOST組裝210L。結果，在該圖30(c)之BOST 70 312/發明說明書(補件)/92-11 /92124720 1261971 組裝2 1 0 L中，於5片的電路基板2 1 1〜2 1 5再力口上1片的 增設電路基板2 1 5 A。該增設電路基板2 1 5 A係與電路基板 2 1 5平行配置，在該增設電路基板2 1 5 A上也設置保持構件 2 3 1，並插入有圖3 0 ( a )所示P C卡組成的記憶媒體2 3 0或 圖3 0 ( b )所示卡接合器2 3 2。 在圖30(d)之BOST組裝210M中，於電路基板215設置 較小尺寸的保持構件2 3 1 A。於該保持構件2 3 1 A可拆裝地 插入有圖3 0 ( b )所示較小的記憶媒體2 3 0。 圖3 1為顯示基於實施形態3 - 1的B 0 S T組裝2 1 Ο N的側 視圖。該B 0 S T組裝2 1 Ο N除增設電路基板2 1 5 A、2 1 5 B，並 於此等的增設電路基板2 1 5 A、2 1 5 B的各個上附設保持構件 231的構成外，其他構成與圖1卜圖12所示BOST組裝210B 基本相同。電路基板2 1 3、2 1 4、2 1 5、2 1 5 A、2 1 5 B，係與 電路基板211、212垂直配置。電路基板215A、215B上分 別附設對記憶媒體2 3 0的接合器2 3 3。 圖32為顯示對記憶媒體的寫入測試圖案資料的情況的 系統構成例。圖3 2 ( a )中，使用個人電腦終端1 5，在將記 憶媒體2 3 0插入該終端1 5的狀態，於記憶媒體2 3 0寫入有 測試圖案資料TPD。測試圖案資料TPD的寫入結束的記憶 媒體2 3 0係插入B 0 S T裝置2 0的保持構件2 3 1、2 3 1 A。 圖3 2 ( b )中，在B 0 S T裝置2 0的保持構件2 3 1、2 3 1 A， 插入著記憶媒體2 3 0的狀態，從個人電腦終端1 5對於記憶 媒體2 3 0進行測試圖案資料T P D的寫入。該情況，經由I / F 部1 7，對於記憶媒體2 3 0進行測試圖案資料T P D的寫入。 71 312/發明說明書(補件)/92-11 /92124720 1261971 根據本實施形態3 - 1，在構成B 0 S T裝置2 0的 可拆裝地安裝Ρ C卡等的記憶媒體2 3 0，使用該Ιί 2 3 0，構成Τ Ρ Μ部5 0，因此可簡單地增大Τ Ρ Μ部 容量，藉由該記憶媒體2 3 0記憶更多的測試圖案 增強Β 0 S Τ裝置2 0的試驗機能。除此之外，記憶 為可拆裝，可將該記憶媒體2 3 0插入別的終端等 試圖案資料，即使不使用BOST裝置20，仍可簡 試圖案資料的記憶。 (實施形態3 - 2 ) 本實施形態3 - 2係為於P G部6 0使用雙埠記憶 P G部6 0讀出測試圖案信號Τ P S、測試輸入·判定 J P S，同時可從Τ Ρ Μ部5 0進行測試圖案資料Τ P D 被如此般改良的本發明的半導體積體電路的試驗 施形態。本實施形態3 - 2中，使用可拆裝的記憶4 尤其是將依PC卡ATM規格的PC卡用作為記憶媒 圖3 3顯示依本實施形態3 - 2的B 0 S T控制部4 0、 及P G部6 0的信號輸出入系統。圖3 4顯示圖3 3 輸出入系統的詳細。 本發明中，對應針對數位電路的複數測試項目 試圖案資料Τ P D係記憶於Τ Ρ Μ部5 0，從該複數測 料中將對應執行測試圖案的測試圖案資料下載於 60。藉由該構成，藉由BOST裝置20η可簡單而且 執行數位電路的測試。但是，從Τ Ρ Μ部5 0將執行 資料下載於P G部6 0較花費時間。本實施形態3 312/發明說明書(補件)/92-11 /92124720 電路基板 L憶媒體 50的記憶 資料，可 媒體230 ，記憶測 單進行測 體，可從 圖案信號 的下載的 裝置的實 某體2 3 0， 體 2 3 0。 ΤΡΜ 部 50 所示信號 的複數測 試圖案資 PG部 有效率地 測試圖案 -2中，使 72 1261971 用雙埠記憶體，在從P G部6 0讀出測試圖案資料T P D的動 作中，同時實施對P G部6 0的執行測試圖案資料的下載， 以有效減少花費於下載的時間。 如圖3 3所示，P G部6 0具有雙琿記憶體6 2 0。該P G部 6 0係構成為多通道，例如，設定每一通道為3 2 K b，則構成 0〜15通道的16通道。 各通道的雙埠記憶體6 2 0具有2個輸出入埠6 2 1、6 2 2。 輸出入槔621為左埠（L埠），輸出入埠622為右埠（R埠）。 此等左埠6 2 1、右埠6 2 2分別包含4個埠Ρ Ο 1〜P 0 4。埠Ρ Ο 1 係為讀出寫入信號R / W的輸入埠，埠P 0 2係為資料信號D Q 的輸出入埠，埠P 0 3係為位址信號A D D的輸入埠，埠P 0 4 係為時脈CLK的輸入埠。 BOST控制部40係進行與PG部60間的信號互傳，另外， 進行與構成Τ Ρ Μ部5 0的記憶媒體2 3 0間的信號互傳。該記 憶媒體2 3 0在本實施形態3 - 2中，為P C卡A Τ Α規格的P C 卡2 3 0 A，信號則成為依P C卡A Τ A規格的信號。從B 0 S T控 制部4 0供給P C卡2 3 Ο A的信號，包含：信號A [ 0 ·· 1 0 ]、 卡選擇信號/ C E 1 / C E 2、特性區域及任務檔案區域的暫存器 控制信號/ Ο E、A T A S E L信號、特性區域及任務檔案區域的 暫存器輸入信號/WE、任務檔案區域的暫存器的資料輸出信 號I 0 R D、任務檔案區域的暫存器的資料輸入信號I 0 W R、對 任務檔案區域的存取信號/ REG、RESET, / RESET信號及CSEL 信號。 在B 0 S T控制部4 0與P C卡2 3 Ο A間進行雙方向交換的信 73 312/發明說明書(補件)/92-11/92124720 1261971 號，包含：信號 D [ Ο . . 1 5 ]、B V D 1 信號、/ S T S C H G，/ P D I A G 信號、B V D 2信號、/ S P K R , / D A S P信號。從P C卡2 3 0 A供給 BOST控制部40的信號，包含：RDY，/ BSY信號、/ IREQ，/INTRQ 信號、寫入保護信號WP，/101 S16信號、/ INP AC信號、/ WAIT 信號、I 0 R D Y信號、電源電壓設定信號/ V S 1，/ V S 2、卡檢測 信號 / C D 1，/ C D 2。 於BOST控制部40上連接著CPU部33及PC卡ΑΤΑ I/F17。 圖3 4中，顯示實施形態3 - 2的Β 0 S Τ控制部4 0與C P U 部3 3的詳細。該B 0 S T控制部4 0具有外部/内部信號切換 電路4 8 0 ;特性存取電路及任務檔案存取電路4 8 1 ;重設生 成電路4 8 2 ;卡安裝檢測電路4 8 3 ; R / W控制電路4 8 4 ;位 址產生電路485;位址指令產生電路486;時脈電路487; 嵌入旗標控制電路488。CPU部33具有CPU330及OR電路 331 〇 外部/内部信號切換電路4 8 0係進行B 0 S T控制部4 0外 部的P C卡A T A I / F 1 7及B 0 S T控制部4 0的内部電路的切 換。位址指令產生電路4 8 6係進行與C P U 3 3 0及位址產生電 路4 8 5的信號互傳，並對於外部/内部信號切換電路4 8 0 供給信號A [ 0 · . 1 0 ]、A [ 1 · . 1 0 ]，另外，對於雙埠記憶體6 2 0 的L埠的埠P 0 3供給信號A D D [ 0 . . 1 4 ]。位址產生電路4 8 5 係將信號A [ 0 .. 1 4 ]供給雙埠記憶體6 2 0的R埠的埠P 〇 3。 R / W控制電路4 8 4係將讀出寫入信號R / W供給雙琿記憶體 6 2 0的R埠的埠P 0 1。測試週期信號T C Y係供給R / W控制電 路4 8 4及位址產生電路4 8 5，另外，對於雙埠記憶體6 2 0 74 312/發明說明書(補件)/92-11 /92124720 1261971 的R埠的埠P〇4供給時脈C L K。外部/内部信號切換電路4 8 Ο 係將信號D Q [ 0 . . 1 5 ]供給雙埠記憶體6 2 0的R、L埠的埠 Ρ02 ° 特性存取電路及任務檔案存取電路4 8 1，係分別將時脈 C L Κ、讀出寫入信號R / W供給雙埠記憶體6 2 0的L埠的埠 Ρ04、Ρ01。另外，特性存取電路及任務檔案存取電路481 係進行與C P U 3 3 0間的信號的互傳，並對於外部/内部信號 切換電路480供給信號ΑΟ、信號/REG、/CE1、/CE2，/ΟΕ、 /WE、/ IORD、/IOWR信號。重設生成電路482係供給RESET 信號。卡安裝檢測電路4 8 3上被供給有信號/ CD 1、/CD2， 該卡安裝檢測電路4 8 3的輸出係供給嵌入旗標控制電路 4 8 8。並另外對於該嵌入旗標控制電路4 8 8供給R D Y，/ B S Y 信號及位址指令信號。該嵌入旗標控制電路4 8 8的輸出（反 轉輸出）係供給0 R電路3 3 1。 構成圖3 4所示B 0 S T控制部4 0與P G部6 0的雙埠記憶 體6 2 0，係搭載於1片的電路基板4 9 0上。該電路基板4 9 0， 在有關通道0〜1 5的各部分為相同構成，並從電路基板4 9 0 的雙埠記憶體6 2 0讀出測試圖案資料TPD。 圖3 5為顯示藉由實施形態3 - 2從T P Μ部5 0將測試圖案 資料T P D傳輸給P G部6 0，在P G部6 0產生測試圖案信號 丁 P S及測試輸入·判定圖案信號J P S，進行D U Τ 1 0的試驗的 基本步驟的流程圖。 該圖3 5之流程圖，在從開始至結束的期間包含1 3個步 驟S 1 0〜S 2 2。此等步驟S 1 0〜S 2 2均以系列執行。剛開始 75 312/發明說明書(補件)/92-11/92124720 1261971 後’在步驟S 1 Ο，從測試器1 8經由B 〇 s T通信 I / F部3 〇 將相當於實施之測試項目的測試代螞TCD送信給BOST裝置 20的CPU部33。接著，在下一步驟sii，B0ST裝置2〇的 CPU部3 3,係令READY/BUSY旗標信號從低位準[向著高位 準Η ’將該R E A D Y / B U S Y旗標信號傳輪給測試哭1 8。c p U部 33係在下一步驟S12,基於接收的測試代碼TCD，介由B〇ST 控制部40而於BO ST裝置20的各電路部分進行初期設定。 在下一步驟SI 3，B0ST控制部40藉由CPU部33的指示， 從T P Μ部5 0將對應於執行之測試代碼τ C D的測試圖案資料 T P D送信給P G部6 0。 在步驟S13，傳達測試圖案資料TPD從BOST控制部40 對CPU部33的傳輸完成。在下一步驟si5, CPU部33令 READY/BUSY旗標信號從高位準Η返回低位準l，並經由 Β 0 S Τ通信I / F部3 0將此傳輸給測試器1 8。測試器1 8係基 於該R E A D Y / B U S Υ旗標信號的接收，在步驟s 1 6，將測定開 始信號MST傳輸給CPU部33。在下一步驟si 7 , CPU部33 再度令READY/BUSY旗標信號從低位準L至高位準H,將該 R E A D Y / B U S Y旗標信號傳輸給測試器1 8。並對B 0 S T控制部 4 0，指示從P G部6 0對測試圖案資料τ P D進行的讀出。 藉由該讀出指示，在測試器S 1 8中，B 0 S T控制部4 0進 行從PG部60對測試圖案資料丁PD的讀出，PG部60藉由 該讀出產生測試圖案信號TPS及測試輸入·判定圖案信號 JPS。該測試圖案信號TPS係於WF部80中整形為測試輸入 圖案信號TIP，並經由DUT.BOSTI/F部95傳輸給DUT10, 76 312/發明說明書(補件)/92] 1/9212472〇 1261971 執行D U Τ 1 0的測試。在步驟S 1 9，輸出判定部8 5使用測試 圖案信號T P S來判定來自D U T 1 0的測試輸出圖案信號 T 0 P，於每次產生錯誤時，將該錯誤資訊記憶於錯誤資訊記 憶體部9 0。在下一步驟S 2 0，錯誤資訊被從錯誤資訊記憶 體部9 0讀入C P U部3 3、並被判定、解析。在步驟S 2 1，C P U 部3 3令R E A D Y / B U S Y旗標信號從高位準Η變化為低位準L， 並經由Β 0 S Τ通信 I / F部3 0將此送信給測試器1 8。C P U部 3 3接著於步驟S 2 2，將藉由錯誤資訊的解析所獲得的錯誤 代碼E C D傳輸給測試器1 8。 圖3 6為顯示圖3 5之步驟S1 3之從Τ Ρ Μ部5 0將測試圖 案資料T P D送信給P G部6 0，步驟S1 8之從P G部6 0進行 測試圖案資料Τ P D的讀出動作的詳細。圖3 6的上部顯示 (1 )PC卡讀出動作。該PC卡讀出動作顯示來自PC卡2 3 0 A 的測試圖案資料TP D的讀出動作，其下的（2 ) PG寫入動作 顯示來自P C卡2 3 Ο A的測試圖案資料Τ P D的對雙埠記憶體 6 2 0的寫入動作，再於其下的（3 ) P G讀出動作顯示來自雙埠 記憶體6 2 0的測試圖案資料Τ P D的讀出動作。 在圖3 6的（1 ) P C卡讀出動作中，圖（a )顯示對P C卡2 3 0 A 的信號A [ 0 · . 1 0 ];圖（b )顯示卡選擇信號/ C E 1 ;圖（c )顯示 卡選擇信號/ C E 2 ;圖（d )顯示任務檔案區域的暫存器的資料 輸出控制信號/ I 0 R D ;圖（e )顯示任務檔案區域的暫存器的 資料輸入控制信號/ I 0 W R ;圖（f )顯示信號D [ 0 · . 1 5 ];另 外，圖U )顯示/ I R E Q信號。另外，在圖3 6的（2 ) P G寫入動 作及（3 ) P G讀出動作中，圖（a )顯示時脈C L K ;圖（b )顯示讀 77 312/發明說明書(補件)/92-11 /92124720 1261971 出寫入信號R / W ;圖（c )顯示信號A [ Ο · . 1 4 ];另外，圖（d ) 顯示信號D [ Ο . . 1 5 ]。 以下，說明圖3 6的（1 ) P C讀出動作。該圖P C讀出動作 係由圖3 6之上部所示步驟S 1 Ο 1〜S 1 0 9的步驟所執行。首 先，在步驟S 1 0 1，設定開始區段傳輸的磁道記錄編號的下 位8位元。這如對應A [ 0 .. 1 0 ] = 4 h來執行。在下一步驟 S 1 0 2，設定開始區段傳輸的磁道記錄編號的上位8位元。 這如對應A [ 0 . . 1 0 ] = 5 h來執行。在下一步驟S 1 0 3，設定卡 的驅動編號及開始區段傳輸的磁頭編號，這如對應 A [ 0 . . 1 0 ] = 6 h來執行。在步驟S 1 0 4，設定開始區段傳輸的 區段編號，這如對應A [ 0 . . 1 0 ] = 3 h來執行。 在步驟S 1 0 5，在主機與卡之間設定讀出/寫入傳輸的區 段數。此等如對應A [ 0 .. 1 0 ] = 2 h來執行，設定為 D [ ◦ · . 1 5 ] = ‘‘ 0 0 h ’’ ： 2 5 6次、“ 0 1 h ’’ ：初期值。這意味著設定 2 5 6次的讀出。在步驟S 1 0 6，進行指令暫存器的設定，這 如對應A [ 0 . . 1 0 ]二7 h來執行，設定為D [ 0 . . 1 5 ] = “ 2 0 h ” ：區 段讀出。在步驟S 1 0 7，進行狀態暫存器的讀出。這如對應 A[0..10]=0h來執行，在位址從80h遷移至58h為止反覆 進行讀出。在該狀態暫存器的讀出步驟S 1 0 7，在位址8 0 h， 卡内部處理成為B U S Y狀態，在位址5 8 h，卡内部處理結束， 使下一存取的受理成為可能，驅動搜尋完成，另外，主機 與資料暫存器間的資料傳輸的準備完成。 在步驟S 1 0 8，進行資料暫存器的讀出。在該例中，進行 256次的讀出，執行256x 16位元= 512b/區段的讀出。這 78 312/發明說明書(補件)/92-11 /92124720 1261971 如對應A [ Ο ·· 1 Ο ] = 0 h來執行，在位址從8 0 h遷移至5 8 h為 止反覆進行讀出。在下一步驟S 1 Ο 9，再次進行狀態暫存器 的讀出。在位址從8 0 h遷移至5 8 h為止反覆進行讀出。在 該狀態暫存器的讀出步驟S 1 0 9，在位址8 0 h，卡内部處理 成為BUSY狀態，在位址58h，卡内部處理結束，使下一存 取的受理成為可能，驅動搜尋完成。 在圖3 6的（2 ) P G寫入動作中，響應（1 ) P C讀出動作的步 驟S 1 0 8，從P C卡2 3 Ο A讀出的資料被寫入P G部6 0的雙珲 記憶體6 2 0的左側埠6 2 1。箭頭A 1顯示從P C卡2 3 Ο A對雙 埠記憶體6 2 0的左側孔6 2 1的下載的開始，另外，箭頭A 2 顯示其下載的結束。在該箭頭A1與箭頭A 2之間，雖存在 著複數的時脈，但仍藉由各週期的各個時脈將來自 D[0. · 15]的資料作為DQ[0· . 15]寫入左側孔621的埠P02。 圖3 6的（3 ) P G讀出動作係對應圖3 5的步驟S 1 8，從雙埠記 憶體6 2 0的右側埠6 2 2進行測試圖案資料T P D的讀出。在 該例中，在前面，寫入右側谭6 2 2的測試圖案資料T P D係 在步驟S 1 8讀出。 圖3 7為顯示並行進行從T P Μ部5 0對P G部6 0的測試圖 案資料TPD的傳輸及從PG部60對測試圖案資料TPD的讀 出的情況的步驟的流程圖。與圖3 5所示基本步驟相差異的 部分，為步驟S 1 8 Α及步驟2 3 A、2 3 Β。在步驟S 1 8 Α中，雖 從P G部6 0讀出測試圖案資料T P D，產生測試圖案信號T P S 及測試輸入·判定圖案信號J P S，並基於此，進行D U T 1 0 的測試，但與從P G部6 0對測試圖案資料T P D的讀出並行， 79 312/發明說明書(補件)/92-11 /92124720 1261971 同時進行從Τ P Μ部5 0對P G部6 0的測試圖案資料T P D的傳 輸。 接續步驟S 1 8 A的步驟S 2 3 A、S 2 3 B，係同時並行執行。 步驟S 2 3 A係為包含步驟S 1 3〜步驟S 1 5的步驟，進行從Τ P Μ 部5 0對P G部6 0的測試圖案資料T P D的傳輸。步驟S 2 3 Β 係為進行基於P G部6 0產生的測試圖案信號Τ P S及測試輸 入·判定圖案信號J P S的錯誤資訊的寫入、讀出以及解析 的步驟，包含圖3 5的步驟S 1 9〜步驟S 2 2。 圖3 8為圖3 7之步驟S1 8 Α的詳細動作的時序流程，與 圖36相同，顯示（1)PC讀出動作、（2)PG寫入動作、（3)PG 讀出動作。（2 ) P G寫入動作係為對於雙埠記憶體6 2 0的左 埠6 2 1寫入來自P C卡2 3 Ο A的測試圖案資料的動作。另外， (3 ) P G讀出動作係為進行來自雙埠記憶體6 2 0的右埠6 2 2 的測試圖案資料的讀出動作。藉由該圖3 8可知，可對於雙 埠記憶體6 2 0並行進行測試圖案資料Τ P D的寫入動作及讀 出動作。 在實施形態3 - 2中，藉由在P G部6 0使用雙埠記憶體 6 2 0，可並行進行從Τ P Μ部5 0對P G部6 0的測試圖案資料 Τ P D的傳輸及從P G部6 0對測試圖案資料Τ P D的讀出，可 縮短從Τ Ρ Μ部5 0對P G部6 0的測試圖案資料Τ P D的傳輸用 的特別時間。另外，因為在實施形態3 - 2中還使用P C卡 2 3 Ο Α等的可拆裝的記憶媒體2 3 0，因此，可圖獲Τ Ρ Μ部5 0 的記憶容量的增大，可預先於該Τ Ρ Μ部5 0儲存對應更多測 試項目的大量測試圖案資料TPD，藉由從更多的測試項目 80 312/發明說明書(補件)/92-11 /92124720 1261971 中選擇對應執行的測試項目的測試圖案資料，可有效對應 多種多樣的機能測試。另夕卜，因為P C卡2 3 Ο A可拆裝，因 此從B 0 S T裝置2 0拆下，在其他的終端可寫入測試圖案資 料，因該寫入動作可縮短使用B 0 S T裝置2 0的時間，另外， 還可縮短就此寫入用的B 0 S T裝置2 0的等待時間。 (實施形態3 - 3 ) 本實施形態3 - 3係為於P G部6 0使用2個庫記憶體A、B， 與實施形態3 - 2相同，而構成為可有效執行多種多樣的機 能測試的本發明的半導體積體電路的試驗裝置的實施形 態。圖3 9顯示依本實施形態3 - 3的P G部6 0的詳細構成。 本實施形態3-3也使用TPM部50及PC卡230A。 本實施形態3 - 3中，P G部6 0具有2個庫記憶體A 6 3 0、 B631;切換電路632;切換電路633;及切換設定電路634。 庫記憶體A 6 3 0、B 6 3 1分別具有R W端子、C L K端子、A D D 端子及DQ端子。 切換電路6 3 2係為將對於庫記憶體A 6 3 0、B 6 3 1的讀出 寫入信號R/W、時脈信號CLK及位址信號ADD切換者，具 有接收讀出寫入信號R / W的輸入A 0、A 1 ;接收時脈信號C L K 的輸入B 0、B 1 ;接收位址信號A D D [ 0 . . 1 4 ]的輸入C 0、C 1 ; 對應此等白勺輸出F A 0、F A 1、F B 0、F B 1、F C 0、FC1 ；及控制 輸入S。此等的讀出寫入信號R/W、位址信號ADD係從圖 3 5的B 0 S T控制部4 0所供給，時脈信號C L K係根據測試週 期信號TCY 。 若控制輸入S為低位準L ^輸入A 0成為輸出F A 0 ’輸入 81 312/發明說明書(補件)/92-11 /92124720 1261971 A1成為輸出FA1，輸入BO成為輸出FBO，輸入B1成為輸 出FBI，輸入CO成為輸出FC0，輸入Cl成為輸出FC1，另 外’控制輸入S為南位準Η，輸入A 0切換為輸出F A1 ’輸 入A1切換為輸出F A 0，輸入B 0切換為輸出F B1，輸入B1 切換為輸出F B 0，輸入C 0切換為輸出F C 1，輸入C 1切換為 輸出F C 0。控制輸入S係供給切換設定電路6 3 4，該切換設 定電路6 3 4係藉由C P U部3 3所控制。 切換電路6 3 2的輸出F A 0、F A 1係分別連接於庫記憶體 A 6 3 0、B 6 3 1的R W端子，輸出F B 0、F B 1係分別連接於庫記 憶體A 6 3 0、B 6 3 1的C L K端子，另外，輸出F C 0、F C 1係分 別連接於庫記憶體A 6 3 0、B 6 3 1的A D D端子。 切換電路633具有輸出入端子A、B;輸出端子F0及輸 入端子F 1。輸出入端子A、B係分別連接於庫記憶體A 6 3 0、 B631的DQ端子。於輸入端子F1上被供給有來自PC卡230A 的D Q [ 0 . . 1 5 ]信號。控制端子S係連接於切換設定電路6 3 4。 在切換電路6 3 3中，在控制輸入S為低位準L時，輸出 入端子A、B係分別連接於端子F 0、F 1。另外，若控制輸 入S為高位準Η，輸出入端子A、B分別切換連接於端子F 1、 F 2。若控制輸入S為低位準L，輸出入端子A連接於輸出 端子F 0，另外，輸入端子F 1連接於輸出入端子B。在該狀 態，庫記憶體A 6 3 0接收來自切換電路6 3 2的輸出F A 0、 F B 0、F C 0的讀出寫入信號R / W、時脈信號C L K及位址信號 A D D [ 0 . . 1 4 ]，進行讀出動作，而於輸出端子F 0輸出讀出輸 出。另一方面，供給輸入端子F 1的資料D Q [ 0 .. 1 5 ]係連接 82 312/發明說明書(補件)/92-11 /92124720 1261971 於庫記憶體B 6 3 1的D Q，該庫記憶體B 6 3 1接收來自切換電 路6 3 2的輸出F A 1、F B 1、F C 1的讀出寫入信號R / W、時脈 信號C L K及位址信號A D D，庫記憶體B 6 3 1進行寫入動作。 若控制輸入S為高位準Η，輸出入端子B連接於端子F 0， 另外，輸入端子F 1連接於輸出入端子Α。在該狀態’庫記 憶體B 6 3 1接收來自切換電路6 3 2的輸出F A 0、F B 0、F C 0 的讀出寫入信號R / W、時脈信號C L K及位址信號 ADD[0..14]，進行讀出動作，而於輸出端子F0輸出讀出輸 出。另一方面，供給輸入端子F 1的資料D Q [ 0 .· 1 5 ]係連接 於庫記憶體A 6 3 0的D Q，該庫記憶體A 6 3 0接收來自切換電 路6 3 2的輸出F A 1、F B 1、F C 1的讀出寫入信號R / W、時脈 信號C L K及位址信號A D D，庫記憶體B 6 3 1進行寫入動作。 如此般，在本實施形態3 - 3中，響應控制輸入S來切換 庫記憶體A 6 3 0進行讀出、庫記憶體B 6 3 1進行寫入的狀態 及相反庫記憶體A 6 3 0進行寫入、庫記憶體B 6 3 1進行讀出 的狀態，使得庫記憶體A 6 3 0、B 6 3 1可交錯進行讀出、寫入 動作，因此，與使用本實施形態3-2的雙埠記憶體6 2 0相 同，可並行同時進行進行從T P Μ部5 0對P G部6 0的測試圖 案資料TPD的傳輸及從PG部60對測試圖案資料TPD的讀 出。另夕卜，因為在實施形態3 - 3中還使用P C卡2 3 0 Α等的 可拆裝的記憶媒體2 3 0，因此，可圖獲T P Μ部5 0的記憶容 量的增大，可預先於該Τ Ρ Μ部5 0儲存對應更多測試項目的 大量測試圖案資料T P D，藉由從更多的測試項目中選擇對 應執行的測試項目的測試圖案資料，可有效對應多種多樣 83 312/發明說明書(補件)/92-11 /92124720 1261971 的機能測試。另夕卜，因為P C卡2 3 Ο A可拆裝，因此從 裝置2 0拆下，在其他的終端可寫入測試圖案資料，因 入動作可縮短使用B 0 S T裝置2 0的時間，另外，還可 就此寫入用的BOST裝置20的等待時間。 (發明效果） 如上述，本發明之半導體積體電路的試驗裝置，其 特別開發專用的試驗機，藉由擴張記憶於測試圖案記 的測試圖案資料，可簡單擴張對於被試驗半導體積體 的數位電路的試驗機能。同時，藉由預先將必要的測 案資料記憶於測試圖案資料記憶體，可由測試輔助裝 速執行數位電路的試驗。 另外，本發明之半導體積體電路的製造方法中，在 體積體電路的試驗步驟中，無須對於半導體積體電路 位電路的試驗機能的擴張而花費較大的費用，即可簡 現，可圖獲該試驗的迅速化。 【圖式簡單說明】 圖1為本發明之半導體積體電路之製造方法所使用 發明之半導體積體電路之試驗裝置的實施形態1的構 圖。 圖2為顯示實施形態1之主要部分的詳細的方塊圖 圖3 ( a )〜（k )及（m )為顯示實施形態1之動作的時序 圖。 圖4(a)、（b)、（c)為顯示本發明之半導體積體電路 造方法所使用之本發明之半導體積體電路之試驗裝置 312/發明說明書(補件)/92-11 /92124720 BOST 該寫 縮短 無須 憶體 電路 試圖 置迅 半導 的數 單實 之本 成 〇 流程 之製 的實 84 1261971 施形態2 - 1的B 0 S T控制部與P G部的方塊圖。 圖5 ( a )、（ b )及（f)〜（j)為顯示實施形態2 - 1之動作的時 序流程圖。 圖6 ( a )〜（d )及（f )〜（j )為顯示實施形態2 - 1之動作的 時序流程圖。 圖7 ( a )〜（c )及（f )〜（]·)為顯示實施形態2 - 1之動作的 時序流程圖。 圖8(a)〜（c)、（e)〜（k)及（m)為顯示實施形態2-1之 動作的時序流程圖。 圖9(a)、（b)為顯示本發明之半導體積體電路之製造方 法所使用之本發明之半導體積體電路之試驗裝置的實施形 態2-2的BOST控制部與PG部的方塊圖。 圖1 0 ( a )、（ b )、（ c )為顯示實施形態2 - 2之一部分電路 的詳細構成的方塊圖。 圖1 1為顯示實施形態2 - 2之程式計數器的詳細構成的 方塊圖。 圖 12(a)〜（c)、（f)〜（j)、（η)〜（p)、（rl)及（r2)為顯 示實施形態2 - 2之動作的時序流程圖。 \ 圖1 3為顯示對應於圖1 2之時序流程的控制代碼的圖 表。 圖1 4 ( a )〜（c )、（ f )〜（j )及（η )〜（s )為顯示實施形態 2 _ 2之動作的時序流程圖。 圖1 5為顯示對應於圖1 4之時序流程的控制代碼的圖 表0 85

312/發明說明書(補件)/92-11 /92124720 1261971 圖 16(a)〜（c)、（f)〜（j)、（η)〜（q)、（rl)、（r2)、（s) 及（t )為顯示實施形態2 - 2之動作的時序流程圖。 圖1 7為顯示對應於圖1 6之時序流程的控制代碼的圖 表。 圖18(a)〜（c)、（f)〜（j)、（η)〜（s)及（v)為顯示實施 形態2 - 2之動作的時序流程圖。 圖1 9為顯示對應於圖1 8之時序流程的控制代碼的圖 表。 圖20為顯示本發明之半導體積體電路之製造方法所使 用之本發明之半導體積體電路之試驗裝置的實施形態2 - 3 的BOST控制部的方塊圖。 圖2 1為顯示實施形態2 - 3之平行串列變換器的詳細的 方塊圖。 圖2 2 ( a )〜（h )為顯示實施形態2 - 3之動作的時序流程 圖。 圖23為顯示本發明之半導體積體電路之製造方法所使 用之本發明之半導體積體電路之試驗裝置的實施形態2 - 4 的方塊圖。 圖24為顯示本發明之半導體積體電路之製造方法所使 用之本發明之半導體積體電路之試驗裝置的實施形態2 - 5 的方塊圖。 圖25為顯示本發明之半導體積體電路之製造方法所使 用之本發明之半導體積體電路之試驗裝置的實施形態2 - 6 的方塊圖。 86 312/發明說明書(補件)/92-11 /92124720 1261971 圖2 6為顯示實施形態2 - 6之主要電路部分的詳細的方 塊圖。 圖2 7 ( a )〜（i )為顯示實施形態2 - 6之動作的時序流程 圖。 圖2 8為顯示本發明之半導體積體電路之製造方法所使 用之本發明之半導體積體電路之試驗裝置的貫施形態2 - 7 的BOST· DUT I/F部的方塊圖。 圖29為顯示本發明之半導體積體電路之製造方法所使 用之本發明之半導體積體電路之試驗裝置的實施形態2 _ 8 的輸出判定部與錯誤資訊記憶體部的方塊圖。 圖30(a)〜（d)為顯示本發明之半導體積體電路之製造 方法所使用之本發明之半導體積體電路之試驗裝置的實施 形態3 - 1的B 0 S T組裝的展開圖。 圖3 1為實施形態3 _ 1的B 0 S T組裝的側視圖。 圖3 2 ( a )、（ b )為實施形態3 - 1的對記憶媒體的資料寫入 糸統的說明圖。 圖3 3為顯示本發明之半導體積體電路之製造方法所使 用之本發明之半導體積體電路之試驗裝置的實施形態3 - 2 的BOST控制部、TPM部與PG部的方塊圖。 圖34為顯示實施形態3-2的詳細的方塊圖。 圖3 5為顯示實施形態3 - 2的試驗步驟的流程圖。 圖3 6為顯示實施形態3 - 2之動作的時序流程圖。 圖3 7為顯示實施形態3 - 2的試驗步驟的流程圖。 圖38為顯示實施形態3-2之動作的時序流程圖。 87 312/發明說明書(補件)/92-11 /92124720 1261971 圖3 9為顯示本發明之半導體積體電路之製造方法所使 用之本發明之半導體積體電路之試驗裝置的實施形態3 - 3 的PG部的方塊圖。 (元件符號說明） 1 端子 2 輸出端子 10 被試驗半導體積體電路（D U T ) 11 測試電路基板（D U T基板） 15 個人電腦終端 17 I / F 部 18 外部試驗機（測試器） 20 測試輔助裝置（B 0 S T裝置） 30 BOST通信介面部（BOST通信I/F部） 33 CPU 部 38 基準時脈部 40 BOST控制部 4 0 B 内部匯流排 50 測試圖案記憶體部（T P Μ部） 60 測試圖案信號產生部（P G部） 7 0 時序信號產生器（T G部） 8 0 波形整形部（WF部） 8 5 輸出判定部 9 0 錯誤資訊記憶體部 95 DUT· BOST 介面吾P(DUT· BOST I/F 音 P) 88

312/發明說明書(補件)/92-11 /92124720 1261971 9 9 電源部 2 Ο 1 電路基板 2 1 Ο Κ Β 0 S Τ 組裝 2 1 0 L Β 0 S Τ 組裝 2 1 Ο Ν Β 0 S Τ 組裝 2 1 1〜2 1 5 電路基板 2 1 5 Α 電路基板 2 1 5 B 電路基板 2 3 0 記憶媒體 230A PC 卡 231 保持構件 2 3 1 A 保持構件 2 3 2 卡接合器 2 3 3 接合器

330 CPU 331 OR電路 40 1 記憶體位址計數器 4 0 2 記憶體位址計數器 4 0 3 開始觸發產生電路 4 10 程式計數器 4 1 0 A 程式計數器 41 1 指令控制選擇器 4 12 正反器 41 3 初期暫存器電路 89

312/發明說明書(補件)/92-11 /92124720 1261971 4 14 加算器 4 15 子程序返回位址閂鎖器電路 4 16 重複次數降值計數器 4 17 脈衝生成電路 4 18 脈衝生成電路 4 19 AND電路 420 AND電路 42 1 AND電路 423 解碼器 424 正反器 425 AND電路 428 0R電路 4 2 9 a AND電路 4 2 9 b AND電路 4 2 9 c AND電路 4 2 9 d 解碼器 A430 暫存器群組 431 控制電路 432 AND電路 433 0R電路 434 AND電路 A440 主暫存器 B440 主暫存器 441 每位元邏輯和電路 312/發明說明書(補件)/92-11 /92124720 90 1261971 442 A + B力口 : 暮電路 443 選 擇 器 444 每 位 元 邏 輯 積 電路 445 正 反 器 446 解 碼 器 447 OR 電 路 448 AND - 電^ 路 449 反 相 器 A451 比 較 暫 存 器 B451 比 較 暫 存 器 A452 有 效 位 元 暫 存 器 B452 有 效 位 元 暫 存 器 453 解 碼 器 454 AND 電 路 455 正 反 器 456 位 元 比 較 器 B460 暫 存 器 群 組 C465 暫 存 器 群 組 466 資 料 量 化 器 467 正 反 器 468 正 反 器 469 AND 電 路 47 1 資 料 量 化 器 472 資 料 量 化 器 312/發明說明書(補件)/92-11 /9212472〇

91 1261971 4 7 3 選擇器 4 7 5 平行串列變換器 4 7 6 選擇器 4 7 7 正反器 4 7 8 SR正反器 4 8 0 外部/内部信號切換電路 48 1 特性存取電路及任務檔案 4 8 2 重設生成電路 4 8 3 卡安裝檢測電路 4 8 4 R/W控制電路 4 8 5 位址產生電路 4 8 6 位址指令產生電路 4 8 7 時脈電路 4 8 8 嵌入旗標控制電路 4 9 0 電路基板 6 11 記憶區域 6 12 記憶區域 6 13 記憶區域 6 14 記憶區域 6 15 記憶區域 6 16 記憶區域 6 19 測試圖案產生器 6 2 0 雙埠記憶體 621 輸出入埠 312/發明說明書(補件)/92-11/92124720 存取電路

92 1261971 6 2 2 輸出入埠 A 6 3 0 庫記憶體 B 6 3 1 庫記憶體 6 3 2 切換電路 6 3 3 切換電路 6 3 4 切換設定電路 7 0 0 測試週期信號產生電路 7 0 0 A 測試週期信號產生電路 70 1 選擇電路 7 0 2 選擇電路 703 PLL電路 704 AND電路 7 0 5 正反器 7 10 時脈信號產生電路 7 1 0 A 設定時脈信號產生電路 7 1 0 B 重設時脈信號產生電路 7 11 延遲電路 7 15 選通信號產生電路 7 1 5 A 選通信號產生電路 7 16 延遲電路 7 2 0 時序資料記憶體 7 2 1 正反器 7 2 2 正反器 7 2 3 延遲電路 93

312/發明說明書(補件)/92-11/92124720 1261971 7 2 4 正反器 725 OR電路 726 OR電路 727 OR電路 8 0 1 正反器 802 AND電路 8 0 3 正反器 851 互斥OR電路 852 AND電路 8 5 3 正反器 8 5 4 脈衝產生電路 8 5 5 反轉電路 860 AND電路 861 AND電路 862 AND電路 863 NAND 電路 8 6 4 正反器 8 6 5 解碼電路 866 OR電路 9 5 0 輸出入切換電路 95 1 3狀態緩衝器 9 5 2 輸入緩衝器 9 5 5 I / F電壓位準變換電路 956 M0S電晶體 94

312/發明說明書(補件)/92-11 /92124720 1261971 9 5 7 數位類比變換電路 9 6 0 測試器/ B 0 S T切換電路 96 1 切換開關 9 6 5 驅動器 9 6 6 高位準側電壓產生器 9 6 7 低位準側電壓產生器 9 6 8 輸出入切換開關 9 6 9 判定用高位準側比較器 9 7 0 判定用低位準側比較器 971 判定用高位準側電壓產生器 9 7 2 判定用低位準側電壓產生器 TDS 時序資料信號 AAC 暫存器群組A的加算器載體信號 VS 基準電壓 EBA 輸出 T B A C 測試向量位址控制代碼 T B A D 測試向量位址控制資料 T c t b 延遲時間 Ν Ο P 代碼 S J P 代碼 RET 代碼 JMP 代碼 REP 代碼 A0〜A6 輸入端子 95

312/發明說明書(補件)/92-11 /92124720 1261971 F 輸出端子 S 0〜S 2 控制輸入 Q 輸出端子 T B A 測試向量位址 D 輸入 C 時脈輸入 INR 初期暫存器輸出 IN 輸入端 OUT 輸出端子 ADO 加算器輸出 R A S 返回處位址信號 RPD 重複資料 RCT 重複次數設定觸發信號 DCB 降值計數器錯位信號 TGS TG部信號產生停止信號 MDS 模式信號 T B A I T測試向量位址初期設定觸發信號 T B A F R測試向量位址最終閂鎖觸發信號 J AD 跳躍處位址 SR J 子程序跳躍 R A S 返回處位址信號 SRR 子程序返回 NC J 無條件跳躍 SBR 向量重複動作 312/發明說明書(補件)/92-11 /92124720 1261971

ADRC 演 算 法 資 料 產 生 用 暫 存 器 ADRD 演 算 法 資 料 產 生 用 暫 存 器 RSD A/ B/C 暫^ 存 器 切； f奐 資 料 SAO 控 制 代 碼 SA1 控 制 代 碼 SA2 控 制 代 碼 BAC 加 算 器 載 體 m 出 C0 載 體 端 子 SO 控 制 信 號 S1 控 制 信 號 MRA 出 CCB 比 較 一 致 信 號 SCNE 量 化 編 號 設 定 致 能 代 碼 SCN 量 化 編 號 S3 控 制 信 號 S4 控 制 信 號 CCA 位 元 比 較 輸 出 MRC 資 料 演 算 產 生 m 出 MRA TO 出 MRB 顆，J 出 CCA 物 出 CCB fm 出 INI〜 INN 竿刖 入 端 子 0UT1〜OUTN 出 端 子 控制代碼 控制資料 312/發明說明書(補件)/92-11 /92124720 97 1261971 CH( 1 )〜 CH( N) 通道 P-TPD 平 行 測 試 圖 案 資 料 S-TPD 串 列 測 試 圖 案 資 料 C0N 變 換 ON信號 C0F 變 換 OFF 信 號 TPDS 串 列 型 的 測 試 圖 案 資 料 DB( 1 )、 DB( 2 ) Λ … DB (N -1 )、 • DB(N) SCLK 設 定 時 脈 信 號 RCLK 重 ri-Π-5又 時 脈 信 號 TGS 時 序 群 組 信 號 t s c 0、1 ;s c 1 、 … 、 t S c 6 延 遲 時間 TPD 測 試 圖 案 資 料 ATP 位 址 信 號 TCD 測 試 代 碼 (測試編號） TST 測 試 開 始 信 號 ECD 錯 誤 代 碼 (P as s / Fa i 1 資 訊） SIS 選 擇 指 示 信 號 SCK 基 準 時 脈 TIP 測 試 竿刖 入 圖 案 信 號 TOP 測 試 竿刖 出 圖 案 信 號 TPS 測 試 圖 案 信 號 JPS 測 試 輸 入 • 判 定 圖 案 信 號 MST 測 定 開 始 信 號 〇CK 外 部 時 脈 信 號 312/發明說明書(補件)/92-11/92124720 測試資料

98 1261971 SCK 基準時脈信號 TCY 測試週期信號 CLK 時脈信號 STB 選通信號（選通週期信號） MAD 記 憶 體 位 址 信 號 MWR 記 憶 體 寫 入 信 號 EDT 指 定 寫 入 錯 誤 資 料 信 號 MIS 位 址 指 定 信 號 t c 1 k 延 遲 時 間 HES 位 準 側 錯 誤 資 料 信 號 LES 低 位 準 側 錯 誤 資 料 信 號 HLES 高 低 位 準 間 錯 誤 資 料 信 號 P01 〜P04 埠 R/W 讀 出 寫 入 信 號 A[0· . 10] 信 號 /CE1/CE2 卡 選擇信 :號 /OE 特 性 區 域 及 任 務 檔 案 區 域 的 暫 存 器 控 制 信 號 ATASEL 信 號 /WE 特 性 \¥ό 域 及 任 務 檔 案 域 的 暫 存 器 輸 入 信 號 I ORD 任 務 檔 案 域 的 暫 存 器 的 資 料 竿別 出 信 號 I OWR 任 務 檔 案 域 的 暫 存 器 的 資 料 竿刖 入 信 號 /REG 對 任 務 檔 案 區 域 的 存 取 信 號 RESET, /RESET 信； 號 CSEL 信 號 312/發明說明書(補件)/92-11 /92124720

99 1261971 D[0. . 1 5 ] 信號 BVD1 信號 /STSCHG, /PD I AG 信號 BVD2 信號 /SPKR, /DASP 信號 RDY,/BSY 信號 / IREQ, / INTRQ 信號 WP 寫入保護信號 / IOIS1 6 信號 / I NPAC 信號 /WAIT 信號 IORDY 信號 /VS1，/ VS2 電源電壓設定信號 /CD1， /CD2 卡檢測信號 312/發明說明書(補件)/92-11 /92124720

Claims (1)

1261971 拾、申請專利範圍： 1 . 一種半導體積體電路之試驗裝置，其特徵為 具備有與被試驗半導體積體電路進行信號之互 試電路基板、及配置於該測試電路基板附近且與 電路基板連接的測試輔助裝置； 該測試輔助裝置，具有對含於被試驗半導體積 之數位電路進行測試的數位電路測試機能； 上述測試輔助裝置，具有： 測試圖案記憶體，記憶對應上述數位電路測試 測試項目的複數測試圖案資料； 測試圖案信號產生器，寫入從上述測試圖案記 憶之複數測試圖案資料中所選擇的測試圖案資料 控制部，控制讀出從上述測試圖案記憶體所記 測試圖案資料中所選擇之測試圖案資料的動作、 選擇之測試圖案資料寫入上述測試圖案信號產生 作；其中 上述測試輔助裝置，係基於寫入上述測試圖案 器的測試圖案資料，產生對被試驗半導體積體電 輸入圖案信號，藉由基於該測試輸入圖案信號而 試驗半導體積體電路輸出的測試輸出圖案信號， 試驗半導體積體電路之數位電路的試驗。 2 .如申請專利範圍第1項之半導體積體電路之 置，其中，上述測試輔助裝置還具有CPU部，該 產生讀出從上述測試圖案記憶體所記憶之複數測 312/發明說明書(補件)/92-11 /92124720 傳的測 上述測試 體電路内 用之複數 憶體所記 ;及 憶之複數 及將該所 器的動 信號產生 路的測試 判定從被 以進行被 試驗裝 CPU部係 試圖案資 101 1261971 料中所選擇之測試圖案資料用的選擇指示信號，上述控制 部係根據該選擇指示信號讀出從上述測試圖案記憶體所記 憶之複數測試圖案資料中所選擇之測試圖案資料，並寫入 上述測試圖案信號產生器。 3 .如申請專利範圍第1項之半導體積體電路之試驗裝 置，其中，上述控制部係讀出被寫入上述測試圖案信號產 生器之測試圖案資料，上述測試圖案信號產生器係根據該 測試圖案資料之讀出以產生測試圖案信號及測試輸入、判 定圖案信號。 4.如申請專利範圍第3項之半導體積體電路之試驗裝 置，其中，上述測試輔助裝置還具有波形整形部，該波形 整形部係根據上述測試圖案信號來整形測試輸入圖案信 號，而該測試輸入圖案信號係輸入被試驗半導體積體電路。 5 .如申請專利範圍第4項之半導體積體電路之試驗裝 置，其中，上述測試輔助裝置還具有輸出判定部，該輸出 判定部係比較從被試驗半導體積體電路輸出的測試輸出圖 案信號及上述測試圖案信號，以輸出錯誤資料信號。 6 .如申請專利範圍第3項之半導體積體電路之試驗裝 置，其中，上述測試輔助裝置還具有錯誤資訊記憶體部， 該錯誤資訊記憶體部係構成為接收讀出被寫入上述測試圖 案信號產生器之測試圖案資料用的位址資訊，上述輸出判 定部係同時記憶產生上述錯誤資料信號時的位址資訊。 7.如申請專利範圍第1項之半導體積體電路之試驗裝 置，其中，上述測試輔助裝置還具有時序信號產生器，該 102 312/發明說明書(補件)/92-11/92124720 1261971 時序信號產生器係產生測試週期信號、時脈信號及選通信 號，上述時脈信號及選通信號係分別從上述測試週期信號 延遲某一時間所產生的信號，該時脈信號係用於上述測試 輸入圖案信號的上升時序及下降時序的設定，另外，上述 選通信號係用於根據上述測試輸入圖案信號而對從被試驗 半導體積體電路輸出的測試輸出圖案信號來設定判定時 序。 8 . —種半導體積體電路之試驗裝置，其特徵為： 具備有與被試驗半導體積體電路進行信號之互傳的測 試電路基板、及配置於該測試電路基板附近且與上述測試 電路基板連接的測試輔助裝置； 該測試輔助裝置，具有對含於被試驗半導體積體電路内 之數位電路進行測試的數位電路測試機能； 上述測試輔助裝置，具有： 測試圖案記憶體，記憶對應上述數位電路測試用之複數 測試項目的複數測試圖案資料； 測試圖案信號產生器，寫入從上述測試圖案記憶體所記 憶之複數測試圖案資料中所選擇的測試圖案資料；及 控制部，控制讀出從上述測試圖案記憶體所記憶之複數 測試圖案資料中所選擇之測試圖案資料的動作、及將該所 選擇之測試圖案資料寫入上述測試圖案信號產生器的動 作；其中 上述測試圖案信號產生器，係沿著測試向量位址來記憶 測試向量位址控制代碼、測試向量位址控制資料及測試圖 103 312/發明說明書(補件)/92-11/92124720 1261971 案資料； 上述控制部，係具有根據上述測試向量位址控制代碼及 測試向量位址控制資料，來產生測試向量位址信號的程式 計數器； 上述測試圖案信號產生器，係藉由測試向量位址信號邊 推進測試向量位址，邊基於上述測試圖案資料產生測試圖 案信號； 上述測試輔助裝置，係基於該測試圖案信號產生供給被 試驗半導體積體電路的測試輸入圖案信號，藉由基於該測 試輸入圖案信號而判定從被試驗半導體積體電路輸出的測 試輸出圖案信號，以進行被試驗半導體積體電路之數位電 路的試驗。 9 . 一種半導體積體電路之試驗裝置，其特徵為： 具備有與被試驗半導體積體電路進行信號之互傳的測 試電路基板、及 配置於該測試電路基板附近且與上述測試電路基板連 接的測試輔助裝置； 該測試輔助裝置，具有對含於被試驗半導體積體電路内 之數位電路進行測試的數位電路測試機能；且具有： 測試圖案記憶體，記憶對應上述數位電路測試用之複數 測試項目的複數測試圖案資料； 測試圖案信號產生器，寫入從上述測試圖案記憶體所記 憶之複數測試圖案資料中所選擇的測試圖案資料；及 控制部，控制將從上述測試圖案記憶體所記憶之複數測 104 312/發明說明書(補件)/92-11 /92124720 1261971 試圖案資料中所選擇之測試圖案資料讀出的動作、及將該 所選擇之測試圖案資料寫入上述測試圖案信號產生器的動 作；其中 上述測試圖案信號產生器，係沿著測試向量位址來記憶 演算法資料產生暫存器用控制代碼、演算法資料產生暫存 器用控制資料、測試向量位址控制代碼及測試向量位址控 制資料； 上述控制部，係具有根據上述測試向量位址控制代碼及 測試向量位址控制資料，來產生測試向量位址信號的程式 計數器，及根據上述演算法資料產生暫存器用控制代碼及 演算法資料產生暫存器用控制資料，來產生演算法之測試 圖案信號的複數暫存器群組； 上述測試輔助裝置，係基於該測試圖案信號產生供給被 試驗半導體積體電路的測試輸入圖案信號，藉由基於該測 試輸入圖案信號而判定從被試驗半導體積體電路輸出的測 試輸出圖案信號，以進行被試驗半導體積體電路之數位電 路的試驗。 1 0 .如申請專利範圍第1項之半導體積體電路之試驗裝 置，其中，上述測試圖案信號產生器，係具有複數個通道， 且以從各個通道讀出測試圖案資料的方式所構成，另外， 上述控制部係具有輸入從各個通道讀出之測試圖案資料的 平行串列變換器，該平行串列變換器係具有於每一測試週 期串列輸出從各個通道讀出之測試圖案資料的機能。 1 1 .如申請專利範圍第1項之半導體積體電路之試驗裝 105 312/發明說明書(補件)/92-11 /92124720 1261971 置。其中，上述測試輔助裝置還具有時序信號產生器，該 時序信號產生器係產生測試週期信號、設定時脈信號、重 設時脈信號及選通信號，上述設定時脈信號、重設時脈信 號及選通信號係分別為從上述測試週期信號延遲某一可變 的時間所產生的信號，上述設定時脈信號係用於上述測試 輸入圖案信號之上升時序的設定，上述重設時脈信號係用 於上述測試輸入圖案信號之下降時序的設定，另外，上述 選通信號係用於根據上述測試輸入圖案信號而對從被試驗 半導體積體電路輸出之測試輸出圖案信號來設定判定時 序。 1 2 .如申請專利範圍第1項之半導體積體電路之試驗裝 置，其中，上述測試輔助裝置還具有與被試驗半導體積體 電路間之介面電路及輸出判定部； 上述介面電路係具有高位準電壓產生器及低位準電壓 產生器，此等來自高位準電壓產生器的高位準電壓及來自 低位準電壓產生器的低位準電壓係可變，利用此等高位準 電壓及低位準電壓以產生上述測試輸入圖案信號； 上述輸出判定部，係構成為使用來自判定用高位準電壓 產生器的判定用高位準電壓、及來自判定用低位準電壓產 生器的判定用低位準電壓，來判定從被試驗半導體積體電 路輸出之測試輸出圖案信號的位準，用以產生有關該測試 輸出圖案信號之高位準電壓的錯誤資料信號、有關其低位 準電壓的錯誤資料信號及有關其高位準電壓與低位準電壓 間之電壓的錯誤資料信號。 106 312/發明說明書(補件)/92-11/92〗 24720 1261971 1 3 . —種半導體積體電路之試驗裝置，其特徵為： 具備有與被試驗半導體積體電路進行信號之互傳的測 試電路基板、及配置於該測試電路基板附近且與上述測 電路基板連接的測試輔助裝置； 該測試輔助裝置，具有對含於被試驗半導體積體電路 之數位電路進行測試的數位電路測試機能； 上述測試輔助裝置，具有： 測試圖案記憶體，記憶對應上述數位電路測試用之複 測試項目的複數測試圖案資料； 測試圖案信號產生器，寫入從上述測試圖案記憶體所 憶之複數測試圖案資料中所選擇的測試圖案資料；及 控制部，控制讀出從上述測試圖案記憶體所記憶之複 測試圖案資料中所選擇之測試圖案資料的動作，將該所 擇之測試圖案資料寫入上述測試圖案信號產生器的動作 及從該測試圖案信號產生器讀出測試圖案資料的動作； 上述測試輔助裝置，係基於從上述測試圖案信號產生 所讀出的測試圖案資料，產生對被試驗半導體積體電路 測試輸入圖案信號，藉由基於該測試輸入圖案信號而判 從被試驗半導體積體電路輸出的測試輸出圖案信號，以 行被試驗半導體積體電路之數位電路的試驗； 該測試輔助裝置，係使用包含可拆裝地安裝記憶媒體 電路基板的複數電路基板所構成，並使用上述記憶媒體 構成上述圖案資料記憶體。 1 4. 一種半導體積體電路之試驗裝置，其特徵為： 312/發明說明書(補件)/92-11 /92124720 試 内 數 記 數 選 器 的 定 進 之 來 107 1261971 具備有與被試驗半導體積體電路進行信號之互傳的測 試電路基板、及配置於該測試電路基板附近且與上述測 電路基板連接的測試輔助裝置； 該測試輔助裝置，具有對含於被試驗半導體積體電路 之數位電路進行測試的數位電路測試機能； 上述測試輔助裝置，具有： 測試圖案記憶體，記憶對應上述數位電路測試用之複 測試項目的複數測試圖案資料； 測試圖案信號產生器，具有寫入從上述測試圖案記憶 所記憶之複數測試圖案資料中所選擇之測試圖案資料的 1、第2記憶體；及 控制部，控制讀出從上述測試圖案記憶體所記憶之複 測試圖案資料中所選擇之測試圖案資料的動作、將該所 擇之測試圖案資料寫入上述測試圖案信號產生器之第1 第2記憶體的動作、及從該測試圖案信號產生器之第1 第2記憶體讀出測試圖案資料的動作； 上述測試輔助裝置，係基於從上述測試圖案信號產生 所讀出的測試圖案資料，產生對被試驗半導體積體電路 測試輸入圖案信號，藉由基於該測試輸入圖案信號而判 從被試驗半導體積體電路輸出的測試輸出圖案信號，以 行被試驗半導體積體電路之數位電路的試驗； 在讀出被寫入上述測試圖案信號產生器之上述第1記 體的第1測試圖案資料時，將從上述測試圖案記憶體所 憶之複數測試圖案資料中所選擇之第2測試圖案資料寫 312/發明說明書(補件)/92-11 /92124720 試 内 數 體 第 數 選 器 的 定 進 憶 記 入 108 1261971 上述第2記憶體。 1 5 . —種半導體積體電路之製造方法，係為包含試驗半 導體積體電路之試驗步驟者，其特徵為： 在上述試驗步驟中，使用具備與被試驗半導體積體電路 進行信號之互傳的測試電路基板及配置於該測試電路基板 附近且與上述測試電路基板連接的測試輔助裝置的試驗裝 置； 上述測試輔助裝置，係具有對含於被試驗半導體積體電 路内之數位電路進行試驗的數位電路試驗機能； 該測試輔助裝置，具有： 測試圖案記憶體，記憶對應上述數位電路測試用之複數 測試項目的複數測試圖案資料； 測試圖案信號產生器，寫入從上述測試圖案記憶體所記 憶之複數測試圖案資料中所選擇的測試圖案資料；及 控制部，控制讀出從上述測試圖案記憶體所記憶之複數 測試圖案資料中所選擇之測試圖案資料的動作，及將該所 選擇之測試圖案資料寫入上述測試圖案信號產生器的動 作；其中 在上述試驗步驟中，上述測試輔助裝置，係基於寫入上 述測試圖案信號產生器的測試圖案資料，產生對被試驗半 導體積體電路的測試輸入圖案信號，藉由基於該測試輸入 圖案信號而判定從被試驗半導體積體電路輸出的測試輸出 圖案信號，以進行上述被試驗半導體積體電路之數位電路 的試驗。 109 312/發明說明書(補件)/92-11 /92124720