TWI789651B - 用於行動記憶體的測試裝置以及測試方法 - Google Patents

Abstract

本發明提供一種用於行動記憶體的記憶體測試裝置以及記憶體測試方法。記憶體測試裝置包括主機以及多個測試板。主機提供多個測試流程。多個待測記憶體晶片以一對一方式或多對一方式被對應設置在所述多個測試板上。各所述多個測試板包括至少一應用處理器。應用處理器分別以一對一方式與對應待測記憶體晶片直接連接。被啟動後的各所述多個測試板的應用處理器接收儲存在對應測試板的所述多個測試流程的至少其中之一，並基於所述多個測試流程的至少其中之一對對應待測記憶體晶片進行測試。

Description

用於行動記憶體的測試裝置以及測試方法

本發明涉及一種測試裝置以及測試方法，且特別是涉及一種能夠對多個待測記憶體晶片進行測試的記憶體測試裝置以及記憶體測試方法。

一般來說，記憶體測試裝置是利用單一個主機板對至少一個待測記憶體晶片進行測試。為了能夠對多個待測記憶體晶片進行測試，測試裝置會由一測試主機同時對多個待測記憶體晶片進行測試。基於記憶體晶片的需求量大增，測試裝置需要進一步加快對多個待測記憶體晶片的測試產出量（throughput），並且還能夠用不同的測試條件同時對多個待測記憶體晶片進行測試。上述需求是本領域技術人員努力研究的課題之一。

本發明提供一種記憶體測試裝置以及記憶體測試方法，能夠加快對多個待測記憶體晶片的測試產出量，並且能夠用不同的測試條件同時對多個待測記憶體晶片進行自動測試。

本發明的記憶體測試裝置用以對多個待測記憶體晶片進行測試。記憶體測試裝置包括主機以及多個測試板。主機經配置以提供多個測試流程。多個測試板分別耦接於主機以接收所述多個測試流程，並儲存所述多個測試流程。所述多個待測記憶體晶片以一對一方式或多對一方式被對應設置在所述多個測試板上。各所述多個測試板包括至少一應用處理器。所述至少一應用處理器分別以一對一方式與所述多個待測記憶體晶片中的對應待測記憶體晶片直接連接。所述至少一應用處理器是精簡指令集處理器。被啟動後的各所述多個測試板的所述至少一應用處理器接收儲存在對應測試板上的所述多個測試流程的至少其中之一，並基於所述多個測試流程的至少其中之一對對應待測記憶體晶片進行測試。

本發明的記憶體測試方法用以由記憶體測試裝置對多個待測記憶體晶片進行測試。記憶體測試裝置包括多個測試板。各所述多個測試板包括至少一應用處理器。所述至少一應用處理器是精簡指令集處理器。記憶體測試方法包括：由所述多個測試板儲存多個測試流程；將所述多個待測記憶體晶片以一對一方式或多對一方式對應設置在多個測試板上，使得各所述至少一應用處理器以一對一方式與所述多個待測記憶體晶片中的對應待測記憶體晶片直接連接；以及由被啟動後的各所述多個測試板的所述至少一應用處理器接收儲存在對應測試板上的多個測試流程的至少其中之一，並基於所述多個測試流程的至少其中之一對對應待測記憶體晶片進行測試。

基於上述，本發明的記憶體測試裝置以及記憶體測試方法使待測記憶體晶片以一對一方式或多對一方式被對應設置在多個測試板上，並且應用處理器以一對一方式與對應的待測記憶體晶片直接連接。因此，應用處理器會直接對對應的待測記憶體晶片進行一對一測試。如此一來，本發明能夠加快對多個待測記憶體晶片的測試產出量，並且能夠用不同的測試條件同時對多個待測記憶體晶片進行自動測試。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本發明的部份實施例接下來將會配合附圖來詳細描述，以下的描述所引用的元件符號，當不同附圖出現相同的元件符號將視為相同或相似的元件。這些實施例只是本發明的一部份，並未揭示所有本發明的可實施方式。更確切的說，這些實施例只是本發明的專利申請範圍中的裝置與方法的範例。

請參考圖1，圖1是依據本發明一實施例所繪示的記憶體測試裝置的裝置示意圖。在本實施例中，記憶體測試裝置100適用於對待測記憶體晶片DUT_1~DUT_n進行測試。記憶體測試裝置100包括主機110以及測試板120_1~120_n。主機110例如可提供40個測試流程TP01~TP40（本發明並不以測試流程的數量為限）。主機110可以是任意形式的中控電子裝置，例如是具有操作介面的工業電腦、筆記型電腦或個人電腦。在本實施例中，待測記憶體晶片DUT_1~DUT_n分別是應用於行動電子裝置的動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）晶片。進一步地，待測記憶體晶片DUT_1~DUT_n分別是被封裝完成的低功耗雙倍數據速率（Low Power Double Data Rate，LPDDR）動態隨機存取記憶體晶片，例如是LPDDR4、LPDDR4X、LPDDR5或更高規格的動態隨機存取記憶體晶片。在本實施例中，n可以是大於2的任意整數（如，128或256）。

在本實施例中，測試板120_1~120_n分別耦接於主機110。測試板120_1~120_n分別接收來自於主機110的測試流程TP01~TP40，並且分別儲存測試流程TP01~TP40。在本實施例中，待測記憶體晶片DUT_1~DUT_n以一對一方式或多對一方式被對應設置在測試板120_1~120_n上。舉例來說，測試板120_1~120_n可經由任意形式的通信介面（如，USB、UART、WiFi等）與主機110進行通訊。待測記憶體晶片DUT_1被設置在測試板120_1上。待測記憶體晶片DUT_2被設置在測試板120_2上，依此類推。

在本實施例中，測試板120_1~120_n各包括應用處理器（Application Processor）121_1~121_n。應用處理器121_1~121_n與對應的待測記憶體晶片DUT_1~DUT_n直接連接。舉例來說，在測試板120_1上，應用處理器121_1直接連接至待測記憶體晶片DUT_1。在測試板120_2上，應用處理器121_2直接連接至待測記憶體晶片DUT_2，依此類推。在本實施例中，應用處理器121_1~121_n會接收儲存在對應的測試板120_1~120_n的測試流程TP01~TP40的至少其中之一，並基於所接收到的測試流程TP01~TP40的至少其中之一對對應的待測記憶體晶片DUT_1~DUT_n進行測試。在本實施例中，應用處理器121_1~121_n是符合各種版本的精簡指令集（Reduced Instruction Set Computer，RISC/RISC-V）的處理器（如，ARM處理器）。

舉例來說，應用處理器121_1會接收儲存在測試板120_1的測試流程TP01~TP20，並依據測試流程TP01~TP20對待測記憶體晶片DUT_1進行測試。應用處理器121_2會接收儲存在測試板120_2的測試流程TP01~TP20，並依據測試流程TP01~TP20對待測記憶體晶片DUT_2進行測試。而應用處理器121_n會接收儲存在測試板120_n的測試流程TP30~TP40，並依據測試流程TP30~TP40對待測記憶體晶片DUT_n進行測試。

在此值得一提的是，待測記憶體晶片DUT_1~DUT_n以一對一方式被對應設置在測試板120_1~120_n上。分別設置在測試板120_1~120_n上的應用處理器121_1~121_n以一對一方式與對應的待測記憶體晶片DUT_1~DUT_n直接連接。因此，應用處理器121_1~121_n能夠直接地對對應的待測記憶體晶片DUT_1~DUT_n進行一對一測試。相較於一般的測試裝置所使用的特殊應用積體電路（Application Specific Integrated Circuits，ASIC）或場域可程式設計邏輯閘陣列（Field Programmable Gate Array，FPGA），本實施例的應用處理器121_1~121_n具有更高的處理效能。如此一來，記憶體測試裝置100能夠加快對待測記憶體晶片DUT_1~DUT_n的測試產出量，並且能夠用不同的測試條件同時對待測記憶體晶片DUT_1~DUT_n進行自動測試。

在本實施例中，記憶體測試裝置100還能夠由具有不同測試速度的不同測試流程對待測記憶體晶片DUT_1~DUT_n進行自動測試以獲得對應於不同測試速度的測試結果。記憶體測試裝置100還基於對應於不同測試速度的測試結果對待測記憶體晶片DUT_1~DUT_n進行分類。

此外，應用處理器121_1~121_n是符合各種版本的精簡指令集的處理器。相較於中央處理器，本實施例的應用處理器121_1~121_n的成本較低。因此，記憶體測試裝置100的成本可以被降低。此外，由應用處理器121_1~121_n對待測記憶體晶片DUT_1~DUT_n進行測試的自動測試接近於行動裝置對記憶體晶片的訪問。

在本實施例中，應用處理器121_1對待測記憶體晶片DUT_1進行測試以得到測試資訊TI_1，並將所得到的測試資訊TI_1提供至主機110。測試資訊TI_1是用以表徵出待測記憶體晶片DUT_1是否通過測試的資訊。應用處理器121_2對待測記憶體晶片DUT_2進行測試以得到測試資訊TI_2，並將所得到的測試資訊TI_2提供至主機110。測試資訊TI_2是用以表徵出待測記憶體晶片DUT_2是否通過測試的資訊，依此類推。

在本實施例中，記憶體測試裝置100還包括分類機130。分類機130可經由有線或無線通訊介面耦接至主機110。在本實施例中，通訊介面例如是RJ45（本發明並不以此為限）。記憶體測試裝置100可由分類機130可將待測記憶體晶片DUT_1~DUT_n以一對一方式對應設置在測試板120_1~120_n上。主機110會依據測試資訊TI_1~TI_n來指示分類機130對待測記憶體晶片DUT_1~DUT_n進行分類。

舉例來說，測試資訊TI_1表徵出待測記憶體晶片DUT_1通過測試（PASS）。測試資訊TI_2表徵出待測記憶體晶片DUT_2通過測試（PASS）。而測試資訊TI_n則表徵出待測記憶體晶片DUT_n沒有通過測試（FAIL）。在測試結束後，主機110會依據測試資訊TI_1、TI_2、TI_n控制分類機130。分類機130會反應於主機110的控制將待測記憶體晶片DUT_1自測試板120_1取出，並將待測記憶體晶片DUT_1移動至第一托盤（未示出）。第一托盤是用以容置通過測試（PASS）的記憶體晶片的托盤。分類機130會將待測記憶體晶片DUT_2自測試板120_2取出，並將待測記憶體晶片DUT_2移動至第一托盤。分類機130會將待測記憶體晶片DUT_n自測試板120_n取出，並將待測記憶體晶片DUT_n移動至第二托盤（未示出）。第二托盤是用以容置沒有通過測試（FAIL）的記憶體晶片的托盤。

在一些實施例中，測試板120_1~120_n的至少其中之一可以各包括多個應用處理器。在此以測試板120_1包括3個應用處理器為例。3個待測記憶體晶片以多對一方式對應設置在測試板120_1上。被設置在測試板120_1的3個應用處理器以一對一方式對3個待測記憶體晶片進行測試。舉例來說，上述3個應用處理器中的第一應用處理器對3個待測記憶體晶片中的第一待測記憶體晶片進行測試。上述3個應用處理器中的第二應用處理器對3個待測記憶體晶片中的第二待測記憶體晶片進行測試。上述3個應用處理器中的第三應用處理器對3個待測記憶體晶片中的第三待測記憶體晶片進行測試。

請同時參考圖1以及圖2，圖2是依據本發明一實施例所繪示的記憶體測試方法的方法流程圖。在本實施例中，記憶體測試方法S100可適用於記憶體測試裝置100。在步驟S110中，測試板120_1~120_n分別接收測試流程TP01~TP40。在沒有新增的測試流程被產生的情況下，步驟S110可以不用再執行。一旦有新增的測試流程被產生，主機110可依據實際的測試需求再執行步驟S110，使得將新增的測試流程提供至測試板120_1~120_n。在步驟S120中，將待測記憶體晶片DUT_1~DUT_n以一對一方式對應設置在多個測試板120_1~120_n上，或以多對一方式對應設置在多個測試板120_1~120_n的至少其中之一上，使得應用處理器121_1~121_n以一對一方式分別與對應的待測記憶體晶片DUT_1~DUT_n直接連接。步驟S110、S120的實施細節可以由圖1的相關實施例中獲得足夠的教示或說明，因此恕不在此重述。在步驟S130中，記憶體測試裝置100會嘗試啟動測試板120_1~120_n。如果記憶體測試裝置100獲知測試板120_1~120_n的至少其中一者無法被啟動，記憶體測試裝置100會判定無法被啟動的測試板是失效的（FAIL）而無法進行測試。順利啟動成功的測試板的應用處理器會接收儲存於測試板的測試流程TP01~TP40的至少其中之一，並基於測試流程TP01~TP40的至少其中之一對對應的待測記憶體晶片進行測試。舉例來說，以測試板120_1為例，如果測試板120_1順利啟動成功，應用處理器121_1接收儲存於測試板120_1的測試流程TP01~TP20，並基於測試流程TP01~TP20對待測記憶體晶片DUT_1進行測試。

在此值得一提的是，在測試前，測試流程TP01~TP40會被預先儲存在測試板120_1。因此，一旦測試板120_1順利被啟動，應用處理器121_1會從測試板120_1取得測試流程TP01~TP20，而不是從主機110取得測試流程TP01~TP20。如此一來，應用處理器121_1取得測試流程TP01~TP20的時間可以被縮短。

在本實施例中，步驟S110是在步驟S120之前被執行。然本發明並不以此為限。在一些實施例中，步驟S110可以是在步驟S120、S130之間被執行。

請同時參考圖1以及圖3，圖3是依據本發明一實施例所繪示的主機的示意圖。在本實施例中，主機110包括作業系統111以及寫入工具112。作業系統111被操作以編輯測試流程TP01~TP40。寫入工具112耦接於作業系統111。寫入工具112被操作以先行將已編輯完成的測試流程TP01~TP40提供至測試板120_1~120_n。在本實施例中，主機110還包括資料庫113。資料庫113耦接於作業系統111。資料庫113至少可儲存已編輯完成的測試流程TP01~TP40、待測記憶體晶片DUT_1~DUT_n的測試資訊TI_1~TI_n以及關聯於測試資訊TI_1~TI_n的統計結果。在本實施例中，資料庫113可以是由一伺服器或儲存裝置來實現。在一些實施例中，資料庫113可以被設置於主機110的外部。

請同時參考圖1以及圖4，圖4是依據本發明一實施例所繪示的測試板的示意圖。在本實施例中，測試板120_1包括應用處理器121_1、儲存電路122_1以及測試電源供應器123_1。儲存電路122_1耦接於主機110以及應用處理器121_1。儲存電路122_1會儲存來自於主機110的測試流程TP01~TP40。主機110例如是透過如圖3的寫入工具112將測試流程TP01~TP40寫入儲存電路122_1。當測試板120_1被啟動後，應用處理器121_1例如從儲存電路122_1接收測試流程TP01~TP20。在本實施例中，儲存電路122_1可例如是快閃記憶體（Flash memory）。在一些實施例中，儲存電路122_1也可以由其他的記憶體來實現。

舉例來說，應用處理器121_1能夠告知主機110對儲存電路122_1進行燒錄或寫入的位址區塊。在測試前（如圖2的步驟S110），主機110可依據應用處理器121_1的指示將測試流程TP01~TP40燒錄或寫入到儲存電路122_1的指定位址區塊（例如是快閃記憶體內的pre-loader或little kernel區塊）。如此一來，在開始測試時（如圖2的步驟S130），應用處理器121_1可從儲存電路122_1的指定位址區塊接收到測試流程TP01~TP40的至少其中之一。

在本實施例中，測試電源供應器123_1耦接於應用處理器121_1。測試電源供應器123_1反應於應用處理器121_1的控制對待測記憶體晶片DUT_1提供至少一個測試電源。在本實施例中，測試電源供應器123_1包括電源管理控制器1231以及電壓調節器1232。電源管理控制器1231會依據測試流程TP01~TP20的其中之一以提供對應的控制訊號CS。電壓調節器1232會依據控制訊號CS將多個測試電源（如VDD1、VDD2、VDDQ，本發明不限於此）的電壓值調節為對應於測試流程TP01~TP20的其中之一的電壓值。舉例來說，在一測試期間，電源管理控制器1231依據測試流程TP01提供對應於測試流程TP01的控制訊號CS。電壓調節器1232會依據控制訊號CS將多個測試電源VDD1、VDD2、VDDQ的電壓值調節為對應於測試流程TP01的電壓值，電壓調節器1232還會將調節後的測試電源VDD1、VDD2、VDDQ提供至待測記憶體晶片DUT_1。

此外，在測試過程中，應用處理器121_1基於測試流程TP01~TP20的其中之一將具有對應時序的測試命令CMD、測試位址ADD以及資料DAT1提供至待測記憶體晶片DUT_1，並接收待測記憶體晶片DUT_1所回饋的資料DAT2。應用處理器121_1會依據資料DAT2獲得測試資訊TI_1，並將測試資訊TI_1提供到主機110。主機110會依據測試資訊TI_1來判斷出待測記憶體晶片DUT_1是否通過測試。在一些實施例中，應用處理器121_1也可以依據測試資訊TI_1來判斷出待測記憶體晶片DUT_1是否通過測試。

在本實施例中，測試板120_1還包括適配器124_1。適配器124_1接收外部電源EP，並將外部電源EP轉換為用以至少驅動應用處理器121_1的驅動電源DP_1。也就是說，測試板120_1~120_n的驅動電源彼此獨立。

請同時參考圖1、圖4以及圖5，圖5是依據本發明一實施例所繪示的另一記憶體測試方法的方法流程圖。在本實施例中，記憶體測試方法S200可適用於記憶體測試裝置100。本實施例的測試板以測試板120_1為例。在步驟S201中，測試板120_1會先行接收測試流程TP01~TP40，並將測試流程TP01~TP40儲存至儲存電路122_1。在步驟S202中，待測記憶體晶片DUT_1被對應設置在測試板120_1上，使得應用處理器121_1與待測記憶體晶片DUT_1直接連接。

在步驟S203中，測試板120_1開始被啟動。如果測試板120_1沒有被啟動成功，記憶體測試方法S200會進入步驟S204以判定測試板120_1失效。在另一方面，如果測試板120_1被啟動成功，應用處理器121_1會在步驟S205中從儲存電路122_1接收測試流程TP01~TP40中的至少其中之一。本實施例以應用處理器121_1從儲存電路122_1接收測試流程TP01為例。在步驟S205中，應用處理器121_1會基於測試流程TP01獲知資料DAT1的供應時序、測試電源（如VDD1、VDD2、VDDQ，然本發明不限於此）的供應時序以及測試位址ADD。在步驟S206中，應用處理器121_1會基於測試流程TP01定義出測試位址ADD的測試位址範圍。當步驟S205、S206完成後，應用處理器121_1會在步驟S207中對待測記憶體晶片DUT_1進行測試。在本實施例中，測試位址範圍的測試位址可以是連續的或分散的。

在步驟S207中，應用處理器121_1會基於測試流程TP01對待測記憶體晶片DUT_1的每一測試位址ADD進行測試。在測試中，應用處理器121_1會在每一測試位址ADD被測試結束後確認經測試的位址是否是測試位址範圍中的最後位址（步驟S208）。如果應用處理器121_1確認目前經測試的測試位址ADD並不是測試位址範圍中的最後位址，表示測試流程TP01還沒有結束。應用處理器121_1則會在經測試的位址進行計數（步驟S209）。在另一方面，如果應用處理器121_1確認目前的測試位址ADD是測試位址範圍中的最後位址，表示測試流程TP01結束。應用處理器121_1會獲得測試資訊TI_1。

在此舉例來說明，在步驟S207中，應用處理器121_1開始對待測記憶體晶片DUT_1的測試位址ADD中的第一位址進行測試，並在步驟S208中判斷經測試的第一位址並不是測試位址範圍中的最後位址。因此，應用處理器121_1會在步驟S209進行計數以產生計數值，並會到步驟S207以對測試位址ADD中的第二位址進行測試，並在步驟S208中判斷經測試的第二位址也不是測試位址範圍中的最後位址。因此，應用處理器121_1會在步驟S209進行計數，依此類推。在本實施例中，由此可知，經測試的位址不是測試位址範圍中的最後位址的情況下，應用處理器121_1會執行步驟S207~S209的步驟迴圈。上述的計數的操作采遞增（Increment）計數。每執行一次步驟S207~S209的步驟迴圈，計數值會被加1。在一些測試需求下，例如是具有較大的測試位址範圍或具有較長的測試時間等需求，測試流程TP01可能需要以分段方式來完成。因此，應用處理器121_1在完成測試流程TP01中的第一分段測試後獲得計數值。此計數值關聯於第一分段測試中的最後的經測試位址。如此一來，應用處理器121_1能夠依據上述的計數值繼續對進行測試流程TP01中的下一分段測試。

在一些實施例中，計數的操作可以是采遞減（Decrement）計數。應用處理器121_1能夠在定義出測試位址ADD的測試位址範圍時確定出初始的計數值（例如是大於或等於測試位址範圍的位數）。每執行一次步驟S207~S209的步驟迴圈，計數值會被減1。因此，採用遞減計數方式所獲得的計數值也可以關聯於最後的經測試位址。

在本實施例中，應用處理器121_1在獲得測試資訊TI_1後，會將測試資訊TI_1提供到主機110。當待測記憶體晶片DUT_1在步驟S210中被確認出通過測試時，主機110會在步驟S211中將待測記憶體晶片DUT_1判定為合格。在另一方面，當待測記憶體晶片DUT_1在步驟S210中被確認出沒有通過測試時，主機110則會在步驟S212中將待測記憶體晶片DUT_1判定為不合格。

綜上所述，本發明的記憶體測試裝置以及記憶體測試方法使待測記憶體模組以一對一方式被對應設置在多個測試板上。測試板的應用處理器直接連接到對應的待測記憶體晶片。因此，在各個測試板上，應用處理器會直接對待測記憶體晶片進行一對一測試。如此一來，本發明能夠大幅加快對多個待測記憶體晶片的測試產出量，並且能夠用不同的測試條件同時對多個待測記憶體晶片進行自動測試。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:記憶體測試裝置 110:主機 111:作業系統 112:寫入工具 113:資料庫 120_1~120_n:測試板 121_1~121_n:應用處理器 122_1:儲存電路 123_1:測試電源供應器 124_1:適配器 1231:電源管理控制器 1232:電壓調節器 130:分類機 ADD:測試位址 CMD:測試命令 CS:控制訊號 DP_1:驅動電源 DAT1、DAT2:數據 DUT_1~DUT_n:待測記憶體晶片 EP:外部電源 TI_1~TI_n:測試資訊 TP01~TP40:測試流程 S100、S200:記憶體測試方法 S110~S130:步驟 S201~S212:步驟 VDD1、VDD2、VDDQ:測試電源

圖1是依據本發明一實施例所繪示的記憶體測試裝置的裝置示意圖。 圖2是依據本發明一實施例所繪示的記憶體測試方法的方法流程圖。 圖3是依據本發明一實施例所繪示的主機的示意圖。 圖4是依據本發明一實施例所繪示的測試板的示意圖。 圖5是依據本發明一實施例所繪示的另一記憶體測試方法的方法流程圖。

100:記憶體測試裝置

110:主機

120_1~120_n:測試板

121_1~121_n:應用處理器

130:分類機

DUT_1~DUT_n:待測記憶體晶片

TI_1~TI_n:測試資訊

TP01~TP40:測試流程

Claims (14)

1. 一種記憶體測試裝置，用以對多個待測記憶體晶片進行測試，其中所述記憶體測試裝置包括：主機，經配置以提供多個測試流程；以及多個測試板，分別耦接於所述主機以接收所述多個測試流程，其中所述多個待測記憶體晶片以一對一方式或多對一方式被對應設置在所述多個測試板上，其中各所述多個測試板包括：至少一應用處理器，分別以一對一方式與所述多個待測記憶體晶片中的對應待測記憶體晶片直接連接，並將所述多個測試流程的至少其中之一直接對所述對應待測記憶體晶片進行測試，其中所述至少一應用處理器是精簡指令集(Reduced Instruction Set Computer，RISC)處理器；以及測試電源供應器，包括：電源管理控制器，耦接於所述至少一應用處理器，經配置以依據所述測試流程的其中之一提供控制訊號；以及電壓調節器，耦接於所述電源管理控制器，經配置以依據所述控制訊號提供至少一測試電源。
2. 如請求項1所述的記憶體測試裝置，其中所述多個待測記憶體晶片分別是應用於行動電子裝置的動態隨機存取記憶體晶片。
3. 如請求項1所述的記憶體測試裝置，其中各所述多個測試板還包括： 儲存電路，耦接於所述主機以及所述至少一應用處理器，經配置以儲存所述多個測試流程，其中當所述對應測試板被啟動成功後，所述至少一應用處理器從所述儲存電路接收所述多個測試流程的至少其中之一。
4. 如請求項1所述的記憶體測試裝置，其中所述至少一應用處理器還經配置以基於所述多個測試流程的至少其中之一定義出測試位址範圍，並依據所述測試位址範圍以對所述對應待測記憶體晶片進行測試。
5. 如請求項1所述的記憶體測試裝置，其中所述至少一應用處理器還經配置以對經測試的位址進行計數。
6. 如請求項1所述的記憶體測試裝置，其中：所述至少一應用處理器還經配置以對所述對應待測記憶體晶片進行測試以得到測試資訊，並將所述測試資訊提供至所述主機，並且所述測試資訊是用以表徵所述對應待測記憶體晶片是否通過測試的資訊。
7. 如請求項6所述的記憶體測試裝置，其中所述記憶體測試裝置還包括：分類機，其中所述主機還經配置以依據所述測試資訊以指示該分類機對所述多個待測記憶體晶片進行分類。
8. 一種記憶體測試方法，用以由記憶體測試裝置對多個待測記憶體晶片進行測試，其中所述記憶體測試裝置包括多個 測試板，其中各所述多個測試板包括至少一應用處理器，其中所述應用處理器是精簡指令集(Reduced Instruction Set Computer，RISC)處理器，其中所述記憶體測試方法包括：由所述多個測試板接收多個測試流程；將所述多個待測記憶體晶片以一對一方式或多對一方式對應設置在多個測試板上，使得各所述至少一應用處理器以一對一方式與所述多個待測記憶體晶片中的對應待測記憶體晶片直接連接；將所述多個測試流程的至少其中之一直接對所述對應待測記憶體晶片進行測試；以及反應於所述至少一應用處理器的控制，依據所述測試流程的其中之一提供控制訊號，並依據所述控制訊號對所述對應待測記憶體晶片提供至少一測試電源。
9. 如請求項8所述的記憶體測試方法，其中所述多個待測記憶體晶片分別是應用於行動電子裝置的動態隨機存取記憶體晶片。
10. 如請求項8所述的記憶體測試方法，其中由被啟動成功後的所述測試板的所述至少一應用處理器接收所述多個測試流程的至少其中之一的步驟包括：由儲存電路儲存所述多個測試流程；以及當所述對應測試板被啟動成功後，由所述至少一應用處理器從所述儲存電路接收所述多個測試流程的至少其中之一。
11. 如請求項8所述的記憶體測試方法，其中基於所述多個測試流程的至少其中之一對所述對應待測記憶體晶片進行測試的步驟包括：基於所述多個測試流程的至少其中之一定義出測試位址範圍，並依據所述測試位址範圍以對所述對應待測記憶體晶片進行測試。
12. 如請求項8所述的記憶體測試方法，其中基於所述多個測試流程的至少其中之一對所述對應待測記憶體晶片進行測試的步驟包括：對經測試的位址進行計數。
13. 如請求項8所述的記憶體測試方法，還包括：對所述對應待測記憶體晶片進行測試以得到測試資訊，其中所述測試資訊是用以表徵所述對應待測記憶體晶片是否通過測試的資訊。
14. 如請求項13所述的記憶體測試方法，還包括：依據所述測試資訊以對所述多個待測記憶體晶片進行分類。

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