CN111984456A - 能够验算存储器数据的正确性的系统单芯片 - Google Patents

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Abstract

本发明公开一种系统单芯片，能验算一存储器的数据的正确性，以得知该存储器是否被损坏。该系统单芯片包含一处理电路、一存储器控制器与N个直接存储器存取(DMA)电路。该处理电路设定该N个DMA电路；该N个DMA电路及/或该处理电路将第一预设数据写入一存储器的第一存储区块。该存储器控制器依据该N个DMA电路及/或该处理电路的控制，存取该存储器。该N个DMA电路的每个包含一存取控制电路与一循环冗余校验(CRC)运算电路；该N个DMA电路的一第一DMA电路通过该存储器控制器从该第一存储区块读取代表该第一预设数据的第一存储数据，据以产生一第一CRC码给该处理电路。该处理电路判断该第一CRC码是否符合一第一参考CRC码，以判断该第一存储数据是否正确。

Description

能够验算存储器数据的正确性的系统单芯片
技术领域
本发明涉及系统单芯片，尤其涉及能够验算存储器数据的正确性的系统单芯片。
背景技术
系统单芯片(System on a Chip,SoC)是将电脑或其他电子系统整合到单一芯片的集成电路(IC)，常用于嵌入式系统中。现代嵌入式系统通常是基于微控制器(例如：中央处理单元包含整合存储器及/或接口电路用来与外部装置通信)；但在较复杂的嵌入式系统中，普通微处理器(例如：中央处理单元使用外部存储器和外部接口电路)也很常见。
现今IC的整合度愈来愈高，但大尺寸动态随机存取存储器(DRAM)还是不适合整合至SoC，因此，SoC仍需要外部DRAM。
尽管DRAM不适合整合至SoC，但为追求高速和低成本，将SoC和DRAM整合至同一封装是种有效的方式。上述封装称为多芯片模块(Multi-Chip Module,MCM)，是种已知的封装技术，这种封装技术能够在一个封装内，容纳两个或两个以上的裸晶(die)。然而，封装过程可能造成芯片损坏，或者芯片(特别是DRAM)本身是有缺陷的，因此，封装后的芯片仍须接受测试。
对DRAM的测试可使用先写后读的程序，通过判断读取内容的正确性以确认接线和反应是否正确。由于DRAM是供中央处理单元存取，因此使用中央处理单元对DRAM执行该先写后读的程序是种直觉的做法。使用上述做法来测试外部DRAM(未整合至SoC)虽然可行，但由于中央处理单元是逐笔地做数据比对以判断读取内容的正确性，因此整体测试时间会相当长，导致测试成本上升。
发明内容
本发明的一目的在于提供一种能够验算存储器数据的正确性的系统单芯片，以避免现有技术的问题。
本发明的系统单芯片的一实施例包含一处理电路、一存储器控制器、与N个直接存储器存取(direct memory access,DMA)电路。该处理电路用来设定该N个DMA电路，其中该N个DMA电路与该处理电路的至少其中之一用来将第一预设数据写入一存储器的一第一存储区块，该N为正整数。该存储器控制器用来依据该N个DMA电路与该处理电路的至少其中之一的控制，存取该存储器。该N个DMA电路的每一个包含一存取控制电路与一循环冗余校验(Cyclic Redundancy Check,CRC)运算电路；该N个DMA电路包含一第一DMA电路，该第一DMA电路用来通过该存储器控制器从该第一存储区块读取代表该第一预设数据的第一存储数据，并依据该第一存储数据产生一第一CRC码，进而提供该第一CRC码给该处理电路。该处理电路进一步用来判断该第一CRC码是否符合一第一参考CRC码，并于该第一CRC码符合该第一参考CRC码时，判断该第一存储数据是正确的，这代表该第一存储区块的读写运行是正常的。
有关本发明的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。
附图说明
图1显示本发明的系统单芯片的一实施例；以及
图2显示图1的每个DMA电路的一实施例。
符号说明
10 存储器
100 系统单芯片
110 处理电路
120 存储器控制器
130 DMA(直接存储器存取)电路
210 存取控制电路
220 CRC(循环冗余校验)运算电路
具体实施方式
以下说明内容的用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
图1显示本发明的系统单芯片的一实施例。图1的系统单芯片100能够验算一存储器10的数据的正确性，以得知存储器10是否有缺陷或被损坏；上述验算可于一生产测试作业中进行，也可于系统单芯片100的一自动的/被动的检测作业中进行。系统单芯片100包含一处理电路110、一存储器控制器120、以及N个直接存储器存取(direct memory access,DMA)电路130，其中处理电路110(例如：中央处理单元)与存储器控制器120的每一个为已知的电路，或为自行开发的电路，该N为正整数。另外，系统单芯片100与存储器10视实施需求可包含于一多芯片模块(Multi-Chip Module,MCM)中，然此并非本发明的实施限制。再者，存储器10为动态随机存取存储器(DRAM)或其它已知/自行开发的存储器。
请参阅图1。处理电路110用来设定N个DMA电路130。举例而言，处理电路110依据存储器10的容量设定N个DMA电路130，因此，N个DMA电路130能够同时地分别读取存储器10的不同存储空间的数据，从而快速地完成读取存储器10的所有存储空间的数据，以进行后续处理。进一步而言，若上述例子中，该N为三，存储器10的容量为四个存储库(memorybanks)，处理电路110可设定该三个DMA电路130，使得每个DMA电路130分别负责读取该四个存储库的其中之一的数据，并使该三个DMA电路130分别负责读取余下的一个存储库的不同存储区块(blocks)(每个存储区块存放一或多个字组(words))的数据，如此一来，整体的读取时间可有效地缩短。值得注意的是，上述对DMA电路130的设定为已知的技术，或为自行开发的技术；另外，存储库与存储区块的定义为本领域的通常知识。另值得注意的是，即便只有一个DMA电路130负责读取存储器10的所有数据，本发明也能通过后述的循环冗余校验(Cyclic Redundancy Check,CRC)技术来缩短测试存储器10的时间。
请参阅图1。N个DMA电路130的任意个及/或处理电路110视实施需求都可用来通过存储器控制器120将数据写入存储器10。举例来说，N个DMA电路130的至少其中之一及/或处理电路110用来通过存储器控制器120将相同的预设数据写入存储器10的每个存储区块。另举例来说，N个DMA电路130的至少其中之一及/或处理电路110用来通过存储器控制器120将不同的预设数据(例如：第一预设数据与第二预设数据)分别写入存储器10的不同存储区块(例如：第一存储区块与第二存储区块)。上述不同存储区块依实施需求可属于存储器10的同一存储库或分属于存储器10的不同存储库。更多范例可由上述说明推衍而得。
请参阅图1。存储器控制器120用来依据N个DMA电路130与处理电路110的至少其中之一的控制，存取存储器10；上述控制包含逻辑位址至实体位址的转换等已知的控制，其细节在此省略。N个DMA电路130的每一个包含一存取控制电路210(例如：一读取控制电路或一读写控制电路)与一CRC运算电路220，如图2所示；存取控制电路210与CRC运算电路220的每一个单独而言为已知的电路，或为自行开发的电路。通过处理电路110的设定，N个DMA电路130中至少一DMA电路130的存取控制电路210可用来读取已写入存储器10中代表前述预设数据的存储数据，该至少一DMA电路130的CRC运算电路220可用来依据该存储数据执行一CRC运算，以产生至少一CRC码，该至少一DMA电路130再提供该至少一CRC码给处理电路110，处理电路110会比对该至少一CRC码与至少一参考CRC码，以判断两者是否相符，从而处理电路110可依据上述比对的结果来判断该存储数据是否正确，并得知存储器10是否有问题。上述CRC运算为已知的CRC运算，或为自行开发的CRC运算的变体；由于CRC码的大小通常仅为数个位元组(bytes)，因此处理电路110可以快速地完成CRC码的比对，从而缩短测试存储器10的时间。
基于前述，多个实作范例分述如下：
(一)第一实作范例：N个DMA电路130与处理电路110的至少其中之一(例如：处理电路110)将第一预设数据写入存储器10的一第一存储区块，且N个DMA电路130包含一第一DMA电路，该第一DMA电路通过存储器控制器120从该第一存储区块读取代表该第一预设数据的第一存储数据，并依据该第一存储数据产生一第一CRC码，进而提供该第一CRC码给处理电路110，接着，处理电路110判断该第一CRC码是否符合一第一参考CRC码，并于该第一CRC码符合该第一参考CRC码时，判断该第一存储数据是正确的，这代表对该第一存储区块的写读操作是正常的。
(二)第二实作范例：基于该第一实作范例，N个DMA电路130与处理电路110的至少其中之一(例如：处理电路110)还将该第一预设数据写入存储器10的一第二存储区块，该第一DMA电路通过存储器控制器120从该第二存储区块读取代表该第一预设数据的第二存储数据，并依据该第二存储数据产生一第二CRC码，进而提供该第二CRC码给处理电路110，接着，处理电路110判断该第二CRC码是否符合该第一参考CRC码，并于该第二CRC码符合该第一参考CRC码时，判断该第二存储数据是正确的，这代表对该第二存储区块的写读操作是正常的。
(三)第三实作范例：基于该第一实作范例，N个DMA电路130与处理电路110的至少其中之一(例如：处理电路110)还将第二预设数据写入存储器10的一第二存储区块，该第二预设数据不同于该第一预设数据，该第一DMA电路通过存储器控制器120从该第二存储区块读取代表该第二预设数据的第二存储数据，并依据该第二存储数据产生一第二CRC码，进而提供该第二CRC码给处理电路110，接着，处理电路110判断该第二CRC码是否符合一第二参考CRC码，并于该第二CRC码符合该第二参考CRC码时，判断该第二存储数据是正确的，这代表对该第二存储区块的写读操作是正常的。
(四)第四实作范例：基于该第一实作范例，N个DMA电路130与处理电路110的至少其中之一(例如：处理电路110)还将该第一预设数据写入存储器10的一第二存储区块，N个DMA电路130包含一第二DMA电路，该第二DMA电路通过存储器控制器120从该第二存储区块读取代表该第一预设数据的第二存储数据，并依据该第二存储数据产生一第二CRC码，进而提供该第二CRC码给处理电路110，接着，处理电路110判断该第二CRC码是否符合一第二参考CRC码，并于该第二CRC码符合该第二参考CRC码时，判断该第二存储数据是正确的，这代表对该第二存储区块的写读操作是正常的。
(五)第五实作范例：基于该第一实作范例，N个DMA电路130与处理电路110的至少其中之一(例如：处理电路110)还将第二预设数据写入存储器10的一第二存储区块，该第二预设数据不同于该第一预设数据，N个DMA电路130包含一第二DMA电路，该第二DMA电路通过存储器控制器120从该第二存储区块读取代表该第二预设数据的第二存储数据，并依据该第二存储数据产生一第二CRC码，进而提供该第二CRC码给处理电路110，接着，处理电路110判断该第二CRC码是否符合一第二参考CRC码，并于该第二CRC码符合该第二参考CRC码时，判断该第二存储数据是正确的，这代表对该第二存储区块的写读操作是正常的。
更多的实作范例可依上述范例推衍而得。
值得注意的是，前述第四与第五实作范例中，该第一DMA电路与该第二DMA电路可于同一时段(period)分别地读取该第一存储区块的存储数据与该第二存储区块的存储数据，以实现存储器数据读取的多工作业，其中该第一存储区块与该第二存储区块视实施需求可属于存储器10的同一存储库或分属于存储器10的不同存储库，且该第一存储区块与该第二存储区块的位址不同；举例来说，该第一/第二存储区块属于一第一/第二存储库，该第一/第二存储库的每个存储区块均被写入该第一/第二预设数据以供测试。另值得注意的是，前述各个实作范例中，由于该第一/第二预设数据为已知数据，因此该已知数据的CRC码可被事先求出并存储于系统单芯片100的一存储电路(例如：暂存器(register))中，以作为该第一/第二参考CRC码，简言之，该第一参考CRC码及/或该第二参考CRC码可为系统单芯片100中的预存数据；若该第一及/或第二预设数据的CRC码未被事先存储，处理电路110可将该第一CRC码作为该第一参考CRC码(用来与代表该第一预设数据的每笔存储数据的CRC码相比对)及/或将该第二CRC码作为该第二参考CRC码(用来与代表该第二预设数据的每笔存储数据的CRC码相比对)。
请注意，在实施为可能的前提下，本技术领域技术人员可选择性地实施前述任一实施例/实作范例中部分或全部技术特征，或选择性地实施前述多个实施例/实作范例中部分或全部技术特征的组合，借此增加本发明实施时的弹性。
综上所述，本发明能够验算一存储器的数据的正确性，以得知该存储器是否有缺陷或被损坏；另外，本发明以一或多个DMA电路读取该存储器的存储数据以产生CRC码给处理电路进行比对，借此有效地节省测试该存储器的时间，从而节省测试成本。
虽然本发明的实施例如上所述，然而所述实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种系统单芯片，能够验算存储器数据的正确性，包含：
一处理电路，用来设定N个直接存储器存取电路，其中该N个直接存储器存取电路与该处理电路的至少其中之一用来将第一预设数据写入一存储器的一第一存储区块，该N为正整数；
一存储器控制器，用来依据该N个直接存储器存取电路与该处理电路的至少其中之一的控制，存取该存储器；以及
该N个直接存储器存取电路，该N个直接存储器存取电路的每一个包含一存取控制电路与一循环冗余校验运算电路，该N个直接存储器存取电路包含一第一直接存储器存取电路，该第一直接存储器存取电路用来通过该存储器控制器从该第一存储区块读取代表该第一预设数据的第一存储数据，并依据该第一存储数据产生一第一循环冗余校验码，进而提供该第一循环冗余校验码给该处理电路，
其中，该处理电路进一步用来判断该第一循环冗余校验码是否符合一第一参考循环冗余校验码，并于该第一循环冗余校验码符合该第一参考循环冗余校验码时，判断该第一存储数据是正确的。
2.如权利要求1所述的系统单芯片，其中该N个直接存储器存取电路与该处理电路的至少其中之一用来将该第一预设数据写入该存储器的一第二存储区块，该第一直接存储器存取电路用来通过该存储器控制器从该第二存储区块读取代表该第一预设数据的第二存储数据，并依据该第二存储数据产生一第二循环冗余校验码，进而提供该第二循环冗余校验码给该处理电路，该处理电路进一步用来判断该第二循环冗余校验码是否符合该第一参考循环冗余校验码，并于该第二循环冗余校验码符合该第一参考循环冗余校验码时，判断该第二存储数据是正确的。
3.如权利要求1所述的系统单芯片，其中该N个直接存储器存取电路与该处理电路的至少其中之一用来将该第一预设数据写入该存储器的一第二存储区块，该N个直接存储器存取电路进一步包含一第二直接存储器存取电路，该第二直接存储器存取电路用来通过该存储器控制器从该第二存储区块读取代表该第一预设数据的第二存储数据，并依据该第二存储数据产生一第二循环冗余校验码，进而提供该第二循环冗余校验码给该处理电路，该处理电路进一步用来判断该第二循环冗余校验码是否符合该第一参考循环冗余校验码，并于该第二循环冗余校验码符合该第一参考循环冗余校验码时，判断该第二存储数据是正确的。
4.如权利要求3所述的系统单芯片，其中该第一直接存储器存取电路与该第二直接存储器存取电路于同一时间分别地读取该第一存储数据与该第二存储数据。
5.如权利要求2至4中任一项所述的系统单芯片，其中该第一存储区块与该第二存储区块属于该存储器的同一存储库或分别属于该存储器的不同存储库；该第一参考循环冗余校验码为该系统单芯片中的预存数据，或者该处理电路将该第一循环冗余校验码作为该第一参考循环冗余校验码。
6.如权利要求1所述的系统单芯片，其中该N个直接存储器存取电路与该处理电路的至少其中之一用来将第二预设数据写入该存储器的一第二存储区块，该第二预设数据不同于该第一预设数据，该第一直接存储器存取电路用来通过该存储器控制器从该第二存储区块读取代表该第二预设数据的第二存储数据，并依据该第二存储数据产生一第二循环冗余校验码，进而提供该第二循环冗余校验码给该处理电路，该处理电路进一步用来判断该第二循环冗余校验码是否符合一第二参考循环冗余校验码，并于该第二循环冗余校验码符合该第二参考循环冗余校验码时，判断该第二存储数据是正确的。
7.如权利要求1所述的系统单芯片，其中该N个直接存储器存取电路与该处理电路的至少其中之一用来将第二预设数据写入该存储器的一第二存储区块，该第二预设数据不同于该第一预设数据，该N个直接存储器存取电路进一步包含一第二直接存储器存取电路，该第二直接存储器存取电路用来通过该存储器控制器从该第二存储区块读取代表该第二预设数据的第二存储数据，并依据该第二存储数据产生一第二循环冗余校验码，进而提供该第二循环冗余校验码给该处理电路，该处理电路进一步用来判断该第二循环冗余校验码是否符合一第二参考循环冗余校验码，并于该第二循环冗余校验码符合该第二参考循环冗余校验码时，判断该第二存储数据是正确的。
8.如权利要求7所述的系统单芯片，其中该第一直接存储器存取电路与该第二直接存储器存取电路于同一时间分别地读取该第一存储数据与该第二存储数据。
9.如权利要求6至8中任一项所述的系统单芯片，其中该第一存储区块与该第二存储区块属于该存储器的同一存储库或分别属于该存储器的不同存储库；该第一参考循环冗余校验码及/或该第二参考循环冗余校验码为该系统单芯片中的预存数据，或者该处理电路将该第一循环冗余校验码作为该第一参考循环冗余校验码及/或将该第二循环冗余校验码作为该第二参考循环冗余校验码。
10.如权利要求1所述的系统单芯片，其中该系统单芯片与该存储器包含于一多芯片封装中。
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