CN114743579A - 基于参数步进的sdram时序参数容限测试方法、系统和设备 - Google Patents
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Abstract
本发明涉及一种基于参数步进的SDRAM时序参数容限测试方法、系统和设备，通过参数步进得到SDRAM存储器时序参数的容限值，同时在进行参数步进时，引入二分法的方式，每次折半取步进值，可在保证测试精度的条件下，通过每次舍弃一半的参数值来减少测试次数，将测试时间复杂度从O(n)降到O(logn)，大大减少了测试时间。本发明可为SDRAM存储器的时序参数容限测试提供方法借鉴。
Description
技术领域
本发明涉及电子元器件测试技术领域，尤其是指一种基于参数步进的SDRAM时序参数容限测试方法、系统和设备。
背景技术
自从上世纪八十年代以来，微处理器的性能增长速度已远超过了存储器的发展速度，从而导致了“存储墙”问题，内存系统的性能已经成为整个系统的瓶颈，降低内存访存延迟提高访问带宽是内存系统研究的永恒主题和迫切需要。SDRAM(Synchronous DynamicRandom-access Memory，同步动态随机存取内存)是有一个同步接口的动态随机存取内存，广泛应用于信息处理系统。SDRAM存储器采用的是同步时序，即发送命令和传输数据都是使用同一个时钟，同步时钟的优点在于不需要考虑各种信号之间的时序问题，可以使存储器的工作效率和稳定性得到大幅提高；动态特性体现在存储器是需要进行不断的动态刷新来维持电容中的电荷，以保证存储阵列中的数据不会丢失；随机是指存储器在存取数据时，可以不按地址进行线性依次存取，而可以自由地随机指定地址来对数据进行读写。
SDRAM由于其存储容量大，存储速度快的特点使其得到较快发展，但由于SDRAM存储器采用并行总线结构，导致其容易受到相邻信号的干扰；且随着SDRAM接口传输频率的提高，信号间的噪声和时序问题愈发显著。同时，随着接口电压不断降低，噪声容限也进一步减小，时钟周期也进一步缩短。这使得SDRAM系统设计对信号质量、接口时序、噪声等方面的要求也越来越高。以上各因素，使准确测量SDRAM时序参数的容限，成为SDRAM的时序性能评价中的重要环节。
目前，在对SDRAM的测试中常参考国际标准JESD79系列，该系列标准中非常详细地定义了SDRAM存储器规范，包括器件特性、功能参数、电参数、时序参数、AC和DC特性、封装和引脚分配以及SDRAM正常工作所要遵循的工作时序状态等，但其中并未对容限测试作相关规定。国内于2018年颁布了GBT 36474-2018《半导体集成电路第三代双倍数据速率同步动态随机存储器(DDR3 SDRAM)测试方法》，相比于国外的JEDEC 79系列标准，该标准更侧重于提供存储器测试相关的指导，专门针对DDR3 SDRAM的功能验证和参数测试做出了规定和指导。该标准虽给出了时钟相关参数、读数据参数和写数据参数的测试原理、测试条件以及所用的测试方法等，但未对SDRAM存储器的容限测试提供相应的指导。因此迫切需要研究并形成SDRAM存储器时序参数容限的测试方法，用于指导SDRAM的时序参数容限测试。
发明内容
针对现有技术的不足，本发明公开了一种基于参数步进的SDRAM时序参数容限测试方法、系统和设备。
本发明所采用的技术方案如下：
一种基于参数步进的SDRAM时序参数容限测试方法，包括以下步骤：
步骤S1：将待测试的SDRAM存储器器件进行读写功能测试，将读写功能测试输出的读写数据与预设的时序参数初始值t0作比较，判断读写功能测试输出的读写数据与预设的时序参数初始值t0是否相同，若不相同，则认为器件的读写功能测试失败，剔除已失效的器件并更换新的器件，直至读写功能测试成功；若相同，则认为器件的读写功能测试成功，将预设的时序参数初始值t0作为当前时序参数值；
步骤S2：将预设的时序参数初始值t0按设定的步进值λ1进行一次步进，将步进后得到的值设定为新的时序参数值t1，将新的时序参数值t1设定为当前时序参数值，对器件运行读写功能测试；若读写功能测试成功，重新设定时序参数值t2,且t2满足t2＝t0+t1,将时序参数值t2设定为当前时序参数值，对器件运行读写功能测试；直至器件的读写功能测试失败前，当时序参数值tn满足以下关系式：tn＝tn-2+tn-1，且n≥2，输出测试失败前最后一次读写功能测试成功的时序参数值tn；
步骤S3：将tn作为当前时序参数值，并对当前时序参数值按设定步进值λn+1进行一次步进，且λn+1＝λn/2，且n≥1，对器件进行读写功能测试，得到时序参数值tm；判断tm是否满足预设测试精度k，若不满足，则重新设定步进值λn+1，直至器件进行读写功能测试成功且时序参数值tm满足测试精度k；若满足，则输出测试器件的时序参数的上容限值或下容限值。
其进一步的技术特征在于：在步骤S2中，读写功能测试失败为在进行一次读写功能测试后，器件不能读写数据，判定该器件功能测试失败。
其进一步的技术特征在于：在步骤S2中，λ1满足以下公式：λ1＝1/4t1。
其进一步的技术特征在于：在步骤S2或步骤S3中，当测试SDRAM存储器的下容限值时，步进值λ1为负数。
其进一步的技术特征在于：在步骤S2或步骤S3中，当测试SDRAM存储器的上容限值时，步进值λ1为正数。
其进一步的技术特征在于：SDRAM存储器的型号为MT41J128M16HA-125系列DDR3·SDRAM。
一种基于参数步进的SDRAM时序参数容限测试系统，包括上位机和容限测试板，实现上述所述的基于参数步进的SDRAM时序参数容限测试方法的步骤。
其进一步的技术特征在于：所述容限测试板包括FPGA主控制模块和待测试模块，所述FPGA主控制模块用于和所述上位机之间的数据传输，以及和所述待测试模块之间的通信；所述上位机用于编写存储器进行功能验证所需的测试程序，并将测试程序和测试命令发送到FPGA主控制模块中，所述FPGA主控制模块与待测试模块进行命令信号、地址信号和读写数据的传输，控制所述待测试模块的读写操作，并验证读写数据是否一致，将结果和读写数据传回所述上位机。
其进一步的技术特征在于：所述容限测试板还包括电源模块，用于所述容限测试板的供电。
一种基于参数步进的SDRAM时序参数容限测试的设备，包括
存储器，用于储存计算机程序；
处理器，用于执行所述计算机程序时实现上述所述的基于参数步进的SDRAM时序参数容限测试方法的步骤。
本发明的上述技术方案相比现有技术具有以下优点：
1、本发明提供了对SDRAM存储器时序参数容限的一种测试方法，通过参数步进得到SDRAM存储器时序参数的容限值，可为SDRAM存储器的时序参数容限测试提供方法借鉴。
2、本发明在进行参数步进时，引入二分法的方式，每次折半取步进值，可在保证测试精度的条件下，通过每次舍弃一半的参数值来减少测试次数，将测试时间复杂度从O(n)降到O(logn)，大大减少了测试时间。
附图说明
为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合附图，对本发明作进一步详细的说明。
图1是测试方法的工作流程图。
图2是测试系统的原理框图。
图3是tRFC＝160ns时循环读写数据波形图。
图4是tRFC＝160ns时写数据波形图。
图5是tRFC＝160ns时读数据波形图。
图6是tRFC＝80ns时循环读写数据波形图。
图7是tRFC＝2440ns时循环读写数据波形图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
实施例1：
如图1所示，一种基于参数步进的SDRAM时序参数容限测试方法，包括以下步骤：
步骤S1：将待测试的SDRAM存储器器件进行读写功能测试，将读写功能测试输出的读写数据与预设的时序参数初始值t0作比较，判断读写功能测试输出的读写数据与预设的时序参数初始值t0是否相同，若不相同，则认为器件的读写功能测试失败，剔除已失效的器件并更换新的器件，直至读写功能测试成功；若相同，则认为器件的读写功能测试成功，将预设的时序参数初始值t0作为当前时序参数值；
步骤S2：将预设的时序参数初始值t0按设定的步进值λ1进行一次步进，将步进后得到的值设定为新的时序参数值t1，将新的时序参数值t1设定为当前时序参数值，对器件运行读写功能测试；若读写功能测试成功，重新设定时序参数值t2,且t2满足t2＝t0+t1,将时序参数值t2设定为当前时序参数值，对器件运行读写功能测试；直至器件的读写功能测试失败前，当时序参数值tn满足以下关系式：tn＝tn-2+tn-1，且n≥2，输出测试失败前最后一次读写功能测试成功的时序参数值tn；其中，读写功能测试失败为在进行一次读写功能测试后，器件不能读写数据，判定该器件功能测试失败。
步骤S3：将tn作为当前时序参数值，并对当前时序参数值按设定步进值λn+1进行一次步进，且λn+1＝λn/2，且n≥1，对器件进行读写功能测试，得到时序参数值tm；判断tm是否满足预设测试精度k，若不满足，则重新设定步进值λn+1，直至器件进行读写功能测试成功且时序参数值tm满足测试精度k；若满足，则输出测试器件的时序参数的上容限值或下容限值。
本实施例通过参数步进得到SDRAM存储器时序参数的容限值，同时在进行参数步进时，引入二分法的方式，每次折半取步进值，可在保证测试精度的条件下，通过每次舍弃一半的参数值来减少测试次数，将测试时间复杂度从O(n)降到O(logn)，大大减少了测试时间。
具体地，在步骤S2中，读写功能测试失败为在进行一次读写功能测试后，器件不能读写数据，判定该器件功能测试失败。
具体地，在步骤S2中，λ1满足以下公式：λ1＝1/4t1。
具体地，在步骤S2或步骤S3中，当测试SDRAM存储器的下容限值时，步进值λ1为负数。
具体地，在步骤S2或步骤S3中，当测试SDRAM存储器的上容限值时，步进值λ1为正数。
本实施例选取的SDRAM存储器的型号为MT41J128M16HA-125的DDR3·SDRAM存储器详细说明测试方法。MT41J128M16HA-125的DDR3·SDRAM存储器的容量为128M×16bit，内存频率为800MHz，采用BGA96封装。
步骤S1：型号为MT41J128M16HA-125的DDR3·SDRAM存储器数据手册中规定，该型号存储器的tRFC时序参数的最小值为160ns。
首先将tRFC时序参数值设置为数据手册中规定的最小参数值160ns，其他参数值保持默认值不变。设置好时序参数值后，生成bit流文件，加载到FPGA中，程序加载成功会自动打开在线逻辑分析仪ILA，设置触发条件在接收到写请求时开始采集读写信号，点击运行后进行循环读写，采集到的读写数据波形如图3-图5所示。从ILA在线逻辑分析仪采集到的数据可知，当tRFC＝160ns时，数据读写成功，功能测试通过。
步骤S2：设定步进值λ1＝-40ns，对tRFC参数值进行调整，再次生成bit文件，运行读写测试，采集读写信号。当步进到tRFC＝80ns时，数据读写失败，可能因tRFC刷新周期过短，在栅极电容充分充放电之前，新的周期就可以被初始化，导致数据丢失和损坏，采集到的读写信号波形如图6所示。记录最后一次功能测试成功时的时序参数值为120ns。
步骤S3：设定测试精度k＝0.01ns，并将tRFC＝120ns作为当前时序参数值，设定步进值为λ2＝λ1/2＝-40ns/2＝-20ns，对当前时序参数值按步进值进行一次步进，即tRFC＝100ns，运行一次读写功能测试。根据二分法的思想，设置步进值继续进行读写测试，直到满足测试精度k。所选型号为MT41J128M16HA-125的DDR3·SDRAM存储器的tRFC时序参数下容限测试结果如表1所示。
表1 tRFC时序参数下容限测试结果
判断当前时序参数精度是否满足预设测试精度k，若不满足，则重新设定步进值，直至器件进行读写功能测试成功且tRFC时序参数下容限值满足测试精度k；若满足，则记录当前时序参数值为tRFC时序参数下容限值。
步骤S3测得所选DDR3·SDRAM存储器tRFC时序参数下容限值为110.01ns，精度为0.01ns满足要求，则记录tRFC时序参数下容限值为110.01ns。
重复步骤S1至步骤S3，所选DDR3·SDRAM存储器tRFC时序参数上容限测试结果如表2所示。
表2 tRFC时序参数上容限测试结果
当tRFC＝2440ns时，循环读写过程如图7所示，与图3相比，当tRFC＝2440ns时，无论是写数据过程还是读数据过程，读写数据延时均有所明显增大，但是读写功能依旧正常。
由测试结果可得，型号为MT41J128M16HA-125的DDR3·SDRAM存储器tRFC时序参数下容限值(最小值)为110.01ns，tRFC时序参数上容限值(最大值)为2440ns。
实施例2：
如图2所示，一种基于参数步进的SDRAM时序参数容限测试系统，包括上位机和容限测试板，上位机用于Verilog HDL硬件描述语言的编写和烧录测试板内部固件的配置，并进行数据的计算和处理，待测试模块包括待测试的SDRAM器件测试座和外围电路，其与FPGA芯片相连，接收来自FPGA主控制模块的时钟信号、数据信号、命令信号、地址信号等，并将读写数据回传给FPGA，实现上述基于参数步进的SDRAM时序参数容限测试方法的步骤。
容限测试板包括FPGA主控制模块、待测试模块和电源模块，FPGA主控制模块用于和上位机之间的数据传输，以及和待测试模块之间的通信；上位机用于编写存储器进行功能验证所需的测试程序，并将测试程序和测试命令发送到FPGA主控制模块中，FPGA主控制模块与待测试模块进行命令信号、地址信号和读写数据的传输，控制待测试模块的读写操作，并验证读写数据是否一致，将结果和读写数据传回上位机；电源模块，通过不同的稳压电路将外部输入5V电源转成测试板各部分电路、芯片需要的电压值，负责给整个测试板供电。
具体地，容限测试板的硬件设计通过AltiumDesigner电路设计软件完成，可以实现与上位机的通信和对SDRAM存储器的时序参数容限测试。
FPGA主控制模块的设计包括两个部分设计，一个部分是与上位机通信的外部通信接口设计，主要是JTAG接口和USB转UART接口的硬件设计，JTAG接口通过上位机将编译好的程序(.bit)下载到FPGA芯片中。USB转串口(UART)即实现上位机USB接口到通用串口之间的转换，通过串口的方式实现上位机与FPGA主控制模块之间的数据传输，同时，实现与待测SDRAM之间通信的SDRAM控制器程序设计。在VIVADO软件中运行编写的Verilog HDL代码，通过在上位机中对测试程序进行参数配置，可实现对SDRAM存储器时序参数值的修改。
FPGA主控制模块参考Xilinx公司内置的SDRAM接口解决方案，设计专用的时序参数容限测试接口模块，实现对待测SDRAM的控制及数据传输，在上位机控制下实现对SDRAM控制器参数的修改设置以实现SDRAM时序参数容限测试功能。传输层用来接收用户逻辑发出的访存请求，并且将接收到的指令、地址以及数据发送到物理层。物理层接收到传输层发送来的地址数据等信号，按照SDRAM的时序要求将其传输到SDRAM中。同时物理层捕获来自于SDRAM的数据以及其它信号，按照MIG标准接口的数据格式与时序规范将这些信号发送到传输层，然后传输层对这些信号进行缓存、时序转换等处理，将其发送到用户逻辑。
待测试模块(DUT电路)装载待测SDRAM存储器器件，并提供SDRAM存储器器件必要的外围电路，将被测器件管脚连接到测试板对应的资源通道上，能够将SDRAM的数据以及其它信号发送到FPGA主控制模块。
该SDRAM时序参数容限测试系统根据容限测试需要，通过上位机配置各关键时序参数的值，运行读写功能测试向量，验证写入数据和读出数据是否一致，并按照优化后的容限测试方案重复进行测试以获得各关键时序参数的容限值。读写数据一致性的比较可通过测试程序对尽可能多的存储空间进行写入和读取数据的操作，使读写测试的结果能够更加准确。
实施例3：
本发明提供的另一种基于参数步进的SDRAM时序参数容限测试系统，包括
读写功能测试模块，用于将待测试的SDRAM存储器器件进行读写功能测试，将读写功能测试输出的读写数据与预设的时序参数初始值t0作比较，判断读写功能测试输出的读写数据与预设的时序参数初始值t0是否相同，若不相同，则认为器件的读写功能测试失败，剔除已失效的器件并更换新的器件，直至读写功能测试成功；若相同，则认为器件的读写功能测试成功，将预设的时序参数初始值t0作为当前时序参数值；
步进判断模块，用于将预设的时序参数初始值t0按设定的步进值λ1进行一次步进，将步进后得到的值设定为新的时序参数值t1，将新的时序参数值t1设定为当前时序参数值，对器件运行读写功能测试；若读写功能测试成功，重新设定时序参数值t2,且t2满足t2＝t0+t1,将时序参数值t2设定为当前时序参数值，对器件运行读写功能测试；直至器件的读写功能测试失败前，当时序参数值tn满足以下关系式：tn＝tn-2+tn-1，且n≥2，输出测试失败前最后一次读写功能测试成功的时序参数值tn；
输出模块，用于将tn作为当前时序参数值，并对当前时序参数值按设定步进值λn+1进行一次步进，且λn+1＝λn/2，且n≥1，对器件进行读写功能测试，得到时序参数值tm；判断tm是否满足预设测试精度k，若不满足，则重新设定步进值λn+1，直至器件进行读写功能测试成功且时序参数值tm满足测试精度k；若满足，则输出测试器件的时序参数的上容限值或下容限值。
本实施例通过FPGA主控制模块设计实现对时序参数值的设定，基于时序参数步进设计SDRAM存储器时序参数容限测试方案。
实施例4：
一种基于参数步进的SDRAM时序参数容限测试的设备，包括存储器，用于储存计算机程序；处理器，用于执行所述计算机程序时实现上述的基于参数步进的SDRAM时序参数容限测试方法的步骤。
本实施例提供一种基于参数步进的SDRAM时序参数容限测试的设备，实现上述的基于参数步进的SDRAM时序参数容限测试方法的步骤。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
Claims (10)
1.一种基于参数步进的SDRAM时序参数容限测试方法，其特征在于包括以下步骤：
步骤S1：将待测试的SDRAM存储器器件进行读写功能测试，将读写功能测试输出的读写数据与预设的时序参数初始值t0作比较，判断读写功能测试输出的读写数据与预设的时序参数初始值t0是否相同，若不相同，则认为器件的读写功能测试失败，剔除已失效的器件并更换新的器件，直至读写功能测试成功；若相同，则认为器件的读写功能测试成功，将预设的时序参数初始值t0作为当前时序参数值；
步骤S2：将预设的时序参数初始值t0按设定的步进值λ1进行一次步进，将步进后得到的值设定为新的时序参数值t1，将新的时序参数值t1设定为当前时序参数值，对器件运行读写功能测试；若读写功能测试成功，重新设定时序参数值t2,且t2满足t2＝t0+t1,将时序参数值t2设定为当前时序参数值，对器件运行读写功能测试；直至器件的读写功能测试失败前，当时序参数值tn满足以下关系式：tn＝tn-2+tn-1，且n≥2，输出测试失败前最后一次读写功能测试成功的时序参数值tn；
步骤S3：将tn作为当前时序参数值，并对当前时序参数值按设定步进值λn+1进行一次步进，且λn+1＝λn/2，且n≥1，对器件进行读写功能测试，得到时序参数值tm；判断tm是否满足预设测试精度k，若不满足，则重新设定步进值λn+1，直至器件进行读写功能测试成功且时序参数值tm满足测试精度k；若满足，则输出测试器件的时序参数的上容限值或下容限值。
2.根据权利要求1所述的基于参数步进的SDRAM时序参数容限测试方法，其特征在于：在步骤S2中，读写功能测试失败为在进行一次读写功能测试后，器件不能读写数据，判定该器件功能测试失败。
3.根据权利要求1所述的基于参数步进的SDRAM时序参数容限测试方法，其特征在于：在步骤S2中，λ1满足以下公式：λ1＝1/4t1。
4.根据权利要求1所述的基于参数步进的SDRAM时序参数容限测试方法，其特征在于：在步骤S2或步骤S3中，当测试SDRAM存储器的下容限值时，步进值λ1为负数。
5.根据权利要求1所述的基于参数步进的SDRAM时序参数容限测试方法，其特征在于：在步骤S2或步骤S3中，当测试SDRAM存储器的上容限值时，步进值λ1为正数。
6.根据权利要求1所述的基于参数步进的SDRAM时序参数容限测试方法，其特征在于：SDRAM存储器的型号为MT41J128M16HA-125系列DDR3·SDRAM。
7.一种基于参数步进的SDRAM时序参数容限测试系统，其特征在于：包括上位机和容限测试板，实现如权利要求1-6任意一项所述的基于参数步进的SDRAM时序参数容限测试方法的步骤。
8.根据权利要求7所述的基于参数步进的SDRAM时序参数容限测试系统，其特征在于：所述容限测试板包括FPGA主控制模块和待测试模块，所述FPGA主控制模块用于和所述上位机之间的数据传输，以及和所述待测试模块之间的通信；所述上位机用于编写存储器进行功能验证所需的测试程序，并将测试程序和测试命令发送到FPGA主控制模块中，所述FPGA主控制模块与待测试模块进行命令信号、地址信号和读写数据的传输，控制所述待测试模块的读写操作，并验证读写数据是否一致，将结果和读写数据传回所述上位机。
9.根据权利要求8所述的基于参数步进的SDRAM时序参数容限测试系统，其特征在于：所述容限测试板还包括电源模块，用于所述容限测试板的供电。
10.一种基于参数步进的SDRAM时序参数容限测试的设备，其特征在于：包括
存储器，用于储存计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1-6任意一项所述的基于参数步进的SDRAM时序参数容限测试方法的步骤。
Priority Applications (1)
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|---|---|---|---|
| CN202210212837.7A CN114743579A (zh) | 2022-03-04 | 2022-03-04 | 基于参数步进的sdram时序参数容限测试方法、系统和设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202210212837.7A CN114743579A (zh) | 2022-03-04 | 2022-03-04 | 基于参数步进的sdram时序参数容限测试方法、系统和设备 |
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| Publication Number | Publication Date |
|---|---|
| CN114743579A true CN114743579A (zh) | 2022-07-12 |
Family
ID=82274439
Family Applications (1)
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| CN202210212837.7A Withdrawn CN114743579A (zh) | 2022-03-04 | 2022-03-04 | 基于参数步进的sdram时序参数容限测试方法、系统和设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114743579A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113885416A (zh) * | 2021-10-20 | 2022-01-04 | 上海新纪元机器人有限公司 | 一种伺服电机参数自动检验的方法和系统 |
-
2022
- 2022-03-04 CN CN202210212837.7A patent/CN114743579A/zh not_active Withdrawn
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