CN113393887A - 存储器的测试方法及相关设备 - Google Patents

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Abstract

本公开实施例提供一种存储器的测试方法及装置、电子设备和计算机可读存储介质，涉及半导体器件测试技术领域。该方法包括：获取测试指令；响应于所述测试指令，产生测试时钟信号，并生成待测地址及其待测数据；从存储设备的存储器中确定待测存储器，所述存储设备包括自测电路；将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中；从所述待测存储器的待测地址所对应的存储单元中读取输出数据；比对所述待测数据及其对应待测地址的输出数据，获取所述待测存储器的测试结果。本公开实施例提供的技术方案，利用设置于存储设备内的自测电路来实施存储器的测试过程，可以减轻对自动测试设备的依赖程度，提升测试速度，降低测试成本。

Description

存储器的测试方法及相关设备
技术领域
本公开涉及半导体器件测试技术领域，具体而言，涉及一种存储器的测试方法及相关设备。
背景技术
随着半导体工艺尺寸不断缩小，IC(Integrated Circuit，集成电路)设计的规模越来越大，高度复杂的IC产品正面临着高可靠性、高质量、低成本以及更短的产品上市周期等日益严峻的挑战。一方面随着半导体工艺尺寸的缩小，存储器可能存在的缺陷类型越来越多；另一方面，随着IC产品的复杂度的提高，RAM(Random Access Memory，随机存取存储器)等存储器在IC产品中的比重越来越大。
如图1所示，使用ATE通过DA Pad(Direct Access Pads，直接访问通道)对DRAM(Dynamic Random Access Memory，动态随机存取存储器)进行测试时，随着DRAM位宽的增加，一个touch down(指利用探针卡(probe card)测试时，一次按压与DA Pad的接触称之为一个touch down)没法即将整片wafer(晶圆)测试完成。另外，ATE直接提供测试时钟至DRAM芯片，高速测试时需要高速机台，会导致测试费用高。同时，需要在控制芯片上提供大量DAPad，会导致探针卡制作费用高。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于克服上述现有技术的不足，提供一种存储器的测试方法及相关设备，能够克服上述相关技术存在的利用ATE测试存储器时带来的测试成本高、测试周期长、测试速度受限的技术问题。
本公开实施例提供一种存储器的测试方法，所述方法包括：获取测试指令；响应于所述测试指令，产生测试时钟信号，并生成待测地址及其待测数据；从存储设备的存储器中确定待测存储器，所述存储设备包括自测电路；将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中；从所述待测存储器的所述待测地址所对应的存储单元中读取输出数据；比对所述待测数据及其对应待测地址的输出数据，获取所述待测存储器的测试结果。
在本公开一些示例性实施例中，所述自测电路包括先进先出队列；其中，获取测试指令，包括：利用所述先进先出队列缓存自动测试设备发送的命令信号，其中所述测试时钟信号的工作频率高于所述自动测试设备输出的时钟信号的频率；或者，所述测试时钟信号和所述自动测试设备输出的时钟信号的频率相等，且所述测试时钟信号与所述自动测试设备输出的时钟信号的相位不同；从所述先进先出队列中读取所述命令信号。
在本公开一些示例性实施例中，获取测试指令，还包括：确定所述自测电路的目标工作模式；根据所述目标工作模式解析所述命令信号，确定所述命令信号为所述测试指令。
在本公开一些示例性实施例中，确定所述自测电路的目标工作模式，包括：从所述自动测试设备获取第一配置信息；根据所述第一配置信息确定所述目标工作模式。
在本公开一些示例性实施例中，所述自测电路还包括时钟信号产生器；其中，所述方法还包括：从所述自动测试设备获取第二配置信息；根据所述第二配置信息确定所述测试时钟信号的频率；利用所述时钟信号产生器生成满足所述频率的测试时钟信号。
在本公开一些示例性实施例中，从所述先进先出队列中读取所述命令信号，包括：从所述自动测试设备获取第三配置信息；根据所述第三配置信息确定所述命令信号的读取频率；若所述读取频率等于所述测试时钟信号的频率，则利用所述测试时钟信号从所述先进先出队列中读取所述命令信号。
在本公开一些示例性实施例中，从所述先进先出队列中读取所述命令信号，还包括：若所述读取频率等于所述自动测试设备输出的时钟信号的频率，则根据所述自动测试设备输出的时钟信号从所述先进先出队列中读取所述命令信号。
在本公开一些示例性实施例中，从存储设备的存储器中确定待测存储器，包括：从所述自动测试设备获取第四配置信息；根据所述第四配置信息确定所述待测存储器，所述待测存储器为所述存储设备中的一个目标存储器或者多个目标存储器。
在本公开一些示例性实施例中，将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中，包括：若所述待测存储器为所述存储设备中的一个目标存储器，则将所述待测数据写入所述一个目标存储器的待测地址所对应的存储单元中。
在本公开一些示例性实施例中，将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中，包括：若所述待测存储器为所述存储设备中的多个目标存储器，则将所述待测数据分别写入所述多个目标存储器的待测地址所对应的存储单元中。
在本公开一些示例性实施例中，比对所述待测数据及其对应待测地址的输出数据，获取所述待测存储器的测试结果，包括：比对所述待测数据及其对应待测地址的输出数据，获得比对结果；若所述比对结果为不匹配，则记录所述待测数据对应的待测地址为错误地址，所述测试结果包括所述错误地址。
在本公开一些示例性实施例中，所述自测电路包括易失性存储单元和非易失性存储单元；其中，所述方法还包括：将所述待测存储器的测试结果写入所述易失性存储单元；将所述易失性存储单元中的测试结果写入所述非易失性存储单元进行存储。
在本公开一些示例性实施例中，所述自测电路包括非易失性存储单元，所述非易失性存储单元用于存储所述待测存储器的错误地址；其中响应于所述测试指令，生成待测地址，包括：获取所述非易失性存储单元中存储的错误地址；在生成所述待测地址时自动跳过所述错误地址。
在本公开一些示例性实施例中，所述存储设备还包括控制芯片，所述自测电路位于所述控制芯片中。
在本公开一些示例性实施例中，所述存储设备的存储器垂直堆叠于所述控制芯片之上或者之下。
在本公开一些示例性实施例中，所述自测电路位于所述存储设备的存储器中。
在本公开一些示例性实施例中，所述方法由所述自测电路执行。
本公开实施例提供一种存储器的测试装置，所述装置包括：测试指令获取单元，用于获取测试指令；地址数据生成单元，用于响应于所述测试指令，产生测试时钟信号，并生成待测地址及其待测数据；待测存储确定单元，用于从存储设备的存储器中确定待测存储器，所述存储设备包括自测电路；待测数据写入单元，用于将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中；输出数据读取单元，用于从所述待测存储器的所述待测地址所对应的存储单元中读取输出数据；测试结果获取单元，用于比对所述待测数据及其对应待测地址的输出数据，获取所述待测存储器的测试结果。
本公开实施例提供一种电子设备，包括：一个或多个处理器；存储装置，用于存储一个或多个程序；当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如上述实施例中所述的方法。
本公开实施例提供一种计算机可读存储介质，其上存储有计算机程序，所述程序被处理器执行时实现如上述实施例中所述的方法。
本公开某些实施例提供的存储器的测试方法及装置、电子设备和计算机可读存储介质，一方面，通过增加自测电路，利用自测电路完成存储器的测试过程，使得通过少量DAPad，即可能在一个touch down中测试完整片wafer。另一方面，利用自测电路产生高速时钟用于存储器的测试，从而使得利用低速ATE机台即可完成存储器的高速测试，节省了测试时间，降低了测试成本。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了相关技术中测试DRAM的示意图。
图2示意性示出了根据本公开一实施例的存储器的测试方法的流程图。
图3示意性示出了根据本公开一实施例的存储器的测试方法的示意图。
图4示意性示出了根据本公开一实施例的存储器的测试方法的示意图。
图5示意性示出了根据本公开一实施例的存储器的测试方法的示意图。
图6示意性示出了根据本公开一实施例的存储器的测试方法的示意图。
图7示意性示出了根据本公开一实施例的存储器的测试方法的示意图。
图8示意性示出了根据本公开一实施例的存储器的测试方法的示意图。
图9示意性示出了根据本公开一实施例的存储器的测试方法的示意图。
图10示意性示出了根据本公开一实施例的存储器的测试方法的示意图。
图11示意性示出了根据本公开一实施例的存储器的测试装置的示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”仅作为标记使用，不是对其对象的数量限制。
图2示意性示出了根据本公开一实施例的存储器的测试方法的流程图。如图2所示，本公开实施例提供的方法可以包括以下步骤。
在示例性实施例中，所述方法可以由自测电路执行，这里的自测电路是指存储设备自带的具有测试功能的内部电路，因此也可以称之为内建自测电路(built-in selftest，BIST)。其中，BIST电路可以设置于被测试的存储器对应的存储设备中的控制芯片内，也可以设置于存储设备中的存储器芯片例如DRAM芯片中，本公开对此不做限定。
在步骤S210中，获取测试指令。
在示例性实施例中，所述自测电路可以包括先进先出(First Input FirstOutput，FIFO)队列。
其中，获取测试指令，可以包括：利用所述先进先出队列缓存自动测试设备发送的命令信号，其中所述测试时钟信号的工作频率高于所述自动测试设备输出的时钟信号的频率；或者，所述测试时钟信号和所述自动测试设备输出的时钟信号的频率相等，且所述测试时钟信号与所述自动测试设备输出的时钟信号的相位不同；从所述先进先出队列中读取所述命令信号。
本公开实施例通过利用BIST电路中内置的FIFO队列，可以缓冲ATE发送给BIST电路的数据，一方面，可以解决ATE低速时钟和BIST电路高速时钟之间频率不匹配的问题，防止ATE发送给BIST电路的数据丢失。或者即使BIST电路和ATE所采用的时钟频率相同，但由于相位不一致而导致的数据丢失问题。另一方面，通过FIFO队列可以对ATE发送给BIST电路的数据进行集中存储，可避免频繁的总线操作，减轻中央处理器的负担。
在示例性实施例中，从所述先进先出队列中读取所述命令信号，可以包括：从所述自动测试设备获取第三配置信息；根据所述第三配置信息确定所述命令信号的读取频率；若所述读取频率等于所述测试时钟信号的频率，则利用所述测试时钟信号从所述先进先出队列中读取所述命令信号。
在示例性实施例中，从所述先进先出队列中读取所述命令信号，还可以包括：若所述读取频率等于所述自动测试设备输出的时钟信号的频率，则根据所述自动测试设备输出的时钟信号从所述先进先出队列中读取所述命令信号。
本公开实施例中，ATE可以向BIST电路发送第三配置信息，用于指定BIST电路中，从FIFO队列中读取缓冲的命令信号的频率，可以指定采用BIST电路产生的高速时钟，也可以指定采用ATE的低速时钟读取，本公开对此不做限定。
在示例性实施例中，获取测试指令，还可以包括：确定所述自测电路的目标工作模式；根据所述目标工作模式解析所述命令信号，确定所述命令信号为所述测试指令。
在示例性实施例中，确定所述自测电路的目标工作模式，可以包括：从所述自动测试设备获取第一配置信息；根据所述第一配置信息确定所述目标工作模式。
本公开实施例中，考虑到BIST电路中命令引脚数量有限，则解析出来的命令信号所代表的指令数量有限，不能够有效地表达ATE发送给BIST电路的各种各样的命令信号，因此，这里通过设置不同的工作模式，在不同的工作模式下，相同的引脚信号可以代表不同的命令信号，由此可以复用这些有限命令引脚，解析出更多不同的命令信号。这里以最简单的与门为例，若该与门只有两根输入引脚，则其只能表达四种不同的命令信号：“11”、“01”、“10”、“00”这四种。若引入不同的工作模式，例如在第一工作模式(例如对DRAM芯片进行测试的测试模式)下，“11”、“01”、“10”、“00”可以分别表示对DRAM芯片进行测试时的四种不同指令；例如在第二工作模式(例如对控制芯片进行测试的测试模式)下，“11”、“01”、“10”、“00”可以分别表示对控制芯片进行测试时的四种不同指令，等等。这里的实例仅用于举例说明，实际工作模式的类型、数量、控制逻辑等可以根据实际需要进行设置。
在步骤S220中，响应于所述测试指令，产生测试时钟信号，并生成待测地址及其待测数据。
在示例性实施例中，所述自测电路还可以包括时钟信号产生器。这里BIST电路中内置的时钟信号产生器所输出的时钟信号用于对存储器进行测试，所以也称之为测试时钟信号。时钟信号产生器可以利用ATE的低速时钟信号生成高速时钟信号，因此，也可以将其称之为高速时钟生成器(high speed clock generator)。本公开实施例中，“低速”和“高速”是相对概念，即BIST电路产生的时钟信号的频率高于ATE产生的时钟信号的频率，则ATE产生的时钟信号称之为低速时钟信号，BIST电路产生的时钟信号称之为高速时钟信号，具体频率取值可以根据所测DRAM芯片的实际情况而定，本公开对此不做限定。
其中，所述方法还可以包括：从所述自动测试设备获取第二配置信息；根据所述第二配置信息确定所述测试时钟信号的频率；利用所述时钟信号产生器生成满足所述频率的测试时钟信号。
当BIST执行所述测试方法时，可以利用计算机通过待测数据生成算法生成各种用于测试待测存储器的待测数据，然后ATE从计算机读取这些待测数据，ATE再将读取的待测数据发送至BIST电路，BIST电路再将待测数据发送至待测存储器进行测试。或者也可以将待测数据生成算法内置于ATE或者BIST电路中，由ATE或者BIST电路自身产生待测数据。当控制芯片对应的存储设备中的多个存储器芯片的对外引脚是共用的时候，需要先确定将待测数据发送至这多个存储器芯片中的哪一个或者哪些，此时ATE也可以先将获取的待测数据先发送至控制芯片，由控制芯片来确定哪些存储器芯片是待测存储器，然后再将接收到的待测数据发送至待测存储器进行测试。这样，ATE利用存储设备少量的对外引脚，即可实现并行地对多个存储器芯片进行测试，而不会受限于存储设备的外围引脚数量。
在步骤S230中，从存储设备的存储器中确定待测存储器，所述存储设备包括自测电路。
在示例性实施例中，从存储设备的存储器中确定待测存储器，可以包括：从所述自动测试设备获取第四配置信息；根据所述第四配置信息确定所述待测存储器，所述待测存储器为所述存储设备中的一个目标存储器或者多个目标存储器。
本公开实施例中，ATE可以发送第四配置信息给BIST电路，指定测试存储设备中的某个特定的存储器，或者并行测试所有的或者某些存储器，BIST电路对存储设备中每颗存储器芯片同时测试，可以节省测试时间，提高测试效率，降低测试成本。
在示例性实施例中，所述存储设备还可以包括控制芯片，所述自测电路可以位于所述控制芯片中。
在示例性实施例中，所述存储设备的存储器可以垂直堆叠于所述控制芯片之上或者之下。但本公开并不限定于此，所述存储设备的存储器也可以与该控制芯片水平互联。
在示例性实施例中，待测存储器可以包括多个存储器芯片，且这多个存储器芯片属于同一存储设备，同时该控制芯片和该多个存储器芯片也属于该同一存储设备。在一些实施例中，该待测存储器的多个存储器芯片可以依次垂直堆叠(stack)于该控制芯片之上。在另一些实施例中，该待测存储器的多个存储器芯片可以依次垂直堆叠(stack)于该控制芯片之下。在其他实施例中，该待测存储器的多个存储器芯片可以依次垂直堆叠，该依次垂直堆叠的多个存储器芯片可以与该控制芯片水平互联。在又一些实施例中，该待测存储器的多个存储器芯片以及该控制芯片可以水平分布于该存储设备上。本公开对此不做限定。
在示例性实施例中，所述自测电路可以位于所述存储设备的存储器中。BIST电路也可以设置于待测存储器所在的存储设备中的任一存储器中。
本公开实施例中，待测存储器可以是任意类型的存储器，例如可以是DRAM、SRAM(Static Random-Access Memory，静态随机存取存储器)等。待测存储器可以是某个存储设备中的某个存储器芯片或者某些存储器芯片或者全部存储器芯片。
在步骤S240中，将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中。
本公开实施例中，BIST电路可以利用上述步骤中产生的测试时钟信号，将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中。
在示例性实施例中，将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中，可以包括：若所述待测存储器为所述存储设备中的一个目标存储器，则将所述待测数据写入所述一个目标存储器的待测地址所对应的存储单元中。
本公开实施例中，若BIST电路指定测试存储设备中的某个存储器，则可以将待测数据依次写入这个存储器的存储单元，例如假设这个指定的存储器为存储设备中的第一个存储器，第一个存储器有1万个存储单元，则将待测数据中的第一个比特位写入这第一个存储器的第一个存储单元，将待测数据中的第二个比特位写入这第一个存储器的第二个存储单元，以此类推。
在示例性实施例中，将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中，可以包括：若所述待测存储器为所述存储设备中的多个目标存储器，则将所述待测数据分别写入所述多个目标存储器的待测地址所对应的存储单元中。
本公开实施例中，若BIST电路并行测试存储设备中的全部存储器，则可以将待测数据分别依次写入各个存储器的存储单元，例如假设一共有四个存储器，每个存储器有1万个存储单元，则将待测数据中的第一个比特位分别写入这四个存储器的第一个存储单元，将待测数据中的第二个比特位分别写入这四个存储器的第二个存储单元，以此类推。
在步骤S250中，从所述待测存储器的所述待测地址所对应的存储单元中读取输出数据。
本公开实施例中，BIST电路可以利用上述步骤中产生的测试时钟信号，从所述待测存储器的所述待测地址所对应的存储单元中读取输出数据。
在步骤S260中，比对所述待测数据及其对应待测地址的输出数据，获取所述待测存储器的测试结果。
在示例性实施例中，比对所述待测数据及其对应待测地址的输出数据，获取所述待测存储器的测试结果，可以包括：比对所述待测数据及其对应待测地址的输出数据，获得比对结果；若所述比对结果为不匹配，则记录所述待测数据对应的待测地址为错误地址，所述测试结果包括所述错误地址。
本公开实施例中，可以利用BIST电路对待测存储器进行测试，例如BIST电路输入一串已知的“0”和/或“1”组成的字符串写入至该待测存储器的各个地址对应的存储单元中，经过一定的延时，再从各个地址对应的存储单元中读取这些字符串，将之前输入的字符串和之后读出的字符串按顺序依次进行异或操作，就能够判断出具体是哪个存储单元发生了错误，此时可以记录下发生错误的存储单元的地址，即待测存储器的测试结果可以包括待测存储器中发生错误的存储单元对应的地址，可以称之为错误地址。
在示例性实施例中，所述自测电路包括易失性存储单元(Volatile Memory)和非易失性存储单元(Non-volatile Memory)。其中，所述方法还可以包括：将所述待测存储器的测试结果写入所述易失性存储单元；将所述易失性存储单元中的测试结果写入所述非易失性存储单元进行存储。
本公开实施例中，考虑到非易失性存储单元在写入数据时速度较慢，而BIST电路测试待测存储器时采用的是高速时钟信号，为了防止部分测试结果丢失，这里采用先将生成的测试结果写入易失性存储单元，易失性存储单元的数据写入速度要大于非易失性存储单元，因此可以有效地防止测试结果数据丢失的问题。同时，又考虑到易失性存储单元掉电后数据会丢失的特点，可以定时将易失性存储单元中的测试结果再写入至非易失性存储器单元中进行保存。
在示例性实施例中，所述自测电路可以包括非易失性存储单元，所述非易失性存储单元用于存储所述待测存储器的错误地址；其中响应于所述测试指令，生成待测地址，可以包括：获取所述非易失性存储单元中存储的错误地址；在生成所述待测地址时自动跳过所述错误地址。
实际测试过程中，对同一存储设备或者存储器会进行多次测试，为了避免对同一存储器的同一存储单元进行重复测试，可以将上一次或者之前所有次测试过程中获得的测试结果均存储至非易失性存储单元中，进行当前测试时，可以首先根据非易失性存储单元中存储的测试结果，获知哪些存储单元已经经过测试，此时可以在生成待测地址时自动跳过这些错误地址，从而可以提高测试效率，避免浪费测试资源。
在存储设备的实际设计场景中，每个存储器需要设计一块单独的冗余区域，用于存储测试过程中该存储器的测试结果例如上述的错误地址，由此用了存储器的设计面积，每个存储器都需要设计该冗余区域，且使得存储设备的控制和架构变得繁杂，本公开实施例通过在BIST电路中提供非易失性存储单元，可以用于存储该存储设备中所有存储器的测试结果，从而使得该存储设备中的每个存储器不需要单独设计各自的冗余区域，可以减小存储设备的体积，简化存储设备的结构和设计。
本公开实施例中，BIST电路根据上述获取的待测存储器的测试结果，还可以分析出错的原因，获知如何对其进行修补的修复信息。这里的待测存储器的测试结果可以包括待测存储器中发生错误的存储单元对应的地址即错误地址和如何对该错误地址所对应的存储单元进行修复的修复信息。在其他实施例中，待测存储器的修复信息还可以包括待测存储器中的备用电路信息。备用电路信息是指存储器中，除常规设计用于存储数据的存储单元以外，为了保证使用时的可靠度，还需要设计一些多余的备用存储单元。例如第一存储器中除了包括常规的1万个存储单元以外，还增加了200个备用存储单元。当测试或者使用过程中，发现常规的1万个存储单元发生错误时，可以直接用备用存储单元替换发生问题的存储单元，这里的替换是指存储单元的地址的替换，而不是物理上的替换。或者在修复发生错误的存储单元期间，为了存储器的正常使用，可以在修复好之前先用备用存储单元代替使用。
本公开实施例提供的存储器的测试方法，一方面，通过增加自测电路，利用自测电路完成存储器的测试过程，使得通过少量DA Pad，即可能在一个touch down中测试完整片wafer。另一方面，利用自测电路产生高速时钟用于存储器的测试，从而使得利用低速ATE机台即可完成存储器的高速测试，节省了测试时间，降低了测试成本。
下面以存储设备为DRAM为例进行举例说明，但本公开并不限定于此。
图3示意性示出了根据本公开一实施例的存储器的测试方法的示意图。如图3所示，这里以包括堆叠于控制芯片上的四个DRAM芯片(DRAM芯片0-3)的存储设备为例，四个DRAM芯片之间通过TSV(Through Silicon Via，硅通孔)进行电性连接。
其中，控制芯片中包括BIST电路，且DRAM芯片0-3依次垂直堆叠于控制芯片之上。堆叠存储设备将若干片DRAM芯片垂直叠放在一起，相对于传统存储设备，堆叠存储设备的联线、带宽以及延迟均拥有很大的优势，不仅节约空间，能够带来更短的芯片间距进而缩短信号传输路径及延迟。在堆叠存储设备当中，可以采用硅通孔技术对DRAM芯片的边缘或特定位置进行穿孔处理，以这些孔为通路进行布线并完成垂直互联。
在采用堆叠形式的存储设备中，虽然垂直堆叠使得在相同的空间上可以具有更高密度的存储器芯片，但由此也带来了控制芯片管理存储器芯片变难的问题。因此，在图4和5实施例中，也可以在原来的一级控制机制下，新引入一级控制机制，在每一个TSV存储器芯片的最底层都拥有独立的Base/Logic Die(控制芯片2)，其上集成了能够管理整簇堆叠的DRAM芯片，这些Base/Logic Die将与包括GPU/CPU/Soc等的控制芯片1直接沟通，可被用来收集堆叠DRAM芯片当中的数据、并帮助包括GPU/CPU/Soc等的控制芯片1对其实施管理。在堆叠体系当中，包括GPU/CPU/Soc等的控制芯片1的规模甚至不会有明显的变化，它只需要面向这些Base/Logic Die当中的控制芯片2即可，对每簇当中各层DRAM芯片的管理将由控制芯片2完成。
在图4实施例中，BIST电路设置于控制芯片1中。在图5实施例中，BIST电路设置于控制芯片2中。不管BIST电路设置于哪里，均可以实现对堆叠其上的任意一个或者多个DRAM芯片的串行或者并行测试。
图6实施例与上述图3实施例的区别之处在于，可以将BIST电路设置于控制芯片上垂直堆叠的任意一个DRAM芯片中，例如图示中以将BIST电路设置于DRAM芯片3为例进行举例说明。这里的BIST电路也可以执行上述实施例中的存储器的测试方式。
图7实施例与上述图3实施例的区别之处在于，DRAM芯片0-3依次垂直堆叠，垂直堆叠的DRAM芯片0-3与控制芯片之间可以通过TSV转接板水平互联。同样的，这里的BIST电路也可以执行上述实施例中的存储器的测试方式。
图8实施例与上述图3实施例的区别之处在于，DRAM芯片0-3和控制芯片均水平分布在同一存储设备的基底之上。同样的，这里的BIST电路也可以执行上述实施例中的存储器的测试方式。
在图9实施例中，以BIST电路设置于存储设备的控制芯片中为例进行举例说明。BIST电路可以包括BIST配置电路、高速时钟生成器、FIFO、命令译码器、命令执行电路、BIST控制电路、非易失性存储单元、易失性存储单元和比较单元。
参考图9实施例，BIST配置电路可以从ATE接收配置信息，这里的配置信息可以包括BIST电路测试时的时钟信号的频率、采用何种工作模式、当前测试哪个存储器还是测试全部存储器等。其中，BIST配置电路与高速时钟信号生成器连接，可以向高速时钟生成器发送当前所需生成的测试时钟信号的频率，高速时钟生成器据此可以生成相应频率的测试时钟信号。BIST配置电路还可以与命令译码器连接，可以向命令译码器发送当前所指定的目标工作模式，以使得命令译码器据此来解析所接收到的ATE发送的命令信号。BIST配置电路还可以与BIST控制电路连接，可以向BIST控制电路发送当前测试哪个目标存储器还是哪些目标存储器或者全部存储器的信息，BIST控制电路据此可以确定待测存储器。
继续参考图9，高速时钟生成器可以分别与命令执行电路、比较单元和BIST控制电路连接，分别向命令执行电路、比较单元和BIST控制电路输出测试时钟信号，命令执行电路、比较单元和BIST控制电路根据该测试时钟信号进行待测存储器的测试工作。
本公开实施例中，高速时钟生成器例如可以采用PLL(Phase Locked Loop，锁相回路或锁相环)，但本公开并不限定于此。
在图9实施例中，FIFO队列通过DA通道从ATE接收各种命令信号并对其进行缓冲，这里的命令信号可以包括定时设置命令(timing set command)，例如定时间隔/事件(liketiming interval/event)；信号定时调整(signals timing adjust)，例如加/减CS延迟(add/reduce CS delay)；普通命令(normal command)，例如激活/预充电(Active/Precharge)；DRAM芯片测试模式命令(test mode of Dram Die Command)，因为BIST电路需要使用DRAM芯片测试模式来执行DRAM测试；事件循环控制命令(event loop controlcommand)；电压/电流设置/测量命令(voltage/current set/measure command)；MISC命令，例如BIST配置命令(BIST Config command)，读BIST结果，修复DRAM等。当FIFO队列为空时，命名执行电路停止执行测试过程。
本公开实施例中，命令译码器可以分别与FIFO、BIST配置电路和命令执行电路连接，可以根据ATE输出的时钟信号从FIFO中读取命令信号，然后根据BIST配置电路输出的目标工作模式对读取的命令信号进行解析，确定其所代表的含义。其中，当解析出来的命令信号表示对DRAM芯片进行测试时，则将解析出来的命令信号发送给命令执行电路，告知命令执行电路开始执行对DRAM芯片的测试。
命令执行电路接收到命令译码器发送过来的信号后，会利用其内部设置的待测数据生成算法生成用于测试DRAM芯片的待测数据，并依据测试时钟信号依次生成各个待测地址，然后，将待测数据及其待测地址发送至BIST控制电路。
BIST控制电路接收到命令执行电路发送过来的待测数据及其待测地址后，会根据BIST配置电路发送过来的信息，确定当前的待测存储器是某一个目标存储器还是全部存储器。然后，若待测存储器为一个目标存储器时，会根据测试时钟信号将待测数据向该目标存储器的待测地址所对应的各个存储单元写入。或者，若待测存储器为全部存储器时，会根据测试时钟信号将待测数据分别向各个存储器的待测地址所对应的各个存储单元写入。
BIST控制电路会将待测数据发送至待测的DRAM芯片，然后会再从待测地址对应的各个存储单元读出输出数据，并将这些输出数据输入至比较单元。
比较单元会从命令执行电路获取待测地址及其对应的待测数据，将输出数据与对应待测地址的待测数据进行一一比较，并记录哪些比对结果不一致的存储单元所对应的待测地址，作为错误地址写入易失性存储单元。
之后，可以再将易失性存储单元中存储的错误地址写入非易失性存储单元进行存储。
当下一次再对该存储设备进行测试时，命令执行电路可以首先从非易失性存储单元读取之前记录的错误地址，然后在生成当前的待测地址时，自动跳过这些已经经过测试的待测地址，这样可以避免对错误地址对应的存储单元进行重复测试，占用计算资源。
本公开实施例中，还可以将非易失性存储单元中存储的测试结果提供给外部，例如提供给控制芯片或者ATE等，以用于告知具体是哪些存储单元发生了错误，从而可以对其进行修复或者替换。
图10实施例与图9实施例的区别之处在于，高速时钟生成器生成的测试时钟信号也可以直接提供给命名译码器，使得命令译码器根据测试时钟信号从FIFO读取命令信号。
本公开实施方式提供的存储器的测试方法，通过利用BIST电路测试存储器，可以利用BIST电路内置的高速时钟生成器例如PLL来生成测试DRAM所需的高速时钟，从而使得可以利用机台的低速时钟产生高速时钟供BIST电路使用，可能在一个touch down内测试完整片wafer，可以降低测试成本，提高测试速度，节省测试时间。ATE机台还可以通过少量DAPad对BIST电路进行编程，机台的命令被解析成BIST电路的配置，例如DRAM测试模式命令等进行执行。同时，本公开实施例提供的测试方式访问DRAM芯片与正常工作时使用同样的TSV路径，时序上与DRAM芯片正常工作时更加接近。此外，BIST电路还可以对stack中每颗DRAM芯片同时测试，节省了测试时间。
图11示意性示出了根据本公开一实施例的存储器的测试装置的示意图。如图11所示，本公开实施例中，测试装置1可以包括：测试指令获取单元11、地址数据生成单元12、待测存储确定单元13、待测数据写入单元14、输出数据读取单元15以及测试结果获取单元16。
其中，测试指令获取单元11可以用于获取测试指令。地址数据生成单元12可以用于响应于所述测试指令，产生测试时钟信号，并生成待测地址及其待测数据。待测存储确定单元13可以用于从存储设备的存储器中确定待测存储器，所述存储设备包括自测电路。待测数据写入单元14可以用于将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中。输出数据读取单元15可以用于从所述待测存储器的所述待测地址所对应的存储单元中读取输出数据。测试结果获取单元16可以用于比对所述待测数据及其对应待测地址的输出数据，获取所述待测存储器的测试结果。
在示例性实施例中，所述自测电路可以包括先进先出队列。其中，测试指令获取单元11可以包括：缓存单元，可以用于利用所述先进先出队列缓存自动测试设备发送的命令信号，其中所述测试时钟信号的工作频率高于所述自动测试设备输出的时钟信号的频率；或者，所述测试时钟信号和所述自动测试设备输出的时钟信号的频率相等，且所述测试时钟信号与所述自动测试设备输出的时钟信号的相位不同；信号读取单元，可以用于从所述先进先出队列中读取所述命令信号。
在示例性实施例中，测试指令获取单元11还可以包括：模式确定单元，可以用于确定所述自测电路的目标工作模式；命令解析单元，可以用于根据所述目标工作模式解析所述命令信号，确定所述命令信号为所述测试指令。
在示例性实施例中，模式确定单元可以包括：第一配置信息获取单元，可以用于从所述自动测试设备获取第一配置信息；目标工作模式确定单元，可以用于根据所述第一配置信息确定所述目标工作模式。
在示例性实施例中，所述自测电路还可以包括时钟信号产生器。其中，测试装置1还可以包括：第二配置信息获取单元，可以用于从所述自动测试设备获取第二配置信息；测试频率确定单元，可以用于根据所述第二配置信息确定所述测试时钟信号的频率；测试时钟生成单元，可以用于利用所述时钟信号产生器生成满足所述频率的测试时钟信号。
在示例性实施例中，信号读取单元可以包括：第三配置信息获取单元，可以用于从所述自动测试设备获取第三配置信息；读取频率确定单元，可以用于根据所述第三配置信息确定所述命令信号的读取频率；第一命令信号读取单元，可以用于若所述读取频率等于所述测试时钟信号的频率，则利用所述测试时钟信号从所述先进先出队列中读取所述命令信号。
在示例性实施例中，信号读取单元还可以包括：第二命令信号读取单元，可以用于若所述读取频率等于所述自动测试设备输出的时钟信号的频率，则根据所述自动测试设备输出的时钟信号从所述先进先出队列中读取所述命令信号。
在示例性实施例中，待测存储确定单元13可以包括：第四配置信息获取单元，可以用于从所述自动测试设备获取第四配置信息；待测存储器确定单元，可以用于根据所述第四配置信息确定所述待测存储器，所述待测存储器为所述存储设备中的一个目标存储器或者多个目标存储器。
在示例性实施例中，待测数据写入单元14可以包括：第一写入单元，可以用于若所述待测存储器为所述存储设备中的一个目标存储器，则将所述待测数据写入所述一个目标存储器的待测地址所对应的存储单元中。
在示例性实施例中，待测数据写入单元14可以包括：第二写入单元，可以用于若所述待测存储器为所述存储设备中的多个目标存储器，则将所述待测数据分别写入所述多个目标存储器的待测地址所对应的存储单元中。
在示例性实施例中，测试结果获取单元16可以包括：比对结果获得单元，可以用于比对所述待测数据及其对应待测地址的输出数据，获得比对结果；错误地址记录单元，可以用于若所述比对结果为不匹配，则记录所述待测数据对应的待测地址为错误地址，所述测试结果包括所述错误地址。
在示例性实施例中，所述自测电路可以包括易失性存储单元和非易失性存储单元。其中，测试装置1还可以包括：测试结果暂存单元，可以用于将所述待测存储器的测试结果写入所述易失性存储单元；测试结果存储单元，可以用于将所述易失性存储单元中的测试结果写入所述非易失性存储单元进行存储。
在示例性实施例中，所述自测电路可以包括非易失性存储单元，所述非易失性存储单元可以用于所述待测存储器的错误地址。其中地址数据生成单元12可以包括：错误地址获取单元，可以用于获取所述非易失性存储单元中存储的错误地址；待测地址生成单元，可以用于在生成所述待测地址时自动跳过所述错误地址。
在示例性实施例中，所述存储设备还可以包括控制芯片，所述自测电路可以位于所述控制芯片中。
在示例性实施例中，所述存储设备的存储器可以垂直堆叠于所述控制芯片之上或者之下。
在示例性实施例中，所述自测电路可以位于所述存储设备的存储器中。
在示例性实施例中，测试装置1设置于所述自测电路中。
进一步地，本公开实施例还提供一种电子设备，可以包括：一个或多个处理器；存储装置，用于存储一个或多个程序；当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如上述实施例中所述的方法。
进一步地，本公开实施例还提供一种计算机可读存储介质，其上存储有计算机程序，所述程序被处理器执行时实现如上述实施例中所述的方法。其他内容可以参照上述方法实施例。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (20)

1.一种存储器的测试方法，其特征在于，所述方法包括：
获取测试指令；
响应于所述测试指令，产生测试时钟信号，并生成待测地址及其待测数据；
从存储设备的存储器中确定待测存储器，所述存储设备包括自测电路；
将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中；
从所述待测存储器的所述待测地址所对应的存储单元中读取输出数据；
比对所述待测数据及其对应待测地址的输出数据，获取所述待测存储器的测试结果。
2.根据权利要求1所述的存储器的测试方法，其特征在于，所述自测电路包括先进先出队列；其中，获取测试指令，包括：
利用所述先进先出队列缓存自动测试设备发送的命令信号，其中所述测试时钟信号的工作频率高于所述自动测试设备输出的时钟信号的频率；或者，所述测试时钟信号和所述自动测试设备输出的时钟信号的频率相等，且所述测试时钟信号与所述自动测试设备输出的时钟信号的相位不同；
从所述先进先出队列中读取所述命令信号。
3.根据权利要求2所述的存储器的测试方法，其特征在于，获取测试指令，还包括：
确定所述自测电路的目标工作模式；
根据所述目标工作模式解析所述命令信号，确定所述命令信号为所述测试指令。
4.根据权利要求3所述的存储器的测试方法，其特征在于，确定所述自测电路的目标工作模式，包括：
从所述自动测试设备获取第一配置信息；
根据所述第一配置信息确定所述目标工作模式。
5.根据权利要求2所述的存储器的测试方法，其特征在于，所述自测电路还包括时钟信号产生器；其中，所述方法还包括：
从所述自动测试设备获取第二配置信息；
根据所述第二配置信息确定所述测试时钟信号的频率；
利用所述时钟信号产生器生成满足所述频率的测试时钟信号。
6.根据权利要求2所述的存储器的测试方法，其特征在于，从所述先进先出队列中读取所述命令信号，包括：
从所述自动测试设备获取第三配置信息；
根据所述第三配置信息确定所述命令信号的读取频率；
若所述读取频率等于所述测试时钟信号的频率，则利用所述测试时钟信号从所述先进先出队列中读取所述命令信号。
7.根据权利要求6所述的存储器的测试方法，其特征在于，从所述先进先出队列中读取所述命令信号，还包括：
若所述读取频率等于所述自动测试设备输出的时钟信号的频率，则根据所述自动测试设备输出的时钟信号从所述先进先出队列中读取所述命令信号。
8.根据权利要求1所述的存储器的测试方法，其特征在于，从存储设备的存储器中确定待测存储器，包括：
从所述自动测试设备获取第四配置信息；
根据所述第四配置信息确定所述待测存储器，所述待测存储器为所述存储设备中的一个目标存储器或者多个目标存储器。
9.根据权利要求8所述的存储器的测试方法，其特征在于，将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中，包括：
若所述待测存储器为所述存储设备中的一个目标存储器，则将所述待测数据写入所述一个目标存储器的待测地址所对应的存储单元中。
10.根据权利要求8所述的存储器的测试方法，其特征在于，将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中，包括：
若所述待测存储器为所述存储设备中的多个目标存储器，则将所述待测数据分别写入所述多个目标存储器的待测地址所对应的存储单元中。
11.根据权利要求1所述的存储器的测试方法，其特征在于，比对所述待测数据及其对应待测地址的输出数据，获取所述待测存储器的测试结果，包括：
比对所述待测数据及其对应待测地址的输出数据，获得比对结果；
若所述比对结果为不匹配，则记录所述待测数据对应的待测地址为错误地址，所述测试结果包括所述错误地址。
12.根据权利要求11所述的存储器的测试方法，其特征在于，所述自测电路包括易失性存储单元和非易失性存储单元；其中，所述方法还包括：
将所述待测存储器的测试结果写入所述易失性存储单元；
将所述易失性存储单元中的测试结果写入所述非易失性存储单元进行存储。
13.根据权利要求1所述的存储器的测试方法，其特征在于，所述自测电路包括非易失性存储单元，所述非易失性存储单元用于存储所述待测存储器的错误地址；其中响应于所述测试指令，生成待测地址，包括：
获取所述非易失性存储单元中存储的错误地址；
在生成所述待测地址时自动跳过所述错误地址。
14.根据权利要求1所述的存储器的测试方法，其特征在于，所述存储设备还包括控制芯片，所述自测电路位于所述控制芯片中。
15.根据权利要求14所述的存储器的测试方法，其特征在于，所述存储设备的存储器垂直堆叠于所述控制芯片之上或者之下。
16.根据权利要求1所述的存储器的测试方法，其特征在于，所述自测电路位于所述存储设备的存储器中。
17.根据权利要求1至16任一项所述的存储器的测试方法，其特征在于，所述方法由所述自测电路执行。
18.一种存储器的测试装置，其特征在于，所述装置包括：
测试指令获取单元，用于获取测试指令；
地址数据生成单元，用于响应于所述测试指令，产生测试时钟信号，并生成待测地址及其待测数据；
待测存储确定单元，用于从存储设备的存储器中确定待测存储器，所述存储设备包括自测电路；
待测数据写入单元，用于将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中；
输出数据读取单元，用于从所述待测存储器的所述待测地址所对应的存储单元中读取输出数据；
测试结果获取单元，用于比对所述待测数据及其对应待测地址的输出数据，获取所述待测存储器的测试结果。
19.一种电子设备，其特征在于，包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序；
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如权利要求1-17中任一项所述的方法。
20.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述程序被处理器执行时实现如权利要求1-17中任一所述的方法。
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