CN1818701A - 使用内部实速逻辑－bist的逻辑模块的自动故障测试 - Google Patents

Abstract

使用内置于芯片的实速逻辑－BIST，逻辑模块和具有芯片内部逻辑门的宏接口的自动故障测试的系统和方法。在初始化内部存储元件之后，产生一组测试信号并被该逻辑模块处理。该逻辑模块的输出被累积到一个标记并与参考标记相比较以检测故障。可以使用简单的测试矢量在ATE(自动测试设备)上执行测试，或可以由现场工程师在包括芯片的实际面板上执行。

Description

使用内部实速逻辑-BIST的逻辑模块的自动故障测试

技术领域

本发明一般涉及硬件测试，尤其涉及使用逻辑-BIST(内建自测试)的逻辑模块的自动实速故障测试。

背景技术

数字逻辑模块的测试一般使用该数字逻辑模块中的自动测试设备(ATE)和扫描链执行。尽管这种方法能够工作，但这种测试执行的速度低于数字逻辑模块在测试条件下所期望的工作速度。这样，在实速或期望速度下出错但在低速下通过的逻辑不被检测。此外，这种测试一般不测试数字逻辑的宏接口。因此，由于宏和逻辑之间的接口通常被单独测试，连接故障可能不被检测。而且，复杂的ATE接口不允许现场工程师为方便起见在现场测试芯片。

因此，需要一种系统和方法，对使用简单ATE接口的整个逻辑模块执行实速测试。

发明内容

为获得上述和其他目标以及根据本发明的目的，所提供的是一种系统和方法，使用内置于芯片的实速逻辑-BIST电路，对逻辑模块和半导体装置(芯片)的接口实行自动故障测试。在例如触发器或静态随机存取存储器(SRAM)这样的内部存储元件的初始化完成之后，产生一组测试信号以便于逻辑模块处理。该逻辑模块的输出被累积到一个测试标记并与一个参考标记相比较以检测故障。测试可以在使用简单测试矢量的ATE上执行，也可以由现场工程师在包括芯片的实际面板上执行。该ATE矢量是简单的，因为它只需要触发逻辑-BIST电路而不需要干扰外部的定时限制。

附图说明

本发明将以附图中图示的实例形式加以阐述，附图中的实例并不起限制作用，附图中相同的参考数字指示相似的元件，其中

图1是示出根据本发明一个实施例的视频解码器集成电路的框图。

图2是根据本发明一个实施例的具有输入时钟树和复位线的一组触发器的示意图。

图3示出了根据本发明一个实施例的触发器初始化的时序图。

图4示出了根据本发明一个实施例的存储器初始化的时序图。

图5示出了根据本发明一个实施例的逻辑模块的实速故障测试的方法的流程图。

具体实施方式

下面的描述中，为提供对本发明透彻的理解将说明很多特定细节。然而，对于本领域的技术人员，应当理解本发明可以在没有某些或全部这些特定细节的条件下实现。另一些实例中，为了不混淆本发明，已知的硬件设计、操作和测试步骤将不予以详细描述。

因此，所提供的是一种使用内置于芯片的实速逻辑-BIST(内建自测试)电路，对半导体装置(芯片)的逻辑和接口实行自动故障测试的系统和方法。本发明允许测试在使用简单测试矢量的ATE上执行。它还允许现场工程师在实际面板上执行系统级的测试，而不管是否对芯片的功能性造成影响。该ATE矢量是简单的，因为它仅需要触发逻辑-BIST电路，而不需要干扰外部定时限制，这是由于该逻辑-BIST电路是内置于芯片中的。

下面在测试视频解码器逻辑模块的背景中描述本发明。然而，该实施例是示例性的，应当理解该技术可以用于测试任何类型的数字逻辑模块，例如语音解码器、数字信号处理器(DSP)和其他数据管道。

图1示出了根据本发明一个实施例的视频解码器集成电路的框图。集成电路封装101(此后也称为“芯片”)包括视频解码器逻辑模块102，提供执行数字输入信号109上的视频解码操作的功能逻辑。该数字输入信号109是通过一个或多个模-数转换器106从芯片101的相应模拟输入信号110转换而来。

提供图形发生器103以产生用于视频解码器102的测试信号112。复用器108优选地复用转换的输入信号110和由内部图形发生器103产生的测试信号112。提供标记累加器104，以根据期望的次数来累积视频解码器102的输出以及累积视频解码器102内部的任何期望信号。提供内置于芯片101的逻辑-BIST电路105，以对图形发生器103、视频解码器102和标记累加器104、和/或芯片的其他部分(例如PLL 113)进行编程以配合测试。逻辑-BIST电路105对图形发生器103进行编程以产生包括边界条件和角落事例(Corner Cases)的测试信号，以练习和测试尽可能多的所期望的视频解码器102的功能，进而增加检测例如门中的粘着性故障(stuck-at fault)和实速故障这样的逻辑故障的可能性。

为了产生一组确定的视频解码器输出111值(响应由图形发生器103产生的一组给定的输入112值)，诸如视频解码器102内部的触发器和存储器这样的反馈逻辑元件被首先初始化。视频解码器102可以看成数据管道。初始化通过以下步骤实现：驱动视频解码器102到一定条件，其中该触发器和存储器在管道的始端被写入；重复产生这些元件的复位信号，进而使得它们呈现已知值。重复应用该技术使得逻辑进一步沿着管道向下也呈现确定值。以上步骤被重复直到所有所需的触发器和存储器都被初始化。注意，为了应用该技术，可复位的触发器可以被视频解码器102中的一些不可复位的触发器代替。

为了管理输入时钟信号114的弯曲(例如，由锁相环113产生)，如图2中所示，一些触发器116可以通过一组形成缓冲器树的缓冲器117接收它们的时钟信号114，缓冲器树的分支通向对应的触发器116。对于缓冲器树到达的触发器116，缓冲器树提供一个已知的时间窗口，该时间窗口中所有触发器116看见时钟沿。然而，如果时钟通过缓冲器树与触发器116相连，而复位线115没有通过缓冲器树连接到触发器116，而是直接应用(这在逻辑模块中是很常见的情况)，时钟沿可以在不同时刻到达不同的触发器116。而且，特定的触发器116可以在某些时刻的时钟沿之前和在其他时刻的时钟沿之后接收复位信号115。因为复位信号115一般在开机时应用，结果是在不同开机事件上产生可能不同的触发值。

尽管扫描链可以用来使用已知值刷新触发器，但内部扫描链定时的鲁棒性可能存在困难。因此，希望不涉及扫描链地在视频解码器102的功能模式中初始化触发器的值。简单地应用复位信号不能完成适当的触发器初始化，因为复位信号不必在相同的时钟沿到达所有的触发器。这使得一些触发器比其他触发器早复位一个或多个时钟周期，例如，因为反馈逻辑，较早复位的触发器在其他触发器被复位时有可能改变其值。例如，在一些包括反馈的逻辑子模块中，例如包括无穷脉冲响应(IIR)滤波器的子模块，其输出不仅依赖于电流输入，还依赖于原先的输出值。

为解块该问题，根据本发明的一个实施例，如图3示意性示出，逻辑-BIST电路105选通时钟信号114。选通时钟信号114将它从复位信号115分离，使得在复位信号115的有效定时或复位信号115传播延迟中的不准确性不会引起复位信号115在不同的时钟周期到达不同的元件。这阻止了未知值传播到已复位的存储器或触发器。

在相当于几个时钟周期118的周期中选通时钟信号114，该段时间内复位信号115有效(如图3所示的例子中有效指为低)。时钟信号114被选通足够长的时间，以使复位信号115传播到所有使用复位信号115来初始化的元件。当复位信号115保持有效时，时钟信号114恢复一定的周期119，使得那些复位信号115到达的元件复位。在我们的例子中，发现4到20个时钟周期能够很好地工作，对于测试下的特定逻辑模块这可以进行调整。然后时钟信号114再次被选通相当于几个时钟周期120的周期，其中复位信号115失效，进而允许所有的复位元件在下一个时钟沿看见失效的复位信号115。

需要完全初始化逻辑模块的时钟周期数目的实用上边界能够使用软件模拟器确定，该软件模拟器模拟逻辑模块102的工作。模拟器中的触发器或存储器的未知的位值可以被指定为“未知”或“未初始化”，并经过逻辑模块102传播直到它们被已知值代替。时钟周期的数目可以一直增加直到不存在未知值，最终的时钟周期数目可以用来测试逻辑模块102。

除了初始化触发器之外，还对存储器进行写入，使得它们在测试之前呈现了已知值。在视频解码器102中，大多数存储器并不用于随机存取而是用作延迟器，包括n个存储地址的存储元件用作n-延迟器。这种n-延迟器的输入依次经过n个存储地址转移，每个输入在n次移位延迟后准备读出。因此，为了驱动n-延迟器到具有一组已知值的已知状态，总共需要n个已知值输入到n-延迟器。

因为一个特定的n-延迟器可以从触发器接收输入，该触发器的值在每m个时钟周期被刷新，所以需要n·m个时钟周期来驱动这种n-延迟器到已知状态。为达到这点，根据本发明的一个实施例如图4中所示，逻辑-BIST电路105在相当于几个时钟周期121的周期中选通输入时钟信号114，该周期中复位信号115有效。当复位信号115保持有效，时钟114恢复n·m个时钟周期122以复位输入到n-延迟器进而刷新该n-延迟器。时钟信号114然后再次在相当于几个时钟周期123的周期中被选通，在该周期中复位信号115失效，进而允许所有复位元件在下一个时钟沿看见失效的复位信号115。该过程可以重复(如图4中所示)以进一步沿着管道刷新n-延迟器。初始化了触发器，可以用软件模拟来确定代表理论n·m值的适当值，以及确定在这种初始化的末尾在n-延迟器中存储的值。

在初始化触发器和存储器之后，逻辑-BIST电路105启动图形发生器103。图形发生器103优选地包括一个或多个可由逻辑-BIST电路105编程的寄存器以指示图形发生器103的工作模式和选择一组待产生的测试信号。图形发生器产生的信号112可以依照于标准，例如NTSC彩色电视制式(美国国家电视标准委员会指定的彩色电视广播标准)、PAL制式(逐行倒相彩色电视制式)、SECAM制式(顺序传送彩色信号与存储恢复彩色信号制式)、组合视频、S-视频(“分离的”视频)、分量视频或其他类似的标准。图形发生器还可以产生能增加测试覆盖率的非标准信号(例如随机信号、伪随机信号或其他不可预测信号)。注意，依赖于输入信号的特定形状，视频解码器102的一些部分可以保留不被测试，因为并不是视频解码器102的每个部分都需要参与解码每个输入信号109。因此，为了完全测试视频解码器102，图形发生器103产生适当的信号图形，以参与和测试视频解码器所需要的尽可能多的部分和功能。注意，因为视频解码器一般具有一些内部逻辑，用于在显示器上提供可见的测试信号，本发明的图形发生器103不代表显著增加与测试相关的门开销。

ATE或其他外部机制可以用来触发逻辑-BIST电路105和初始化视频解码器102的测试，规定视频解码器102的工作模式(从一组工作模式中选出)。逻辑-BIST电路105对图形发生器103进行编程以为视频解码器102产生一组测试数据，对视频解码器102进行编程以在期望的工作模式工作，处理产生的测试数据，和对标记累加器104进行编程以收集视频解码器102的输出。根据下列部件的编程接口(例如一组用于接收命令和输入以及可选的用于指示输出的寄存器)，经由总线107与该下述部件进行通信，逻辑-BIST电路105对这些部件，即，图形发生器103、视频解码器102、PLL113和标记累加器104进行编程。

标记累加器104使用CRC(周期冗余检测)机制来累积整个译码器输出到一个标记。实质上，视频解码器102输出值被压缩到一个称为“测试标记”的信号值(或者，备选地，压缩到一组值)。CRC保证甚至在解码器102输出存在微小变化时(例如一位的变化)，测试标记不同于正确的参考标记。逻辑-BIST电路105确定标记累加器104读取视频解码器102的连续输出的实际次数。在测试的结尾，存储在CRC输出寄存器中的终值(标记)是在测试过程中由视频解码器102产生的输出序列的函数。

给定一个特定测试，代表视频解码器102的无故障过程的参考标记可以使用软件模拟计算。逻辑-BIST电路105可以促使该终值被写入到一个可读取的寄存器，并与软件模拟预测的值进行比较。匹配表示好的芯片(即，正确功能的逻辑模块)，而失配则表示该视频解码器102逻辑模块中存在故障。注意，标记失配表示逻辑模块在测试时存在故障，而不是由逻辑模块执行的当前算法出错，因为该参考标记通过模拟该逻辑模块获得。应当理解的是，除了视频解码器102的直接输出111之外，输入到测试标记的由CRC收集的位可以包括视频解码器102的任何其他内部信号线。这能够实现特定子模块的测试或限制故障到视频解码器102的特定区域。

图5示出了一种根据本发明实施例的逻辑模块的实速故障测试方法流程图。在步骤201，初始化逻辑模块102的触发器和存储器。在步骤202，触发内部逻辑-BIST控制以产生由逻辑模块102处理的测试信号。在步骤203，从逻辑模块102的输出产生测试标记。最后，在步骤204，比较该测试标记和参考标记以确定逻辑模块102是否通过测试。

尽管本发明以视频解码器逻辑模块的背景描述，但应当理解的是，它也可以用来测试任何其他类型的接收一组输入信号和确定性产生一组输出信号的逻辑模块。这种逻辑模块的实例包括语音解码器，DSP和其他数据管道。

本发明的一个优势是在逻辑模块期望的工作速度下实现逻辑模块故障测试的能力，而不使用复杂ATE用于以正确相位输入时钟和测试数据。

本发明的另一个优势是现场测试给定逻辑模块的能力。封装到芯片和制成集成电路面板一部分的逻辑模块可以被现场工程师简单地通过将芯片重新编程进入测试模式而进行测试，这样减少了成本，否则，这些成本将涉及带面板或芯片到具有复杂或专门测试设备的测试台。

本发明的另一个优势是比使用扫描链测试方法测试更多门和宏(例如存储器和PLL)的能力。一些逻辑模块，在基于扫描链的测试方法的预期中，包括输入两类输入到存储器的复用器：一类输入包括一组门以提供部分逻辑模块功能，而另一类输入包括一组门，产生用于存储器的测试输入。因为典型的基于扫描链的方法单独测试门和存储器，复用器不被测试，所以可以隐匿有粘着性故障或其他包括逻辑模块功能的故障。与此对照，本发明以全部工作模式测试逻辑模块，并且作为整体，暴露在单独测试逻辑模块部分时可能保持不被测试的故障。

本发明的另一个优势是提供简单的ATE接口。因为几乎所有事情都在芯片内部完成，逻辑-BIST电路通过选通时钟和复位线控制芯片，该ATE接口保持简单，并提供一种方法，用于简单地对逻辑-BIST电路进行编程以选择测试模式、执行测试和收集测试结果。

本发明的另一个优势在于，不像其他逻辑BIST电路方法，所提供的测试情况不是随机的，而是设计成尽可能多地测试逻辑模块的特征。这种能力增加了大多数门中检测粘着性故障的可能性。

前面描述的本发明的实施例仅提供说明和描述。它们没有限制本发明到所描述的精确形式的意思。根据上面的教导，其他的变形和实施例是可能的，本发明的范围不是由这些详细描述限定，而是由下面的权利要求书限定。

Claims (20)

1.一种半导体装置，包括：

逻辑模块，其具有与时钟信号和复位信号相连的一组触发器和存储器；

图形发生器，用以产生一组由逻辑模块处理的测试信号；

标记累加器，在处理测试信号时基于由逻辑模块产生的一组输出产生测试标记；和

内建自测试(逻辑-BIST)电路，用以初始化触发器和存储器和初始化逻辑模块的测试；

其中初始化触发器和存储器使得它们同时存储已知值，而不管触发器和存储器上的复位信号的定时变化或传播延迟。

2.如权利要求1所述的半导体装置，该逻辑-BIST电路通过执行下面步骤来初始化触发器和存储器：

(a)选通时钟信号；

(b)使复位信号有效；

(c)恢复时钟信号同时保持复位信号有效；

(d)再次选通时钟信号；和

(e)使复位信号失效。

3.如权利要求2中所述的半导体装置，该逻辑-BIST电路进一步用以比较测试标记和参考标记，该参考标记代表逻辑模块的一组测试信号的无故障处理的结果。

4.如权利要求3中所述的半导体装置，其中参考标记通过模拟在该组测试信号上逻辑模块的无故障工作而计算。

5.如权利要求2中所述的半导体装置，其中逻辑模块包括视频解码器逻辑模块用于解码视频信号，并且图形发生器根据选自NTSC、PAL、SECAM、组合视频、S视频和分量视频组成的组中的标准或根据非标准输入而产生该组测试信号以增加故障覆盖率。

6.如权利要求2中所述的半导体装置，其中标记累加器包括周期冗余检测(CRC)，通过增强压缩由逻辑模块产生的输出组而产生测试标记。

7.如权利要求2中所述的半导体装置，其中逻辑-BIST电路确定标记累加器该取逻辑模块产生的输出组的次数。

8.如权利要求1所述的半导体装置，该逻辑模块具有存储元件，该逻辑-BIST进一步用于通过用已知值刷新存储元件而使其初始化。

9.一种测试逻辑模块的方法，该逻辑模块具有一组与时钟信号和复位信号相连的触发器，该方法包括：

初始化该组触发器；

产生一组由逻辑模块处理的测试信号；和

在处理测试信号时，基于逻辑模块产生的一组输出而产生测试标记；

其中初始化该组触发器使得它们同时存储已知值，而不管该组触发器上的复位信号的定时变化或传播延迟。

10.如权利要求9中所述的方法，其中初始化该组触发器包括以下步骤；

(a)选通时钟信号；

(b)使复位信号有效；

(c)恢复时钟信号同时保持复位信号有效；

(d)再次选通时钟信号；和

(e)使复位信号失效。

11.如权利要求10中所述的方法，进一步包括：

比较测试标记和参考标记，该参考标记代表逻辑模块的该组测试信号无故障处理的结果。

12.如权利要求11中所述的方法，其中参考标记通过模拟该组测试信号上的逻辑模块的无故障工作而计算。

13.如权利要求10中所述的方法，其中逻辑模块包括解码视频信号的视频解码器逻辑模块，该组测试信号根据一个标准产生，该标准选自由NTSC、PAL、SECAM，组合视频、S视频和分量视频组成的组。

14.如权利要求10中所述的方法，其中产生测试标记包括增强压缩由逻辑模块产生的输出组。

15.如权利要求14中所述的方法，其中该输出组的增强压缩包括使用线性反馈移位寄存器(LFSR)。

16.如权利要求10中所述的方法，其中由图形发生器执行产生一组测试信号，该图形发生器存在于与逻辑模块相同的半导体装置中。

17.如权利要求10中所述的方法，其中由标记累加器执行产生测试标记，该累加器存在于与逻辑模块相同的半导体装置中。

18.如权利要求10中所述的方法，其中由内建自测试(逻辑-BIST)电路执行初始化该组触发器，该内建自测试电路存在于与逻辑模块相同的半导体装置中。

19.如权利要求9中所述的方法，逻辑模块具有存储元件，其进一步包括：

通过已知值刷新所述存储元件而使之初始化。

20.如权利要求19中所述的方法，其中刷新存储元件包括以下步骤：

(a)选通时钟信号；

(b)使复位信号有效；

(c)恢复时钟信号同时保持复位信号有效；

(d)再次选通时钟信号；和

(e)使复位信号失效。

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