CN103853639B - 自测试系统和用于自测试功能逻辑模块的方法 - Google Patents

Abstract

根据一个实施例，提供了一种集成在芯片上的自测试系统，所述芯片包括用于执行选择的应用的功能逻辑模块。所述自测试系统包括：所述功能逻辑模块的主接口，所述主接口配置为与主装置接口；输入接口协议生成器，用于生成待插入到所述主接口中的模式；所述功能逻辑模块的次接口，所述次接口配置为与次装置接口。所述系统还包括仿真器引擎，耦接到所述次接口，所述仿真器引擎用于基于所插入的模式测试所述功能逻辑模块的功能，所述功能被配置为与耦接到所述次接口的所述次装置通信，其中当所述次装置未耦接到所述芯片时，所述仿真器引擎测试所述功能。

Description

自测试系统和用于自测试功能逻辑模块的方法

技术领域

本发明涉及一种计算机存储器，更具体地涉及用于芯片的集成功能内建自测试。

背景技术

集成电路操作速度(即信号频率)通常超过测试设备。而且，这些芯片通常具有复杂的内部状态结构，诸如大量的嵌入存储器阵列。

在某些情况下，测试芯片以保证芯片中的某些比特正确地操作。芯片可以具有连接到与芯片通信的外设的接口。在某些情况下，对外设的接口的功能可能在直到外设实际耦接(couple)到芯片之前并不被测试。

发明内容

根据一个实施例，提供一种集成在芯片上的自测试系统，所述芯片包括用于执行选择的应用的功能逻辑模块。所述自测试系统包括：所述功能逻辑模块的主接口，所述主接口配置为与主装置接口；输入接口协议生成器，用于生成待插入到所述主接口中的模式；所述功能逻辑模块的次接口，所述次接口配置为与次装置接口。所述系统还包括仿真器引擎，耦接到所述次接口，所述仿真器引擎用于基于所插入的模式测试所述功能逻辑模块的功能，所述功能被配置为与耦接到所述次接口的所述次装置通信，其中当所述次装置未耦接到所述芯片时，所述仿真器引擎测试所述功能。所述系统还包括所述仿真器引擎中的仿真器检查器，其用于确定所述仿真器引擎从所述次接口接收的输入是正确的，所述输入由所述功能逻辑模块基于所插入的模式所生成，其中所述仿真器引擎基于所述输入和根据所插入的模式的所述功能的测试，生成去往所述功能逻辑模块的输出；以及输出接口协议载荷检查器，其耦接到所述主接口，用于通过将从所述主接口接收的响应与期望的结果进行比较而确定所述响应是正确的，所述响应由所述功能逻辑模块基于所述次接口处所接收的输出而提供。

根据另一个实施例，提供了一种用于自测试芯片上的功能逻辑模块的方法，所述功能逻辑模块用于执行选择的应用，所述芯片包括用于所述功能逻辑模块的主接口、用于所述功能逻辑模块的次接口、耦接到所述主接口的输入接口协议生成器、耦接到所述主接口的输出接口协议载荷检查器、以及耦接到所述次接口的仿真器引擎。所述方法包括：由所述输入接口协议生成器生成待插入到所述主接口中的模式，其中所述模式被配置为测试所述功能逻辑模块的使用所述次接口的功能；由所述功能逻辑模块执行被插入到所述主接口的模式；由所述仿真器引擎基于所述功能逻辑模块执行的所插入的模式接收来自所述次接口的输出。所述方法还包括：确定所述仿真器引擎从所述次接口接收的输出是正确的；经由所述次接口将测试通信从所述仿真器引擎发送到所述功能逻辑模块，基于所述仿真器引擎所接收的输出发送所述测试通信，所述仿真器引擎允许在次装置未耦接到所述功能逻辑模块的次接口时测试所述功能；由所述功能逻辑模块基于所述功能逻辑模块接收的测试通信生成响应，其中所述响应被提供到所述主接口；以及由所述输出接口协议载荷检查器通过将所述响应与期望的结果进行比较而确定所述响应是正确的。

附图说明

图1是用于功能内建测试的系统的实施例的框图；

图2是用于功能内建测试的方法和系统的实施例的流程图；以及

图3-5是示出用于功能内建测试的方法和系统的实施例的流程图。

具体实施方式

在实施例中，芯片包括集成或片上(on-chip)功能内建自测试(“FBIST”)机制，用于利用基于内部存储器状态和复杂事务的接口测试集成电路。接口包括功能逻辑模块的次(secondary)接口和主(primary)接口。这种主接口包括但不限于片上系统应用、存储器芯片应用、以及输入/输出(“IO”)协议适配器芯片。FBIST机制提供芯片中用于与一致性、存储器(例如高速缓存)、校准和功率管理通信的功能逻辑的测试，在实施例中，正被测试的功能逻辑使用芯片中的次接口来执行关联的功能。

在实施例中，FBIST系统对正被测试的芯片提供高速、独立或在系统中(in-system)的自测试能力。此FBIST能力消除了对目标芯片使用分离的台式(bench-top)测试器的需要，因此使得能够在制造期间并在装配到更大的系统中之前测试芯片的功能。相应地，由于FBIST以系统速度工作，因此也可以在芯片仍在裸芯(die)测试器上时进行芯片的设计目标速度功能测试，从而在将芯片装配到系统中之前识别坏芯片。结果，具有完全功能的主接口和次接口的芯片将耦接到下级(next-level)封装模块，以节约制造时间和成本。此外，FBIST机制一旦被装配到系统中和现场中，就可以被集成到系统诊断方法中，以对与芯片的主接口和次接口关联的功能提供测试覆盖和故障隔离能力。

在实施例中，主装置是任何能够生成用于测试中的芯片的功能逻辑的命令流的装置。在一个实施例中，使用主接口的功能是附接到主接口的主装置的从属(slave)或辅助(subservient)。此外，当测试或执行所选择的功能时，连接到次接口的次装置是芯片上的功能逻辑的从属。如这里所述，从装置在与装置的关系中是“被动(passive)”的，它们等待“主动(active)”或“主(master)”装置提供输入以相应地进行动作或响应。在实施例中，对于芯片的全功能测试，通过测试经由次接口通信的功能来评估对这些从属装置的次接口。在实施例中，次装置是任何合适的片外(off-chip)装置，包括但不限于片外动态随机存取存储器(DRAM)、快速外围组件互连(PCIe)接口、闪存、通用串行总线(USB)以及传感器。在实施例中，从属装置是对测试中的功能逻辑模块的外围装置。从属装置还响应于测试中的功能逻辑模块。在实施例中，从主装置关系需要一种用于交换命令、控制、地址和数据的通信接口或协议，并且还可以包括用于转送错误或状态信息以允许潜在的故障组件的恢复或隔离的手段。

在某些情况中，计算系统的某些芯片在该系统的其它组件之前被制造。因此，在这些芯片没有附接到还未被制造的其他组件时测试这些芯片以确保他们正确地发挥作用，从而仅提供好的芯片(例如那些通过测试的芯片)装配到系统或封装中，这可能是有利的。在一个实施例中，在制造RAM器件或处理芯片之前制造具有重要功能的存储器控制器芯片，其中所有组件被装配到封装中。因此，FBIST系统和方法的实施例允许存储器控制器芯片在未被耦接到主装置或次装置(诸如处理芯片或RAM器件)的情况下进行自备(self-contained)的测试。特别地，该系统和方法允许对与耦接到存储器控制器的主接口和次接口的装置的通信和控制关联的功能进行自备的(即，没有装置耦接到接口)的测试。因此，通过使得能够在将芯片与其它装置一起装配到系统或封装中之前进行芯片功能的评估和测试以允许对故障芯片进行更换，改进了制造处理。

在一个实施例中，FBIST机制生成对于外围装置(诸如RAM)的随机或顺序地选择的地址的、功能上正确且一致的芯片接口存储器读取/写入命令。耦接到芯片的次接口的仿真器引擎仿真与次装置的交互，以确保与次接口关联的功能的测试。在实施例中，FBIST机制写入随机生成的或基于模式的数据包，追踪该随机生成的或基于模式的数据包，以及读回响应数据用于比较和评估芯片的性能。在实施例中，集成FBIST机制可以在功能逻辑以系统速度工作的情况下执行所有这些任务。在一个实施例中，集成FBIST机制可以在功能逻辑以正被测试的功能逻辑模块的最大操作频率工作的情况下执行所有这些任务。因此，在FBIST系统以与测试中的功能逻辑相同的频率运行并且物理上在同一芯片上的情况下，FBIST将相应地与技术、处理、温度和电压成比例地缩放(scale)。因此，测试机制不依赖于获得具有匹配频率支持的模式生成器或外部测试设备。此外，通过以系统速度运行，FBIST将识别交流电(AC)缺陷和定时关闭丢失，其由于需要设备以更慢的频率运行而可能不被传统测试设备(诸如外部测试模式生成装置)所识别。在使用提供频率增加的新技术对芯片更新的实施例中，FBIST机制成比例缩放到该新频率以提供功能的测试，而不需要获取新测试设备来以增加的频率运行。

实施例包括集成在芯片上的自测试系统，其中自测试允许在不耦接到主装置或次装置的情况下进行主装置和次装置的接口和功能的测试。在实施例中，FBIST集成在包括用于执行选择的应用的功能逻辑模块的芯片中。芯片可以是任意合适的具有要测试的逻辑的芯片，诸如具有存储器缓冲器和板上(on-board)高速缓存的存储器控制器。测试中的逻辑可以是用于执行选择的应用的功能逻辑模块。芯片包括主接口，其配置为与主装置(诸如处理单元)接口。FBIST系统包括输入接口协议生成器和输出接口载荷检查器，用于在测试主接口中使用。输入接口协议生成器被配置为生成待插入到主接口中的模式。FBIST系统还包括次接口，其被配置为与次装置(诸如随机存取存储器(RAM))接口。在实施例中，仿真器引擎基于插入的模式测试次接口功能。在实施例中，仿真器引擎中的仿真器检查器确定仿真器引擎从次接口接收到的流量(traffic)是否正确。如这里所讨论的，流量包括诸如数据、信号、地址、命令等通信或者用于关于主装置和次装置的功能逻辑的操作的其它合适的通信。

在实施例中，主接口仿真器支持高至32个并行命令流。经由通过用户接口访问的寄存器配置每个命令流。次接口还包含一组经由用户接口配置的可编程寄存器。次接口仿真器的配置确定仿真器响应于次接口上的某些模式的功能。在实施例中，主接口仿真器生成的读取命令将与特定命令流关联并具有关联的命令标签，其是主接口仿真器生成的模式的一部分。当读取命令一路行进通过主接口逻辑并到达次接口时该读取命令都标记有该标签。当次接口接收到命令及关联的标签时，将检查命令的正确性，并且将使用该标签来确定应该生成用于读取响应的数据模式。在实施例中，写入命令也具有与其关联的命令标签。然而，该标签不像对于读取命令那样与写入命令一起行进通过逻辑。因此，写入命令标签被编码到主接口仿真器所生成的写入数据内可配置的位置。次接口仿真器从写入数据中该可配置的位置解码该标签，并使用此标签作为到可配置的寄存器中的引用，以确定所期望的模式是什么。此信息将被用于检查写入数据的错误。所有错误将被记录，并且错误信息控制信号将错误状态信息传送到主接口仿真器，其包含主要的FBIST测试控制逻辑。次接口功能被用于与耦接到次接口的次装置通信，其中仿真器引擎在没有次装置耦接到该芯片时测试功能，因此提供了芯片功能的自备测试。此外，输出接口协议载荷检查器通过将响应与期望的结果进行比较，确定主接口生成并来自于所插入的模式的执行的该响应是否正确。在实施例中，载荷检查器通过与输入接口协议生成器通信形成期望的结果，包括所生成的命令、数据和地址流量。

在FBIST系统的实施例中，输入接口协议生成器从主接口生成多个命令。芯片中用于执行选择的应用的功能逻辑模块接收该多个命令。功能逻辑模块仲裁(arbitrate)该多个命令中的每个的放置，并并行地执行该多个命令中的每个。接着，输出接口协议载荷检查器通过检查从功能逻辑模块到主接口的通信而确定基于命令的执行的响应是否正确。与绕开芯片上的所有内部控制器以测试附接的存储器(例如RAM)的自备测试系统相比，FBIST系统的实施例与板上(on-board)自测试引擎集成，该板上自测试引擎能够经由通过主接口和次接口传送的命令和响应运行片上功能和完整地测试逻辑。

在实施例中，单个芯片可以包括多个待测试的功能逻辑模块，其中每个功能逻辑模块执行具有不同功能的独立应用。在这种实施例中，每个功能逻辑模块具有其自己的这里描述的FBIST系统。可以测试的功能逻辑模块的示例包括处理器、高速缓冲层级、存储器子系统和I/O子系统。在实施例中，单个芯片上的每个功能逻辑模块具有主接口和次接口，它们通过这里描述的系统和方法测试。

图1是根据实施例的集成在芯片102中的FBIST系统100的框图。芯片包括功能逻辑模块104，其具有主接口106和次接口108。FBIST系统100包括主接口测试单元110(也称为“主接口仿真器”)以及仿真器引擎112(也称为“次接口仿真器”)，其中仿真器引擎112被配置为测试次接口108。主接口测试单元110包括输入协议生成器114，其被配置为生成要被插入到功能逻辑模块104的主接口106中的模式。在实施例中，输入协议生成器114包括生成命令的模式的命令生成器116以及生成模式的数据生成器118，其中命令、地址和/或数据的模式由数据包生成器120封包在包中。所生成的数据和/或命令的模式可以是用户可配置的，其中指定目标地址，并且包括读取和写入命令的组合。包尺寸和运行时(run-time)属性也可以包含在模式中，其中属性可以指定执行过程，诸如循环或遇错误停止。在实施例中，可以访问地址生成器122，其中用于命令和数据的地址也被封包在模式中。然后在多个数据拍(beat)上将模式传送到主接口106。在与数据关联的每个时钟或脉冲(strobe)周期上传输数据拍。

在实施例中，主接口106被配置为耦接到主装置124，其中主接口测试单元110使得能够在不附接主装置124时测试主接口106。功能逻辑模块104的主接口106包括流量线126和选择线128，它们用于发送FBIST流量和使能FBIST操作。在实施例中，主装置流量线130接收用于主接口106的常规系统流量。复用器132接收线输入，并将选择的流量提供给功能逻辑模块104中的功能逻辑134，其中测试流量或常规流量被发送到主接口106。在实施例中，FBIST流量是如上所述的数据和命令的模式。功能逻辑134可以接着基于所接收的模式向次接口108发送模式。仿真器引擎112接收从次接口108输出的流量，其中仿真器引擎112基于所接收的流量生成和发送测试流量。仿真器引擎112经由流量线136发送测试流量到功能逻辑模块104。在实施例中，读取数据FIFO缓冲器154在所生成的读取数据模式被功能逻辑模块104中的功能逻辑134读取之前从读取数据生成器172接收所生成的读取数据模式。在从逻辑模块104中的芯片功能134通过次接口108将读取命令发送到仿真器引擎112之后的配置的时间量之后，由功能逻辑134读取该读取数据。在实施例中，功能逻辑模块104包括板上高速缓存170。在一个实施例中，流量线136馈送到复用器138，复用器138还连接到次装置流量线140，其配置为从次装置142接收常规流量。复用器138还具有选择线144，其使能FBIST测试期间的流量线136与常规操作期间的次装置流量线140之间的流量的切换。功能逻辑模块104和主接口106接着基于经由次接口108从仿真器引擎112接收的测试流量生成响应。输出接口载荷检查器145经由读取数据线150接收响应，并确定响应是否正确。输出接口载荷检查器145耦接到其它组件(诸如地址生成器122和输入协议生成器114)并使用来自这些组件的信息来提供期望的结果，其中将响应与期望的结果比较以验证响应是正确的。

在实施例中，控制单元146包括测试控制逻辑，其控制FBIST系统100的操作。在一个实施例中，提供用户接口148，以接收用于操作控制单元146和/或FBIST系统100的测试配置。在实施例中，控制单元146保持主接口106的流量的一致性，该流量被划分为多个并行执行流。输入协议生成器114所生成的测试流量可以包括多个命令，其在功能逻辑模块104中被接收并被划分为多个并行的执行流。在这种情况中，控制单元146可以仲裁执行流中的命令的放置，并且也可以保持执行流的一致性。在其它实施例中，功能逻辑模块104仲裁执行流中命令的放置。控制单元146使得输入接口协议生成器114和输出接口协议载荷检查器145能够独立于仿真器引擎112操作，同时保持独立操作的一致性。在实施例中，输出接口协议载荷检查器145确定功能逻辑模块104中是否正确地仲裁和执行了命令。在一个实施例中，控制单元146使用协议(诸如联合测试行动组(JTAG)协议)来接收信息。应该注意到，也可以使用其它合适的协议，诸如集成电路间(I2C)。通过控制单元146的用户接口148，功能逻辑模块104和FBIST逻辑可以接收用户指示、芯片设置和测试模式配置。用户接口148还可以将芯片和测试状态信息返回到外部逻辑或系统测试接口。

在一个实施例中，主接口和次接口108各自具有它们自己相应的控制单元174和176。在实施例中，用户接口148直接访问命令生成器116中的配置和状态寄存器块。在实施例中，配置和状态寄存器块由用户接口148配置来设置和控制FBIST测试，并且用户接口148从寄存器中读取状态、运行信息、签名和其它信息。在主控制单元174和次控制单元176之间可以存在通信，其中所通信的信息包括运行信息、错误状态或其它信息。在实施例中，主接口控制单元174具有首要的(overriding)权力，即，当主接口测试单元110和次接口仿真器引擎都正被使用时，其做出是否开始或停止运行的最终决定。

在实施例中，经由位于命令生成器116和数据生成器118与功能逻辑134之间的复用器132将来自输入接口协议生成器114的FBIST生成的模式注入到功能逻辑模块104中。复用器132的选择线128确定将哪个数据模式注入到高速缓存芯片命令逻辑部分：常规系统流量(130)还是FBIST测试流量(126)。从数据包生成器120接收的流量可以包括写入数据和命令的模式。在实施例中，读取数据线150上来自功能逻辑模块104的所有外出数据的拷贝被发送到输出接口协议载荷检查器145，用于所有读取数据的比较。输出接口协议载荷检查器145还可以提供对经由系统线152传送的外出流量的监视。

在实施例中，当发送流量到功能逻辑模块104中时签名单元161生成签名。当从功能逻辑模块104接收数据时，签名单元166也生成签名。此外，仿真器引擎112上的签名生成器162生成用于从功能逻辑模块104入站(inbound)到仿真器引擎112的流量的签名，同时签名单元164生成用于从仿真器引擎112出站(outbound)到功能逻辑模块104的流量的签名。在实施例中，在主接口124的写入命令/数据总线和读取总线两者上，FBIST逻辑监视所有信号，并使用多输入线性反馈移位寄存器(MILFSR)计算签名。在FBIST运行结束时，可以将此签名与来自运行在相同配置的芯片上的任何其它相同配置的FBIST的签名进行比较。如果芯片正确操作，则签名将匹配。

FBIST系统100的实施例提供了用于芯片102上的功能逻辑模块104的自备测试。此外，测试机制允许对与主接口106和次接口108一起使用的功能逻辑模块104的功能的测试，其中测试发生在没有连接到主装置124或次装置142的情况下。因此，通过提供全面的功能测试系统，该系统通过主接口106和通过次接口108发送测试流量到仿真器引擎112，在不将芯片102装配到系统中的情况下验证关于主装置和次装置的功能。此外，仿真器引擎112将返回流量提供给功能逻辑模块104，其继而将响应提供给输出接口协议载荷检查器145。输出接口协议载荷检查器145对照期望的结果检查该响应，以确保利用主接口和次接口的功能正正确地执行。

在实施例中，输入接口协议生成器114经由流量线126提供多个命令流，以并行地运行功能逻辑模块104的多个功能元件。命令可以随机或用户指定的顺序到达功能逻辑模块104，其中命令被任意地分配到模块中的工作队列，以允许命令指定的功能的并行执行。可以通过内建到芯片102中的芯片配置、优先级或其它逻辑来确定命令执行的顺序和组织。因此，通过以未预定的顺序执行命令，输出接口协议载荷检查器145提供对控制功能逻辑模块104中的工作负荷队列之中多个命令的组织的逻辑的验证。在实施例中，通过输出接口协议载荷检查器145接收的响应测试和检查用于组织命令和关联的工作队列的逻辑。在一个实施例中，在功能逻辑模块104中存在32或更多个并行地执行命令的工作队列。因此，仿真器引擎112基于并行执行接收输出流量，其中该引擎将流量提供回到功能逻辑模块104，并接着通过输出接口协议载荷检查器145检查模块的响应，从而确保并行执行和组织是正确的。因此，FBIST系统100使得输入接口协议生成器114能够生成命令和数据，并使得能够追踪经由功能逻辑模块104和仿真器引擎112并行地执行的这些命令的执行，其中，验证对命令的响应，以提供如下指示：关于与主装置和/或次装置交互的功能，整个芯片正在适当地起作用。

在实施例中，FBIST系统100在没有附接主装置124和次装置142的情况下提供功能逻辑模块104的全功能测试。系统可以测试功能(诸如读取、写入、刷新和校准)的正确性，所述功能利用主接口106和次接口108或与主接口106和次接口108交互。此外，当功能逻辑模块104响应于命令时FBIST系统100测试命令定时。在一个实施例中，所测试的命令定时包括背对背(back to back)读取命令和读到写命令。此外，系统将DRAM命令执行时间与命令从包括芯片102的计算机系统到达功能逻辑模块104的时间相关。在一个实施例中，在常规系统使用期间，仿真器引擎112被用作DRAM接口监视器。此外，在常规使用期间的系统监视模式中，输入接口协议生成器114不注入模式，并且FBIST系统100监视命令流和检查定时和执行，如上所述。

在实施例中，输入接口协议生成器114从小量存储的配置信息生成大量随机或基于模式的数据。在具有主要系统接口、板上EDRAM高速缓存和四个片外DRAM接口端口40的高速存储器缓冲芯片的实施例中，40比特的地址被用于选择256、128或64字节的数据。在任何给定时间，FBIST逻辑追踪高至32个命令流，每个流具有其自己的地址指针。在此实施例中，FBIST不因为其在所生成的数据模式内存储模式信息而限于工作在特定地址空间。模式信息包含关于数据模式和所关联的生成数据的命令流的信息。因此，当FBIST被配置为针对合适的寻址能力而测试芯片功能时，FBIST使用等于地址模式的数据，该地址模式确保每个地址位置接收唯一的数据模式。其它可用数据模式可能不确保合适的地址逻辑功能。在实施例中，使用编码的数据模式标签和命令标签信息结合小量的配置信息，在飞行中(即在运行时期间)生成被写入的数据以及之后由数据检查器145所使用的期望读取数据。

在功能逻辑模块104是存储器控制器的实施例中，FBIST系统100提供片上DRAM仿真器，通过使用，仿真器引擎112在没有附接次装置142的情况下仿真次装置来测试次接口108的功能。在功能逻辑模块104是存储器控制器的一个实施例中，除经由主接口测试单元110测试基本读取和写入功能之外，功能逻辑模块104还运行在常规系统操作期间使用的功能。在实施例中，功能逻辑模块104生成有效DRAM序列，其被发送到仿真器引擎112，其中该引擎响应于该序列来仿真未附接的DRAM，以能够关于外围装置(例如次装置142)对存储器控制器的功能进行全循环或端到端(end-to-end)的测试。在实施例中，多个仿真器引擎112耦接到芯片102上的多个次接口108，并且被配置为仿真各种外围或次装置。

在实施例中，FBIST系统100可被用于在现场中(即被用户使用中)的系统的故障检修(troubleshooting)期间隔离系统组件。该隔离可以确定故障是由外围装置还是芯片102本身产生的。在一个实施例中，可以使能仿真器引擎112，以响应于来自所连接的主装置124的输入而接收功能逻辑模块104所生成的流量。因此，故障检修配置隔离主装置124、功能逻辑模块、主接口106和次接口，同时将次装置142从系统断开。替代地，次接口108可以被切换到与次装置142接口，同时主接口106从输入接口协议生成器114接收命令和数据。因此，FBIST系统100可被用于在使用中的系统的测试和故障检修期间提供隔离。

在实施例中，FBIST系统100被用于测试包含板上存储元件(包括但不限于包括SRAM或嵌入的DRAM的存储器高速缓存、阵列和先进先出(FIFO)缓冲器)的功能逻辑模块，而不使用次接口仿真器(仿真器引擎112)。输入协议生成器114被用于生成读取或写入操作，其可以访问存储器的随机分布或连续的寻址区域。在由多个物理阵列元件构成的SRAM或嵌入的DRAM高速缓存的情况中，FBIST相对于传统阵列内建自测试(ABIST)的优点在于：其允许电路高速操作，并同时采用与系统操作期间使用的相同地址目录(directory)和数据流。输入协议生成器跨流量线126生成的模式与功能逻辑模块104内的高速缓存、阵列和缓冲器通信。为了验证功能，输出载荷检查器145将在上游读取数据线150上返回的一致性协议响应和读取数据对照期望的结果进行比较。

图2是示出用于功能内建测试的方法和系统的实施例的流程图200。在实施例中，正被测试的芯片包括测试中的功能逻辑模块、输入界面协议生成器、输出界面协议载荷检查器和仿真器引擎。块202包括生成要被插入到功能逻辑模块的主接口中的模式(包括命令和/或数据)。在块204中，芯片上的仿真器引擎接收功能逻辑模块的次接口的输出。在块205中，仿真器引擎中的仿真器检查器确定仿真器引擎从次接口接收的流量是否正确。在块206中，将测试流量从仿真器引擎发送到功能逻辑模块，其中测试流量基于仿真器引擎所接收的输出。仿真器引擎在未将次装置附接到次接口上的情况下测试与次接口关联的功能逻辑模块的功能。在块208中，主接口和功能逻辑模块基于在功能逻辑模块中从仿真器引擎接收的测试流量生成响应。在块210中，输出接口协议载荷检查器通过将响应与期望结果进行比较而确定响应是否正确。

在实施例中，仿真器引擎所仿真的次装置是DRAM装置，其中关于DRAM仿真器测试的功能包括读取、写入、刷新和校准功能。在实施例中，主接口被配置为与高速缓存单元、处理单元、图形控制器、I/O控制器、存储器控制器、独立盘冗余阵列(RAID)控制器、高速外围组件互连(PCIe)装置和网络适配器中的至少一个接口。

如上所述，FBIST可被用于各种测试场景，其可以允许对制造中或现场中的晶片进行测试，以隔离系统中的问题。在实施例中，FBIST被用作没有装置附接到主接口或次接口的独立实体，诸如在现场中部署之前，或者用于消除测试中的变化。在另一实施例中，FBIST在次装置耦接到次接口但没有装置耦接到主接口上的情况下测试功能逻辑模块。在再一实施例中，FBIST在主装置耦接到主接口但没有装置耦接到次接口上的情况下测试功能逻辑模块。在实施例中，FBIST在主装置耦接到主接口且次装置耦接到次接口中的情况下测试功能逻辑模块。示例实施例可以被用在现场中某些信息被提供来指示故障场景的情况中，其中FBIST可以再现该场景。因此，在故障检修期间，系统可以经由FBIST驱动主接口(同时整个系统保持在一起而不需要拆卸)而切换到测试，以及写入目标测试情形以寻找系统中可能有问题的区域。该方法可以提高再现故障的机会，并且可以为调试提供可控的环境。

在实施例中，FBIST系统测试功能逻辑模块的读取功能，其中读取功能被配置为读取附接到次接口的SRAM装置的所选择的地址处的数据。输入协议生成器生成包括读取操作和选择的地址的模式，因此仿真了发出这种模式的处理单元。该模式被插入到功能逻辑模块中，并被处理和/或翻译，以向耦接到功能逻辑模块的次接口的SRAM装置提供输入，其中该输入是用于存储器中的读取操作的通信。在实施例中，仿真器引擎接收输入而不是次装置，次装置未被耦接用于测试。仿真器引擎具有通过将输入与期望的结果进行比较而验证输入正确的检查器，期望的结果可以由控制单元提供。仿真器引擎接着基于输入提供输出，其中输出包括从所选择的地址读取的数据。经由次接口将输出提供到功能逻辑模块，其中功能逻辑模块基于输出生成响应。输出接口载荷检查器经由主接口接收响应，并对照期望的结果检查响应。

图3是示出用于功能内建测试的方法和系统的实施例的流程图，其中该布置仿真主装置和次装置，其中没有主装置或次装置耦接到该系统。在块300中，配置主接口仿真器，其包括输入接口协议生成器和输出接口协议载荷检查器。在块302中，配置耦接到次接口的仿真器引擎。在块304中，接收或验证是否开始测试的决定。在块306中，生成用于插入到主接口中的模式，并且生成下游签名。在块308中，功能逻辑模块处理该模式。在块310中，处理可以产生发送到次接口的流量，其中次装置耦接到该接口，或者处理可以直接从功能逻辑产生响应。在块312中，次接口310从功能逻辑模块接收模式。在块314中，仿真器检查器检查从次接口接收的模式。还生成和存储次下游签名。在块324中，仿真器检查器指示模式是否有错误。如果存在错误，则在块326中收集和报告错误信息，并且处理前进到块330，以确定是否需要响应。在实施例中，当正被FBIST测试的功能是读取功能时，可能需要响应，其中数据被读取且传送回到主装置。相对比的，写入功能可能不需要仿真器引擎的响应。如果在块324中没有错误，则处理前进到块328，以提供功能执行的状态。块328收集关于每个处理的命令的状态信息。状态信息被不断地报告给块322，其中基于FBIST的配置决定运行是否应该结束。在块328中收集了状态之后，处理继续到块330。在块330中，处理确定对该功能是否需要响应。如果不需要响应，则测试的循环完成。在块332中，如果需要响应，则仿真器引擎生成模式，并将模式发送到功能逻辑模块，同时生成和存储次上游签名。

在块316中，输出接口仿真器接收和检查从功能逻辑模块的主接口接收的响应模式。还生成上游签名。所生成的签名可以被检查器检查，以确保具有类似签名的模式被测试中的系统类似且正确地处理。在块318中，主接口仿真器提供关于系统是否通过的指示。如果测试失败，则在块320中收集错误信息。如果测试通过，则处理在块322中检查测试是否完成，其中如果未完成，则测试可以返回到块306。如果测试完成，则处理在块304中等待输入来启动新的测试。

图4是示出用于功能内建测试的方法和系统的实施例的流程图，其中该布置仿真主装置(其中未耦接主装置)，并且次装置被耦接到系统。在块400中，配置主接口仿真器，包括输入接口协议生成器和输出接口协议载荷检查器。在块402中，接收或验证是否开始测试的决定。在块404中，生成用于插入到主接口的模式，并生成下游签名。在块406中，功能逻辑模块处理该模式。在块408中，处理产生发送到次接口的流量，其中次装置耦接到该接口，如块410中所示。在块412中，输出接口仿真器接收和检查从功能逻辑模块的主接口接收的响应模式。还生成上游签名。检查器可以检查所生成的签名，以确保具有类似签名的模式被测试中的系统类似且正确地处理。在块414中，主接口仿真器提供关于系统是否通过的指示，其中失败可以指示关于次装置或功能逻辑模块的问题。如果测试失败，则在块416中收集错误信息。如果测试通过，则处理在块418中检查测试是否完成，其中如果未完成，则测试可以返回到块404。如果测试完成，则处理在块402中等待输入来启动新的测试。

图5是示出用于功能内建测试的方法和系统的实施例的流程图，其中该布置仿真次装置(其中未耦接次装置)，并且主装置被耦接到系统。在块500中，配置耦接到次接口的仿真器引擎。在块502中，次接口514从功能逻辑模块接收模式。在块516中，功能逻辑模块接收来自与附接到主接口的主系统装置一起使用的常规系统的模式。在块518中，功能逻辑模块处理经由主接口接收的模式，并经由次接口514提供模式。在块504中，仿真器检查器检查从次接口接收的模式。还生成和存储次下游签名。在块506中，仿真器检查器指示模式是否有错误。如果不存在错误，则处理前进到块509，以提供功能执行的状态。如果存在错误，则在块508中收集和报告错误信息，并且处理前进到块510，以确定是否需要响应。在实施例中，当正被FBIST测试的功能是读取功能时，可能需要响应，其中数据被读取和传送回到主装置。相对比的，写入功能可能不需要仿真器引擎的响应。在块510中，处理确定对该功能是否需要响应。在块511中，如果不需要响应，则测试的循环完成。在块512中，如果需要响应，则仿真器引擎生成模式，并且将模式发送到功能逻辑模块，同时生成和存储次上游签名。

技术效果和益处包括提供芯片的功能逻辑模块的自备全功能测试，其通过如下方式实现：生成由该模块接收的并产生发送到仿真器装置和从仿真器装置接收的流量的模式。去往和来自仿真器装置的流量提供与次要或被动装置关联的功能的测试，而不将次装置耦接到芯片。

这里使用的术语仅是为了描述特定实施例的目的，而不意在限制本发明。如这里所使用的，单数形式“一个”、和“这个”意在也包括复数形式，除非上下文清楚地指出并非如此。还将理解，术语“包括”和/或“包含”在本说明书中使用时，表明所述特征、整数、步骤、操作、元素和/或组件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元素、组件和/或它们的组合的存在。

以下权利要求中的所有装置或步骤加功能元素的对应结构、材料、动作及其等同意在包括用于与具体主张的其它主张的元素组合地执行功能的任何结构、材料、或动作。为了说明和描述的目的已经呈现了本发明的描述，但本发明的描述不意在是穷举的，或者将本发明限于所公开的形式。对于本领域的普通技术人员而言，在不偏离本发明的范围和精神的情况下，许多修改和变化将是明显的。选择和描述实施例，以便最好地说明本发明的原理和实际应用，以及使得本领域的其它技术人员对于具有适合于所想到的特定应用的各种修改的各种实施例能够理解本发明。

所属技术领域的技术人员知道，本发明的各个方面可以实现为系统、方法或计算机程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、驻留软件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。此外，在一些实施例中，本发明的各个方面还可以实现为在一个或多个计算机可读介质中的计算机程序产品的形式，该计算机可读介质中包含计算机可读的程序代码。

可以采用一个或多个计算机可读介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。

计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括——但不限于——电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。

计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括——但不限于——无线、有线、光缆、RF等等，或者上述的任意合适的组合。

可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。

上面参照根据本发明实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述本发明。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机程序指令实现。这些计算机程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些计算机程序指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。

也可以把这些计算机程序指令存储在计算机可读介质中，这些指令使得计算机、其它可编程数据处理装置、或其他设备以特定方式工作，从而，存储在计算机可读介质中的指令就产生出包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的指令的制造品(article of manufacture)。

也可以把这些计算机程序指令加载到计算机、其它可编程数据处理装置或其它设备中，使得在计算机、其它可编程数据处理装置、或其他设备上执行一系列操作步骤，以产生计算机实施的处理，从而，在计算机或其它可编程装置上执行的指令提供了用于实现流程图和/或框图中的一个或多个方框中规定的功能/动作的处理。

附图中的流程图和框图显示了根据本发明的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

Claims (20)

1.一种集成在芯片上的自测试系统，所述芯片包括用于执行选择的应用的功能逻辑模块，所述自测试系统包括：

所述功能逻辑模块的主接口，所述主接口配置为与主装置接口；

输入接口协议生成器，用于生成待插入到所述主接口中的模式；

所述功能逻辑模块的次接口，所述次接口配置为与次装置接口；

仿真器引擎，耦接到所述次接口，所述仿真器引擎用于基于所插入的模式测试所述功能逻辑模块的功能，所述功能被配置为与所述次装置通信，其中当所述次装置未耦接到所述芯片时，所述仿真器引擎测试所述功能；

所述仿真器引擎中的仿真器检查器，其被配置为确定所述仿真器引擎从所述次接口接收的输入是正确的，所述输入由所述功能逻辑模块基于所插入的模式所生成，其中所述仿真器引擎还被配置为基于所述输入和所述功能的测试生成去往所述功能逻辑模块的输出；以及

输出接口协议载荷检查器，其耦接到所述主接口，用于通过将从所述主接口接收的响应与期望的结果进行比较而确定所述响应是正确的，所述响应由所述功能逻辑模块基于所述仿真器引擎所生成的输出而提供。

2.如权利要求1所述的系统，其中所述仿真器引擎、所述输入接口协议生成器和所述输出接口协议载荷检查器使得所述功能逻辑模块能够以最大的操作频率执行所插入的模式。

3.如权利要求1所述的系统，其中与所述次装置通信的功能包括与动态随机存取存储器DRAM装置一起使用的功能，所述功能还包括以下至少一个：读取功能、写入功能、刷新功能和校准功能。

4.如权利要求1所述的系统，其中所述主接口被配置为与从包括以下的组中选择的至少一个接口：高速缓存单元、处理单元、图形控制器、I/O控制器、存储器控制器、独立盘冗余阵列RAID控制器、高速外围组件互连PCIe装置和网络适配器。

5.如权利要求1所述的系统，还包括控制单元，其配置为：

保持所述主接口的被划分为多个并行执行流的通信的一致性；

保持所述主接口和主功能逻辑的通信之间的一致性；

选择要被插入的模式中的至少一个；

控制所述自测试系统的操作的持续时间；以及

使得所述输入接口协议生成器和输出接口协议载荷检查器能够独立于所述仿真器引擎工作并同时保持一致性。

6.如权利要求5所述的系统，还包括用户接口，用于接收操作所述控制单元的测试配置以及用于接收操作所述自测试系统的用户指示。

7.如权利要求1所述的系统，其中所述仿真器引擎测试要与所述次装置一起使用的功能的执行定时。

8.如权利要求1所述的系统，其中要与所述次装置一起使用的功能包括要与从包括以下的组中选择的一个一起使用的功能：高速外围组件互连PCIe装置、随机存取存储器RAM装置、闪存装置、通用串行总线USB和传感器。

9.如权利要求1所述的系统，其中所述输入接口协议生成器还配置为生成多个命令，其中所述功能逻辑模块仲裁所述多个命令中的每个的放置，用于并行地执行所述多个命令。

10.如权利要求1所述的系统，其中测试控制逻辑、所述输入接口协议生成器、输出接口协议载荷检查器、仿真器引擎和仿真器检查器配置为测试：

没有次装置耦接到所述次接口、且没有主装置耦接到所述主接口的情况下的所述功能逻辑模块；

有次装置耦接到所述次接口、但没有主装置耦接到所述主接口的情况下的所述功能逻辑模块；

没有次装置耦接到所述次接口、但有主装置耦接到所述主接口的情况下的所述功能逻辑模块；以及

有次装置耦接到所述次接口、且有主装置耦接到所述主接口的情况下的所述功能逻辑模块。

11.如权利要求1所述的系统，还包括：

所述主接口上的签名单元，用于在向所述功能逻辑模块发送通信时以及在从所述功能逻辑模块接收数据时生成签名；以及

所述仿真器引擎上的签名生成器，其中所述签名生成器生成用于从所述功能逻辑模块入站到所述仿真器引擎的通信以及用于从所述仿真器引擎出站到所述功能逻辑模块的通信的签名。

12.一种用于自测试芯片上的功能逻辑模块的方法，所述功能逻辑模块用于执行选择的应用，所述芯片包括用于所述功能逻辑模块的主接口、用于所述功能逻辑模块的次接口、耦接到所述主接口的输入接口协议生成器、耦接到所述主接口的输出接口协议载荷检查器、以及耦接到所述次接口的仿真器引擎，所述方法包括：

由所述输入接口协议生成器生成待插入到所述主接口中的模式，其中所述模式被配置为测试所述功能逻辑模块的使用所述次接口的功能；

由所述功能逻辑模块执行被插入到所述主接口的模式；

由所述仿真器引擎基于所述功能逻辑模块执行的所插入的模式接收来自所述次接口的输出；

确定所述仿真器引擎从所述次接口接收的输出是正确的；

经由所述次接口将测试通信从所述仿真器引擎发送到所述功能逻辑模块，所述测试通信是基于所述仿真器引擎所接收的输出而发送的，所述仿真器引擎允许在次装置未耦接到所述功能逻辑模块的次接口时测试所述功能；

由所述功能逻辑模块基于所述功能逻辑模块接收的测试通信生成响应，其中所述响应被提供到所述主接口；以及

由所述输出接口协议载荷检查器通过将所述响应与期望的结果进行比较而确定所述响应是正确的。

13.如权利要求12所述的方法，其中所述仿真器引擎、所述输入接口协议生成器和所述输出接口协议载荷检查器使得所述功能逻辑模块能够以最大的操作频率执行所插入的模式。

14.如权利要求12所述的方法，其中，接收来自所述次接口的输出还包括接收用于测试所述功能逻辑模块的次装置功能的输出，所述次装置功能包括以下至少一个：读取功能、写入功能、刷新功能和校准功能。

15.如权利要求12所述的方法，其中生成待插入到所述主接口中的模式还包括生成待插入到从包括以下的组中选择的至少一个中的模式：高速缓存单元、处理单元、图形控制器、I/O控制器、存储器控制器、独立盘冗余阵列RAID控制器、高速外围组件互连PCIe装置和网络适配器。

16.如权利要求12所述的方法，还包括：

保持所述主接口的被划分为多个并行执行流的通信的一致性；

保持所述主接口和主功能逻辑的通信之间的一致性；

选择要被插入的模式中的至少一个；

控制所述自测试方法的操作的持续时间；以及

使得所述输入接口协议生成器和输出接口协议载荷检查器能够独立于所述仿真器引擎工作并同时保持一致性。

17.如权利要求12所述的方法，还包括测试功能逻辑模块要与所述次装置一起使用的功能的执行定时。

18.如权利要求12所述的方法，其中生成待插入到所述主接口中的模式还包括生成多个命令，其中所述功能逻辑模块仲裁所述多个命令中的每个的放置，用于并行地执行所述多个命令。

19.一种集成在芯片上的自测试系统，所述芯片包括用于执行选择的应用的功能逻辑模块，所述自测试系统包括：

所述功能逻辑模块的主接口，所述主接口配置为与主装置接口；

输入接口协议生成器，用于生成待插入到所述主接口中的命令，其中所述功能逻辑模块仲裁所述命令中的每个的放置，用于并行地执行所述命令；

所述功能逻辑模块的次接口，所述次接口配置为与次装置接口，所述功能逻辑模块基于所述命令生成用于所述次接口的输入；

仿真器引擎，耦接到所述次接口，所述仿真器引擎配置为基于从所述次接口接收的输入测试所述功能逻辑模块的功能，其中所述仿真器引擎还配置为在所述次装置未耦接到所述芯片时测试所述功能，并且其中所述仿真器引擎基于所述功能的测试提供对所述次接口的输出；以及

输出接口协议载荷检查器，其耦接到所述主接口，用于通过将从所述主接口接收的响应与期望的结果进行比较而确定所述响应是正确的，所述响应由所述功能逻辑模块基于所述仿真器引擎所生成的输出而提供，其中所述仿真器引擎、所述输入接口协议生成器和所述输出接口协议载荷检查器使得所述功能逻辑模块能够以最大的操作频率执行所插入的模式。

20.如权利要求19所述的系统，其中测试控制逻辑、所述输入接口协议生成器、输出接口协议载荷检查器、仿真器引擎和仿真器检查器配置为测试：

没有次装置耦接到所述次接口、且没有主装置耦接到所述主接口的情况下的所述功能逻辑模块；

有次装置耦接到所述次接口、但没有主装置耦接到所述主接口的情况下的所述功能逻辑模块；

没有次装置耦接到所述次接口、但有主装置耦接到所述主接口的情况下的所述功能逻辑模块；以及

有次装置耦接到所述次接口、且有主装置耦接到所述主接口的情况下的所述功能逻辑模块。