CN105378494B - 具有用于独立测试多个dut的多个基于fpga的硬件加速器块的测试体系架构 - Google Patents

具有用于独立测试多个dut的多个基于fpga的硬件加速器块的测试体系架构 Download PDF

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Abstract

本发明提供了能够执行对半导体器件进行测试的自动测试设备(ATE)。该ATE包括计算机系统，其包括通信地耦接至测试仪处理器的系统控制器。该系统控制器可操作为向处理器发送指令，并且处理器可操作为根据指令生成用于协调对多个被测器件(DUT)的测试的命令和数据。该ATE进一步包括通过总线通信地耦接至处理器的多个FPGA组件。每个FPGA组件包括至少一个硬件加速器电路，其可操作为在内部生成对处理器透明的用于测试DUT之一的命令和数据。另外，测试仪处理器被配置成在若干功能模式之一下操作，其中功能模式被配置成在处理器与FPGA组件之间分配用于生成命令和数据的功能。

Description

具有用于独立测试多个DUT的多个基于FPGA的硬件加速器块 的测试体系架构
技术领域
本公开一般涉及电子器件测试系统的领域，并且更确切地，涉及用于测试被测器件(DUT)的电子器件测试设备的领域。
背景技术
自动测试设备(ATE)可以是对半导体器件或电子组件执行测试的任何测试组件。ATE组件可用于执行快速执行测量并生成随后可被分析的测试结果的自动测试。ATE组件可以是来自耦接至仪表、复杂的自动测试组件的计算机系统的任何东西，复杂的自动测试组件可包括定制的专用计算机控制系统以及能够自动测试电子零件和/或进行半导体片测试(例如，片上系统(SOC)测试或集成电路测试)的许多不同测试器具。ATE系统既减少测试器件所花费的时间量以确保器件如设计那样起作用，又用作诊断工具以在给定器件到达客户之前确定给定器件内故障部件的存在。
图1是用于测试某些典型DUT(例如，诸如DRAM之类的半导体存储器设备)的常规自动测试设备主体100的示意框图。ATE包括具有硬件总线适配器卡座110A-110N的ATE主体100。特定通信协议(例如，PCIe、USB、SATA、SAS等)所特有的硬件总线适配器卡110A-110N连接至设置在ATE主体上的硬件总线适配器卡座，并且通过相应协议所特定的缆线与DUT接合。ATE主体100还包括具有相关联存储器108的测试仪处理器101，以控制内置于ATE主体100中的硬件组件并且生成通过硬件总线适配器卡与正被测试的DUT通信所必需的命令和数据。测试仪处理器101通过系统总线130与硬件总线适配器卡通信。测试仪处理器可被编程以包括某些功能块，这些功能块包括算法模型生成器102和比较器106。可替代地，算法模型生成器102和比较器106可以是安装在插接到ATE主体100中的扩展卡或适配器卡上的硬件组件。
ATE主体100测试通过插接到ATE主体100的硬件总线适配器卡座的硬件总线适配器而连接至ATE主体100的DUT 112A-112N的电气功能。因此，测试仪处理器101被编程为使用对于硬件总线适配器唯一的协议将需要运行的测试程序传达至DUT。同时，内置到ATE主体100中的其他硬件组件根据在测试仪处理器101中操作的测试程序与彼此和DUT传达信号。
由测试仪处理器101运行的测试程序可包括功能测试，其涉及：将由算法模型生成器102创建的输入信号写入至DUT，从DUT中读出写入的信号，以及使用比较器106将输出与预期模型进行比较。如果输出不匹配输入，则测试仪处理器101将会将DUT标识为次品。例如，如果DUT是诸如DRAM之类的存储器设备，那么测试程序将会使用写入操作将由算法模式生成器102生成的数据写入DUT中、使用读取操作从DRAM中读取数据、并且使用比较器106将预期位模式与读取模式进行比较。
在常规系统中，测试仪处理器101具有生成用于测试DUT的命令和测试模型的功能块，例如直接在处理器上以软件编程的算法模型生成器102和比较器106。然而，在一些情况下，诸如比较器106之类的某些功能块可实现在现场可编程门阵列(FPGA)上，现场可编程门阵列是可根据用户的需求来对逻辑电路进行编程的专用集成电路(ASIC)类型的半导体器件。
常规系统中所使用的FPGA依赖于测试仪处理器101将命令和测试模型传递至FPGA，FPGA进而将命令和测试模型转送至DUT。因为测试仪处理器负责生成命令和测试模型，因此利用给定ATE主体可测试的DUT的数量受测试仪处理器的处理能力限制。在测试仪处理器生成所有命令和测试模型的情况下，将测试仪处理器连接至各种硬件组件(包括任何FPGA设备和硬件总线适配器卡座)的系统总线130上的带宽约束也对可被同时测试的DUT的数量施加上限。
此外，在常规系统中，用于与DUT进行通信的通信协议是固定的，因为插接到ATE主体100中的硬件总线适配器卡是设计用于仅在一个协议下通信并且不能被重新编程为在另一个协议下通信的单一用途设备。例如，被配置成测试PCIe设备的ATE主体将具有插接到主体中的仅支持PCIe协议的硬件总线适配器卡。为了测试支持不同协议的DUT，用户一般将需要用支持另一个协议的硬件总线适配器卡替换PCIe硬件总线适配器卡。除非PCIe硬件总线适配器卡被支持另一个协议的卡物理地取代，否则这种系统仅可以测试支持PCIe协议的DUT。因此，在测试场地，在需要测试运行的协议与现有适配器卡所支持的协议不同的DUT时，替换硬件总线适配器卡消耗关键时间。
发明内容
因此，需要一种可解决上述系统的问题的测试仪体系架构。所需要的是以下测试体系架构：命令和测试模型生成功能可转移到FPGA上，使得测试仪处理器上的处理负载和系统总线上的带宽要求可保持在最小值。与其中测试仪处理器承担全部处理负载并且系统总线为连接至ATE主体的所有DUT传送测试数据和命令的现有配置相比，这随后将允许同时测试更多的DUT。
另外，所需要的是以下测试体系架构：可在FPGA设备上编程通信协议引擎，使得用于与DUT通信的协议是可重新配置的。这将消除对单一用途的硬件总线适配器卡的需求，因为协议引擎将驻留在FPGA设备上的可编程逻辑块中而不是总线适配器卡上的硬件中。
使用所描述系统的有益方面而没有它们的相应限制，本发明的实施例提供解决这些问题的新颖解决方案。
在一个实施例中，提供了包括计算机系统的自动测试设备仪器，该计算机系统包括通信地耦接至测试仪处理器的系统控制器。系统控制器可操作以向处理器发送指令，并且处理器可操作以根据该指令生成用于协调多个被测器件(DUT)的测试的命令和数据。ATE进一步包括通过总线通信地耦接至处理器的多个FPGA组件。每个FPGA组件包括至少一个硬件加速器电路，其可操作以在内部生成对处理器透明的用于测试多个DUT之一的命令和数据。另外，ATE包括多个I/O端口，每个端口用于与相应的DUT通信，并且每个端口通信地耦接至多个FPGA中的相应FPGA。另外，测试仪处理器被配置成在若干功能模式之一下操作，其中功能模式被配置成在处理器与FPGA组件之间分配用于生成命令和数据的功能。
在另一个实施例中，提供了一种用于使用自动测试设备进行测试的方法，其包括：从计算机系统的系统控制器向测试仪处理器传输指令，其中测试仪处理器可操作以根据指令生成用于协调多个DUT的测试的命令和数据。该方法还包括：使用编程在多个FPGA组件内的硬件加速器电路生成对测试仪处理器透明的用于测试多个DUT的命令和数据，其中多个FPGA组件通过总线通信地耦接至测试仪处理器，并且其中每个硬件加速器电路可操作以测试来自多个DUT中的DUT。另外，该方法包括：通过I/O端口与相应的DUT通信，其中I/O端口通信地耦接至来自多个FPGA的相应FPGA。最后，该方法包括：在若干功能模式之一下操作测试仪处理器，其中功能模式被配置成在测试仪处理器与多个FPGA组件之间分配用于生成命令和数据的功能。
在一个实施例中，提供了一种测试仪，该测试仪包括用于控制用于测试多个DUT的测试程序的系统控制器。测试仪进一步包括可操作以与多个DUT接合并对其进行测试的多个模块，其中多个模块通过第一通信总线耦接至系统控制器，并且其中每个模块包括：测试仪处理器，其被耦接以与系统控制器通信，从而根据测试程序从其接收指令和数据；多个可编程实例化测试仪块，其通过第二总线耦接至测试仪处理器，每个可编程实例化测试仪块可操作以便以对测试仪处理器透明的方式生成应用于相应DUT的测试数据，其还可操作以便以对测试仪处理器透明的方式接收并比较由相应的DUT生成的测试数据，并且其还可操作以被编程以在与相应的DUT兼容的通信协议下与相应的DUT进行通信；局部存储器，其耦接至多个可编程实例化测试仪块以便将测试数据存储在其中；以及多个IO端口，其用于将多个DUT耦接至多个模块，其中每个相应的可编程实例化测试仪块可操作以控制多个DUT中的至少一个相应的DUT。
一方面，测试体系架构通过将命令和测试模型生成功能分布至FPGA设备而减少了测试仪处理器上的处理负载，其中每个DUT具有运行对于其特定的测试程序的专用FPGA模块。这减少了测试仪处理器上的处理负载，并且允许每个处理器测试更多的DUT。在一个实施例中，模型生成器和比较器被编程到FPGA上，使得在某些模式下，可以直接在FPGA上执行测试模型生成以及与从DUT中读取的传入数据的比较。在另一个实施例中，每个FPGA连接至专用的存储器设备，以存储所有测试模型。FPGA因此可使用来自存储器设备的测试模型将测试数据写入至DUT中。在FPGA能够在某些模式下生成它们自己的命令和测试模型的情况下，使测试仪处理器与其他硬件组件(包括FPGA设备、设备电源(DPS)和DUT)连接的总线上的带宽要求也得以降低。因此，与现有技术配置相比，可同时测试更多的DUT。
在一个实施例中，测试仪处理器被编程以在若干功能模式之一下操作，其中功能模式被编程用于改变硬件加速的程度。每种功能模式被配置以在测试仪处理器与FPGA之间分配用于生成命令和测试数据的功能。FPGA设备独立于测试仪处理器可生成的测试模型数据和命令越多，硬件加速的水平越高。
在一个实施例中，测试仪处理器可编程有如下模式：其中用于测试DUT的所有命令和测试数据由测试仪处理器生成并且FPGA被绕过。
在另一个实施例中，测试仪处理器可编程有如下模式：其中用于测试DUT的伪随机数据由编程在FPGA中的模型生成器生成，并且比较也由FPGA完成，但测试仪处理器处置命令生成。
在又一个实施例中，测试仪可编程有如下模式：其中FPGA各自连接至专用的存储器设备，并且其中测试模型由测试仪处理器在初始设定期间预先写入到存储器设备上。在这种模式下，FPGA访问专用存储器设备以检索将被写入至DUT的测试数据，从DUT中读取测试数据，并且将读取的数据与写入在存储器设备上的数据进行比较。在这种模式下，每个FPGA响应于来自测试仪处理器的读取和写入操作来控制存储器设备。然而，在这种模式下，测试仪处理器仍负责命令生成。
在再一个实施例中，数据和大多数命令由FPGA而不是测试仪处理器生成。
以下详细描述结合附图将提供对本发明性质和优点的更好理解。
附图说明
本发明的实施例通过举例而非限制的方式示出于附图的图示中，并且其中，相似的参考标号指代类似的元件。
图1是用于测试典型被测器件(DUT)的常规自动测试设备主体的示意框图；
图2是根据本发明的一个实施例的系统控制器、站点模块以及DUT之间的互连的高级示意框图；
图3是根据本发明实施例的站点模块及其与系统控制器和DUT互连的详细示意框图；
图4是根据本发明实施例的图2的实例化FPGA测试仪块的详细示意框图；
图5是根据本发明实施例的测试DUT的示例性方法的高级流程图；
图6是图5的继续部分，并且是本发明的一个实施例中处于旁路模式下的测试DUT的示例性方法的流程图；
图7是图5的继续部分，并且是本发明的一个实施例中处于硬件加速器模型生成器模式下的测试DUT的示例性方法的流程图；
图8是图5的继续部分，并且是本发明的一个实施例中处于硬件加速器存储器模式下的测试DUT的示例性方法的流程图；
图9是图5的继续部分，并且是本发明的一个实施例中处于硬件加速器分组建立器模式下的测试DUT的示例性方法的流程图；
图10A是本发明的一个实施例中根据来自图6的方法构建的示例性分组的框图表示；
图10B是本发明的一个实施例中根据来自图7的方法构建的示例性分组的框图表示；
图10C是本发明的一个实施例中根据来自图8的方法构建的示例性分组的框图表示；
图10D是本发明的一个实施例中根据来自图9的方法构建的示例性分组的框图表示。
在附图中，具有相同标号的元件具有相同或类似的功能。
具体实施方式
现在将详细参考实施例，附图中示出了这些实施例的实例。虽然将结合图示描述实施例，但是应当理解，它们并不旨在限制实施例。相反，实施例旨在涵盖替代、修改和等效物。此外，在以下详细描述中，陈述众多具体细节以便提供透彻的理解。然而，本领域的技术人员将意识到，实施例可在没有这些具体细节的情况下实践。在其他情况下，并未详细描述众所周知的方法、过程、组件和电路，以避免不必要地模糊实施例的各方面。
注释和命名法部分
以下详细描述的一些地方针对计算机存储器内的关于数据位的操作的程序、逻辑块、处理和其他符号表示来呈现。这些描述和表示是数据处理领域的技术人员所使用的最有效地将他们工作的内容传送至本领域的其他技术人员的方式。在本申请中，程序、逻辑块、过程等被设想为是产生所需结果的自洽步骤或指令序列。步骤是要求对物理量进行物理操纵的那些步骤。通常，尽管不是必要的，但这些量采取能够在计算机系统中被存储、传递、组合、比较和以其他方式被操纵的电信号或磁信号的形式。
然而，应当记住，所有这些术语和类似术语将与适当物理量相关联，并且仅是应用于这些量的方便标签。如从以下论述显而易见的，除非另外明确陈述，否则应当理解，贯穿本公开，利用术语诸如“中止”、“接受”、“访问”、“添加”、“调整”、“分析”、“应用”、“汇编”、“分配”、“均衡”、“分块”、“计算”、“捕获”、“组合”、“比较”、“收集”、“创建”、“故障排除”、“定义”、“描绘”、“检测”、“确定”、“显示”、“建立”、“执行”、“转换”、“生成”、“分组”、“隐藏”、“识别”、“启动”、“交互”、“修改”、“监测”、“移动”、“输出”、“实行”、“放置”、“呈现”、“处理”、“编程”、“查询”、“移除”、“重复”、“继续”、“采样”、“模拟”、“分类”、“存储”、“减去”、“暂停”、“跟踪”、“转变”、“解块”、“使用”等的论述是指计算机系统或类似电子计算设备的动作和处理，计算机系统或类似电子计算设备操纵计算机系统的寄存器和存储器内表示为物理(电子)量的数据并将其转变成计算机系统存储器或寄存器、或其他此类信息存储、传输或显示设备内类似地表示为物理量的其他数据。
以下描述提供对可包括一个或多个模块的计算机和其他设备的论述。如本文所使用的，术语“模块”或“块”可理解为是指软件、固件、硬件和/或它们的各种组合。应注意，块和模块是示例性的。块或模块可被组合、集成、分开和/或复制以支持各种应用。此外，本文所述的正在特定模块或块处执行的功能可在一个或多个其他模块或块处执行，和/或替代或除了在所描述的特定模块或块处执行的功能，由一个或多个其他设备执行。另外，模块或块可跨对于彼此为本地或远程的多个设备和/或其他组件来实现。另外，模块或块可从一个设备移动并添加至另一个设备，和/或可包括在两个设备中。本发明的任何软件实现方式可有形地具体体现在一个或多个存储介质中，例如，存储器设备、软盘、光盘(CD)、数字通用光盘(DVD)或可存储计算机代码的其他设备。
本文使用的措辞仅是为了描述特定实施例的目的，并且并不旨在限制本发明的范围。如贯穿本公开所使用的，除非上下文另外清楚地指示，否则单数形式“一”、“一种”和“所述”包括复数指代。因此，例如对“一模块”的指代包括多个此类模块以及单个模块，还有本领域的技术人员已知的它们的等效物。
在FPGA块中具有混合协议引擎的测试仪
测试通量通常可以多种方式来提高。一种减少DUT测试时间的方式是通过将以前在通用测试仪处理器上的软件中执行的功能转移至实现在FPGA设备上的硬件加速器。另一种方式是通过(例如，经由配置硬件，使得支持许多不同类型的协议的DUT可利用同一硬件来测试而无需替换或取代任何硬件组件)增加在普遍硬件和时间约束下可测试的被测器件(DUT)的数量和类型。本发明的实施例针对这样提高自动测试设备的硬件中的测试效率。
图2是根据本发明实施例的自动测试设备(ATE)仪器200的示例性高级框图，其中测试仪处理器通过具有内置功能模块的FPGA设备连接至被测器件(DUT)。在一个实施例中，ATE仪器200可实现在能够同时测试多个DUT的任何测试系统内。
参考图2，根据本发明实施例的用于更有效地测试半导体设备的ATE仪器200包括：系统控制器201；网络交换机202，其将系统控制器连接至站点模块板230A-230N；FPGA设备211A-211M，其包括实例化FPGA测试仪块210A-210N；存储块模块240A-240M，其中每个存储块连接至FPGA设备211A-211M之一；以及被测器件(DUT)220A-220N，其中每个被测器件220A-220N连接至实例化FPGA测试仪块210A-210N中的一个。
在一个实施例中，系统控制器201可以是为ATE的用户提供用户接口以对连接至ATE 200的DUT加载测试程序并运行测试的计算机系统，例如个人计算机(PC)。VerigyStylusTM操作系统是器件测试期间通常使用的测试软件的一个实例。它向用户提供从其来配置和控制测试的图形用户界面。它还可包括控制测试流程、控制测试程序状态、确定哪个测试程序正在运行以及记录测试结果和与测试流程有关的其他数据的功能。在一个实施例中，系统控制器可连接至并控制至多512个DUT。
在一个实施例中，系统控制器201可通过网络交换机(例如，以太网交换机)连接至站点模块板230A-230N。在其他实施例中，网络交换机可以与不同协议(例如，光纤通道(Fibre Channel)、802.11或ATM)兼容。
在一个实施例中，站点模块板230A-230N中的每一个可以是用于评估和开发目的的分开的独立的板，其附接至DUT 220A-220N搭载在其上的定制搭载板固定物，并且还附接至从其接收测试程序的系统控制器201。在其他实施例中，站点模块板可实现为直接插接到系统控制器201的机架中的插入式扩展卡或子插件板。
站点模块板230A-230N各自可包括至少一个测试仪处理器204和至少一个FPGA设备。测试仪处理器204和站点模块板上的FPGA设备211A-211M根据从系统控制器201接收的测试程序指令运行针对每种测试情况的测试方法。在一个实施例中，测试仪处理器可以是可商购的Intel 8086 CPU或任何其他众所周知的处理器。另外，测试仪处理器可在UbuntuOS x64操作系统上操作并运行核心软件(Core Software)，这允许测试仪处理器与在系统控制器上运行的Stylus软件通信，以便运行测试方法。测试仪处理器204基于从系统控制器接收的测试程序来控制站点模块上的FPGA设备和连接至站点模块的DUT。
测试仪处理器204通过总线212连接至FPGA设备并可与其通信。在一个实施例中，测试仪处理器204通过分开的专用总线与FPGA设备211A-211M中的每一个进行通信。在一个实施例中，测试仪处理器204可通过具有分配给FPGA设备的最小处理功能的FPGA透明地控制对DUT 220A-220N的测试。在此实施例中，总线212的数据业务容量可快速地被耗尽，因为由测试仪处理器生成的所有命令和数据需要通过总线传达至FPGA设备。在其他实施例中，测试仪处理器204可通过将控制对DUT的测试的功能分配给FPGA设备来分担处理负载。在这些实施例中，总线212上的业务由于FPGA设备可生成它们自己的命令和数据而减少。
在一个实施例中，FPGA设备211A-211M中的每一个连接至其自己的专用存储块240A-240M。除其他事物之外，这些存储块可用于存储写出至DUT的测试模型数据。在一个实施例中，FPGA设备中的每一个可包括具有用于执行本文进一步描述的功能(包括实现通信协议引擎和硬件加速器)的功能模块的两个实例化FPGA测试仪块210A-210B。存储块240A-240M各自可含有一个或多个存储器模块，其中存储块内的每个存储器模块可专用于实例化FPGA测试仪块210A-210B中的一个或多个。因此，实例化FPGA测试仪块210A-210B中的每一个可连接至其自己的存储块240A内的专用存储器模块。在另一个实施例中，实例化FPGA测试仪块210A和210B可共享存储块240A内的存储器模块之一。
另外，在“每DUT一测试仪”配置(其中每个DUT具有其自己的测试仪块)中，系统中的DUT 220A-220N中的每一个可连接至专用的实例化FPGA测试仪块210A-210N。这允许单独地为每个DUT执行测试。这种配置中的硬件资源以在具有最小硬件共享的情况下支持单独DUT的方式来设计。这种配置还允许并行地测试许多DUT，其中每个DUT可连接至其自己专用的FPGA测试仪块，并运行不同的测试程序。
图2中所描绘的本发明的实施例的体系架构具有若干优点。首先，它消除了系统中对协议特定的硬件总线适配器卡座和卡的需求，因为通信协议模块可直接被编程在FPGA设备内的实例化FPGA测试仪块上。实例化测试仪块可被配置成在DUT所支持的任何协议下与DUT通信。因此，如果需要测试支持不同协议的DUT，可将它们连接至同一系统并且可将FPGA再编程为支持相关联协议。其结果是，一个ATE主体可较为容易地被配置成测试支持许多不同类型的协议的DUT。
在一个实施例中，新协议可通过从系统控制器201上的缓存的简单比特流下载而被下载并直接安装在FPGA上，而无需任何种类的硬件交互。例如，ATE仪器200中的FPGA211A-211M可初始地利用PCIe协议进行配置以测试PCIe器件，并随后通过软件下载进行重新配置以测试SATA器件。此外，如果发布新协议，则FPGA可通过比特流下载而不是必须物理地转换系统中的所有硬件总线适配器卡来较为容易地利用所述协议进行配置。最后，尽管如此，如果需要实现非标准协议，则FPGA可被配置成实现这个协议。
在另一个实施例中，FPGA 211A-211M可被配置成运行多于一种通信协议，其中还可从系统控制器201下载这些协议并通过软件对这些协议进行配置。例如，实例化FPGA测试仪块210A可被配置成运行PCIe协议，而实例化FPGA测试仪块210B可被配置成运行SATA协议。这允许测试仪硬件来同时测试支持不同协议的DUT。FPGA211A现在可被连接以测试支持PCIe和SATA两种协议的DUT。可替代地，它可被连接以测试两个不同的DUT，一个DUT支持PCIe协议而另一个DUT支持SATA协议。
图2中呈现的体系架构的另外主要优点在于：它通过将命令和测试模型生成功能分布至FPGA设备来减少测试仪处理器204上的处理负载，其中每个DUT具有运行对于其特定的测试程序的专用FPGA模块。例如，实例化FPGA测试仪块210A连接至DUT 220A，并运行对于DUT 220A特定的测试程序。这种配置中的硬件资源以利用最小硬件共享支持单独DUT的方式来设计。这种“每个DUT一测试仪”的配置还允许每个处理器测试更多DUT，并且允许并行地测试更多的DUT。此外，在FPGA能够在某些模式下生成它们自己的命令和测试模型的情况下，使测试仪处理器与其他硬件组件(包括FPGA设备、设备电源(DSP)和DUT)连接的总线212上的带宽要求也得以降低。因此，与现有技术配置相比，可同时测试更多的DUT。
图3提供了根据本发明实施例的站点模块及其与系统控制器和DUT互连的更详细的示意框图。参考图3，在一个实施例中，ATE仪器的站点模块可机械地被配置到测试仪切片340A-340N上，其中每个测试仪切片包括至少一个站点模块。在某些典型实施例中，每个测试仪切片可包括两个站点模块和两个设备电源板。例如，图3的测试仪切片340A包括站点模块310A和310B以及设备电源板332A和332B。然而，可配置到测试仪切片上的设备电源板或站点模块的数量不受限制。测试仪切片340通过网络交换机302连接至系统控制器301。系统控制器301和网络交换机302分别执行与图2中的元件201和202相同的功能。网络交换机302可通过32位宽总线连接至每个站点模块。
设备电源板332A-332B中的每一个均可从站点模块310A-310B之一来控制。在测试仪处理器304上运行的软件可被配置成将设备电源指派给特定的站点模块。在一个实施例中，站点模块310A-310B和设备电源332A-332B被配置成使用高速串行协议(例如，快速外部组件互连(PCIe)、串行AT附件(SATA)或串行附连SCSI(SAS))来与彼此通信。
在一个实施例中，每个站点模块被配置有两个FPGA，如图3所示。在图3的实施例中，FPGA 316和318中的每一个由测试仪处理器304控制，并执行类似于图2中的FPGA 211A-211M的功能。测试仪处理器304可使用8信道高速串行协议接口(例如，由图3中的系统总线330和332所指示的PCIe)与每个FPGA通信。在其他实施例中，测试仪处理器304还可使用不同的高速串行协议(例如，串行AT附件(SATA)或串行附连SCSI(SAS))来与FPGA通信。
FPGA 316和318分别连接至存储器模块308和304，其中存储器模块执行与图2中的存储块240A-240N类似的功能。存储器模块与FPGA设备和测试仪处理器304两者耦接并可由两者控制。
FPGA 316和318可分别通过总线352和354连接至搭载板380上的DUT 372A-372M。搭载板380是允许对用于在线路352和354上与DUT通信的协议不可知的站点模块端处的通用高速连接的物理线束。然而，在DUT端，搭载板需要被设计成使得具有对于正由DUT使用的协议特定的连接器。
在本发明的一个实施例中，DUT 372A-372M被搭载在搭载板380上，搭载板380被放置于用于测试的热室390内部。DUT 372A-372M和搭载板380从设备电源332A和332B获取电力。
可连接至每个FPGA的DUT的数量取决于FPGA中的收发器的数量以及每个DUT所要求的I/O信道的数量。在一个实施例中，FPGA 316和318可各自包括32个高速收发器，并且总线352和354可各自是32位宽，然而，更多或更少的数目可取决于应用来实现。例如，如果每个DUT需要8条I/O信道，那么在这种系统中，仅4个DUT可连接至每个FPGA。
图4是根据本发明实施例的图2的实例化FPGA测试仪块的详细示意框图。
参见图4，实例化FPGA测试仪块410通过PCIe上游端口270连接至测试仪处理器，并通过PCIe下游端口480连接至DUT。
实例化FPGA块410可包括协议引擎模块430、逻辑块模块450和硬件加速器块440。硬件加速器块440可进一步包括存储器控制模块444、比较器模块446、分组建立器模块445和算法模型生成器(APG)模块443。
在一个实施例中，逻辑块模块450包括对来自测试仪处理器的命令进行解码的解码逻辑、将所有从测试仪处理器304传入的命令和数据以及由FPGA设备生成的数据路由至适当模块的路由逻辑、以及在实例化FPGA测试仪块410内的各条通信路径之间进行仲裁的仲裁逻辑。
在一种实现方式中，用于在测试仪处理器与DUT之间进行通信的通信协议有利地是可重新配置的。这种实现方式中的通信协议引擎被直接编程到实例化FPGA测试仪块410的协议引擎模块430中。实例化FPGA测试仪块410因此可被配置成在DUT所支持的任何协议下与DUT通信。这有利地消除了对硬件总线适配器卡的需求，并且无需更换协议特定的硬件以测试支持不同协议的DUT。在一个实施例中，协议可以是高速串行协议，包括但不限于SATA、SAS或PCIe等。新的或修改的协议可通过借助测试仪处理器从系统控制器的简单比特流下载来被下载并直接安装在FPGA上，而无需任何种类的硬件交互。此外，如果发布新协议，FPGA可通过软件下载而较为容易地利用该协议进行配置。
在图4中，如果耦接至PCIe下游端口480的DUT是PCIe器件，那么可通过PCIe上游端口470下载包含PCIe协议的实例化的比特文件，并将其安装在协议引擎模块430上。每个FPGA设备316或318可包括一个或多个实例化FPGA测试仪块，并且因此包括一个或多个协议引擎模块。任何一个FPGA设备可支持的协议引擎模块的数量仅由FPGA的大小和门数限制。
在本发明的一个实施例中，FPGA设备内的每个协议引擎模块可利用不同的通信协议来配置。因此，FPGA设备可被连接以测试多个DUT，每个DUT同时支持不同通信协议。可替代地，FPGA设备可连接至支持多个协议的单个DUT，并同时测试在器件上运行的所有模块。例如，如果FPGA被配置成运行PCIe和SATA两种协议，那么它可被连接以测试同时支持PCIe和SATA两种协议的DUT。可替代地，它可被连接以测试两个不同的DUT，一个DUT支持PCIe协议，而另一个DUT支持SATA协议。
与测试仪处理器上的软件中将可能做到的相比，图4的硬件加速器块440可用于加快FPGA硬件上的某些功能。硬件加速器块440可供应用于测试DUT的初始测试模型数据。它还可包含生成用于控制DUT的测试的某些命令的功能。为生成测试模型数据，加速器块440使用算法模型生成器模块443。
硬件加速器块440可使用比较器模块446将正从DUT中读取的数据与上一循环中写入DUT的数据进行比较。比较器模块446包括向测试仪处理器304标记不匹配以标识不符合的器件的功能。更具体地，比较器模块446可包括跟踪不匹配并将它们传达至测试仪处理器304的误差计数器。
硬件加速器块440可连接至局部存储器模块420。存储器模块420执行与存储块240A-240M中任一个内的存储器模块类似的功能。存储器模块420可由硬件加速器块440和测试仪处理器304两者控制。测试仪处理器304可控制局部存储器模块420，并将初始测试模型数据写入局部存储器模块中。
存储器模块420存储将要写入DUT中的测试模型数据，并且硬件加速器块440访问存储器模块，以将所存储的数据与在写入循环之后从DUT中读取的数据进行比较。局部存储器模块420还可用于记录故障。存储器模块将会存储具有DUT在测试期间所经历的所有故障的记载的记录文件。在一个实施例中，加速器块440具有任何其他实例化FPGA测试仪块不可访问的专用局部存储器模块块420。在另一个实施例中，局部存储器模块块420被另一个实例化FPGA测试仪块中的硬件加速器块共享。
硬件加速器块440还可包括存储器控制模块444。存储器控制模块444与存储器模块420交互，并控制对存储器模块的读取和写入访问。
最后，硬件加速器块440包括分组建立器模块445。分组建立器模块由硬件加速器块在某些模式下使用，以构建将被写出至DUT的包括头部/命令数据和测试模型数据的分组。
在某些实施例中，硬件加速器块440可由测试仪处理器304编程，以在若干硬件加速模式之一下操作。在旁路模式下，硬件加速器被绕过，并且命令和测试数据由测试仪处理器304通过路径472直接发送至DUT。在硬件加速器模型生成器模式下，测试模型数据由APG模块443生成，而命令由测试仪处理器304生成。测试分组通过路径474传输至DUT。在硬件加速器存储器模式下，测试模型数据是从局部存储器模块420访问的，而命令由测试仪处理器304生成。测试模型数据通过路径476传输至DUT。需要路由逻辑482在路径472、474和476之间进行仲裁，从而控制数据到DUT的流动。
站点模块可包括通用连接器481。因为协议引擎模块430可被配置以运行任何数量的不同通信协议，所以站点模块上需要通用高速连接器481。因此，如果需要改变实现在协议引擎模块430上的协议，无需在站点模块上做出伴随物理修改。站点模块使用搭载板380连接至DUT，搭载板380可连接至站点模块端上的通用连接器，但对于实现在DUT端的协议是特定的。支持不同通信协议的DUT将需要不同的配置。因此，如果协议被重新编程以适应需要不同配置的DUT，则需要转换出并替换搭载板。
图5描绘了根据本发明实施例的测试DUT的示例性过程的流程图500。然而，本发明不限于由流程图500提供的描述。相反，根据本文提供的教义，相关领域的技术人员将明白，其他功能流程也在本发明的范围和精神内。
流程图500将继续参考以上参考图2、3和4描述的示例性实施例来描述，但方法不限于这些实施例。
现在参考图5，在块502处，用户启动设定并将测试程序加载至系统控制器中。启动设定可包括从可用协议的库选择将要被配置到ATE仪器200中的FPGA设备上的一个或多个协议。协议作为文件缓存在系统控制器301上，并且可作为比特文件被下载到FPGA上。用户可通过图形用户界面从可用的发布列表选择协议。在使得协议作为选项可用之前，协议必须被建立、被测试并被集成到发布中。除其他事物之外，发布的FPGA配置包含关于所支持协议的定义和可用于连接DUT的收发器的数量。随后用户通过图形用户界面可用发布的库。
在块502处，用户还通过图形用户界面将测试程序加载到系统控制器301中。测试程序定义需要对DUT运行的测试的所有参数。在块504处，系统控制器向站点模块310A上的测试仪处理器发送指令。这个步骤包括传输将被编程到FPGA上的协议引擎的比特文件。系统控制器可包括将特定测试程序的指令路由至连接到由该测试程序控制的DUT的测试仪处理器的路由逻辑。
在块506处，在接收到来自系统控制器的指令之后，测试仪处理器304可确定用于对连接至站点模块310A的DUT运行测试的硬件加速器模式。
在一个实施例中，测试仪处理器304可在四种不同的硬件加速模式之一下操作。每种功能模式被配置以在测试仪处理器304与FPGA316和318之间分配用于生成命令和测试数据的功能。在一个实施例中，测试仪处理器可被编程以在旁路模式下操作，其中用于测试DUT的所有命令和测试数据由测试仪处理器304生成，并且FPGA 316和318被绕过。
在另一个实施例中，测试仪处理器304可被编程以在硬件加速器模型生成器模式下操作，其中用于测试DUT的伪随机数据由FPGA 316和318生成，并且比较也由FPGA完成，但测试仪处理器操纵命令生成。
在又一个实施例中，测试仪处理器304可被编程以在硬件加速器存储器模式下操作，其中测试模型由测试仪处理器在初始设定期间预先写入到连接至每个FPGA 316和318的存储器模块上。在这种模式下，FPGA访问专用存储器设备，以检索将被写入DUT中的测试数据、从DUT中读取测试数据、并且将读取的数据与写入到存储器设备上的数据进行比较。在这种模式下，每个FPGA响应于来自DUT的读取和写入操作控制存储器设备。然而，在这种模式下，测试仪处理器仍负责命令生成。
在再一个实施例中，测试仪处理器304可被编程以在硬件加速器分组建立器模式下操作，其中数据和基本读取/写入/比较命令由FPGA 316和318生成。
在块508处，测试仪处理器拓展到测试将在其下运行的模式。
图6描绘了根据本发明实施例的在旁路模式下测试DUT的示例性过程的流程图600。然而，本发明不限于由流程图600提供的描述。相反，根据本文提供的教义，相关领域的技术人员将明白，其他功能流程也在本发明的范围和精神内。
流程图600将继续参考以上参考图2、3和4描述的示例性实施例进行描述，但方法不限于这些实施例。
现在参考图6，在旁路模式下，在块602处，测试仪处理器304生成将被路由到DUT的测试分组的分组头部和命令。在块604处，测试仪处理器还生成将被路由到DUT的分组的测试模型数据。在这种模式下，不存在硬件加速，因为测试仪处理器生成其自己的命令和测试数据。图10A是本发明的一个实施例中根据来自图6的方法构建的分组的框图表示。
在块606处，测试仪处理器与实例化FPGA块410和下游端口480通信，以将包含测试模型数据的测试分组路由至DUT。旁路模式是经过模式，其中除一些例外，命令和数据透明地经过实例化FPGA块410直接到达DUT。在旁路模式下，DUT由测试仪处理器304直接控制。虽然实例化FPGA块可包括将分组路由至下游端口的逻辑，但它不涉及命令生成(也称为“发信号”)或数据生成。
在块608处，测试仪处理器304与下游端口480通信，以启动从DUT读取先前在块606写入DUT的数据的操作。在块610处，测试仪处理器将从DUT中读取的数据与在块606处写入的数据进行比较。如果在块606处写入的数据与在块610处读取的数据之间存在任何不匹配，那么在块612处由测试仪处理器304向系统控制器301发送标记。系统控制器随后将会向用户标记不匹配。
在旁路模式下，测试仪处理器304在其可支持的DUT的数量方面受约束，因为其处理能力可因生成DUT的所有命令和测试数据而迅速最大化。此外，可由站点模块310A支持的DUT的数量进一步受系统总线330和332上的带宽约束限制。在旁路模式下，总线330和332的带宽由于测试仪处理器304向DUT传输大量数据而相对快速耗尽。因此，可使具有更大硬件加速的其他模式可用，其中FPGA设备具有生成测试数据和命令的更多功能。
图7描绘了根据本发明实施例的在硬件加速器模型生成器模式下测试DUT的示例性过程的流程图700。然而，本发明不限于由流程图700提供的描述。相反，根据本文提供的教义，相关领域的技术人员将明白，其他功能流程也在本发明的范围和精神内。
流程图700将继续参考以上参考图2、3和4描述的示例性实施例进行描述，但方法不限于这些实施例。
现在参考图7，示出了硬件加速方法，其中FPGA设备共享数据生成功能，以便减轻测试仪处理器304上的处理负载以及系统总线330和332上的数据负载。在硬件加速器模型生成器模式的块702处，测试仪处理器304生成将被路由到DUT的分组的分组头部和命令。在这种模式下，测试仪处理器保持用于发信号的功能。在块704处，硬件加速器块440内的算法模型生成器模块443生成将被写入至DUT的伪随机测试数据。逻辑块模块450包括用于路由所生成的数据并将其添加至将被写出至DUT的分组的功能。图10B是本发明的一个实施例中根据来自图7的方法构建的分组的框图表示。
这种模式被认为是“硬件加速的”，因为与由测试仪处理器在软件中完成相比，FPGA设备的算法模型生成器在硬件中更快地完成用于生成数据的功能。另外，“每个DUT一测试仪”的体系架构允许DUT直接连接至其自己的生成DUT的测试模型数据的专用实例化FPGA测试仪块，如图4所示，这使得与测试仪处理器304通过系统总线330和332向DUT供应所有命令和数据的旁路模式相比，带宽显著增加。在FPGA设备分担数据生成功能的情况下，系统总线330和332空出来，因此与在旁路模式下相比，命令可以更快的速率被传达至FPGA。另外，对于要求测试的若干迭代的诸如固态驱动器之类的器件而言，与测试仪处理器的资源由若干DUT共享的情况相比，具有通过实例化FPGA测试仪块的专用数据路径显著加速了测试。它还允许DUT接近全性能地操作，因为它不必等待测试仪处理器将处理资源分配给它。
在一个实施例中，算法模型生成器模块443可被编程为即时(on the fly)生成数据。APG模块可生成增量模型、伪随机模型或某种类型的常数模型。APG模块还可具有生成具有条带、对角条带或交替模型的测试模型的某些选通能力。在一个实施例中，除其他事物之外，APG模块可使用有限状态机器、计数器或线性反馈移位寄存器来生成测试模型。在一些实现方式中，可向APG模块提供开始种子作为生成更复杂模型的初始值。
在步骤706中，实例化FPGA块410根据由测试仪处理器生成的命令和分组头部与下游端口480通信，以将测试模型数据路由至DUT。在步骤708中，实例化FPGA块410根据由测试仪处理器生成的命令与下游端口通信，以从DUT中读取测试模型数据。在块710处，硬件加速器块440的比较器模块446随后用于将读取的数据与写入至DUT的数据进行比较。APG模块443以某一方式被设计，以使得：比较器模块可在APG模块上利用与用于生成伪随机数据相同的参数执行读取操作，并接收在块704处写入DUT中的相同数据。APG模块443即时地重新生成被写入至DUT的数据并将其传达至比较器模块446。在块712处，任何不匹配由存储器控制模块444记录在存储器模块420上，或由实例化FPGA块传达至测试仪处理器。在接收错误日志之后，在块714处，测试仪处理器随后向系统控制器标记不匹配。
图8描绘了根据本发明实施例的在硬件加速器存储器模式下测试DUT的示例性过程的流程图800。然而，本发明不限于由流程图800提供的描述。相反，根据本文提供的教义，相关领域的技术人员将明白，其他功能流程也在本发明的范围和精神内。
流程图800将继续参考以上参考图2、3和4所描述的示例性实施例进行描述，但方法不限于这些实施例。
现在参考图8，示出了硬件加速的方法，其中FPGA设备分担数据生成功能，以减轻测试仪处理器304上的处理负载以及系统总线330和332上的数据负载。与硬件加速器模型生成器模式相比，在硬件加速器存储器模式下，实例化FPGA测试仪块访问局部存储器模块420以获得将被写入至DUT的数据，而不是使用APG模块443。
在硬件加速器模型存储器模式的块800处，测试仪处理器304生成将被路由到DUT的分组的分组头部和命令。在这种模式下，测试仪处理保持用于发信号的功能。在块802处，测试仪处理器利用被写出至DUT的测试模型来初始化实例化FPGA测试仪块410的局部存储器模块420。硬件加速器存储器模式的一个优点在于：由测试仪处理器生成的测试模型可构成实随机数据，这与在硬件加速器模型生成器模式下由APG模块443生成的伪随机数据形成对比。测试仪处理器和实例化FPGA测试仪块两者均可对局部存储器模块420进行读取和写入访问。然而，测试仪处理器仅在初始设定期间访问存储器模块420。在加速器模式期间，测试仪处理器不访问存储器模块，因为测试仪处理器304上的额外处理负载和系统总线330和332上的额外数据负载显著减慢了加速。
在块804处，实例化FPGA测试仪块从存储器模块420读取将被路由至DUT的测试模型数据。因为存储器模块420专用于实例化FPGA测试仪块或仅与另一个FPGA测试仪块共享，所以在两者之间存在使得进行快速读取操作的高带宽连接。逻辑块模块450包括用于路由所生成的数据并将其添加至将被写出至DUT的分组的功能。图10C是本发明的一个实施例中根据来自图8的方法构建的分组的框图表示。
在已经将数据添加至分组之后，在块806处，实例化FPGA测试仪块根据由测试仪处理器生成的命令和分组头部与下游端口480通信，以将测试模型数据路由至DUT。在步骤808中，实例化FPGA块410根据由测试仪处理器生成的命令与下游端口通信，以从DUT中读取测试模型数据。在块810处，硬件加速器块440的比较器模块446随后用于将读取的数据与写入至DUT的数据进行比较。在块812处，任何不匹配被记录在存储器模块420上，或由实例化FPGA块传达至测试仪处理器。在接收错误日志之后，在块814处，测试仪处理器随后向系统控制器标记不匹配。
图9描绘了根据本发明实施例的在硬件加速器分组建立器模式下测试DUT的示例性过程的流程图900。然而，本发明不限于由流程图900提供的描述。相反，根据本文提供的教义，相关领域的技术人员将明白，其他功能流程也在本发明的范围和精神内。
流程图900将继续参考以上参考图2、3和4描述的示例性实施例来描述，但方法不限于这些实施例。
现在参考图9，示出了硬件加速的方法，其中FPGA设备分担数据和命令生成功能两者，以减轻测试仪处理器304上的处理负载以及系统总线330和332上的数据负载。这种模式也被称为“全加速”模式，因为对运行器件测试的大多数控制转移至FPGA设备，并且测试仪处理器304仅保持对除读取和写入以及比较之外的命令的控制。
在硬件加速器分组建立器模式的块902处，测试仪处理器304生成将被传达至实例化FPGA块410以生成其自己的分组的命令。在这种模式下，测试仪处理器仅保持用于非读取/写入/比较命令的功能。用于诸如读取、写入以及比较操作的命令的功能被传送至实例化FPGA块。在块904处，实例化FPGA测试仪块的分组建立器模块445建立将被传达至DUT的具有头部和命令信息的分组。分组包括至少命令类型、设备的块地址以及测试模型数据。图10D是本发明的一个实施例中根据来自图9的方法构建的分组的框图表示。
在块906处，硬件加速器块440内的算法模型生成器模块443生成将被写入至DUT的伪随机测试数据。逻辑块模块450包括如下功能：路由由实例化FPGA块生成的数据和命令，并将它们合并至将被写出至DUT的分组中。
在块908处，实例化FPGA测试仪块与下游端口480通信，以将测试模型数据路由至DUT。在步骤910中，实例化FPGA块410与下游端口通信，以从DUT中读取测试模型数据。在块912处，硬件加速器块440的比较器模块446随后用于将读取的数据与写入至DUT的数据进行比较。在块914处，任何不匹配被记录在存储器模块420上，或由实例化FPGA块传达至测试仪处理器。在接收错误日志之后，在块916处，测试仪处理器随后向系统控制器标记不匹配。
出于解释的目的，已经参考具体实施例描述了前述说明。然而，以上的说明性论述并不旨在是穷尽的，或将本发明限制于所公开的精确形式。鉴于以上教义，许多修改和变动是可能的。对实施例进行选择和描述以便最佳地解释本发明的原理及其物理应用，从而使得本领域的技术人员能够在可能适于所设想的特定用途时最佳地利用本发明以及具有各种修改的各个实施例。

Claims (30)

1.一种自动测试设备(ATE)仪器，其包括：
计算机系统，该计算机系统包括系统控制器，其中，所述系统控制器使用网络交换机被通信地耦接至站点模块板，该站点模块板包括单个测试仪处理器和多个FPGA组件，所述多个FPGA组件中的每个FPGA组件包括一个或多个实例化FPGA块，每个实例化FPGA块经由所述站点模块板上的总线通信地耦接至所述单个测试仪处理器，其中所述系统控制器可操作以向所述测试仪处理器发送指令，并且其中所述测试仪处理器可操作以根据所述指令生成用于协调对多个被测器件(DUT)的测试的命令和数据；
其中每个实例化FPGA块均包括至少一个硬件加速器电路，该至少一个硬件加速器电路可操作以在内部生成对所述测试仪处理器透明的用于测试多个DUT中的DUT的命令和数据；
所述ATE仪器还包括多个I/O端口，每个I/O端口用于与相应的DUT通信并且每个通信地耦接至所述多个FPGA中的相应FPGA，并且
其中所述测试仪处理器被配置为在多个功能模式之一下操作，所述多个功能模式中的每个功能模式被配置为在所述测试仪处理器与所述多个FPGA组件之间以不同的方式分配用于生成命令和数据的功能，
其中所述多个功能模式包括硬件加速器模型生成器模式，并且其中，在所述硬件加速器模型生成器模式下，所述测试仪处理器被配置为生成用于协调对多个DUT的测试的所有命令；并且所述多个FPGA组件的硬件加速器电路执行选自包括如下的步骤：生成测试模型数据；将所述测试模型数据写入至所述多个DUT中；以及比较从所述多个DUT读取的数据。
2.根据权利要求1所述的仪器，还包括多个存储器设备，其中每个存储器设备耦接至所述多个FPGA组件中的一个，并且其中每个存储器设备存储将被写入至所述多个DUT中的一个DUT的测试模型数据。
3.根据权利要求2所述的仪器，其中所述功能模式包括四种功能模式，其包括旁路模式、所述硬件加速器模型生成器模式、硬件加速器存储器模式和硬件加速器分组建立器模式。
4.根据权利要求3所述的仪器，其中，在所述旁路模式下，所述测试仪处理器被配置为生成用于协调对所述多个DUT的测试的所有命令和数据。
5.根据权利要求3所述的仪器，其中，在所述硬件加速器存储器模式下，所述测试仪处理器被配置为生成用于协调对所述多个DUT的测试的所有命令；并且所述多个FPGA组件的硬件加速器电路执行选自包括如下的步骤：从所述存储器设备读取所述测试模型数据；将所述测试模型数据写入至所述多个DUT中；以及比较从所述多个DUT读取的数据。
6.根据权利要求3所述的仪器，其中，在所述硬件加速器分组建立器模式下，所述多个FPGA组件的硬件加速器电路被配置为生成用于协调对所述多个DUT的测试的命令数据和测试数据两者。
7.根据权利要求4所述的仪器，其中，在所述旁路模式下，所述总线运载连接至所述测试仪处理器的所述多个DUT的命令和数据负载。
8.根据权利要求1所述的仪器，其中，在所述硬件加速器模型生成器模式下，所述总线仅运载连接至所述测试仪处理器的所述多个DUT的命令负载。
9.根据权利要求5所述的仪器，其中，在所述硬件加速器存储器模式下，所述总线仅运载连接至所述测试仪处理器的所述多个DUT的命令负载。
10.根据权利要求6所述的仪器，其中，在所述硬件加速器分组建立器模式下，所述总线仅将参数信息从所述测试仪处理器运载至所述多个FPGA组件的硬件加速器电路。
11.一种用于使用自动测试设备(ATE)进行测试的方法，该方法包括：
从计算机系统的系统控制器向单个测试仪处理器发送指令，其中，所述系统控制器使用网络交换机被通信地耦接至站点模块板，该站点模块板包括所述单个测试仪处理器和多个FPGA组件，所述多个FPGA组件中的每个FPGA组件包括一个或多个实例化FPGA块，每个实例化FPGA块经由所述站点模块板上的总线通信地耦接至所述单个测试仪处理器，其中所述测试仪处理器可操作以根据所述指令生成用于协调对多个被测器件(DUT)的测试的命令和数据；
使用编程在多个FPGA组件中的一个或多个实例化FPGA块内的硬件加速器电路来生成对所述测试仪处理器透明的用于测试多个DUT的命令和数据，其中每个硬件加速器电路可操作以测试所述多个DUT中的DUT；
通过I/O端口与相应的DUT进行通信，其中所述I/O端口通信地耦接至所述多个FPGA组件中相应的FPGA组件；以及
在多个功能模式之一下操作所述测试仪处理器，所述多个功能模式中的每个功能模式被配置为在所述测试仪处理器与所述多个FPGA组件之间以不同的方式分配用于生成命令和数据的功能，
其中所述多个功能模式包括硬件加速器模型生成器模式，并且其中，所述硬件加速器模型生成器模式还包括：使用所述测试仪处理器生成用于协调对多个DUT的测试的所有命令；以及使用所述硬件加速器电路来执行选自包括如下的步骤：生成所有测试模型数据；写入所述测试模型数据；以及比较从所述多个DUT中读取的测试模型数据。
12.根据权利要求11所述的方法，还包括将待写入至所述多个DUT的测试模型数据存储至多个存储器设备，其中每个存储器设备耦接至所述多个FPGA组件中的一个。
13.根据权利要求12所述的方法，其中所述功能模式包括四种功能模式，其包括旁路模式、所述硬件加速器模型生成器模式、硬件加速器存储器模式和硬件加速器分组建立器模式。
14.根据权利要求13所述的方法，其中，所述旁路模式还包括使用所述测试仪处理器生成用于协调对所述多个DUT的测试的所有命令和数据。
15.根据权利要求13所述的方法，其中，所述硬件加速器存储器模式还包括：使用所述测试仪处理器生成用于协调对多个DUT的测试的所有命令；以及使用所述硬件加速器电路来执行选自包括如下的步骤：从所述存储器设备中读取测试模型数据；将所述测试模型数据写入至所述多个DUT；以及比较从所述多个DUT中读取的数据。
16.根据权利要求13所述的方法，其中，所述硬件加速器分组建立器模式还包括：使用所述硬件加速器电路生成用于协调对所述多个DUT的测试的所有命令和数据。
17.根据权利要求14所述的方法，其中，在所述旁路模式下，所述总线运载连接至所述测试仪处理器的所述多个DUT的命令和数据负载。
18.根据权利要求11所述的方法，其中，在所述硬件加速器模型生成器模式下，所述总线仅运载连接至所述测试仪处理器的所述多个DUT的命令负载。
19.根据权利要求15所述的方法，其中，在所述硬件加速器存储器模式下，所述总线仅运载连接至所述测试仪处理器的所述多个DUT的命令负载。
20.根据权利要求16所述的方法，其中，在所述硬件加速器分组建立器模式下，所述总线仅将参数信息从所述测试仪处理器运载至所述多个FPGA组件的硬件加速器电路。
21.一种测试仪，其包括：
系统控制器，其用于控制用于测试多个DUT的测试程序；
多个模块，其可操作以与所述多个DUT接合并对所述多个DUT进行测试，所述多个模块通过第一通信总线耦接至所述系统控制器，其中，每个模块包括站点模块板，并且其中每个站点模块板包括：
单个测试仪处理器，其被耦接为与所述系统控制器进行通信，从而根据所述测试程序从其接收指令和数据；
多个可编程实例化测试仪块，其通过所述站点模块板上的第二总线耦接至所述单个测试仪处理器，每个可编程实例化测试仪块可操作为以对所述测试处理器透明的方式生成应用于相应DUT的测试数据，还操作为以对所述测试仪处理器透明的方式接收并比较由所述相应DUT生成的测试数据，并且还进一步操作为被编程以在与所述相应DUT兼容的通信协议下与所述相应DUT进行通信；
局部存储器，其耦接至所述多个可编程实例化测试仪块，以将测试数据存储在其中；以及
多个IO端口，其用于将所述多个DUT耦接至所述多个模块，其中每个相应的可编程实例化测试仪块可操作为控制所述多个DUT中的至少一个相应的DUT，
其中所述多个模块中的每个模块能在多个功能模式之一下操作，所述多个功能模式中的每个功能模式被配置为在所述测试仪处理器与所述多个可编程实例化测试仪块之间以不同的方式分配用于生成命令和数据的功能，
其中所述多个功能模式包括硬件加速器模型生成器模式，并且其中，在所述硬件加速器模型生成器模式下，所述测试仪处理器被配置为生成用于协调对多个DUT的测试的所有命令；并且所述多个可编程实例化测试仪块可操作以执行选自包括如下的步骤：生成测试模型数据；将所述测试模型数据写入至所述多个DUT中；以及比较从所述多个DUT中读取的数据。
22.根据权利要求21所述的测试仪，其中所述可编程实例化测试仪块被实现在现场可编程门阵列(FPGA)设备内。
23.根据权利要求22所述的测试仪，其中每个可编程实例化测试仪块包括：
可编程硬件加速器块，其可操作以生成应用于相应DUT的测试模型，并且可操作以读取由所述相应DUT生成的测试数据以对其进行比较；以及
可编程协议引擎，其可操作用于被编程为在与所述相应DUT兼容的通信协议下与其进行通信，并且可操作用于使用所述通信协议与所述相应DUT通信。
24.根据权利要求22所述的测试仪，其中所述多个IO端口可操作以耦接至搭载板，其中所述多个DUT耦接至所述搭载板。
25.根据权利要求22所述的测试仪，其中所述测试仪处理器可操作以通过所述测试程序来协调所述多个可编程实例化测试仪块的功能。
26.根据权利要求23所述的测试仪，其中所述可编程硬件加速器块包括：
模型生成器块；和
分组建立器块。
27.根据权利要求21所述的测试仪，其中所述多个模块中的每个模块可在包括以下各项的四种模式之一内进行操作：旁路模式；所述硬件加速器模型生成器模式；硬件加速器存储器模式；以及硬件加速器分组建立器模式。
28.根据权利要求27所述的测试仪，其中，在所述旁路模式下，所述测试仪处理器被配置为生成用于协调对所述多个DUT的测试的所有命令和数据。
29.根据权利要求27所述的测试仪，其中，在所述硬件加速器存储器模式下，所述测试仪处理器被配置为生成用于协调对多个DUT的测试的所有命令；并且所述多个可编程实例化测试仪块可操作以执行选自包括如下的步骤：从所述存储器设备中读取所述测试模型数据；将所述测试模型数据写入至所述多个DUT中；以及比较从所述多个DUT中读取的数据。
30.根据权利要求27所述的测试仪，其中，在所述硬件加速器分组建立器模式下，所述多个可编程实例化测试仪块的被配置为生成用于协调对所述多个DUT的测试的命令数据和测试数据两者。
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9952276B2 (en) 2013-02-21 2018-04-24 Advantest Corporation Tester with mixed protocol engine in a FPGA block
US12079098B2 (en) * 2013-02-21 2024-09-03 Advantest Corporation Automated test equipment with hardware accelerator
US11009550B2 (en) * 2013-02-21 2021-05-18 Advantest Corporation Test architecture with an FPGA based test board to simulate a DUT or end-point
US12055581B2 (en) * 2013-02-21 2024-08-06 Advantest Corporation Software directed firmware acceleration
US10161993B2 (en) 2013-02-21 2018-12-25 Advantest Corporation Tester with acceleration on memory and acceleration for automatic pattern generation within a FPGA block
KR101631461B1 (ko) * 2014-09-30 2016-06-17 주식회사 네오셈 메모리 소자 테스트 장치 및 방법
US20160245864A1 (en) * 2015-02-20 2016-08-25 Texas Test Corporation Automatic test apparatus for functional digital testing of multiple semiconductor integrated circuit devices
FR3033412B1 (fr) * 2015-03-06 2019-04-12 Starchip Testeur de circuits integres sur une galette de silicium et circuit integre.
US10606651B2 (en) 2015-04-17 2020-03-31 Microsoft Technology Licensing, Llc Free form expression accelerator with thread length-based thread assignment to clustered soft processor cores that share a functional circuit
US10540588B2 (en) 2015-06-29 2020-01-21 Microsoft Technology Licensing, Llc Deep neural network processing on hardware accelerators with stacked memory
KR102388044B1 (ko) * 2015-10-19 2022-04-19 삼성전자주식회사 테스트 장치 및 이를 포함하는 테스트 시스템
US9858177B2 (en) 2015-10-30 2018-01-02 International Business Machines Corporation Automated test generation for multi-interface enterprise virtualization management environment
KR102581480B1 (ko) 2016-07-27 2023-09-21 삼성전자주식회사 반도체 패키지를 위한 테스트 보드, 테스트 시스템 및 반도체 패키지의 제조 방법
US10379158B2 (en) * 2017-02-09 2019-08-13 Advantest Corporation Real-time capture of traffic upon failure for protocol debug
KR102135131B1 (ko) * 2017-03-29 2020-07-17 (주)스마트시스텍 Fpga 프로그램 테스트를 위한 시험방법
US10572373B2 (en) 2017-04-20 2020-02-25 International Business Machines Corporation Automated test generation for multi-interface and multi-platform enterprise virtualization management environment
KR102039112B1 (ko) * 2017-06-20 2019-10-31 포스필 주식회사 피시험 디바이스를 테스트하기 위한 프로세서 기반의 계측 방법 및 이를 이용한 계측 장치
US10663515B2 (en) * 2017-11-01 2020-05-26 Nvidia Corp. Method and apparatus to access high volume test data over high speed interfaces
US11194943B2 (en) * 2017-12-12 2021-12-07 Synopsys, Inc. FPGA-based hardware emulator system with an inter-FPGA connection switch
US11157356B2 (en) * 2018-03-05 2021-10-26 Samsung Electronics Co., Ltd. System and method for supporting data protection across FPGA SSDs
US10693568B2 (en) * 2018-07-27 2020-06-23 Advantest Corporation Adapting serdes receivers to a UFS receiver protocol
US10948540B2 (en) * 2018-07-27 2021-03-16 Advantest Corporation Integrated protocol analyzer configured within automated test equipment (ate) hardware
US10761138B2 (en) * 2018-09-18 2020-09-01 Advantest Corporation Low cost built-in-self-test centric testing
US10976361B2 (en) * 2018-12-20 2021-04-13 Advantest Corporation Automated test equipment (ATE) support framework for solid state device (SSD) odd sector sizes and protection modes
DE112020000035T5 (de) * 2019-01-22 2020-12-31 Advantest Corporation Automatisierte prüfeinrichtung zum prüfen eines oder mehrerer prüfobjekte, verfahren zum automatisierten prüfen eines oder mehrerer prüfobjekte und computerprogramm zur handhabung von befehlsfehlern
CN110246536A (zh) * 2019-05-07 2019-09-17 江苏华存电子科技有限公司 一种存储器集成测试装置
US11211136B2 (en) * 2019-06-26 2021-12-28 Micron Technology, Inc. Memory system tester using test pad real time monitoring
CN110471813A (zh) * 2019-08-21 2019-11-19 小胡杨信息技术(武汉)有限公司 一种用于计算机硬件开发的功能性测试台
US11226372B2 (en) * 2019-10-09 2022-01-18 International Business Machines Corporation Portable chip tester with integrated field programmable gate array
CN110767257A (zh) * 2019-10-31 2020-02-07 江苏华存电子科技有限公司 一种面向微处理器平台的存储器验证系统
TWI779458B (zh) * 2020-02-28 2022-10-01 日商愛德萬測試股份有限公司 用於任意全資料奇特扇區大小支援之軟體為主解決方案
TWI810523B (zh) * 2020-03-12 2023-08-01 日商愛德萬測試股份有限公司 自動測試裝備系統及設備、以及用於測試受測裝置的方法
CN111626011B (zh) * 2020-04-20 2023-07-07 芯创智(上海)微电子有限公司 一种基于可配置断点重启的fpga综合快速迭代方法及系统
US11411644B2 (en) * 2020-07-30 2022-08-09 Openlight Photonics, Inc. Multi-lane optical-electrical device testing using automated testing equipment
CN114325144A (zh) * 2020-10-10 2022-04-12 泰瑞达亚洲股份有限公司 受测装置模拟设备
US11526644B2 (en) * 2020-11-05 2022-12-13 Nvidia Corporation Controlling test networks of chips using integrated processors
KR20220102399A (ko) 2021-01-13 2022-07-20 삼성전자주식회사 호스트 박스와 하나 이상의 확장 박스들을 포함한 전자 장치
CN112858892B (zh) * 2021-01-15 2024-05-14 胜达克半导体科技(上海)股份有限公司 一种基于fpga在数字测试通道上实现定制模块的方法
CN113010188B (zh) * 2021-02-09 2021-12-28 广州思林杰科技股份有限公司 模块化测控系统生成方法、装置、计算机设备及存储器
CN113035260B (zh) * 2021-03-26 2021-11-30 深圳市晶存科技有限公司 一种动态随机存储器的测试方法及系统
TWI773301B (zh) * 2021-05-07 2022-08-01 華邦電子股份有限公司 半導體晶圓與多晶片的並行測試方法
US20220382668A1 (en) * 2021-05-28 2022-12-01 Advantest Corporation Systems and methods for concurrent and automated testing of zoned namespace solid state drives
CN113514759B (zh) * 2021-09-07 2021-12-17 南京宏泰半导体科技有限公司 一种多核测试处理器及集成电路测试系统与方法
CN114296752B (zh) * 2021-11-25 2024-07-16 上海电气风电集团股份有限公司 硬件识别方法、系统和可读存储介质
CN114461558B (zh) * 2021-12-03 2024-04-16 杭州加速科技有限公司 一种提高ate设备通信效率的通信方法、装置及测试机系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0651261A2 (en) * 1993-11-02 1995-05-03 International Business Machines Corporation System and method for testing a circuit network having elements testable by different boundary scan standards
CN101120262A (zh) * 2005-02-17 2008-02-06 株式会社爱德万测试 用于在并行测试系统中调度测试的方法和系统
CN101313366A (zh) * 2006-06-27 2008-11-26 株式会社爱德万测试 半导体试验装置以及半导体存储器的试验方法
CN102341717A (zh) * 2009-03-13 2012-02-01 泰拉丁公司 通用协议引擎

Family Cites Families (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5805571A (en) 1996-03-19 1998-09-08 Zwan; Bryan J. Dynamic communication line analyzer apparatus and method
US6026230A (en) 1997-05-02 2000-02-15 Axis Systems, Inc. Memory simulation system and method
US6069873A (en) 1997-10-01 2000-05-30 U S West, Inc. Closed-loop automated testing of system equipment and management
US7152027B2 (en) 1998-02-17 2006-12-19 National Instruments Corporation Reconfigurable test system
ES2237911T3 (es) 1998-03-04 2005-08-01 Exxonmobil Chemical Patents Inc. Aniones no coordinantes para polimerizacion de olefinas.
US6357023B1 (en) 1998-04-08 2002-03-12 Kingston Technology Co. Connector assembly for testing memory modules from the solder-side of a PC motherboard with forced hot air
US6681351B1 (en) 1999-10-12 2004-01-20 Teradyne, Inc. Easy to program automatic test equipment
US6766475B2 (en) 2001-01-04 2004-07-20 International Business Machines Corporation Method and apparatus for exercising an unknown program with a graphical user interface
US7047174B2 (en) 2001-05-02 2006-05-16 Freescale Semiconductor, Inc. Method for producing test patterns for testing an integrated circuit
US20020184326A1 (en) 2001-05-31 2002-12-05 Andrew Thomson System and method for providing network interfaces to instruments without networking capabilities
EP1283422A1 (en) 2001-08-07 2003-02-12 Lucent Technologies Inc. Testbench for the validation of a device under test
US7370256B2 (en) 2001-09-28 2008-05-06 Inapac Technology, Inc. Integrated circuit testing module including data compression
JP2003156543A (ja) 2001-11-20 2003-05-30 Advantest Corp 半導体試験装置
US7010782B2 (en) 2002-04-04 2006-03-07 Sapphire Infotech, Inc. Interactive automatic-test GUI for testing devices and equipment using shell-level, CLI, and SNMP commands
US7099438B2 (en) 2002-06-14 2006-08-29 Ixia Multi-protocol, multi-interface communications device testing system
US6714035B2 (en) 2002-06-28 2004-03-30 Hewlett-Packard Development Company, L.P. System and method for measuring fault coverage in an integrated circuit
US20040168111A1 (en) 2002-09-11 2004-08-26 Arnold Ross J. Graphic user interface for test equipment
US6975956B2 (en) 2002-09-19 2005-12-13 Rambus Inc. Multiple sweep point testing of circuit devices
US6904375B1 (en) 2003-01-22 2005-06-07 Xilinx, Inc. Method and circuits for testing high speed devices using low speed ATE testers
US7184917B2 (en) 2003-02-14 2007-02-27 Advantest America R&D Center, Inc. Method and system for controlling interchangeable components in a modular test system
US7209851B2 (en) 2003-02-14 2007-04-24 Advantest America R&D Center, Inc. Method and structure to develop a test program for semiconductor integrated circuits
US7437261B2 (en) 2003-02-14 2008-10-14 Advantest Corporation Method and apparatus for testing integrated circuits
US20050159050A1 (en) 2003-06-05 2005-07-21 Hiroyuki Hama Device interface apparatus
EP2428866B1 (en) 2003-07-28 2012-09-19 NEC Corporation Mobile information terminal
US7181360B1 (en) 2004-01-30 2007-02-20 Spirent Communications Methods and systems for generating test plans for communication devices
GB2429536B (en) 2004-03-05 2008-05-21 Vfs Technologies Ltd Testing of embedded systems
US8161402B1 (en) 2004-03-24 2012-04-17 The Mathworks, Inc. Methods and apparatus for graphical test and measurement
KR100647370B1 (ko) 2004-04-20 2006-11-23 주식회사 하이닉스반도체 멀티 프로토콜 시리얼 인터페이스 시스템
US7269805B1 (en) 2004-04-30 2007-09-11 Xilinx, Inc. Testing of an integrated circuit having an embedded processor
US7444454B2 (en) 2004-05-11 2008-10-28 L-3 Communications Integrated Systems L.P. Systems and methods for interconnection of multiple FPGA devices
US7430486B2 (en) 2004-05-22 2008-09-30 Advantest America R&D Center, Inc. Datalog support in a modular test system
US7353489B2 (en) 2004-05-28 2008-04-01 Synopsys, Inc. Determining hardware parameters specified when configurable IP is synthesized
US20050273685A1 (en) 2004-06-08 2005-12-08 Sanjay Sachdev Automated and customizable generation of efficient test programs for multiple electrical test equipment platforms
US7363188B1 (en) 2004-12-03 2008-04-22 Litepoint Corp. Apparatus and method for operating automated test equipment (ATE)
US7245134B2 (en) 2005-01-31 2007-07-17 Formfactor, Inc. Probe card assembly including a programmable device to selectively route signals from channels of a test system controller to probes
US20060195744A1 (en) 2005-02-11 2006-08-31 Broadcom Corporation Method and apparatus to simulate automatic test equipment
US7343558B2 (en) 2005-03-31 2008-03-11 Teradyne, Inc. Configurable automatic-test-equipment system
KR20080068690A (ko) * 2005-10-07 2008-07-23 에이저 시스템즈 인크 상보적 지정 파일을 이용하여 실시간전송프로토콜 출구스트리밍을 위한 방법 및 장치
KR101387085B1 (ko) 2006-03-07 2014-04-18 스캐니메트릭스 인크. 전자 구성요소에 문의하기 위한 방법 및 장치
US20070220380A1 (en) 2006-03-20 2007-09-20 Credence Systems Corporation Message system for logical synchronization of multiple tester chips
US7590903B2 (en) 2006-05-15 2009-09-15 Verigy (Singapore) Pte. Ltd. Re-configurable architecture for automated test equipment
DE602006019069D1 (de) * 2006-05-18 2011-02-03 Dialog Semiconductor Gmbh Testvorrichtung für Speicher
KR100778459B1 (ko) 2006-05-26 2007-11-21 (주) 컴파스 시스템 복수의 전자장치를 프로그램, 소거 및 검증하는 장치
US7580807B2 (en) 2006-06-15 2009-08-25 Texas Instruments Incorporated Test protocol manager for massive multi-site test
US7788562B2 (en) 2006-11-29 2010-08-31 Advantest Corporation Pattern controlled, full speed ATE compare capability for deterministic and non-deterministic IC data
US7528623B2 (en) 2007-02-02 2009-05-05 Teradyne, Inc. Distributing data among test boards to determine test parameters
KR100825811B1 (ko) 2007-02-27 2008-04-29 삼성전자주식회사 고속 검사가 가능한 반도체 소자 자동검사장치
US8289032B2 (en) 2007-03-20 2012-10-16 Rambus Inc. Integrated circuit having receiver jitter tolerance (“JTOL”) measurement
US7707468B2 (en) 2007-03-22 2010-04-27 Verigy (Singapore) Pte. Ltd System and method for electronic testing of multiple memory devices
DE102008010290A1 (de) 2007-06-27 2009-02-19 Rohde & Schwarz Gmbh & Co. Kg Verfahren zum Testen eines Mobilfunkgeräts
US20090100304A1 (en) 2007-10-12 2009-04-16 Ping Li Hardware and Software Co-test Method for FPGA
KR100958113B1 (ko) 2007-10-24 2010-05-18 주식회사 아이티엔티 반도체 테스트용 ｆｐｇａ 구성장치 및 이를 이용한 ｄｕｔ 테스트방법
US20090112548A1 (en) 2007-10-30 2009-04-30 Conner George W A method for testing in a reconfigurable tester
US20090113245A1 (en) 2007-10-30 2009-04-30 Teradyne, Inc. Protocol aware digital channel apparatus
US7895485B2 (en) 2008-01-02 2011-02-22 Micron Technology, Inc. System and method for testing a packetized memory device
US7928755B2 (en) * 2008-02-21 2011-04-19 Verigy (Singapore) Pte. Ltd. Methods and apparatus that selectively use or bypass a remote pin electronics block to test at least one device under test
WO2010004557A1 (en) 2008-07-07 2010-01-14 Quali Systems Ltd System and method for automatic hardware and software sequencing of computer-aided design (cad) functionality testing
KR101503812B1 (ko) 2008-08-29 2015-03-19 엘지이노텍 주식회사 마그네틱을 이용한 입출력 일체형 표시 장치 및 그 방법
AU2009296712A1 (en) 2008-09-23 2010-04-01 Aegis Industries, Inc. Stun device testing apparatus and methods
WO2010054669A1 (en) 2008-11-11 2010-05-20 Verigy (Singapore) Pte.Ltd. Re-configurable test circuit, method for operating an automated test equipment, apparatus, method and computer program for setting up an automated test equipment
US8175095B2 (en) 2008-12-19 2012-05-08 L3 Communications Integrated Systems, L.P. Systems and methods for sending data packets between multiple FPGA devices
KR101028594B1 (ko) 2008-12-23 2011-04-13 (주) 컴파스 시스템 프로그래머 장치
US7884631B2 (en) 2009-02-25 2011-02-08 Kingston Technology Corp. Parking structure memory-module tester that moves test motherboards along a highway for remote loading/unloading
KR101111482B1 (ko) 2009-05-15 2012-02-21 (주)아테코 모듈 번-인 테스트 시스템
US8170828B2 (en) 2009-06-05 2012-05-01 Apple Inc. Test method using memory programmed with tests and protocol to communicate between device under test and tester
US7933220B2 (en) 2009-09-21 2011-04-26 Spirent Communications, Inc. Methods and apparatuses for generating network test packets and parts of network test packets
US9164859B2 (en) 2009-09-25 2015-10-20 Qualcomm Incorporated Computing device for enabling concurrent testing
US8127187B2 (en) 2009-09-30 2012-02-28 Integrated Device Technology, Inc. Method and apparatus of ATE IC scan test using FPGA-based system
US8731493B2 (en) 2009-10-30 2014-05-20 Apple Inc. Wireless local area network test system with forced transmit rates during protocol-based testing
US8545248B2 (en) 2010-01-07 2013-10-01 Life Technologies Corporation System to control fluid flow based on a leak detected by a sensor
JP2011220924A (ja) 2010-04-13 2011-11-04 Advantest Corp 試験装置および接続装置
EP2577466A2 (en) 2010-05-28 2013-04-10 Advantest Corporation Flexible storage interface tester with variable parallelism and firmware upgradeability
US8660424B2 (en) 2010-08-26 2014-02-25 Cisco Technology, Inc. Scalable high speed gigabit active bundle link and tester
KR101137225B1 (ko) * 2010-09-09 2012-04-20 주식회사 이노와이어리스 Ｄｕｔ 자동화 테스트 장치
WO2012070076A1 (en) 2010-11-26 2012-05-31 Microtest S.R.L. An equipment for testing electronic devices in general
CN103477237B (zh) 2011-03-21 2016-03-02 温莎大学 自动化测试和验证电子元件的装置
US9176839B2 (en) 2011-05-20 2015-11-03 Whizchip Design Technologies Pvt. Ltd. Bus transaction monitoring and debugging system using FPGA
JP5717567B2 (ja) 2011-07-14 2015-05-13 日本モレックス合同会社 ケーブルアッセンブリ、コネクタ及び半導体試験装置
US9430345B2 (en) 2011-09-23 2016-08-30 Roche Diabetes Care, Inc. Command interface for communication test framework
US9230046B2 (en) 2012-03-30 2016-01-05 International Business Machines Corporation Generating clock signals for a cycle accurate, cycle reproducible FPGA based hardware accelerator
US8850267B2 (en) 2012-08-02 2014-09-30 Avago Technologies General Ip (Singapore) Pte. Ltd. Middleware for multiprocessor software testing
US8842480B2 (en) 2012-08-08 2014-09-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Automated control of opening and closing of synchronous dynamic random access memory rows
US9116785B2 (en) 2013-01-22 2015-08-25 Teradyne, Inc. Embedded tester
US9952276B2 (en) * 2013-02-21 2018-04-24 Advantest Corporation Tester with mixed protocol engine in a FPGA block
US20140237292A1 (en) 2013-02-21 2014-08-21 Advantest Corporation Gui implementations on central controller computer system for supporting protocol independent device testing
US20140236527A1 (en) 2013-02-21 2014-08-21 Advantest Corporation Cloud based infrastructure for supporting protocol reconfigurations in protocol independent device testing systems
US10161993B2 (en) 2013-02-21 2018-12-25 Advantest Corporation Tester with acceleration on memory and acceleration for automatic pattern generation within a FPGA block
US9810729B2 (en) 2013-02-28 2017-11-07 Advantest Corporation Tester with acceleration for packet building within a FPGA block
US9310427B2 (en) 2013-07-24 2016-04-12 Advantest Corporation High speed tester communication interface between test slice and trays

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0651261A2 (en) * 1993-11-02 1995-05-03 International Business Machines Corporation System and method for testing a circuit network having elements testable by different boundary scan standards
CN101120262A (zh) * 2005-02-17 2008-02-06 株式会社爱德万测试 用于在并行测试系统中调度测试的方法和系统
CN101313366A (zh) * 2006-06-27 2008-11-26 株式会社爱德万测试 半导体试验装置以及半导体存储器的试验方法
CN102341717A (zh) * 2009-03-13 2012-02-01 泰拉丁公司 通用协议引擎

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