KR100958113B1 - 반도체 테스트용 ｆｐｇａ 구성장치 및 이를 이용한 ｄｕｔ 테스트방법 - Google Patents

반도체 테스트용 ｆｐｇａ 구성장치 및 이를 이용한 ｄｕｔ 테스트방법 Download PDF

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Abstract

본 발명은 DUT를 테스트하는 각종 FPGA를 프로그램 가능 로직(programmable logic)으로 구성(configuration)함으로써, ATE를 정지하지 않고도 FPGA의 재구성(reconfiguration)이 가능하도록 한 반도체 테스트용 FPGA 구성장치 및 이를 이용한 DUT 테스트방법에 관한 것이다.
또한, 본 발명의 반도체 테스트용 FPGA 구성장치는 다수의 FPGA 구성정보가 저장되어 있는 메모리; 기록되어 있는 FPGA 구성정보에 의해 피시험 반도체를 테스트하는 FPGA; 사용자인터페이스 수단으로부터 입력되는 FPGA 구성 명령신호에 의해 상기 메모리에 저장되어 있는 FPGA 구성정보 중에서 어느 하나를 선택하여 출력하는 제어부 및 상기 제어부로부터 입력되는 FPGA 구성정보에 의거하여 상기 FPGA를 구성하는 FPGA 구성부를 포함하여 이루어진다.
반도체, DUT, FPGA, CPLD, 메모리, JTAG

Description

반도체 테스트용 ＦＰＧＡ 구성장치 및 이를 이용한 ＤＵＴ 테스트방법{FPGA configuration apparatus for semiconductor test and method for DUT test using the FPGA configuration system}
본 발명은 반도체 테스트용 FPGA 구성장치 및 이를 이용한 DUT 테스트방법에 관한 것으로, 특히 DUT를 테스트하는 각종 FPGA를 프로그램 가능 로직(programmable logic)으로 구성(configuration)함으로써, ATE를 정지하지 않고도 FPGA의 재구성(reconfiguration)이 가능하도록 한 반도체 테스트용 FPGA 구성장치 및 이를 이용한 DUT 테스트방법에 관한 것이다.
일반적으로, 반도체 제조 공정에 의해 제조된 반도체는 제조 후 그 특성에 따라 정확하게 동작하는지 테스트 과정을 거치게 된다. 이러한 반도체 테스트는 ATE(automatic test equipment)의 일종인 반도체 테스트 시스템(이하, 'ATE'라고도 한다)에 의해 이루어진다.
한편, FPGA(field programmable gate array)는 잘 알려진 바와 같이, 사용자 요구에 맞게 프로그래밍하여 사용할 수 있는 일종의 주문형 반도체(ASIC)이다. 그 주된 동작 특성을 살펴보면 FPGA는 소위, 휘발성 메모리와 같은 것으로서 전원이 꺼지면 구성되어 있던 하드웨어정보가 사라지고, 전원이 켜지면 사용자가 다시 하드웨어정보를 재구성하는 것이다. 여기서, 기존에 FPGA를 구성하는 방식에는 JTAG(Joint Test Action Group)포트와 ROM이 이용된다.
도 1은 종래 반도체 테스트용 FPGA 구성장치를 설명하기 위한 블록 구성도이다.
도 1에 도시한 바와 같이, 종래 반도체 테스트용 FPGA 구성장치(10)는 ATE를 총체적으로 제어하는 제어컴퓨터(20)에 연결되는 커넥터(connector)(11), FPGA를 구성할 FPGA 구성정보가 저장되어 있는 롬(13) 및 제어컴퓨터(20)에 의해 롬(13)에 저장되어 있는 FPGA 구성정보가 기록되는 FPGA(15)을 포함하여 이루어진다. 여기서, ATE에는 일반적으로 FPGA가 다수 개 설치되는바, 이러한 각각의 FPGA는 각기 다른 동작으로 피시험 반도체(device under test; DUT)를 테스트하게 된다.
구체적으로, 사용자는 프로그램 개발 당시에는 JTAG 포트(17)를 통해 하드웨어 기능을 FPGA에 구현한 후, 그 FPGA가 원하는 동작대로 수행하는지 테스트를 하게 된다. 그리고 나서, 사용자는 이러한 반복적인 테스트 과정을 통해 개발을 완료하면 완료된 FPGA 구성정보를 롬에 저장한다. 이에 따라, FPGA에 구동전원이 인가되면 롬에 저장되어 있던 FPGA 구성정보가 FPGA에 기록되고, 이에 FPGA는 사용자의 동작 명령에 의거하여 구성된 하드웨어 기능을 수행하는 것이다.
그러나, 종래 반도체 테스트용 FPGA 구성장치에 따르면 롬에 저장되어 있는 FPGA 구성정보를 바꾸고자 할 경우에는 시스템을 해체하여 롬을 교체하거나, 각각의 FPGA에 할당되는 롬의 내용을 변경하여야 한다는 번거로움이 있다.
무엇보다도, ATE를 통해 DUT를 테스트하다 보면 하나의 DUT를 테스트하기 위해서 부득이 FPGA에 구성된 하드웨어 기능을 변경할 필요성이 생기게 된다. 그런데, 이때마다 시스템의 전원을 끄고 롬을 재구성하다 보면 그만큼 DUT 테스트 시간이 더 소요가 되어 시스템을 비효율적으로 운영한다는 문제점이 있다. 물론, 전원을 끄지 않고 JTAG 포트를 이용하여 FPGA를 재구성할 수도 있다. 그러나, 잘 알려진 바와 같이 JTAG이란 표준 시험 액세스 포트와 경계-검사구조(IEEE Standard Test Access Port and Boundary-Scan Architecture)에 관하여 표준을 정한 IEEE 기술 분과위원회인바, 이곳에서 정한 통신프로토콜 규격으로는 JTAG 포트를 이용한 FPGA 재구성 시간이 시스템을 해체하는 시간과 동일할 만큼 느리다는 것이다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 프로그램 가능 로직에 의해 메모리에 저장되어 있는 각종 FPGA 구성정보를 FPGA에 기록함으로써, ATE를 정지하지 않고도 FPGA의 재구성이 가능하도록 하여 DUT 테스트 조건에 적응적인 반도체 테스트용 FPGA 구성장치 및 이를 이용한 DUT 테스트방법을 제공하는데 그 목적이 있다.
전술한 목적을 달성하기 위해 본 발명의 반도체 테스트용 FPGA 구성장치는 다수의 FPGA 구성정보가 저장되어 있는 메모리; 기록되어 있는 FPGA 구성정보에 의해 피시험 반도체를 테스트하는 FPGA; 사용자인터페이스 수단으로부터 입력되는 FPGA 구성 명령신호에 의해 상기 메모리에 저장되어 있는 FPGA 구성정보 중에서 어느 하나를 선택하여 출력하는 제어부 및 상기 제어부로부터 입력되는 FPGA 구성정보에 의거하여 상기 FPGA를 구성하는 FPGA 구성부를 포함하여 이루어진다.
전술한 구성에서, 상기 반도체 테스트용 FPGA 구성장치는 인터넷을 통해 원격제어서버와 연결되는 인터페이스부를 더 포함하되, 상기 제어부는 상기 인터페이스부로부터 입력되는 FPGA 구성 명령신호에 의해 상기 메모리에 저장되어 있는 FPGA 구성정보 중에서 어느 하나를 선택하여 출력하는 것이 바람직하다.
또한, 상기 FPGA 구성부의 버퍼는 다수의 물리적인 단위로 구분되어 있는 것이 바람직하다.
상기 반도체 테스트용 FPGA 구성장치는 어드레스 디코더를 더 포함하되, 상기 제어부는 FPGA 구성을 위한 어드레스 정보를 상기 어드레스 디코더로 출력하고, 상기 어드레스 디코더는 상기 제어부로부터 입력되는 어드레스 정보를 디코딩하여 상기 FPGA 구성부로 출력하고, 상기 FPGA 구성부는 상기 어드레스 디코더로부터 입력되는 디코딩 정보에 의거하여 상기 제어부의 버퍼를 액세스하는 것이 바람직하다.
한편, 본 발명의 반도체 테스트용 FPGA 구성장치를 이용한 DUT 테스트방법은 다수의 FPGA 구성정보가 저장되어 있는 메모리; 상기 메모리에 저장되어 있는 FPGA 구성정보 중에서 어느 하나를 선택하여 출력하는 제어부 및 상기 제어부로부터 입력되는 FPGA 구성정보에 의거하여 FPGA를 구성하는 FPGA 구성부를 포함하여 이루어진 반도체 테스트용 FPGA 구성장치에서 상기 제어부에 의해 수행되며, 원격제어서버나 상기 반도체 테스트용 FPGA 구성장치에 포함되어 있는 사용자인터페이스수단으로부터 테스트 명령신호를 입력받는 (a) 단계; 상기 FPGA에 기록된 FPGA 구성정보로 상기 (a) 단계에서 입력받은 테스트 명령신호에 의한 반도체 테스트가 가능한지를 판단하는 (b) 단계 및 상기 (b) 단계의 판단 결과 반도체 테스트가 불가능한 경우에는 상기 FPGA 구성부를 제어하여 상기 (a) 단계에서 입력받은 테스트 명령신호에 대응되는 FPGA 구성정보를 FPGA에 재구성하는 (c) 단계를 포함하여 이루어진다.
여기서, 상기 반도체 테스트용 FPGA 구성장치를 이용한 DUT 테스트방법은 상기 FPGA에 의해 수행된 반도체 테스트 결과정보를 상기 원격제어서버로 회신하는 (d) 단계를 더 포함하여 이루어지는 것이 바람직하다.
본 발명의 반도체 테스트용 FPGA 구성장치 및 이를 이용한 DUT 테스트방법에 따르면, ATE의 작동을 중단하지 않고서도 FPGA에 사용자가 원하는 하드웨어 기능을 수시로 재구성할 수 있게 되어 ATE를 효율적으로 운영할 수 있는 효과가 있다. 또한, 원격지에서도 이러한 FPGA 재구성은 물론, 이렇게 재구성된 FPGA로 반도체 테스트를 할 수 있다.
먼저, 첨부한 도면 2를 참조하여 본 발명의 반도체 테스트용 FPGA 구성장치에 대해서 설명한다.
도 2는 본 발명의 일 실시예에 따른 반도체 테스트용 FPGA 구성장치를 설명하기 위한 블록 구성도이다.
도 2에 도시한 바와 같이, 본 발명의 반도체 테스트용 FPGA 구성장치(이하, 'FPGA구성장치'이라 한다)(100)는 인터넷(200)을 통해 FPGA구성장치(100)를 제어하는 원격제어서버(300)와 연결될 수 있다.
또한, FPGA구성장치(100)는 인터넷(200)과 연결되어 원격제어서버(300)로부터 FPGA 구성정보와 이의 업그레이드정보를 포함하는 각종 데이터를 수신하고 DUT 테스트 결과정보를 포함하는 각종 데이터를 송신하는 인터페이스부(110), 인터페이스부(110)에 의해 수신되는 FPGA 구성정보를 저장하는 메모리(140), 메모리에 저장되어 있는 각종 FPGA 구성정보를 FPGA(160)에 기록하는 FPGA 구성부(150), FPGA 구성부(150)에 어드레스 정보를 제공하는 어드레스 디코더(130) 및 FPGA구성장치(100)를 총체적으로 제어하는 제어부(120)를 포함하여 이루어질 수 있다. 이외에도, 직접 FPGA(160)을 재구성할 수 있는 JTAG 포트(170)가 필요에 따라 더 구비될 수도 있다.
전술한 구성에서, 제어부(120)는 원격제어서버(300)나 FPGA구성장치(100)에 포함되어 있는 사용자인터페이스수단(예, 키보드)으로부터 입력되는 FPGA 구성 명령신호에 의거하여 메모리(140)에 저장되어 있는 FPGA 구성정보 중에서 어느 하나를 선택하여 이를 FPGA 구성부(150)로 출력하게 된다. 이에 따라, FPGA 구성부(150)는 제어부(120)를 거쳐서 오는 FPGA 구성정보를 토대로 해당 FPGA를 재구성하는 것이다.
또한, 제어부(120)는 FPGA 구성을 위한 어드레스 정보를 어드레스 디코더(130)로 출력하게 되는바, 어드레스 디코더(130)는 입력된 어드레스 정보를 디코딩(decoding)하고 이러한 디코딩 정보를 FPGA 구성부(150)로 출력하게 된다. 이에, FPGA 구성부(150)는 입력되는 디코딩 정보에 의거하여 해당 디코딩 정보가 가리키는 제어부(120)의 버퍼를 액세스하여 FPGA 구성정보를 자신의 버퍼에 기록하게 된다.
또한, 제어부(120)는 DUT 테스트 프로그램의 구동에 의거하여 테스트 명령신호를 출력하게 되는데, 이에 FPGA 구성부(150)는 테스트 명령신호를 해당 FPGA에 바이패스(bypass)하게 된다. 그러면 해당 FPGA는 입력되는 테스트 명령신호에 의거하여 DUT를 테스트하고, 이에 의한 DUT 테스트 결과 정보를 제어부(120)로 출력하 는 것이다. 여기서, 이러한 DUT 테스트 프로그램은 메모리(140)나 원격제어서버(300)에 설치되어 있는 것이다.
다음으로, 첨부한 도면 3 내지 8을 참조하여 전술한 본 발명의 반도체 테스트용 FPGA 구성장치 및 이를 이용한 DUT 테스트방법에 대해서 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 FPGA 구성부의 버퍼 구성을 보인 도면이고, 도 4는 본 발명의 일 실시예에 따른 FPGA 구성부의 FPGA 구성정보 읽기/쓰기 방법을 설명하기 위한 흐름도이며, 도 5는 본 발명의 일 실시예에 따른 FPGA 구성부의 FPGA 구성 타이밍다이아그램(timing diagram)이며, 도 6은 본 발명의 일 실시예에 따른 FPGA 구성부의 FPGA 구성방법을 설명하기 위한 흐름도이다. 여기서, 도 4 및 6의 주체는 FPGA 구성부(150)임을 밝혀둔다.
먼저, 도 3을 보면 FPGA 구성부(150)의 버퍼 구성은 통상, CPU로 구현되는 제어부(120)와의 읽기/쓰기 속도 차이를 고려하여 소정의 물리적인 단위(뱅크)로 구분된다. 즉, 도시한 바와 같이 FPGA 구성부(150)는 'Bank 0'에서의 데이터(FPGA 구성정보) 읽기/쓰기와 'Bank 1'에서의 데이터 읽기/쓰기를 상호, 개별적으로 수행하는 것이다. 이를 테면, FPGA 구성부(150)는 Bank 0이 비어있는 상태이면 제어부(120)로부터 FPGA 구성정보를 읽어오는 것이고 이와는 달리, Bank 1이 FPGA 구성정보로 전부 차게 되면 제어부(120)와의 액세스를 중지하고 Bank 1에 수록된 FPGA 구성정보를 해당 FPGA에 기록하는 것이다. 이에 대한 예를 다음 도 4 내지 도 6을 참조로 하여 보다 구체적으로 설명한다.
도 4에 도시한 바와 같이, 단계 S11에서는 Bank 1이 준비 상태(Ready)인지를 판단한다. 판단 결과, Bank 1이 바쁜 상태(Busy) 즉, Bank1에 기록되어 있는 데이터를 FPGA에 기록하는 중인 경우에는 제어부(120)와의 액세스를 잠시 대기하게 된다.
반면, 단계 S11에서의 판단 결과 준비상태인 경우에는 단계 S13으로 진행하여 제어부(120)로부터 입력되는 데이터를 Bank 1에 기록한다. 다음으로, 단계 S15에서는 해당 뱅크가 데이터로 가득 찬 상태(bank full)인지를 판단하는데, 판단 결과 사용 가능한 공간이 있는 경우에는 단계 S13으로 복귀하고 반면, 사용 가능한 공간이 없는 경우에는 단계 S17로 진행하여 Bank 1에 저장된 데이터를 해당 FPGA에 기록하게 된다.
다음으로, 단계 S19에서는 Bank 1이 빈 상태(empty)인지를 판단하는데, 판단 결과 데이터가 아직 남아 있는 경우에는 단계 S17로 복귀한다. 반면, 모든 데이터가 FPGA에 기록된 경우에는 단계 S21로 진행하여 FPGA 구성이 종료되었는지를 판단하여 판단결과, 종료되지 않은 경우에는 단계 S11로 복귀한다.
다음으로 FPGA에 데이터를 기록하는 흐름을 살펴보면 먼저, 도 6에 도시한 바와 같이 단계 S31에서는 데이터로 가득 찬 상태에 있는 뱅크가 있는지를 판단한다. 판단 결과, 그러한 뱅크가 없는 경우에는 해당 FPGA와의 액세스를 잠시 대기하게 된다.
반면, 단계 S31에서의 판단 결과, 가득 찬 상태에 있는 뱅크가 있는 경우에는 단계 S33으로 진행하여 처음으로 FPGA를 구성하는지를 판단한다. 즉, 단계 S33 은 FPGA(160)와 FPGA 구성부(150) 간의 액세스가 처음 이루어지는지를 판단하는 것이다.
단계 S33에서의 판단 결과, FPGA 구성이 처음 이루어지는 경우에는 단계 S35로 진행하여 해당 FPGA에 'FPGA 구성 시작'을 알리게 된다. 다음으로, 단계 S37에서는 FPGA 구성 준비가 되었다는 회신이 해당 FPGA로부터 오는지를 판단하는바, 판단 결과 회신이 있는 경우에는 단계 S39로 진행하여 데이터를 FPGA에 기록하게 된다. 반면, 회신이 없는 경우에는 단계 S33으로 복귀하거나 해당 FPGA에 이상이 있는 것으로 판단하여 제어부(120)에 이러한 내용을 알리게 된다.
여기서, 도 5를 참조하여 단계 S35 및 S37에 대하여 구체적으로 설명하자면 먼저, FPGA 구성부(150)는 'nCONFIG'라는 클럭신호를 해당 FPGA로 출력한다. 그러면, FPGA는 nCONFIG신호의 입력에 의해 구성준비가 되었다는 'nSATUS' 클럭신호를 FPGA 구성부(150)로 출력한다.
다시 도 6으로 돌아가서, 단계 S33에서의 판단 결과 FPGA 구성 중인 경우에는 단계 S39를 수행하게 된다. 다음으로, 단계 S41로 진행하여 FPGA 구성이 종료되었는지를 판단하여 판단결과, 종료되지 않은 경우에는 단계 S31로 복귀한다.
한편, FPGA는 ALTERA사에서 제조된 Stratix II나 Cyclone II 제품군이 적용될 수 있다. 여기서, Cyclone II는 도 5에 도시한 바와 같이, 한 번의 데이터클럭신호(DCLK)에 1 비트(bit)씩 데이터를 FPGA에 기록하는 패시브 시리얼(passive serial; PS)모드를 지원한다. 이와 달리, Stratix II는 한 번의 데이터클럭신호에 1 바이트(byte)씩 데이터를 FPGA에 기록하는 패스트 패시브 패러렐(fast passive parallel; FPP)모드를 지원한다.
도 7은 본 발명의 일 실시예에 따른 반도체 테스트용 FPGA 구성장치를 이용한 DUT 테스트방법을 설명하기 위한 흐름도이다.
먼저, 원격제어서버(300)는 DUT 테스트 프로그램을 실행하고(단계 S51), 이에 의거하여 테스트 1에 대한 실행을 FPGA 구성장치(100)에 요구한다(단계 S53). 이에, 단계 S55에서 FPGA구성장치(100)는 제어부(120)에 의해 FPGA 재구성이 필요한지를 판단한다. 다시 말해, 단계 S55는 FPGA에 구성되어 있는 내용이 테스트 1을 실행하는데 있어서 적합한 로직 구성인지를 판단하는 것이다. 여기서, DUT 테스트 프로그램의 실행 및 반도체 테스트에 대한 요구는 FPGA구성장치(100)에 포함되어 있는 사용자인터페이스수단에 의해 이루어질 수도 있다.
단계 S55에서의 판단 결과 FPGA 재구성이 필요없는 경우에는 단계 S59로 진행하고 반면, FPGA 재구성이 필요한 경우에는 단계 S57로 진행하여 테스트 1 용도의 FPGA 구성정보를 메모리(140)에서 검색하여 이를 해당 FPGA에 재구성하게 된다. 이에 따라, FPGA구성장치(100)는 해당 FPGA에 의해 테스트 1을 수행하고 나서(단계 S59), 이에 의한 테스트 결과 정보를 원격제어서버(300)로 회신한다(단계 S61).
다음으로, FPGA구성장치(100)는 원격제어서버(300)의 요구에 의한 테스트 2 내지 테스트 n-1을 수행하고 각각의 결과 정보를 원격제어서버(300)로 회신한다.
다음으로, 단계 S63에서 원격제어서버(300)는 마지막 테스트 n에 대한 실행을 FPGA 구성장치(100)에 요구한다. 이에, 단계 S65에서 FPGA구성장치(100)는 제어부(120)에 의해 FPGA 재구성이 필요한지를 판단한다. 단계 S65에서의 판단 결과 FPGA 재구성이 필요없는 경우에는 단계 S69로 진행하고 반면, FPGA 재구성이 필요한 경우에는 단계 S67로 진행하여 테스트 n 용도의 FPGA 구성정보를 메모리(140)에서 검색하여 이를 해당 FPGA에 재구성하게 된다. 이에 따라, FPGA구성장치(100)는 단계 S69에서 해당 FPGA에 의해 테스트 n을 수행하고 나서 마지막으로 단계 S71로 진행하여, 테스트 n 수행 결과를 원격제어서버(300)로 회신한다.
이상으로, 테스트 개수가 10이고 각 테스트 시간이 10초로 동일하며 FPGA를 재구성하는데 필요한 시간이 0.5초라 한다면, 본 발명의 시스템에 의한 총 테스트 소요시간은 105초라는 것을 알 수 있다. 반면, 동일한 조건하에 기존의 방법대로 테스트를 수행한다면 각각의 롬을 일일이 재구성하여야 하기 때문에, 본 발명과는 비교할 수 없을 만큼 테스트 시간이 느리다는 것은 자명하다.
한편, 인터넷(200)은 잘 알려진 바와 같이 전 세계에 산재해 있는 컴퓨터망을 유/무선을 통해 연결하는 네트워크들의 네트워크로써, 일반적으로 TCP/IP(Transmission Control Protocol/ Internet Protocol)라는 통신규약에 따르고 있다. 또한, 무선으로 인터넷(200)에 접근하는 방식에는 WAP(Wireless Application Protocol)이나 WIPI 등의 플랫폼을 기반으로 이동통신망(410)을 통해 접근하거나 공중 무선 LAN과 액세스 포인트(Access Point)를 통해 접근하는 무선인터넷과, ADSL 수준의 품질과 비용으로 정지 또는 저속 이동 중에도 고속 인터넷 접속할 수 있는 무선 인터넷 서비스인 '휴대인터넷'(WiBro 또는 WiMax)이 있을 수 있다.
또한, FPGA 구성부(150)는 복합 프로그램 가능 논리소자(complex programmable logic devid; CPLD)로 구현될 수 있다.
또한, 원격제어서버(300)는 노트북이나 데스크탑과 같은 퍼스널컴퓨터(PC) 혹은 핸드헬드(Handheld)기반의 통신단말기를 포함하는 개념으로 해석되어야 할 것이다.
본 발명의 반도체 테스트용 FPGA 구성장치 및 이를 이용한 DUT 테스트방법은 전술한 실시 예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위에서 다양하게 변형하여 실시할 수가 있다.
도 1은 종래 반도체 테스트용 FPGA 구성장치를 설명하기 위한 블록 구성도이고,
도 2는 본 발명의 일 실시예에 따른 반도체 테스트용 FPGA 구성장치를 설명하기 위한 블록 구성도이며,
도 3은 본 발명의 일 실시예에 따른 FPGA 구성부의 버퍼 구성을 보인 도면이며,
도 4는 본 발명의 일 실시예에 따른 FPGA 구성부의 FPGA 구성정보 읽기/쓰기 방법을 설명하기 위한 흐름도이며,
도 5는 본 발명의 일 실시예에 따른 FPGA 구성부의 FPGA 구성 타이밍다이아그램이며,
도 6은 본 발명의 일 실시예에 따른 FPGA 구성부의 FPGA 구성방법을 설명하기 위한 흐름도이며,
도 7은 본 발명의 일 실시예에 따른 반도체 테스트용 FPGA 구성장치를 이용한 DUT 테스트방법을 설명하기 위한 흐름도이다.
*** 도면의 주요 부분에 대한 부호의 설명 ***
10: 반도체 테스트용 FPGA 구성장치
11: 커넥터 13: 롬
15: FPGA 17: JTAG 포트
20: 제어컴퓨터
100: 반도체 테스트용 FPGA 구성장치
110: 인터페이스부 120: 제어부
130: 어드레스 디코더 140: 메모리
150: FPGA 구성부 160: FPGA
170: JTAG 포트
200: 인터넷 300: 원격제어서버

Claims (6)

  1. 다수의 FPGA 구성정보가 저장되어 있는 메모리;
    DUT 테스트 프로그램의 구동에 의거하여 테스트 명령신호를 출력하고, 사용자인터페이스 수단으로부터 입력되는 FPGA 구성 명령신호에 의해 상기 메모리에 저장되어 있는 FPGA 구성정보 중에서 어느 하나를 선택하여 출력하는 제어부;
    상기 제어부로부터 입력되는 테스트 명령신호에 의거하여 피시험 반도체를 테스트하는 FPGA; 및
    상기 제어부로부터 입력되는 FGPA 구성정보에 의거하여 상기 FPGA의 로직 구성을 재구성하는 FPGA 구성부를 포함하여 이루어진 반도체 테스트용 FPGA 구성장치.
  2. 제 1항에 있어서,
    인터넷을 통해 원격제어서버와 연결되는 인터페이스부를 더 포함하되,
    상기 제어부는 상기 인터페이스부로부터 입력되는 FPGA 구성 명령신호에 의해 상기 메모리에 저장되어 있는 FPGA 구성정보 중에서 어느 하나를 선택하여 출력하는 것을 특징으로 하는 반도체 테스트용 FPGA 구성장치.
  3. 제 2항에 있어서,
    상기 FPGA 구성부의 버퍼는 다수의 물리적인 단위로 구분되어 있는 것을 특징으로 하는 반도체 테스트용 FPGA 구성장치.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    어드레스 디코더를 더 포함하되,
    상기 제어부는 FPGA 구성을 위한 어드레스 정보를 상기 어드레스 디코더로 출력하고,
    상기 어드레스 디코더는 상기 제어부로부터 입력되는 어드레스 정보를 디코딩하여 상기 FPGA 구성부로 출력하고,
    상기 FPGA 구성부는 상기 어드레스 디코더로부터 입력되는 디코딩 정보에 의거하여 상기 제어부의 버퍼를 액세스하는 것을 특징으로 하는 반도체 테스트용 FPGA 구성장치.
  5. 다수의 FPGA 구성정보가 저장되어 있는 메모리; 상기 메모리에 저장되어 있는 FPGA 구성정보 중에서 어느 하나를 선택하여 출력하는 제어부 및 상기 제어부로부터 입력되는 FPGA 구성정보에 의거하여 FPGA의 로직 구성을 재구성하는 FPGA 구성부를 포함하여 이루어진 반도체 테스트용 FPGA 구성장치에서 상기 제어부에 의해 수행되며,
    원격제어서버나 상기 반도체 테스트용 FPGA 구성장치에 포함되어 있는 사용자인터페이스수단으로부터 테스트 명령신호를 입력받는 (a) 단계;
    상기 (a) 단계에서 입력받은 테스트 명령신호에 의한 반도체 테스트가 상기 FPGA 로직 구성으로 가능한지를 판단하는 (b) 단계; 및
    상기 (b) 단계의 판단 결과 상기 FPGA의 로직 구성으로 반도체 테스트가 불가능한 경우에는 상기 (a) 단계에서 입력받은 테스트 명령신호에 의한 반도체 테스트가 가능한 로직 구성으로 상기 FPGA를 재구성하도록 상기 FPGA 구성부를 제어하는 (c) 단계를 포함하여 이루어진 반도체 테스트용 FPGA 구성장치를 이용한 DUT 테스트방법.
  6. 제 5항에 있어서,
    상기 FPGA에 의해 수행된 반도체 테스트 결과정보를 상기 원격제어서버로 회신하는 (d) 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 테스트용 FPGA 구성장치를 이용한 DUT 테스트방법.
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