TWI550629B - 具有多個用以獨立測試多個受測試器件之基於ｆｐｇａ之硬體加速器區塊的測試架構 - Google Patents

具有多個用以獨立測試多個受測試器件之基於ｆｐｇａ之硬體加速器區塊的測試架構 Download PDF

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Description

具有多個用以獨立測試多個受測試器件之基於FPGA之硬體加速器區 塊的測試架構
本發明大體上係關於電子器件測試系統之領域，且更具體而言係關於用於測試受測試器件(DUT)之電子器件測試設備的領域。
自動化測試設備(ATE)可為對半導體器件或電子總成執行測試之任何測試總成。ATE總成可用以執行自動化測試，該等自動化測試快速地執行量測且產生接著可經分析之測試結果。ATE總成可為自耦接至錶計之電腦系統至複雜自動化測試總成之任何東西，其可包括一訂製專用電腦控制系統及能夠自動測試電子零件及/或進行半導體晶圓測試(諸如系統單晶片(SOC)測試或積體電路測試)之許多不同測試儀器。ATE系統既減少花費在測試器件上以確保器件按設計發揮功能之時間量又充當診斷工具以在給定器件到達消費者之前判定該給定器件內故障組件的存在。
圖1為用於測試某些典型DUT(例如，諸如 DRAM之半導體記憶體器件)之習知自動測試設備本體100之示意性方塊圖。ATE包括具有硬體匯流排配接器插槽110A-110N之ATE本體100。特定用於特定通訊協定(例如PCIe、USB、SATA、SAS等)之硬體匯流排配接器卡110A-110N連接至設在ATE本體上之硬體匯流排配接器插槽，且經由特定用於個別協定之纜線而與DUT介接。ATE本體100亦包括具有相關聯記憶體108之測試器處理器101，以控制建置於ATE本體100中之硬體組件，及產生經由硬體匯流排配接器卡而與經測試之DUT通訊所需的命令及資料。測試器處理器101經由系統匯流排130而與硬體匯流排配接器卡通訊。測試器處理可經規劃以包括某些功能區塊，其包括演算法型樣產生器102及比較器106。或者，演算法型樣產生器102及比較器106可為安裝於擴充卡或配接器卡上之硬體組件，擴充卡或配接器卡被插入至ATE本體100中。
ATE本體100測試DUT 112A-112N之電功能，DUT 112A-112N經由插入至ATE本體100之硬體匯流排配接器插槽中之硬體匯流排配接器而連接至ATE本體100。因此，測試器處理器101經規劃以使用硬體匯流排配接器所特有之協定來將需要執行之測試程式傳達至DUT。同時，建置於ATE本體100中之其他硬體組件根據在測試器處理器101中操作之測試程式而與彼此及與DUT傳達信號。
由測試器處理器101執行之測試程式可包括一 功能測試，其涉及將演算法型樣產生器102所產生之輸入信號寫入至DUT、自DUT讀出所寫入信號以及使用比較器106來比較輸出與預期型樣。若輸出不匹配輸入，則測試器處理器101會將DUT識別為有缺陷的。舉例而言，若DUT為諸如DRAM之記憶體器件，則測試程式將使用寫入操作而將演算法型樣產生器102所產生之資料寫入至DUT、使用讀取操作自DRAM讀取資料以及使用比較器106來比較預期位元型樣與所讀取型樣。
在習知系統中，測試器處理器101具有以軟體形式直接於處理器上規劃之用以產生在測試DUT時使用之命令及測試型樣的功能邏輯區塊，諸如演算法型樣產生器102及比較器106。然而，在一些例子中，諸如比較器106的某些功能區塊可實施於可現場規劃閘陣列(FPGA)上，可現場規劃閘陣列(FPGA)為可根據使用者需求而規劃邏輯電路之特定應用積體電路(ASIC)類型之半導體器件。
習知系統中所使用之FPGA依賴於測試器處理器101來將命令及測試型樣傳送至FPGA，FPGA又將該等命令及測試型樣中繼至DUT。因為測試器處理器負責產生命令及測試型樣，所以可用給定ATE本體測試之DUT數目受測試器處理器之處理能力限制。在測試器處理器產生所有命令及測試型樣的情況下，將測試器處理器連接至各種硬體組件(包括任何FPGA器件及硬體匯流排配接器插槽)之系統匯流排130的頻寬約束亦對可同時測試之DUT數目設置了上限。
又，在習知系統中，用以與DUT通訊之通訊協定為固定的，此係因為插入至ATE本體100中之硬體匯流排配接器卡為經設計成僅按一個協定通訊且不可被重新規劃而按不同協定通訊的單一用途器件。舉例而言，經組配以測試PCIe器件之ATE本體將具有插入至該本體中的僅支援PCIe協定的硬體匯流排配接器卡。為了測試支援不同協定之DUT，使用者將通常需要用支援其他協定之匯流排配接器卡來替換PCIe硬體匯流排配接器卡。除非用支援其他協定之卡來實體取代PCIe硬體匯流排配接器卡，否則此類系統可僅測試支援PCIe協定之DUT。因此，在測試台上，當需要測試執行與現有配接器卡所支援的協定不同之協定的DUT時，重要時間被消耗在替換硬體匯流排配接器卡上。
因此，存在對一種可解決上述系統之問題的測試器架構的需要。所需要的為可藉以將命令及測試型樣產生功能性轉移至FPGA上而使得可將測試器處理器上之處理負載及對系統匯流排之頻寬要求保持在最低限度的測試架構。此接著將允許與先前組態相比同時測試更多DUT，在先前組態中測試器處理器承受全部處理負載，且系統匯流排傳遞用於連接至ATE本體之所有DUT的測試資料及命令。
此外，所需要的為可藉以將通訊協定引擎規劃於FPGA器件上而使得可重新組配用以與DUT通訊之協定的 測試架構。此將消除對單一用途硬體匯流排配接器卡的需要，此係因為協定引擎將駐留於FPGA器件上之可規劃邏輯區塊中而非匯流排配接器卡上之硬體中。
藉由使用所描述系統之有益態樣(而無對其個別限制)，本發明之實施例提供用以解決此等問題之新穎解決方案。
在一個實施例中，提供一種自動化測試設備裝置，其包含一電腦系統，該電腦系統包含一以通訊方式耦接至測試器處理器之系統控制器。該系統控制器可操作以將指令傳輸至該處理器，且該處理器可操作以根據該等指令而產生命令及資料以用於協調對複數個受測試器件(DUT)的測試。ATE進一步包含以通訊方式經由匯流排而耦接至該處理器之複數個FPGA組件。FPGA組件中之每一者包含至少一硬體加速器電路，其可操作以相對於該處理器透明地在內部產生命令及資料以用於測試複數個DUT中之一DUT。此外，ATE包含複數個I/O埠，每一者用於與一個別DUT通訊，且每一者以通訊方式耦接至該複數個FPGA中之一個別FPGA。另外，該測試器處理器經組配而在若干功能模式中之一者中操作，其中該等功能模式經組配以在處理器與FPGA組件之間分配用於產生命令及資料的功能性。
在另一實施例中，提供一種用於使用一自動化測試設備來進行測試之方法，其包含將指令自一電腦系統之一系統控制器傳輸至一測試器處理器，其中該測試器處理 器可操作以根據該等指令而產生命令及資料以用於協調對複數個DUT的測試。該方法亦包含使用規劃於複數個FPGA組件內之硬體加速器電路而相對於該測試器處理器透明地產生命令及資料以用於測試複數個DUT，其中該複數個FPGA組件經由一匯流排以通訊方式耦接至該測試器處理器，且其中每一硬體加速器電路可操作以測試來自該複數個DUT中之一DUT。此外，該方法包含經由一I/O埠而與一個別DUT通訊，其中該I/O埠以通訊方式耦接至來自該複數個FPGA之一個別FPGA。最後，該方法包含在若干功能模式中之一者中操作該測試器處理器，其中該等功能模式經組配以在測試器處理器與該複數個FPGA組件之間分配用於產生命令及資料的功能性。
在一個實施例中，提供一測試器，其包含用於控制一用於測試複數個DUT之測試程式的系統控制器。該測試器進一步包含複數個模組，其可操作以與該複數個DUT介接且對其進行測試，其中該複數個模組經由一第一通訊匯流排而耦接至該系統控制器，且其中每一模組包含：一測試器處理器，其經耦接以與該系統控制器通訊以根據該測試程式而自該系統控制器接收指令及資料；複數個可規劃具現化測試器區塊，其經由一第二匯流排而耦接至該測試器處理器，每一可規劃具現化測試器區塊可操作而以對於該測試處理器透明的一方式來產生用於應用於一個別DUT之測試資料，進一步可操作而以對於該測試處理器透明的一方式來接收該個別DUT所產生之測試資料且對其進 行比較，以及進一步可操作以經規劃而以一與該個別DUT相容之通訊協定來與該個別DUT通訊；一本端記憶體，其耦接至該複數個可規劃具現化測試器區塊以用於將測試資料儲存於其中；以及複數個IO埠，其用於將該複數個DUT耦接至該複數個模組，其中每一個別可規劃具現化測試器區塊可操作以控制該複數個DUT中之至少一個別DUT。
在一個態樣中，測試架構藉由將命令及測試型樣產生功能性分佈至諸多FPGA器件而降低測試器處理器上之處理負載，其中每一DUT具有執行特定針對其之測試程式之專用FPGA模組。此降低了測試器處理器上之處理負載，且允許每個處理器測試更多DUT。在一個實施例中，型樣產生器及比較器經規劃於FPGA上，使得在某些模式中，可直接在FPGA上執行測試型樣產生以及與自DUT讀取之傳入資料的比較。在另一實施例中，FPGA中之每一者連接至一專用記憶體器件以儲存所有測試型樣。FPGA因此可使用來自記憶體器件之測試型樣來將測試資料寫入至DUT。在FPGA能夠在某些模式中產生其自身之命令及測試型樣的情況下，對於使測試器處理器與其他硬體組件(包括FPGA器件、器件電源(DPS)及DUT)連接之匯流排的頻寬要求亦得以減小。結果，可同時測試比先前組態中更多之DUT。
在一個實施例中，測試器處理器經規劃以在若干功能模式中之一者中操作，其中該等功能模式經規劃用於不同之硬體加速程度。每一功能模式經組配以在測試器處 理器與FPGA之間分配用於產生命令及測試資料的功能性。FPGA器件可獨立於測試器處理器而產生之測試型樣資料及命令愈多，則硬體加速等級愈高。
在一個實施例中，測試器處理器可藉由一模式而經規劃，在該模式中，用於測試DUT之所有命令及測試資料由測試器處理器產生且FPGA被繞過。
在另一實施例中，測試器處理器可藉由一模式而經規劃，在該模式中，將要在DUT之測試中使用之偽隨機資料由在FPGA中所規劃之型樣產生器產生，且比較亦由FPGA進行，但測試器處理器處置命令產生。
在另一實施例中，測試器可藉由一模式而經規劃，在該模式中，FPGA各自連接至一專用記憶體器件，且其中在初始設定期間由測試器處理器將測試型樣預寫入至該記憶體器件上。在此模式下，FPGA存取專用記憶體器件以擷取將要寫入至DUT之測試資料，自DUT讀取測試資料，及比較該所讀取資料與寫入於記憶體器件上之資料。在此模式下，FPGA中之每一者回應於來自測試器處理器之讀取及寫入操作而控制記憶體器件。然而，測試器處理器在此模式下仍負責命令產生。
在另一實施例中，資料及大多數命令由FPGA而非測試器處理器產生。
以下詳細描述連同附圖一起將提供對本發明之性質及優點的更好理解。
100‧‧‧自動測試設備(ATE)本體
101、204、304‧‧‧測試器處理器
102‧‧‧演算法型樣產生器
106‧‧‧比較器
108‧‧‧記憶體
110A、110B、110N‧‧‧硬體匯流排配接器插槽
112A~B、112N、220A~C、220N‧‧‧受測試器件(DUT)
130、330、332‧‧‧系統匯流排
200‧‧‧自動測試設備(ATE)裝置
201、301‧‧‧系統控制器
202、302‧‧‧網路交換器
210A~C、210N、410‧‧‧具現化可現場規劃閘陣列(FPGA)測試器區塊
211A~B、211M‧‧‧FPGA器件
212、352、354‧‧‧匯流排
230A~B、230N‧‧‧現場模組板
240A~B、240M‧‧‧記憶體區塊模組
308‧‧‧記憶體模組
310A~B‧‧‧現場模組
316、318‧‧‧FPGA
332A~B‧‧‧器件電源板
340A~B、340N‧‧‧測試器片層
372A~C、372M‧‧‧DUT
380‧‧‧負載板
390‧‧‧熱腔室
420‧‧‧本端記憶體模組
430‧‧‧協定引擎模組
440‧‧‧硬體加速器區塊
443‧‧‧演算法型樣產生器(APG)模組
444‧‧‧記憶體控制模組
445‧‧‧封包建置器模組
446‧‧‧比較器模組
450‧‧‧邏輯區塊模組
470‧‧‧PCIe上游埠
472、474、476‧‧‧路徑
480‧‧‧PCIe下游埠
481‧‧‧通用連接器
482‧‧‧路由邏輯
500、600、700、800、900‧‧‧流程圖
502~508、602~612、702~704、710~714、800~806、810~814、902~908、912~916‧‧‧區塊
706、708、808、910‧‧‧步驟
在附圖之圖式中，藉由實例而非藉由限制來說明本發明之實施例，且在該等圖式中相同參考數字指代類似元件。
圖1為用於測試典型受測試器件(DUT)之習知自動測試設備本體之示意性方塊圖；圖2為根據本發明之一個實施例之系統控制器、現場模組與DUT之間的互連之高階示意性方塊圖；圖3為根據本發明之一實施例之現場模組及其與系統控制器及DUT之互連的詳細示意性方塊圖；圖4為根據本發明之一實施例之圖2的具現化FPGA測試器區塊的詳細示意性方塊圖；圖5為根據本發明之一實施例之測試DUT的例示性方法的高階流程圖；圖6為圖5之接續，且為在本發明之一個實施例中在旁路模式下測試DUT的例示性方法的流程圖；圖7為圖5之接續，且為在本發明之一個實施例中在硬體加速器型樣產生器模式下測試DUT的例示性方法的流程圖；圖8為圖5之接續，且為在本發明之一個實施例中在硬體加速器記憶體模式下測試DUT的例示性方法的流程圖；圖9為圖5之接續，且為在本發明之一個實施例中在硬體加速器封包建置器模式下測試DUT的例示性方法的流程圖； 圖10A為在本發明之一個實施例中根據來自圖6之方法建置的例示性封包的方塊圖表示；圖10B為在本發明之一個實施例中根據來自圖7之方法建置的例示性封包的方塊圖表示；圖10C為在本發明之一個實施例中根據來自圖8之方法建置的例示性封包的方塊圖表示；圖10D為在本發明之一個實施例中根據來自圖9之方法建置的例示性封包的方塊圖表示。
在諸圖中，具有相同標識之元件具有相同或類似之功能。
現將詳細參考實施例，該等實施例之實例說明於隨附圖式中。雖然將結合諸圖來描述實施例，但將理解該等圖式並不意欲限制所述實施例。相反，該等實施例意欲涵蓋替代、修改及等效物。此外，在以下詳細描述中，闡述眾多特定細節以便提供透徹之理解。然而，熟習此項技術者將認識到，可在沒有此等特定細節的情況下實踐該等實施例。在其他例子中，尚未詳細描述眾所周知的方法、程序、組件及電路以便不會不必要地使本發明之態樣模糊。
記法及命名法段落
下文之詳細描述之一些區域係依據程序、邏輯區塊、處理及對電腦記憶體內的資料位元之操作的其他符號表示來表示。此等描述及表示為熟習資料處理技術者用以將其工作實質最有效地傳遞至其他熟習此項技術者的手 段。在本申請案中，將程序、邏輯區塊、處理程序或類似者設想為導致所要結果之步驟或指令的自相一致的序列。步驟為要求對實體量之實體操縱的彼等步驟。通常，但非必須，此等量採用能夠在電腦系統中儲存、傳送、組合、比較及以其他方式操縱的電氣信號或磁性信號的形式。
然而，應牢記，所有此等及類似術語將與適當實體量相關聯，且僅僅為應用於此等量的方便標籤。除非另有明確指出，如自以下論述顯而易見，應瞭解遍及本發明中，利用諸如以下用語的論述指代電腦系統或類似電子計算器件之動作及處理程序：「中止」、「接受」、「存取」、「添加」、「調整」、「分析」、「應用」、「組譯」、「指派」、「平衡」、「封鎖」、「計算」、「捕捉」、「組合」、「比較」、「收集」、「產生」、「除錯」、「定義」、「描繪」、「偵測」、「判定」、「顯示」、「建立」、「執行」、「翻轉」、「產生」、「分組」、「隱藏」、「識別」、「起始」、「互動」、「修改」、「監視」、「移動」、「輸出」、「執行」、「置放」、「呈現」、「處理」、「規劃」、「查詢」、「移除」、「重複」、「繼續」、「取樣」、「模擬」、「排序」、「儲存」、「減去」、「暫停」、「追蹤」、「變換」、「解除封鎖」、「使用」或類似者，電腦系統或類似電子計算器件操縱表示為電腦系統之暫存器及記憶體內之實體(電子)量的資料且將其變換為類似地表示為電腦系統記憶體或暫存器或其他此類資訊儲存、傳輸或顯示器件內之實體量的其他資料。
以下描述提供可包括一或多個模組之電腦及其他器件的論述。如本文所使用，術語「模組」或「區塊」 可理解為指代軟體、韌體、硬體及/或其各種組合。應注意，該等區塊及模組為例示性的。該等區塊或模組可經組合、整合、分離及/或複製以支援各種應用。又，替代在所描述特定模組或區塊處執行之功能或除了在所描述特定模組或區塊處執行之功能之外，本文描述為在該特定模組或區塊處執行之功能可在一或多個其他模組或區塊處執行及/或由一或多個其他器件執行。此外，可跨越相對於彼此在本端或遠端之多個器件及/或其他組件來實施該等模組或區塊。另外，該等模組或區塊可自一個器件移動且添加至另一器件，及/或可包括在兩器件中。本發明之任何軟體實施可有形地體現於一或多個儲存媒體中，諸如記憶體器件、軟碟、光碟(CD)、數位影音光碟(DVD)或可儲存電腦程式碼之其他器件。
本文所使用之術語僅用於描述特定實施例之目的，且並不意欲限制本發明之範疇。如遍及本發明所使用，單數形式「一」及「該」包括複數引用，除非上下文另有明確指示。因此，例如，對「一模組」之提及包括複數個此類模組以及單一模組、及熟習此項技術者已知的其等效物。
具有於FPGA區塊中的混合協定引擎之測試器
測試處理量通常可以許多方式來改良。減少DUT之測試時間的一種方式為藉由將先前以軟體形式執行於通用測試器處理器上之功能性轉移至實施於FPGA器件上之硬體加速器。另一方式係藉由增加可在通行的硬體及 時間約束下測試之受測試器件(DUT)的數目及類型，例如藉由組配硬體使得可用同一硬體來測試支援許多不同類型之協定的DUT，而無需替換或取代任何硬體組件。本發明之實施例係針對如此改良自動測試設備之硬體中的測試效率。
圖2為根據本發明之實施例之自動測試設備(ATE)裝置200之例示性高階方塊圖，其中測試器處理器經由具有內建功能模組之FPGA器件連接至受測試器件(DUT)。在一個實施例中，ATE裝置200可實施於能夠同時測試多個DUT之任何測試系統內。
參看圖2，根據本發明之一實施例之用於更有效地測試半導體器件之ATE裝置200包括：系統控制器201；將系統控制器連接至現場模組板230A-230N之網路交換器202；包含具現化之FPGA測試器區塊210A-210N之FPGA器件211A-211M；記憶體區塊模組240A-240M，其中記憶體區塊中之每一者連接至FPGA器件211A-211M中之一者；及受測試器件(DUT)220A-220N，其中每一受測試器件220A-220N連接至具現化FPGA測試器區塊210A-210N中之一者。
在一個實施例中，系統控制器201可為電腦系統(例如個人電腦(PC))，其為ATE之使用者提供使用者介面以載入測試程式且針對連接至ATE 200之DUT執行測試。Verigy StylusTM作業系統為通常在器件測試期間使用之測試軟體之一個實例。其為使用者提供圖形使用者介面，使 用者可自該圖形使用者介面組配及控制測試。其亦可包含以下功能性：控制測試流程，控制測試程式之狀態，判定哪一測試程式正在執行，以及記錄測試結果及與測試流程相關之其他資料。在一個實施例中，系統控制器可連接至多達512個DUT且控制該等DUT。
在一個實施例中，系統控制器201可經由網路交換器(諸如乙太網路交換器)連接至現場模組板230A-230N。在其他實施例中，網路交換器可與不同之協定相容，該等協定諸如光纖通道(Fibre Channel)、802.11或ATM。
在一個實施例中，現場模組板230A-230N中之每一者可為用於評估及開發目的之單獨的獨立板，該單獨的獨立板附接至訂製的負載板夾具(在其上裝載DUT 220A-220N)且亦附接至系統控制器201(自其接收測試程式)。在其他實施例中，現場模組板可經實施為插入式擴充卡或實施為直接插入至系統控制器201之機架中之子板。
現場模組板230A-230N可各自包含至少一測試器處理器204及至少一FPGA器件。現場模組板上之測試器處理器204及FPGA器件211A-211M根據自系統控制器201接收之測試程式指令而針對每一測試狀況執行測試方法。在一個實施例中，測試器處理器可為市售之Intel 8086 CPU或任何其他眾所周知的處理器。此外，測試器處理器可在Ubuntu OS x64作業系統上操作且執行核心軟體(Core Software)，核心軟體允許測試器處理器與在系統控制器上 執行之Stylus軟體通訊，從而執行測試方法。測試器處理器204基於自系統控制器接收之測試程式而控制現場模組上之FPGA器件及連接至現場模組之DUT。
測試器處理器204經由匯流排212而連接至FPGA器件且可與FPGA器件通訊。在一個實施例中，測試器處理器204經由單獨的專用匯流排而與FPGA器件211A-211M中之每一者通訊。在一個實施例中，測試器處理器204可在向FPGA器件分配最小的處理功能性的情況下經由FPGA而透明地控制DUT 220A-220N之測試。在此實施例中，因為由測試器處理器產生之所有命令及資料皆需要經由匯流排傳達至FPGA器件，所以匯流排212之資料訊務容量可能快速耗盡。在其他實施例中，測試器處理器204可藉由將控制DUT的測試之功能性分配給FPGA器件而共用處理負載。在此等實施例中，因為FPGA器件可產生其自身的命令及資料，所以匯流排212上之訊務得以減少。
在一個實施例中，FPGA器件211A-211M中之每一者連接至其自身的專用記憶體區塊240A-240M。此等記憶體區塊可尤其用以儲存寫出至DUT之測試型樣資料。在一個實施例中，FPGA器件中之每一者可包含具有功能模組之兩個具現化FPGA測試器區塊210A-210B，該等功能模組用於執行包括如本文進一步描述之通訊協定引擎及硬體加速器的實施之功能。記憶體區塊240A-240M可各自含有一或多個記憶體模組，其中記憶體區塊內之每一記憶體模 組可專用於具現化FPGA測試器區塊210A-210B中之一或多者。因此，具現化FPGA測試器區塊210A-210B中之每一者可連接至在記憶體區塊240A內之其自身的專用記憶體模組。在另一實施例中，具現化FPGA測試器區塊210A及210B可共用記憶體區塊240A內之記憶體模組中之一者。
此外，系統中DUT 220A-220N中之每一者可以「每DUT一測試器」的組態連接至專用具現化FPGA測試器區塊210A-210N，其中每一DUT獲得其自身的測試器區塊。此允許針對每一DUT之單獨測試執行。以藉由最小硬體共用來支援個別DUT的方式設計此類組態中之硬體資源。此組態亦允許並行測試許多DUT，其中每一DUT可連接至其自身的專用FPGA測試器區塊且執行一不同測試程式。
圖2中所描繪之本發明之實施例的架構具有若干優點。首先，其消除了對於系統中的協定特定之硬體匯流排配接器插槽及卡的需要，此係因為通訊協定模組可直接規劃於FPGA器件內之具現化FPGA測試器區塊上。具現化測試器區塊可經組配而以DUT支援之任何協定來與DUT通訊。因此，若需要測試具有不同協定支援之DUT，則可將該等DUT連接至同一系統且可重新規劃FPGA以支援相關聯協定。結果，一個ATE本體可被容易地組配以測試支援許多不同類型的協定之DUT。
在一個實施例中，可經由簡單的位元串流下載自 系統控制器201上之快取記憶體下載新協定且將其直接安裝於FPGA上，而無需任何種類之硬體互動。舉例而言，ATE裝置200中之FPGA 211A-211M最初可被用PCIe協定組配以測試PCIe器件，且隨後經由軟體下載而重新組配以測試SATA器件。又，若發行一新協定，則可容易地經由位元串流下載而用該協定組配FPGA，而非必須實體地切換系統中之所有硬體匯流排配接器卡。最後，若需要實施一非標準協定，則FPGA仍可經組配以實施此類協定。
在另一實施例中，FPGA 211A-211M可經組配以執行一個以上通訊協定，其中此等協定亦可自系統控制器201下載且經由軟體而組配。舉例而言，具現化FPGA測試器區塊210A可經組配以執行PCIe協定，而具現化FPGA測試器區塊210B可經組配以執行SATA協定。此允許測試器硬體同時測試支援不同協定之諸多DUT。FPGA 211A現可經連接以測試支援PCIe及SATA協定兩者之DUT。或者，其可經連接以測試兩個不同DUT，一個DUT支援PCIe協定，且另一DUT支援SATA協定。
圖2中所呈現架構之另一主要優點在於：其藉由將命令及測試型樣產生功能性分佈至諸多FPGA器件而降低了測試器處理器204上之處理負載，其中每一DUT具有執行特定針對其之測試程式的專用FPGA模組。舉例而言，具現化FPGA測試器區塊210A連接至DUT 220A，且執行特定針對DUT 220A之測試程式。以藉由最小硬體共用來支援個別DUT的方式設計此類組態中之硬體資源。此「每 DUT一測試器」的組態亦允許每個處理器測試更多DUT且並行測試更多DUT。此外，藉由在某些模式中能夠產生其自身之命令及測試型樣的FPGA，對於使測試器處理器與其他硬體組件(包括FPGA器件、器件電源(DPS)及DUT)連接之匯流排212的頻寬要求亦得以減小。結果，可同時測試比先前組態中更多之DUT。
圖3提供根據本發明之一實施例之現場模組及其與系統控制器及DUT之互連的較詳細示意性方塊圖。參看圖3，在一個實施例中，ATE裝置之現場模組可被機械地組配於測試器片層(slice)340A-340N上，其中每一測試器片層包含至少一現場模組。在某些典型實施例中，每一測試器片層可包含兩個現場模組及兩個器件電源板。舉例而言，圖3之測試器片層340A包含現場模組310A及310B以及器件電源板332A及332B。然而，對於可被組配於測試器片層上之器件電源板或現場模組之數目不存在限制。測試器片層340經由網路交換器302而連接至系統控制器301。系統控制器301及網路交換器302分別執行與圖2中之元件201及202相同的功能。網路交換器302可藉由32位元寬的匯流排而連接至現場模組中之每一者。
器件電源板332A-332B中之每一者皆可自現場模組310A-310B中之一者加以控制。在測試器處理器304上執行之軟體可經組配以將器件電源指派至特定現場模組。在一個實施例中，現場模組310A-310B與器件電源332A-332B經組配以使用高速串列協定而彼此通訊，例如 快速周邊組件互連(PCIe)、串列AT附接(SATA)或串列附接SCSI(SAS)。
在一個實施例中，每一現場模組係藉由兩個FPGA來組配，如圖3中所示。圖3之實施例中的FPGA 316及318中之每一者由測試器處理器304控制，且執行與圖2中之FPGA 211A-211M類似的功能。測試器處理器304可使用8單工通道高速串列協定介面，諸如圖3中由系統匯流排330及332指示之PCIe，而與FPGA中之每一者通訊。在其他實施例中，測試器處理器304亦可使用不同的高速串列協定，例如串列AT附接(SATA)或串列附接SCSI(SAS)，而與FPGA通訊。
FPGA 316及318分別連接至記憶體模組308及304，其中記憶體模組執行與圖2中之記憶體區塊240A-240N類似的功能。記憶體模組與FPGA器件及測試器處理器304兩者耦接且可由FPGA器件及測試器處理器304兩者控制。
FPGA 316及318可分別經由匯流排352及354而連接至負載板380上之DUT 372A-372M。負載板380為允許在現場模組端之通用高速連接的實體裝具(harness)，其與用以在線352及354上與DUT通訊的協定無關。然而，在DUT端，負載板需要經設計以便具有特定針對由DUT使用之協定的連接器。
在本發明之一個實施例中，將DUT 372A-372M裝載於負載板380上，負載板380被置於一用於測試的熱 腔室390內。DUT 372A-372M及負載板380自器件電源332A及332B得到電力。
可連接至每一FPGA之DUT數目視FPGA中收發器之數目及每一DUT所需之I/O單工通道數目而定。在一個實施例中，FPGA 316及318可各自包含32個高速收發器，且匯流排352及354可各自為32位元寬，然而，可取決於應用而實施更多或更少的收發器及頻寬。舉例而言，若每一DUT需要8個I/O單工通道，則在此類系統中僅4個DUT可連接至每一FPGA。
圖4為根據本發明之一實施例之圖2的具現化FPGA測試器區塊的詳細示意性方塊圖。
參看圖4，具現化FPGA測試器區塊410經由PCIe上游埠270連接至測試器處理器以及經由PCIe下游埠480連接至DUT。
具現化FPGA區塊410可包含協定引擎模組430、邏輯區塊模組450及硬體加速器區塊440。硬體加速器區塊440可進一步包含記憶體控制模組444、比較器模組446、封包建置器模組445及演算法型樣產生器(APG)模組443。
在一個實施例中，邏輯區塊模組450包含：用以解碼來自測試器處理器之命令的邏輯，用以將來自測試器處理器304之所有傳入命令及資料以及FPGA器件所產生之資料路由至適當模組的路由邏輯，以及用以在具現化FPGA測試器區塊410內之各種通訊路徑之間進行仲裁之 仲裁邏輯。
在一個實施中，用以在測試器處理器與DUT之間通訊之通訊協定可有利地為可重新組配的。此類實施中之通訊協定引擎被直接規劃至具現化FPGA測試器區塊410之協定引擎模組430中。具現化FPGA測試器區塊410因此可經組配而以DUT支援之任何協定來與DUT通訊。此有利地消除了對於硬體匯流排配接器卡的需要，且無需替換協定特定之硬體來測試具有不同協定支援之DUT。在一個實施例中，協定可為高速串列協定，包括但不限於SATA、SAS或PCIe等。可經由測試器處理器經由簡單位元串流下載而自系統控制器下載諸多新的或經修改協定且將其直接安裝於FPGA上，而無需任何種類之硬體互動。又，若發行一新的協定，則可容易地經由軟體下載而用該協定組配FPGA。
在圖4中，若耦接至PCIe下游埠480之DUT為PCIe器件，則可經由PCIe上游埠470下載含有PCIe協定之具現化之位元檔案且將其安裝於協定引擎模組430上。每一FPGA器件316或318可包含一或多個具現化FPGA測試器區塊，且因此包含一或多個協定引擎模組。任何一個FPGA器件可支援之協定引擎模組之數目僅受FPGA之大小及閘計數限制。
在本發明之一個實施例中，FPGA器件內之協定引擎模組中之每一者可藉由不同之通訊協定來組配。因此，FPGA器件可經連接以同時測試多個DUT，每一DUT 支援不同之通訊協定。或者，FPGA器件可連接至支援多個協定之單一DUT，且同時測試在該器件上執行之所有模組。舉例而言，若FPGA經組配以執行PCIe及SATA協定兩者，則其可經連接以測試支援PCIe及SATA協定兩者之DUT。或者，其可經連接以測試兩個不同DUT，一個DUT支援PCIe協定，且另一DUT支援SATA協定。
圖4之硬體加速器區塊440可用以加速FPGA硬體上之某些功能，使其快於以測試器處理器上之軟體可能實現的速度。硬體加速器區塊440可供應在測試DUT時使用之初始測試型樣資料。其亦可含有產生用以控制DUT之測試之某些命令之功能性。為了產生測試型樣資料，加速器區塊440使用演算法型樣產生器模組443。
硬體加速器區塊440可使用比較器模組446來比較自DUT讀取之資料與在先前循環中寫入至DUT之資料。比較器模組446包含用旗標向測試器處理器304表示一失配以識別不符合要求之器件的功能性。更具體而言，比較器模組446可包含一錯誤計數器，其追蹤失配且將該等失配傳達至測試器處理器304。
硬體加速器區塊440可連接至本端記憶體模組420。記憶體模組420執行與記憶體區塊240A-240M中任一者內之記憶體模組類似的功能。記憶體模組420可由硬體加速器區塊440及測試器處理器304兩者控制。測試器處理器304可控制本端記憶體模組420且將初始測試型樣資料寫入至本端記憶體模組420。
記憶體模組420儲存將要寫入至DUT之測試型樣資料，且硬體加速器區塊440存取該測試型樣資料以比較所儲存之資料與在寫入循環之後自DUT讀取之資料。本端記憶體模組420亦可用以記錄故障。記憶體模組將儲存一記錄檔，其具有DUT在測試期間經歷之所有故障的記錄。在一個實施例中，加速器區塊440具有不可由任何其他具現化FPGA測試器區塊存取之專用本端記憶體模組區塊420。在另一實施例中，與另一具現化FPGA測試器區塊中之硬體加速器區塊共用該本端記憶體模組區塊420。
硬體加速器區塊440亦可包含一記憶體控制模組444。記憶體控制模組444與記憶體模組420互動，且控制對記憶體模組420之讀取及寫入存取。
最後，硬體加速器區塊440包含一封包建置器模組445。封包建置器模組由硬體加速器區塊在某些模式中使用，以建構將要寫出至DUT之包含標頭/命令資料及測試型樣資料的封包。
在某些實施例中，硬體加速器區塊440可由測試器處理器304規劃以在若干硬體加速模式中之一者中操作。在旁路模式中，硬體加速器被繞過，且命令及測試資料由測試器處理器304經由路徑472直接發送至DUT。在硬體加速器型樣產生器模式中，測試型樣資料由APG模組443產生，而命令由測試器處理器304產生。測試封包經由路徑474傳輸至DUT。在硬體加速器記憶體模式中，自本端記憶體模組420存取測試型樣資料，而命令由測試器處 理器304產生。測試型樣資料經由路徑476傳輸至DUT。需要路由邏輯482以在路徑472、474及476之間進行仲裁，從而控制資料至DUT之流動。
現場模組可包含通用連接器481。因為協定引擎模組430可經組配以執行任何數目之各種通訊協定，所以在現場模組上需要一通用高速連接器481。因此，若需要改變實施於協定引擎模組430上之協定，則在現場模組上不需要進行伴隨之實體修改。現場模組使用負載板380而連接至DUT，負載板380可連接至現場模組端上之通用連接器，但對於實施於DUT端上之協定為特定的。支援不同通訊協定之DUT將需要不同之組態。因此，若協定經重新規劃以適應要求不同組態之DUT，則負載板需要被切斷且替換。
圖5描繪根據本發明之一實施例之測試DUT的例示性程序的流程圖500。然而，本發明並不限於流程圖500所提供之描述。實情為，熟習相關技術者根據本文所提供之教示將顯而易見，其他功能流程係在本發明之範疇及精神內。
將繼續參考上文參看圖2、3及4描述之例示性實施例來描述流程圖500，但該方法並不限於彼等實施例。
現參看圖5，在區塊502，使用者初始化設定且將測試程式載入至系統控制器中。初始化設定可包含自將要組配於ATE裝置200中之FPGA器件上之可用協定的庫挑選一或多個協定。該等協定作為檔案而在系統控制器301 經快取，且可作為位元檔案下載至FPGA上。使用者可經由圖形使用者介面而自可用版本清單選擇協定。在協定作為一選項而可用之前，其必須被建置、測試及整合至一版本中。所發行之FPGA組態(尤其)含有關於所支援協定及可用以連接DUT之收發器數目的定義。接著可經由一圖形使用者介面而使版本之庫可供使用者使用。
在區塊502，使用者亦經由圖形使用者介面而將測試程式載入至系統控制器301中。測試程式定義需要在DUT上執行之測試的所有參數。在區塊504，系統控制器將指令傳輸至現場模組310A上之測試器處理器。此步驟包括傳輸將要規劃於FPGA上之協定引擎之位元檔案。系統控制器可包含用以將特定測試程式之指令路由至連接至由測試程式控制之DUT的測試器處理器的路由邏輯。
在區塊506，在自系統控制器接收指令之後，測試器處理器304可判定用於對連接至現場模組310A之DUT執行測試之硬體加速模式。
在一個實施例中，測試器處理器304可按四個不同硬體加速模式中之一者操作。每一功能模式係組配來在測試器處理器304與FPGA 316及318之間分配用於產生命令及測試資料的功能性。在一個實施例中，測試器處理器可規劃來以旁通模式操作，其中用於測試DUT之所有命令及測試資料皆由測試器處理器304產生且FPGA 316及318被繞過。
在另一實施例中，測試器處理器304可規劃來以 硬體加速器型樣產生器模式操作，其中將要在DUT之測試中使用之偽隨機資料由FPGA 316及318產生，且比較亦由FPGA進行，但測試器處理器處置命令產生。
在另一實施例中，測試器處理器304可規劃來以硬體加速器記憶體模式操作，其中在初始設定期間由測試器處理器將測試型樣預寫入至連接至每一FPGA 316及318之記憶體模組上。在此模式下，FPGA存取專用記憶體器件以擷取將要寫入至DUT之測試資料，自DUT讀取測試資料，及比較所讀取資料與寫入於記憶體器件上之資料。在此模式下，FPGA中之每一者回應於自DUT之讀取操作及寫入操作而控制記憶體器件。然而，在此模式下，測試器處理器仍負責命令產生。
在另一實施例中，測試器處理器304可規劃來按硬體加速器封包建置器模式操作，其中資料及基本讀取/寫入/比較命令由FPGA 316及318產生。
在區塊508，測試器處理器分支至將藉以執行測試的模式。
圖6描繪根據本發明之一實施例之在旁路模式中測試DUT的例示性程序的流程圖600。然而，本發明並不限於由流程圖600提供之描述。實情為，熟習相關技術者根據本文所提供之教示將顯而易見，其他功能流程係在本發明之範疇及精神內。
將繼續參考上文參看圖2、3及4描述之例示性實施例來描述流程圖600，但該方法並不限於彼等實施例。
現參看圖6，在旁路模式中，在區塊602，測試器處理器304產生將要路由至DUT之測試封包的命令及封包標頭。在區塊604，測試器處理亦產生將要路由至DUT之封包的測試型樣資料。在此模式中不存在硬體加速，此係因為測試器處理器產生其自身的命令及測試資料。圖10A為在本發明之一個實施例中根據來自圖6之方法建置的封包的方塊圖表示。
在區塊606，測試器處理器與具現化FPGA區塊410及下游埠480通訊以將含有測試型樣資料之測試封包路由至DUT。旁路模式為通過模式，其中，除了一些有限的例外之外，該等命令及資料透明地通過具現化FPGA區塊410而直接至DUT。在旁路模式下，DUT由測試器處理器304直接控制。雖然具現化FPGA區塊可包含用以將封包路由通過而至下游埠的邏輯，但其並不涉及於命令產生(亦稱作「發信號」)或資料產生中。
在區塊608，測試器處理器304與下游埠480通訊以起始自DUT讀取先前在區塊606處寫入至DUT的資料的操作。在區塊610，測試器處理器比較自DUT讀取之資料與在區塊606處寫入之資料。若在於區塊606處寫入之資料與在區塊610處讀取之資料之間存在任何失配，則在區塊612處由測試器處理器304發送一旗標至系統控制器301。系統控制器接著將用旗標向使用者表示該失配。
在旁路模式下，測試器處理器304在其可支援的DUT數目方面受約束，此係因為其處理能力可由於產生用 於DUT之所有命令及測試資料而快速最大化。又，可由現場模組310A支援之DUT數目進一步受系統匯流排330及332之頻寬約束限制。在旁路模式下，匯流排330及332之頻寬由於由測試器處理器304傳輸至DUT之大量資料而相對快速地耗盡。因此，提供了具有較多硬體加速之其他模式用，其中FPGA器件具有較多功能性以產生測試資料及命令。
圖7描繪根據本發明之一實施例之在硬體加速器型樣產生器模式中測試DUT的例示性程序的流程圖700。然而，本發明並不限於流程圖700所提供之描述。實情為，熟習相關技術者根據本文所提供之教示將顯而易見，其他功能流程係在本發明之範疇及精神內。
將繼續參考上文參看圖2、3及4描述之例示性實施例來描述流程圖700，但該方法並不限於彼等實施例。
現參看圖7，展示硬體加速之方法，其中FPGA器件共用資料產生功能性以便減輕測試器處理器304上之處理負載以及系統匯流排330及332上之資料負載。在硬體加速器型樣產生器模式之區塊702，測試器處理器304產生將要路由至DUT之封包的命令及封包標頭。在此模式下，測試器處理保留發信號之功能性。在區塊704，硬體加速器區塊440內之演算法型樣產生器模組443產生將要寫入至DUT之偽隨機測試資料。邏輯區塊模組450包含用於路由所產生資料且將其添加至將要寫出至DUT之封包的功能性。圖10B為在本發明之一個實施例中根據來自圖7之 方法建置的封包的方塊圖表示。
因為用於產生資料之功能性可由FPGA器件之演算法型樣產生器以硬體方式相比於藉由測試器處理器以軟體方式產生的速度快得多地進行，所以將該模式視為「硬體加速」。「每DUT一測試器」的架構亦允許DUT直接連接至其自身的如圖4中所示之產生用於DUT之測試型樣資料的專用具現化FPGA測試器區塊，此導致相對於旁路模式之實質頻寬增加，在旁路模式中測試器處理器304將所有命令及資料經由系統匯流排330及332供應至DUT。由於FPGA器件共用資料產生功能性，所以系統匯流排330及332被釋放，使得可以比旁路模式中快的速率將命令傳達至FPGA。此外，對於諸如固態磁碟機之要求反覆若干次測試的器件，具有經由具現化FPGA測試器區塊之專用資料路徑與由若干DUT共用測試器處理器之資源的情況相比顯著加速了測試。其亦允許DUT以接近全效能操作，此係因為其不必等待測試器處理器為其分配處理資源。
在一個實施例中，演算法型樣產生器模組443可規劃來在運作中產生資料。APG模組可產生遞增型樣、偽隨機型樣或某類型之恆定型樣。APG模組亦可具有某些閘控能力以產生具有條紋、對角線條紋或交替型樣之測試型樣。在一個實施例中，APG模組可使用有限狀態機、計數器或線性回饋移位暫存器等來產生測試型樣。在一些實施中，可向APG模組提供一作為一初始值的開始種子來產生較複雜型樣。
在步驟706，具現化FPGA區塊410與下游埠480通訊以根據由測試器處理器產生之命令及封包標頭而將測試型樣資料路由至DUT。在步驟708，具現化FPGA區塊410與下游埠通訊以根據由測試器處理器產生之命令而自DUT讀取測試型樣資料。接著在區塊710，使用硬體加速器區塊440之比較器模組446來比較所讀取資料與寫入至DUT之資料。APG模組443經設計而使得，比較器模組可藉由與用以產生偽隨機資料相同的參數來對APG模組443執行讀取操作且接收在區塊704寫入至DUT之相同資料。APG模組443在運作中重新產生寫入至DUT之資料，且將其傳達至比較器模組446。在區塊712，由記憶體控制模組444將任何失配記錄於記憶體模組420上或由具現化FPGA區塊將任何失配傳達至測試器處理器。在區塊714，測試器處理器在接收錯誤記錄檔後隨後用旗標向系統控制器表示失配。
圖8描繪根據本發明之一實施例之在硬體加速器記憶體模式中測試DUT的例示性程序的流程圖800。然而，本發明並不限於流程圖800所提供之描述。實情為，熟習相關技術者根據本文所提供之教示將顯而易見，其他功能流程係在本發明之範疇及精神內。
將繼續參考上文參看圖2、3及4描述之例示性實施例來描述流程圖800，但該方法並不限於彼等實施例。
現參看圖8，展示硬體加速之方法，其中FPGA器件共用資料產生功能性以便減輕測試器處理器304上之 處理負載以及系統匯流排330及332上之資料負載。與硬體加速器型樣產生器模式相比，在硬體加速器記憶體模式下，具現化FPGA測試器區塊存取本端記憶體模組420以獲得將要寫入至DUT之資料，而非使用APG模組443。
在硬體加速器型樣記憶體模式之區塊800，測試器處理器304產生將要路由至DUT之封包的命令及封包標頭。在此模式下，測試器處理保留發信號之功能性。在區塊802，測試器處理器藉由將要寫出至DUT之測試型樣來初始化具現化FPGA測試器區塊410之本端記憶體模組420。硬體加速器記憶體模式之一個優點在於：與在硬體加速器型樣產生器模式下由APG模組443產生之偽隨機資料相對比，測試器處理器所產生之測試型樣可構成真實隨機資料。測試器處理器及具現化FPGA測試器區塊均具有對本端記憶體模組420之讀取及寫入存取權。然而，測試器處理器僅在初始設定期間存取記憶體模組420。在該加速器模式期間，測試器處理器不存取記憶體模組，此係因為測試器處理器304上之額外處理負載以及系統匯流排330及332上之額外資料負載使加速顯著變慢。
在區塊804，具現化FPGA測試器區塊自記憶體模組420讀取將要路由至DUT之測試型樣資料。因為記憶體模組420專用於FPGA測試器區塊或僅與一個其他FPGA測試器區塊共用，所以在兩者之間存在高的頻寬連接，從而導致快速的讀取操作。邏輯區塊模組450包含用於路由所產生資料且將其添加至將要寫出至DUT之封包的功能 性。圖10C為在本發明之一個實施例中根據來自圖8之方法建置的封包的方塊圖表示。
在已將資料添加至封包後，在區塊806，具現化FPGA測試器區塊與下游埠480通訊，以根據由測試器處理器產生之命令及封包標頭而將測試型樣資料路由至DUT。在步驟808，具現化FPGA區塊410與下游埠通訊以根據由測試器處理器產生之命令而自DUT讀取測試型樣資料。接著在區塊810，使用硬體加速器區塊440之比較器模組446來比較所讀取資料與寫入至DUT之資料。在區塊812，由具現化FPGA區塊將任何失配記錄於記憶體模組420上或傳達至測試器處理器。在區塊814，測試器處理器在接收錯誤記錄檔後隨後用旗標向系統控制器表示失配。
圖9描繪根據本發明之一實施例之在硬體加速器封包建置器模式中測試DUT的例示性程序的流程圖900。然而，本發明並不限於流程圖900所提供之描述。實情為，熟習相關技術者根據本文所提供之教示將顯而易見，其他功能流程係在本發明之範疇及精神內。
將繼續參考上文參看圖2、3及4描述之例示性實施例來描述流程圖900，但該方法並不限於彼等實施例。
現參看圖9，展示硬體加速之方法，其中FPGA器件共用資料及命令產生功能性以便減輕測試器處理器304上之處理負載以及系統匯流排330及332上之資料負載。因為用於執行器件測試之大多數控制被轉移至FPGA器件且測試器處理器304僅保留對除了讀取及寫入及比較 之外的命令之控制，所以此模式亦稱為「全加速」模式。
在硬體加速器封包建置器模式之區塊902，測試器處理器304產生將要傳達至具現化區塊410之命令，從而產生其自身之封包。在此模式下，測試器處理器僅保留非讀取/寫入/比較命令之功能性。將諸如讀取、寫入及比較操作之命令的功能性傳遞至具現化FPGA區塊。在區塊904，具現化FPGA測試器區塊之封包建置器模組445建置將要傳達至DUT之具有標頭及命令資訊的封包。該等封包至少包含命令類型、器件之區塊位址及測試型樣資料。圖10D為在本發明之一個實施例中根據來自圖9之方法建置的封包的方塊圖表示。
在區塊906，硬體加速器區塊440內之演算法型樣產生器模組443產生將要寫入至DUT之偽隨機測試資料。邏輯區塊模組450包含用於路由具現化FPGA區塊所產生之資料及命令且將其合併至將要寫出至DUT之封包中的功能性。
在區塊908，具現化FPGA測試器區塊與下游埠480通訊以將測試型樣資料路由至DUT。在步驟910，具現化FPGA區塊410與下游埠通訊以自DUT讀取測試型樣資料。接著在區塊912，使用硬體加速器區塊440之比較器模組446來比較所讀取資料與寫入至DUT之資料。在區塊914，由具現化FPGA區塊將任何失配記錄於記憶體模組420上或傳達至測試器處理器。在區塊916，測試器處理器在接收錯誤記錄檔後隨後用旗標向系統控制器表示失配。
為了解釋目的，已參考特定實施例來描述以上描述。然而，以上例示性論述並不意欲為詳盡的或將本發明限於所揭示的精確形式。鑒於上文之教示，許多修改及變化是可能的。選擇並描述了該等實施例以便最佳地解釋本發明之原理及其實際應用，藉此使其他熟習此項技術者能夠藉由如適於所考慮之特定用途的各種修改來最佳地利用本發明及各種實施例。
200‧‧‧自動測試設備(ATE)裝置
201‧‧‧系統控制器
202‧‧‧網路交換器
204‧‧‧測試器處理器
210A、210B、210C、210N‧‧‧具現化FPGA測試器區塊
211A、211B、211M‧‧‧可現場規劃閘陣列(FPGA)器件
212‧‧‧匯流排
220A、220B、220C、220N‧‧‧受測試器件(DUT)
230A、230B、230N‧‧‧現場模組板
240A、240B、240M‧‧‧記憶體區塊模組

Claims (33)

  1. 一種自動化測試設備(ATE)裝置，其包含：一電腦系統，其包含一系統控制器，該系統控制器通訊聯絡地耦接至一測試器處理器，其中該系統控制器可操作以將指令傳輸至該測試器處理器，且其中該測試器處理器可操作以根據該等指令而產生命令及資料以用於協調對複數個受測試器件(DUT)之測試；複數個FPGA組件，其通訊聯絡地經由一匯流排而耦接至該測試器處理器，其中該等複數個FPGA組件中之每一者包含至少一硬體加速器電路，該至少一硬體加速器電路可操作以自該測試器處理器透通地在內部產生命令及資料以用於測試該等複數個DUT中之一DUT；以及複數個I/O埠，每一者用於與一個別DUT通訊，且每一者通訊聯絡地耦接至該等複數個FPGA組件中之一個別FPGA，以及其中該測試器處理器係組配來以複數個功能模式中之一者操作，該等複數個功能模式係組配來在該測試器處理器與該等複數個FPGA組件之間分配用於產生命令及資料的功能性。
  2. 如請求項1之裝置，其進一步包含複數個記憶體器件，其中每一記憶體器件耦接至該等複數個FPGA組件中之一者，且其中每一記憶體器件儲存將要寫入至該等複數 個DUT中之一者的測試型樣資料。
  3. 如請求項2之裝置，其中該等功能模式包含四個功能模式，其包含一旁路模式、一硬體加速器型樣產生器模式、一硬體加速器記憶體模式及一硬體加速器封包建置器模式。
  4. 如請求項3之裝置，其中在該旁路模式中，該測試器處理器係組配來產生用於協調對該等複數個DUT之測試的所有命令及資料。
  5. 如請求項3之裝置，其中，在該硬體加速器型樣產生器模式中：該測試器處理器係組配來產生用於協調對該等複數個DUT之測試的所有命令；且該等複數個FPGA組件之該等硬體加速器電路執行一選自包含以下各步驟之群組的步驟：產生測試型樣資料、將該測試型樣資料寫入至該等複數個DUT、以及比較自該等複數個DUT讀取之資料。
  6. 如請求項3之裝置，其中，在該硬體加速器記憶體模式中：該測試器處理器係組配來產生用於協調對該等複數個DUT之測試的所有命令；且該等複數個FPGA組件之該等硬體加速器電路執行一選自包含以下各步驟之群組的步驟：自該記憶體器件讀取該測試型樣資料、將該測試型樣資料寫入至該等複數個DUT、以及比較自該等複數個DUT讀取之資料。
  7. 如請求項3之裝置，其中，在該硬體加速器封包建置器模式中，該等複數個FPGA組件之該等硬體加速器電路 係組配來產生測試資料及命令資料以用於協調對該等複數個DUT之測試。
  8. 如請求項4之裝置，其中，在該旁路模式中，該匯流排攜載用於連接至該測試器處理器之該等複數個DUT的命令及資料負載。
  9. 如請求項5之裝置，其中，在該硬體加速器型樣產生器模式中，該匯流排僅攜載用於連接至該測試器處理器之該等複數個DUT的命令負載。
  10. 如請求項6之裝置，其中，在該硬體加速器記憶體模式中，該匯流排僅攜載用於連接至該測試器處理器之該等複數個DUT的命令負載。
  11. 如請求項7之裝置，其中，在該硬體加速器封包建置器模式中，該匯流排僅將參數資訊自該測試器處理器攜載至該等複數個FPGA組件之該等硬體加速器電路。
  12. 一種用於使用自動化測試設備(ATE)來進行測試之方法，其包含：將指令自一電腦系統之一系統控制器傳輸至一測試器處理器，其中該測試器處理器可操作以根據該等指令而產生命令及資料以用於協調對複數個受測試器件(DUT)的測試；使用規劃於複數個FPGA組件內之硬體加速器電路而自該測試器處理器透通地產生命令及資料以用於測試該等複數個DUT，其中該等複數個FPGA組件經由一匯流排通訊聯絡地耦接至該測試器處理器，且其中每一 硬體加速器電路可操作以測試該等複數個DUT中之一DUT；經由一I/O埠來與一個別DUT通訊，其中該I/O埠通訊聯絡地耦接至該等複數個FPGA組件中之一個別FPGA；以及以複數個功能模式中之一者操作該測試器處理器，該等複數個功能模式係組配來在該測試器處理器與該等複數個FPGA組件之間分配用於產生命令及資料的功能性。
  13. 如請求項12之方法，其進一步包含將待寫入至該等複數個DUT之測試型樣資料儲存至複數個記憶體器件，其中每一記憶體器件耦接至該等複數個FPGA組件中之一者。
  14. 如請求項13之方法，其中該等功能模式包含四個功能模式，其包含一旁路模式、一硬體加速器型樣產生器模式、一硬體加速器記憶體模式及一硬體加速器封包建置器模式。
  15. 如請求項14之方法，其中，該旁路模式進一步包含使用該測試器處理器來產生用於協調對該等複數個DUT之測試的所有命令及資料。
  16. 如請求項14之方法，其中，該硬體加速器型樣產生器模式進一步包含：使用該測試器處理器來產生用於協調對該等複數個DUT之測試之所有命令；以及使用該等硬體加速器電路來執行一選自包含以下各步驟之群組 的步驟：產生所有測試型樣資料、寫入該測試型樣資料、以及比較自該等複數個DUT讀取之該測試型樣資料。
  17. 如請求項14之方法，其中，該硬體加速器記憶體模式進一步包含：使用該測試器處理器來產生用於協調對該等複數個DUT之測試之所有命令；以及使用該等硬體加速器電路來執行一選自包含以下各步驟之群組的步驟：自該等記憶體器件讀取測試型樣資料、將該測試型樣資料寫入至該等複數個DUT、以及比較自該等複數個DUT讀取之資料。
  18. 如請求項14之方法，其中，該硬體加速器封包建置器模式進一步包含使用該等硬體加速器電路來產生用於協調對該等複數個DUT之測試的所有命令及資料。
  19. 如請求項15之方法，其中，在該旁路模式中，該匯流排攜載用於連接至該測試器處理器之該等複數個DUT的命令及資料負載。
  20. 如請求項16之方法，其中，在該硬體加速器型樣產生器模式中，該匯流排僅攜載用於連接至該測試器處理器之該等複數個DUT的命令負載。
  21. 如請求項17之方法，其中，在該硬體加速器記憶體模式中，該匯流排僅攜載用於連接至該測試器處理器之該等複數個DUT的命令負載。
  22. 如請求項18之方法，其中，在該硬體加速器封包建置器模式中，該匯流排僅將參數資訊自該測試器處理器攜 載至該等複數個FPGA組件之該等硬體加速器電路。
  23. 一種測試器，其包含：一系統控制器，其用於控制一用於測試複數個DUT之測試程式；複數個模組，其可操作以與該等複數個DUT介接且對該等複數個DUT進行測試，該等複數個模組經由一第一通訊匯流排而耦接至該系統控制器，且其中每一模組包含：一測試器處理器，其係耦接來與該系統控制器通訊以根據該測試程式而自該系統控制器接收指令及資料；複數個可規劃具現化測試器區塊，其經由一第二匯流排而耦接至該測試器處理器，每一可規劃具現化測試器區塊可操作而以對於該測試器處理器透明的一方式來產生用於應用於一個別DUT之測試資料，進一步可操作而以對於該測試器處理器透明的一方式來接收該個別DUT所產生之測試資料且對其進行比較，以及進一步可操作以經規劃而以一與該個別DUT相容之通訊協定來與該個別DUT通訊；一本端記憶體，其耦接至該等複數個可規劃具現化測試器區塊以用於將測試資料儲存於其中；以及複數個IO埠，其用於將該等複數個DUT耦接至該等複數個模組，其中每一個別可規劃具現化測試器區塊可操作以控制該等複數個DUT中之至少一個別DUT。
  24. 如請求項23之測試器，其中該等可規劃具現化測試器 區塊實施於可現場規劃閘陣列(FPGA)器件內。
  25. 如請求項24之測試器，其中每一可規劃具現化測試器區塊包含：一可規劃硬體加速器區塊，其可操作以產生用於應用至一個別DUT之測試型樣，且可操作以讀取該個別DUT所產生之測試資料以用於比較該測試資料；以及一可規劃協定引擎，其可操作以用於經規劃而以一與該個別DUT相容之通訊協定來與該個別DUT通訊，且可操作以用於使用該通訊協定來與該個別DUT通訊。
  26. 如請求項24之測試器，其中該等複數個IO埠可操作以耦接至一負載板，其中該等複數個DUT耦接至該負載板。
  27. 如請求項24之測試器，其中該測試器處理器可操作以經由該測試程式來協調該等複數個可規劃具現化測試器區塊之功能性。
  28. 如請求項25之測試器，其中該可規劃硬體加速器區塊包含：一型樣產生器區塊；以及一封包建置器區塊。
  29. 如請求項23之測試器，其中該等複數個模組中之每一模組可在四個模式中之一者內操作，該等模式包含：一旁路模式；一硬體加速器型樣產生器模式；一硬體加速器記憶體模式；以及一硬體加速器封包建置器模式。
  30. 如請求項29之測試器，其中，在該旁路模式中，該測 試器處理器係組配來產生用於協調對該等複數個DUT之測試的所有命令及資料。
  31. 如請求項29之測試器，其中，在該硬體加速器型樣產生器模式中：該測試器處理器係組配來產生用於協調對該等複數個DUT之測試的所有命令；以及該等複數個可規劃具現化測試器區塊可操作以執行一選自包含以下各步驟之群組的步驟：產生測試型樣資料、將該測試型樣資料寫入至該等複數個DUT、以及比較自該等複數個DUT讀取之資料。
  32. 如請求項29之測試器，其中，在該硬體加速器記憶體模式中：該測試器處理器係組配來產生用於協調對該等複數個DUT之測試的所有命令；以及該等複數個可規劃具現化測試器區塊可操作以執行一選自包含以下各步驟之群組的步驟：自該記憶體器件讀取該測試型樣資料、將該測試型樣資料寫入至該等複數個DUT、以及比較自該等複數個DUT讀取之資料。
  33. 如請求項29之測試器，其中，在該硬體加速器封包建置器模式中，該等複數個可規劃具現化測試器區塊係組配來產生測試資料及命令資料以用於協調對該等複數個DUT之測試。
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