TWI803917B - 一種基於fpga在數位測試通道上實現客製化模組的方法 - Google Patents

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Abstract

一種基於FPGA在數位測試通道上實現客製化模組的方法，包括：（S1）根據通用模組的資源用量，為客製化模組規劃資源數量；（S2）設計客製化模組；（S3）將通用及客製化模組透過模式切換暫存器與主控模組連接；（S4）按照標準模型的介面開發客製化功能模組；（S5）使客製化模組內的其他資源數量用冗餘模組填補；（S6）使主控模組將訊號發送給模式切換暫存器，以選擇通用模式進行通用模組的測試或選擇客製化模式進行客製化模組的測試。同現有技術相比，在自動測試機上擴展出可客製化的測試通道功能，其控制邏輯透過可程式化邏輯晶片來實現，增加測試通道的測試功能。

Description

一種基於FPGA在數位測試通道上實現客製化模組的方法
本發明是關於半導體測試技術領域，具體地說是一種基於FPGA在數位測試通道上實現客製化模組的方法。
在自動測試機上每個測試針腳(即測試通道)的行為都受控於測試程式的指揮，針腳本身是通用的以及被動的。對於具體的被測目標晶片，通常需要把所有針腳的行為都預先定義好，編碼在測試程式裡。
有些特殊情況，被測晶片的某些特殊針腳需要簡單重複的邏輯行為的訊號，如果把這些邏輯行為編碼在測試程式裡，測試程式會有大量的重複，浪費測試程式空間。
利用現場可程式化邏輯晶片可以為使用者客製化開發特殊功能的測試針腳，這些測試針腳的行為是主動的，不需要測試程式全程指揮。這些針腳的邏輯是可客製化的，根據不用的測試應用需求而客製化開發。
基於可程式化邏輯晶片的一般規律，即便改動很小，每次重新編譯都可能引起全域的調整，進而影響到那些沒有改動的邏輯功能和性能。 製造可程式化邏輯晶片的廠商提供的增量編譯工具也不能完全保證重新編譯不會影響到受保護的無改動邏輯電路。
本發明為克服現有技術的不足，提供一種基於FPGA在數位測試通道上實現客製化模組的方法，在自動測試機上擴展出可客製化化的測試通道功能，其控制邏輯透過現場可程式化邏輯晶片來實現，每次變動修改可程式化邏輯晶片邏輯，增加了測試通道的測試功能。
為實現上述目的，設計一種基於FPGA在數位測試通道上實現客製化模組(customized module)的方法，包括：(S1)根據通用模組的資源用量，為每個數位通道的客製化模組規劃對應於可程式化邏輯晶片內部的複數邏輯單元的資源數量；(S2)設計客製化模組，客製化模組具有固定的對外訊號介面，佔用固定的全域訊號資源，並且佔用固定的電路單元資源，其中客製化模組內部包括客製化功能模組及至少一冗餘模組；(S3)將通用模組及客製化模組透過模式切換暫存器與自動測試機的主控模組連接；(S4)按照標準模型的介面來開發客製化功能模組以實現客製化功能；(S5)確定客製化功能模組後，使客製化模組內的其他資源數量用冗餘模組填補，以滿足整個客製化模組的資源數量； (S6)在實際測試中，使主控模組將訊號發送給模式切換暫存器，以使模式切換暫存器切換到0選擇通用模式進行通用模組的測試；使主控模組將訊號發送給模式切換暫存器，以使模式切換暫存器切換到1選擇客製化模式進行客製化模組的測試。
建立客製化模組的具體流程如下：(S11)已知可程式化邏輯晶片的查找表及正反器的資源總量；(S12)根據邏輯單元的資源數量來規劃通用模組的資源數量；(S13)使可程式化邏輯晶片的查找表及正反器的資源總量減去通用模組的資源數量，剩下的資源數量根據需要建立客製化模組，每個客製化模組內部包含客製化功能模組及若干冗餘模組；(S14)根據實際測試需要，配備具有測試功能的客製化功能模組；(S15)確定好每個客製化模組內部的具體功能後，每個客製化模組內部的其他邏輯單元的資源數量由若干冗餘模組填補。
單個冗餘模組佔用1個邏輯單元的資源數量。
本發明同現有技術相比，提供一種基於FPGA在數位測試通道上實現客製化模組的方法，在自動測試機上擴展出可客製化化的測試通道功能，其控制邏輯透過現場可程式化邏輯晶片來實現，每次變動修改可程式化邏輯晶片邏輯，增加了測試通道的測試功能。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100A、100B:2選1多工器
300:方法
S1~S6:步驟
CFM:客製化功能模組
CH、CL:輸入訊號
CLK:時脈訊號
CM:客製化模組
D:輸入訊號
DAT、RCV:輸出訊號
FPGA:可程式化邏輯晶片
GM:通用模組
LAC:邏輯採集電路
LDC:邏輯驅動電路
MSR:模式切換暫存器
OTC:外部電路
RM:冗餘模組
Q:輸出訊號
〔圖1〕為本發明一實施例中，可程式化邏輯晶片FPGA內部邏輯以及外部電路的示意圖；〔圖2〕為本發明一實施例中，客製化模組內的冗餘模組佔用資源的示意圖；以及〔圖3〕為本發明一實施例中，一種基於在數位測試通道上實現客製化模組的方法的流程圖。
下面根據附圖對本發明做進一步的說明。
請參照圖1。圖1為本發明一實施例中，可程式化邏輯晶片FPGA的內部邏輯以及外部電路OTC的示意圖。
如圖1所示，在自動測試內部的數位測試通道上連接可程式化邏輯晶片FPGA，並且利用軟體代碼設置模式切換暫存器MSR，用以切換通用模式或者客製化模式的邏輯切換功能。0選擇通用模式，1選擇客製化模式。兩個輸出訊號DAT以及RCV是透過2選1多工器100A、100B選擇訊號來源，傳送至外部電路OTC的邏輯驅動電路LDC。兩個輸入訊號CH以及CL是同時由外部電路OTC的邏輯採集電路LAC分發給通用模組GM以及客製化模組CM。
請同時參照圖2。圖2為本發明一實施例中，客製化模組CM內的冗餘模組RM佔用資源的示意圖。
如圖2所示，客製化模組CM的輸入輸出訊號和通用模組GM相仿，包括時脈訊號CLK、輸入訊號CH以及CL與輸出訊號DAT以及RCV。客製化模組CM的佔用資源大小為規劃的標準大小MAX，內部100%是冗餘模組。
假設客製化模組CM的客製化功能模組CFM對應的已占用資源為N，則冗餘模組RM需消耗資源為MAX-N。冗餘模組RM的輸出訊號Q和輸入訊號D自成迴圈，不與其他有實際邏輯功能的模組互相連接。
在自動測試機(未繪示)上擴展出可客製化的測試通道功能，其控制邏輯透過現場可程式化邏輯晶片FPGA來實現，每次變動修改可程式化邏輯晶片FPGA邏輯，增加了測試通道的測試功能。
每個測試通道具有兩個工作模式：通用模式以及客製化模式，通道的工作模式可切換，兩套模式對應的兩套邏輯電路及模式切換電路，這些模組功能都在可程式化邏輯晶片FPGA內部實現。
通用模式的邏輯功能是經過調試最佳化和驗證好的，其具體電路應當被固化鎖定。客製化模式的邏輯功能是可變的，因此電路設計可以隨便更改。每次變動修改可程式化邏輯晶片FPGA邏輯，都需要重新編譯可程式化邏輯晶片FPGA的設計工程實現。
工作原理：可程式化邏輯晶片FPGA的容量越來越大，全新編譯耗時過長。為了節省編譯時間，可程式化邏輯晶片FPGA的廠商提供了增量編譯工具。增量編譯工具會檢查設計變動，對於變動的部分，先釋放出舊版設計佔用的資源，再將新增設計佈局在空閒資源上。這個過程會重新規 劃一些影響全域的資源，從而影響到希望固化鎖定的部分電路。因為增量編譯工具只是為了最佳化編譯時間，並不是為了固化鎖定電路。
請參照圖3。圖3為本發明一實施例中，一種基於FPGA在數位測試通道上實現客製化模組的方法300的流程圖。
為了讓新增編譯工具實現固化鎖定電路的效果，採取如下措施：第一步(S1)：根據通用模組GM的資源用量，為每個數位通道的客製化模組CM規劃對應於可程式化邏輯晶片FPGA內部的複數邏輯單元(logic cell，未繪示)的資源數量。
更詳細的說，規劃可程式化邏輯晶片FPGA晶片資源分配，根據標準通用功能下的通用模組GM的資源用量，為每個數位通道中具有客製化功能的客製化模組CM規劃資源數量。資源數量主要是指可程式化邏輯晶片FPGA裡面的邏輯單元的數量。
第二步(S2)：設計客製化模組CM，客製化模組CM具有固定的對外訊號介面，佔用固定的全域訊號資源，並且佔用固定的電路單元資源，其中客製化模組CM內部包括客製化功能模組及至少一冗餘模組(未繪示)。
更詳細的說，設計具有一個客製化功能的標準模型，亦即客製化模組CM。這是一個可程式化邏輯晶片FPGA內部模組，此客製化模組CM具有固定的對外訊號介面，佔用固定的全域訊號資源，並且佔用固定的電路單元資源。其資源的使用情況也完全按照規劃設計。客製化模組CM包括客製化功能模組及至少一冗餘模組。其中冗餘模組是內部堆砌了沒有實際功能的冗餘電路，純粹為了佔用可程式化邏輯晶片FPGA資源，其資源占用量完全等同於規劃的數量。
第三步(S3)：將通用模組GM及客製化模組CM透過模式切換暫存器MSR與自動測試機的主控模組(未繪示)連接。
更詳細的說，將規劃數量的標準模組(客製化模組CM)和改造前的固有的通用模式功能的設計(通用模組GM)整合為一個新的設計，加入模式切換功能，然後進行全新編譯和佈局最佳化。佈局時必須為這些標準模型的模組劃定專用區域並鎖定下來，同時保證固有通用模式的功能性能調試好驗證好，即可發佈。
第四步(S4)：按照標準模型的介面來開發客製化功能模組以實現客製化功能。
更詳細的說，當使用者需要客製化功能的時候，開發客製化功能的模組必須按照標準模型的介面來開發。功能實現之後，檢查其使用的資源量，理論上必須小於等於標準模型的資源量。如果使用資源量偏大，則表示此客製化功能無法實現。實際上應該控制在標準模型資源量的80%以內。
第五步(S5)：確定客製化功能模組後，使客製化模組CM內的其他資源數量用冗餘模組填補，以滿足整個客製化模組CM的資源數量。
更詳細的說，在客製化開發的功能模組中塞入冗餘模組，使客製化模組CM的最終資源量精確等於標準模型的資源量。
因此，利用可程式化邏輯晶片FPGA廠商提供的增量編譯工具，標準模型模組可被替換為客製化功能模組，一次僅替換一路模組。因為增量編譯工具檢查到設計變動的前後資源用量完全一致，可以做到不影響其他固有電路。多次運行增量編譯工具，直至完成所有必要模組的替換。
第六步(S6)：在實際測試中，當需要通用模組GM測試時，使主控模組將訊號發送給模式切換暫存器MSR，以使模式切換暫存器MSR切換到0選擇通用模式進行通用模組GM的測試；當需要客製化模組CM測試時，使主控模組將訊號發送給模式切換暫存器MSR，以使模式切換暫存器MSR切換到1選擇客製化模式進行客製化模組CM的測試。
經過以上步驟，將可產生符合客戶客製化功能的可程式化邏輯晶片FPGA程式。可程式化邏輯晶片FPGA映射檔可以被作為軟體附件，讓使用者利用軟體的系統升級功能更新可程式化邏輯晶片FPGA程式，從而獲得客製化功能。
可程式化邏輯晶片FPGA實現可程式化邏輯電路的最典型資源就是正反器(Flip-Flop)和查找表(look up table；LUT)(未繪示)。每款具體型號的可程式化邏輯晶片FPGA晶片的正反器和查找表的資源總量已知，通常等效接近1：1。兩者結合的資源單位稱為邏輯單元。設計可程式化邏輯晶片FPGA的電腦語言叫做硬體描述語言(hardware description language；HDL)。當使用可程式化邏輯晶片FPGA的編譯工具將硬體描述語言的原始碼經過自動合成工具轉換到邏輯閘等級電路網路列表(gate level circuit netlist)時，都可以分析報告每個模組使用的可程式化邏輯晶片FPGA的資源量，包括正反器和查找表。
標準模型的資源量可根據邏輯單元資源數量來規劃。例如某款可程式化邏輯晶片FPGA晶片7K480T含有597200個邏輯單元，固定功能的設計已使用了70%，還打算擴展8路可客製化功能通道。在這樣的情形下，如將總資源量控制在80%，則按照10%的資源劃分給8個模組，每個模組佔用資 源7465個邏輯單元。按256的倍數就近取整數，可規劃為每個客製化功能通道預留資源7680個邏輯單元。此時，一個標準模組可用硬體描述語言定義，使該模組佔用7680個正反器資源和7680個查找表資源。該模組可包括一個時脈輸入、一個資料登錄和一個資料輸出。
雖然以上描述了本發明的具體實施方式，但是本領域的技術人員應該理解，這些僅是舉例說明，在不違背本發明的原理和實質的前提下，可以對這些實施方式做出多種變更或修改。
300:方法
S1~S6:步驟

Claims (3)

  1. 一種基於FPGA在數位測試通道上實現客製化模組(customized module)的方法，包括：(S1)根據一通用模組的一資源用量，為每個數位通道的一客製化模組規劃對應於一可程式化邏輯晶片內部的複數邏輯單元的一資源數量；(S2)設計該客製化模組，該客製化模組具有固定的一對外訊號介面，佔用固定的一全域訊號資源，並且佔用固定的一電路單元資源，其中該客製化模組內部包括一客製化功能模組及至少一冗餘模組；(S3)將該通用模組及該客製化模組透過一模式切換暫存器與一自動測試機的一主控模組連接；(S4)按照一標準模型的一介面來開發該客製化功能模組以實現一客製化功能；(S5)確定該客製化功能模組後，使該客製化模組內的其他該資源數量用該冗餘模組填補，以滿足整個該客製化模組的該資源數量；(S6)在實際測試中，使該主控模組將一訊號發送給該模式切換暫存器，以使該模式切換暫存器切換到0選擇一通用模式進行該通用模組的測試；使該主控模組將該訊號發送給該模式切換暫存器，以使該模式切換暫存器切換到1選擇一客製化模式進行該客製化模組的測試。
  2. 如請求項1所述的一種基於FPGA在數位測試通道上實現客製化模組的方法，其中建立該客製化模組的具體流程如下：(S11)已知該可程式化邏輯晶片的一查找表及一正反器的一資源總量；(S12)根據該等邏輯單元的該資源數量來規劃該通用模組的該資源數量； (S13)使該可程式化邏輯晶片的該查找表及該正反器的該資源總量減去該通用模組的該資源數量，剩下的該資源數量根據需要建立複數個該客製化模組，每該客製化模組內部包含該客製化功能模組及該冗餘模組；(S14)根據一實際測試需要，配備具有一測試功能的該客製化功能模組；(S15)確定好每該客製化模組內部的一具體功能後，每該客製化模組內部的其他該等邏輯單元的該資源數量由該冗餘模組填補。
  3. 如請求項1或2所述的一種基於FPGA在數位測試通道上實現客製化模組的方法，其中單個該冗餘模組佔用1個該等邏輯單元的該資源數量。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105008943A (zh) * 2013-02-28 2015-10-28 爱德万测试公司 对在fpga块内分组创建加速的测试仪
TWI550629B (zh) * 2013-02-21 2016-09-21 愛德萬測試股份有限公司 具有多個用以獨立測試多個受測試器件之基於ｆｐｇａ之硬體加速器區塊的測試架構
US20160306663A1 (en) * 2012-07-31 2016-10-20 International Business Machines Corporation Method and system for allocating fpga resources
CN108572872A (zh) * 2018-03-09 2018-09-25 北京航空航天大学 一种基于fpga可重构技术的资源管理方法
CN109508479A (zh) * 2018-10-19 2019-03-22 天津大学 基于fpga的有源配电网实时仿真器参数配置通用化方法
CN110515888A (zh) * 2019-08-09 2019-11-29 苏州浪潮智能科技有限公司 Fpga部分重配置实现方法、装置及电子设备和存储介质
TWI714229B (zh) * 2018-12-20 2020-12-21 日商愛德萬測試股份有限公司 自動化測試設備(ate)裝置、用以使用ate進行測試之方法、及測試儀

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6952115B1 (en) * 2003-07-03 2005-10-04 Lattice Semiconductor Corporation Programmable I/O interfaces for FPGAs and other PLDs
CN106680698B (zh) * 2015-11-11 2023-08-18 上海复旦微电子集团股份有限公司 一种fpga测试用的多工位快速配置装置及其配置方法
CN109445366B (zh) * 2018-12-27 2020-10-13 南京市梵林科技有限公司 一种fpga可编程逻辑资源的筛选测试方法
CN109782155A (zh) * 2019-03-13 2019-05-21 胜达克半导体科技(苏州)有限公司 一种自动测试设备及自动测试系统
CN111366841B (zh) * 2020-04-07 2022-06-21 华北水利水电大学 一种fpga可编程逻辑单元测试设备及使用方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160306663A1 (en) * 2012-07-31 2016-10-20 International Business Machines Corporation Method and system for allocating fpga resources
TWI550629B (zh) * 2013-02-21 2016-09-21 愛德萬測試股份有限公司 具有多個用以獨立測試多個受測試器件之基於ｆｐｇａ之硬體加速器區塊的測試架構
CN105008943A (zh) * 2013-02-28 2015-10-28 爱德万测试公司 对在fpga块内分组创建加速的测试仪
CN108572872A (zh) * 2018-03-09 2018-09-25 北京航空航天大学 一种基于fpga可重构技术的资源管理方法
CN109508479A (zh) * 2018-10-19 2019-03-22 天津大学 基于fpga的有源配电网实时仿真器参数配置通用化方法
TWI714229B (zh) * 2018-12-20 2020-12-21 日商愛德萬測試股份有限公司 自動化測試設備(ate)裝置、用以使用ate進行測試之方法、及測試儀
CN110515888A (zh) * 2019-08-09 2019-11-29 苏州浪潮智能科技有限公司 Fpga部分重配置实现方法、装置及电子设备和存储介质

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