KR101028594B1 - 프로그래머 장치 - Google Patents

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Abstract

본 발명은, 탑재되는 프로그램 대상인 복수 개의 반도체 디바이스와, 각각의 반도체 디바이스에 대응하여 설치되어 상기 반도체 디바이스에 데이터 프로그램 또는 데이터 소거를 수행하는 복수 개의 FPGA와, 상기 복수의 FPGA를 제어하여 복수 개의 반도체 디바이스에 대한 프로그램 과정 또는 데이터 소거 과정을 제어하는 마이컴을 구비하여 구성되되, 상기 FPGA는 상기 마이컴의 제어에 따라 상기 반도체 디바이스에 데이터 프로그램후 또는 데이터 소거후, 데이터의 검증을 위한 읽기(read)시에 데이터 읽기와 동시에 데이터 검증을 위한 CheckSum과 CRC를 하드웨어적으로 연산처리하는 프로그래머 장치를 제공한다.

Description

프로그래머 장치 {Programmer}
본 발명은 프로그래머 장치에 관한 것으로, 보다 상세하게는 프로그램 및 데이터저장 가능한 반도체장치(이하, "반도체 디바이스"라고 한다)의 복수 개를 한번에 데이터 프로그램(write)후 또는 데이터 소거(erase)후 검증을 위한 읽기(read)시에 데이터 검증을 FPGA(Field Programmable Gate Array)에서 하드웨어적으로 연산처리하도록 하여 데이터 읽기와 동시에 데이터 검증이 이루어지도록 구성된 프로그래머 장치에 관한 것이다.
종래, ROM과 NOR 플래시 메모리 및 NAND 플래시 메모리 등과 이를 내장하는 반도체장치(이하, 모두 "반도체 디바이스"라고 한다)는 프로그래머(예를 들면 ROM 라이터 또는 프래시 메모리 라이터)에서 16갱(Gang)까지 병렬로 프로그램(write) 및 데이터 검증(verify)을 각각 실시했다. 이러한 프로그래머에서는 프로그램 기능 수행시에 순차 수행이 아닌 병렬 처리로 1갱 처리와 16갱 처리 간에 시간 차이가 거의 없으며, 또한 1갱 마다 1개의 반도체 디바이스인 타겟 디바이스(Target Device)에 프로그램(write), 읽기(read) 및 데이터 검증(verify) 기능이 가능하도록 구성되어 있다.
도 1에 도시한 바와 같이, 종래 프로그래머 장치는, 프로그램할 N개의 반도체 디바이스인 타겟 디바이스(30_1~30_N; 30)를 탑재하고, 미도시한 모드설정부를 통하여 프로그램모드를 설정하면 마이컴(10)은 미도시한 버퍼 메모리에 저장된 데이터를 읽어와서 병렬로 N개의 FPGA(20_1~20_N; 20)에 전달하고 FPGA(20_1~20_N; 20)에 의하여 데이터를 타겟 디바이스(반도체 디바이스)(30_1~30_N; 30)에 동시에 프로그램(write)하게 된다(파란색의 점선 참조).
그후, 타겟 디바이스(반도체 디바이스)(30_1~30_N; 30)에 프로그램한 내용을 검증할 때는 모든 내용을 미도시한 버퍼 메모리 내용과 비교해서 이상 유무를 알려 주어야 한다. 즉, 프로그램한 내용의 이상 유무를 확인하기 위해서는 모든 타겟 디바이스(반도체 디바이스)(30_1~30_N; 30)에 저장된 내용을 읽어 와서 버퍼 메모리의 내용과 비교하여 이상 유무를 알려 주어야 한다. 이때는 순차적으로 각 갱(gang)마다 개별적으로 읽기(read)하여 데이터 검증(verify; CheckSum 및 CRC)을 마이컴(10)에서 소프트웨어적으로 연산처리하도록 되어 있다(빨강색의 점선 참조). 이에 따라 마이컴(10)은 N개의 타겟 디바이스(반도체 디바이스)(30_1~30_N; 30)에 대하여 N번의 데이터 검증과정을 수행하여야 하므로 마이컴(10)의 부하가 많이 걸리게 된다는 문제가 있다.
따라서, 본 발명은 프로그램 및 데이터저장 가능한 반도체장치(이하, "반도체 디바이스"라고 한다)의 복수 개를 한번에 데이터 프로그램(write)후 또는 데이터 소거후 데이터의 검증을 위한 읽기(read)시에 데이터 검증(verify; CheckSum 및 CRC)을 FPGA에서 하드웨어적으로 연산처리하도록 하여 마이컴의 부하를 줄이며, 또한 데이터 읽기와 동시에 데이터 검증이 이루어지도록 하여 데이터 검증 시간을 단축할 수 있도록 된 프로그래머 장치를 제공하고자 함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 프로그래머 장치는, 탑재되는 프로그램 대상인 복수 개의 반도체 디바이스(300_1~300_N; 300)와, 각각의 반도체 디바이스(300_1~300_N; 300)에 대응하여 설치되어 상기 반도체 디바이스(300_1~300_N; 300)에 데이터 프로그램 또는 데이터 소거를 수행하는 복수 개의 FPGA(200_1~200_N; 200)와, 상기 복수의 FPGA(200_1~200_N; 200)를 제어하여 복수 개의 반도체 디바이스(300_1~300_N; 300)에 대한 프로그램 과정 또는 데이터 소거과정을 제어하는 마이컴(100)을 구비하여 구성되되; 상기 FPGA(200_1~200_N; 200)는, 상기 마이컴(100)의 제어에 따라 상기 반도체 디바이스(300_1~300_N; 300)에 데이터 프로그램후 또는 데이터 소거후, 데이터의 검증을 위한 읽기(read)시에 데이터 읽기와 동시에 데이터 검증을 위한 CheckSum과 CRC를 하드웨어적으로 연산처리하는 것을 특징으로 한다.
여기서, 상기 FPGA(200_1~200_N; 200)는, 듀얼포트 램(210)과, 플래시 메모리 엔진이 내장된 컨트롤러(230)와, 데이터 검증(CheckSum/CRC) 연산을 수행하는 데이터 검증 컴퓨팅 로직(240)과, 누적 연산결과를 저장하는 어큐뮬레이트 컴퓨팅 버퍼(220)를 포함하여 구성된다.
또한, 상기 컨트롤러(230)는, 상기 반도체 디바이스(300_1~300_N; 300)에 대한 데이터 프로그램후 또는 데이터 소거후 상기 마이컴(100)으로부터 데이터 검증(Check-SUM, CRC) 연산을 하도록 하는 신호와 데이터 읽기 요청신호가 입력되면, 플래시 메모리 엔진을 인에이블하도록 하는 제1과정과, 상기 듀얼포트 램(210)에서 읽기 및 데이터 검증 동작에 필요한 각종 파라미터를 해독하는 제2과정과, 상기 반도체 디바이스(300_1~300_N; 300)에 데이터 읽기 명령 신호를 전송하여 상기 반도체 디바이스(300_1~300_N; 300)로부터 데이터를 읽어와서 상기 듀얼포트 램(210)에 저장하는 제3과정과, 상기 읽어온 데이터에 대한 데이터 검증 연산을 진행하도록 상기 데이터 검증 컴퓨팅 로직(240)을 제어하여 상기 데이터 검증 컴퓨팅 로직(240)에서 상기 읽어온 데이터에 대한 데이터 검증 연산을 수행한 후에 누적 연산 결과를 상기 어큐뮬레이트 컴퓨팅 버퍼(220)에 저장하도록 하는 제4과정을 수행하되, 상기 반도체 디바이스(300_1~300_N; 300)의 전체 데이터 영역을 읽을 때까지 상기 제3과정과 제4과정을 반복하여 수행하며, 상기 마이컴(100)은 상기 FPGA(200_1~200_N; 200)에서 상기 반도체 디바이스(300_1~300_N; 300)의 전체 데이터 영역에 대한 데이터 검증 연산이 완료된 후에 상기 FPGA(200_1~200_N; 200)의 어큐레이트 컴퓨팅 버퍼(220)에 저장된 최종 누적 연산 결과를 읽어와서 원본 검 증(Check-SUM, CRC) 데이터와 비교하여 검증을 완료한다.
상기와 같이 구성된 본 발명에 의하면, 복수 개의 반도체 디바이스를 한번에 데이터 프로그램(write)한 후에 또는 데이터 소거 후에 데이터의 검증을 위한 읽기(read)시에 데이터 검증을 FPGA에서 하드웨어적으로 연산처리하도록 함으로써 마이컴의 부하를 줄일 수 있게 된다. 또한, FPGA에서 데이터 검증을 위한 데이터 읽기와 동시에 데이터 검증이 이루어지므로 데이터 검증 시간을 단축할 수 있게 된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 프로그래머 장치에 대하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 프로그램장치의 데이터 쓰기(program) 및 데이터 검증 과정을 설명하기 위한 도면이다.
동 도면에 도시한 바와 같이, 본 발명의 프로그래머 장치는, 프로그램할 N개의 반도체 디바이스인 타겟 디바이스(반도체 디바이스)(300_1~300_N; 300)를 탑재하고, 미도시한 모드설정부를 통하여 프로그램모드를 설정하면 마이컴(10)은 미도시한 버퍼 메모리에 저장된 데이터를 읽어와서 병렬로 N개의 FPGA(200_1~200_N; 200)에 전달하고 FPGA(200_1~200_N; 200)에 의하여 데이터를 타겟 디바이스(300_1~300_N; 300)에 동시에 프로그램(write)하게 된다(파란색의 점선 참조).
그후, 타겟 디바이스(반도체 디바이스)(300_1~300_N; 300)에 프로그램한 내 용을 검증할 때는 순차적으로 각 갱(gang)마다 개별적으로 읽기(read)와 동시에 데이터 검증(verify; CheckSum 및 CRC)을 FPGA(200_1~200_N; 200)에서 하드웨어적으로 연산처리하도록 되어 있다(빨강색의 점선 참조).
따라서, 본 발명에서는 데이터 읽기(read)와 동시에 데이터 검증을 FPGA에서 하드웨어적으로 수행하게 되므로 마이컴의 부하를 줄일 수 있게 되고, 전체적인 데이터 검증 시간도 단축할 수 있게 된다.
도 3은 본 발명에 따른 프로그램 장치에서 데이터 검증 절차를 설명하기 위한 구체적인 블록 구성을 도시한 도면이다.
동 도면에 도시한 바와 같이, 본 발명에 따른 FPGA(200)는 듀얼포트 램(210)과, 플래시 메모리 엔진이 내장된 컨트롤러(230)와, 데이터 검증 연산을 수행하는 데이터 검증(CheckSum/CRC) 컴퓨팅 로직(240)과, 누적 연산결과를 저장하는 어큐뮬레이트 컴퓨팅 버퍼(220)를 포함하여 구성된다.
본 발명에 따른 프로그램 장치의 데이터 검증 절차에서, 먼저 마이컴(100)은 데이터 검증(Check-SUM, CRC) 연산을 하도록 FPGA(200)의 컨트롤러(230)의 플래시 메모리 엔진을 인에이블하도록 요청한다(①)
그후, 마이컴(100)은 FPGA(200)에 데이터 읽기를 하도록 요청한다(②). 이에 따라, FPGA(200)의 컨트롤러(230)는 듀얼포트 램(210)에서 읽기 및 데이터 검증 동작에 필요한 각종 파라미터를 해독한다(③).
이어, FPGA(200)의 컨트롤러(230)는 타겟 디바이스(300)에 데이터 읽기 명령 신호를 전송하고(④), 이에 따라 타겟 디바이스(300)로부터 데이터를 읽어오며(⑤) 또한 이 읽어온 데이터를 듀얼포트 램(210)에 저장한다(⑥).
그후, FPGA(200)의 컨트롤러(230)는 상기 읽어온 데이터에 대한 데이터 검증(Check-SUM, CRC) 연산을 진행하도록 데이터 검증 컴퓨팅 로직(240)을 제어하고(⑦), 이에 따라 데이터 검증 컴퓨팅 로직(240)에서 상기 읽어온 데이터에 대한 데이터 검증 연산을 수행한 후에 누적 연산 결과를 어큐뮬레이트 컴퓨팅 버퍼(220)에 저장하도록 한다(⑧).
이어, 타겟 디바이스(300)의 전체 데이터영역을 읽을 때까지 상기한 ④, ⑤, ⑥, ⑦, ⑧의 과정을 반복한다.
그후, 타겟 디바이스(300)의 전체 데이터영역의 데이터에 대한 검증이 완료되면, 상기 마이컴(100)은 FPGA(200)의 어큐뮬레이트 컴퓨팅 버퍼(220)에 저장된 최종 누적 연산 결과를 읽어와서 원본 검증(Check-SUM, CRC) 데이터와 비교하여 검증을 완료한다(⑨).
도 4는 본 발명에 따른 프로그램 장치에서 데이터 읽기 타이밍 차트이다.
동 도면에서, 구간 ①은 리드 데이터 셋업 시간(Read Data Setup Time)으로, 타겟 디바이스(300)에 OE(Out enable) 신호가 입력된 후 데이터가 타겟 디바이스(300)로부터 출력되기까지 시간이다.
또, 해저드(Hazard) 구간 ②에서는 두 개 이상의 신호가 입/출력될 때 각각의 회로의 지연시간차가 발생하는 것으로 유효한 데이터가 아니다.
그후, 해저드 구간 ② 이후에 데이터가 안정되며, 유효한 시점에서 데이터 버스의 데이터를 컨트롤러(230)의 플래시 메모리 엔진에서 읽는다(구간 ③).
이어, 유효 데이터를 읽은 이후에 남은 읽기 사이클 시간(Read Cycle Time)동안 Check-SUM 연산을 한다(구간 ④).
그후, 유효 데이터를 읽은 이후에 남은 읽기 사이클 시간 동안 CRC 연산을 한다(구간 ⑤).
이어, 해저드(Hazard) 구간 ⑥에서는 유효한 데이터가 아니다.
여기서, 클럭 시간은 절대 시간이므로 읽기 사이클 시간도 역시 절대 시간이다. 따라서, FPGA(200)에서 정해진 시간 안에서 읽기와 동시에 데이터 검증 연산도 동시에 이루어진다.
이상 설명한 바와 같이 본 발명에 의하면, 복수 개의 반도체 디바이스를 한번에 데이터 프로그램(write) 후에 데이터 소거 후에 데이터의 검증을 위한 읽기(read)시에 데이터 검증을 FPGA에서 하드웨어적으로 연산처리하도록 함으로써 마이컴의 부하를 줄일 수 있게 된다. 또한, FPGA에서 데이터 검증을 위한 데이터 읽기와 동시에 데이터 검증이 이루어지므로 데이터 검증 시간을 단축할 수 있게 된다.
한편, 상기한 특정 실시예에는 타겟 디바이스에 데이터를 프로그램하는 경우에 대하여 설명하였지만, 본 발명은 데이터 소거의 경우에도 마찬가지로 적용할 수 있다는 것을 당해 기술분야에 통상의 지식을 가진 자라면 용이하게 이해할 수 있을 것이다.
한편, 본 발명은 상기한 특정 실시예에 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위 내에서 여러 가지로 수정 및 변형하여 실시할 수 있는 것 이다. 이러한 수정 및 변형이 첨부하는 특허청구범위에 포함되는 것이라면 본 발명에 속하는 것임은 자명할 것이다.
도 1은 종래 프로그래머 장치의 데이터 쓰기(program) 및 데이터 검증과정을 설명하기 위한 도면이다.
도 2는 본 발명에 따른 프로그램장치의 데이터 쓰기(program) 및 데이터 검증과정을 설명하기 위한 도면이다.
도 3은 본 발명에 따른 프로그램 장치에서 데이터 검증 절차를 설명하기 위한 구체적인 블록 구성을 도시한 도면이다.
도 4는 본 발명에 따른 프로그램 장치에서 데이터 읽기 타이밍 차트이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 마이컴 200,200_1~200_N : FPGA
210 : 듀얼포트 램 200 : 어큐뮬레이트 컴퓨팅 버퍼
230 : 컨트롤러 240 : 에러체크 컴퓨팅 로직
300 : 타겟 디바이스(반도체 디바이스)

Claims (3)

  1. 삭제
  2. 삭제
  3. 탑재되는 프로그램 대상인 복수 개의 반도체 디바이스와, 각각의 반도체 디바이스에 대응하여 설치되어 상기 반도체 디바이스에 데이터 프로그램 또는 데이터 소거를 수행하는 복수 개의 FPGA와, 상기 복수의 FPGA를 제어하여 복수 개의 반도체 디바이스에 대한 프로그램 과정 또는 데이터 소거과정을 제어하는 마이컴을 구비하여 구성되되,
    상기 FPGA는, 상기 마이컴의 제어에 따라 상기 반도체 디바이스에 데이터 프로그램후 또는 데이터 소거후, 데이터의 검증을 위한 읽기(read)시에 데이터 읽기와 동시에 데이터 검증을 위한 CheckSum과 CRC를 하드웨어적으로 연산처리하기 위하여, 듀얼포트 램과, 플래시 메모리 엔진이 내장된 컨트롤러와, 데이터 검증(CheckSum/CRC) 연산을 수행하는 데이터 검증 컴퓨팅 로직과, 누적 연산결과를 저장하는 어큐뮬레이트 컴퓨팅 버퍼를 포함하여 구성되고,
    상기 컨트롤러는, 상기 반도체 디바이스에 대한 데이터 프로그램후 또는 데이터 소거후 상기 마이컴으로부터 데이터 검증(Check-SUM, CRC) 연산을 하도록 하는 신호와 데이터 읽기 요청신호가 입력되면, 상기 플래시 메모리 엔진을 인에이블하도록 하고 나서 상기 듀얼포트 램에서 읽기 및 데이터 검증 동작에 필요한 각종 파라미터를 해독한 후, 상기 반도체 디바이스에 데이터 읽기 명령 신호를 전송하여 상기 반도체 디바이스로부터 데이터를 읽어와서 상기 듀얼포트 램에 저장하고 나서 상기 읽어온 데이터에 대한 데이터 검증 연산을 진행하도록 상기 데이터 검증 컴퓨팅 로직을 제어하여 상기 데이터 검증 컴퓨팅 로직에서 상기 읽어온 데이터에 대한 데이터 검증 연산을 수행한 후에 누적 연산 결과를 상기 어큐뮬레이트 컴퓨팅 버퍼에 저장하도록 하되, 상기 반도체 디바이스의 전체 데이터 영역을 읽을 때까지 상기한 "상기 반도체 디바이스에 데이터 읽기 명령 신호를 전송하여 상기 반도체 디바이스로부터 데이터를 읽어와서 상기 듀얼포트 램에 저장하고 나서 상기 읽어온 데이터에 대한 데이터 검증 연산을 진행하도록 상기 데이터 검증 컴퓨팅 로직을 제어하여 상기 데이터 검증 컴퓨팅 로직에서 상기 읽어온 데이터에 대한 데이터 검증 연산을 수행한 후에 누적 연산 결과를 상기 어큐뮬레이트 컴퓨팅 버퍼에 저장하는 동작"을 반복하여 수행하며,
    상기 마이컴은 상기 FPGA에서 상기 반도체 디바이스의 전체 데이터 영역에 대한 데이터 검증 연산이 완료된 후에 상기 FPGA의 상기 어큐뮬레이트 컴퓨팅 버퍼에 저장된 최종 누적 연산 결과를 읽어와서 원본 검증(Check-SUM, CRC) 데이터와 비교하여 검증을 완료하는 것을 특징으로 하는 프로그래머 장치.
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