JP2002297562A - マイクロコンピュータ、書込み方法及び消去方法 - Google Patents
マイクロコンピュータ、書込み方法及び消去方法Info
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Abstract
(57)【要約】
【課題】 消去／書込み処理時間よりも短い間隔で発生
する事象に応答することが必要なシステムにおいても、
その処理中に、必要に応じてオンチップ不揮発性メモリ
の消去／書込みを行なうことができるマイクロコンピュ
ータを提供する。 【解決手段】 電気的に消去及び書き込み可能な不揮発
性メモリ（１３）に対する消去及び書き込み制御プログ
ラムは、例えば高電圧パルスの印可及びデータベリファ
イ等のループを含んで構成される。このループの中に、
ユーザが指定したアドレスのサブルーチンにジャンプす
るプログラムを予めプログラミングしておけば、ＣＰＵ
（２）による処理をユーザが指定したアドレスのサブル
ーチンに一時的にジャンプさせることが可能になる。し
たがって、一定期間毎に内外の事象を確認する必要のあ
るシステム、或は学習機能付きのシステム等に対して、
ユーザのプログラム実行中に消去及び書込みを実行する
ことが可能になる。
する事象に応答することが必要なシステムにおいても、
その処理中に、必要に応じてオンチップ不揮発性メモリ
の消去／書込みを行なうことができるマイクロコンピュ
ータを提供する。 【解決手段】 電気的に消去及び書き込み可能な不揮発
性メモリ（１３）に対する消去及び書き込み制御プログ
ラムは、例えば高電圧パルスの印可及びデータベリファ
イ等のループを含んで構成される。このループの中に、
ユーザが指定したアドレスのサブルーチンにジャンプす
るプログラムを予めプログラミングしておけば、ＣＰＵ
（２）による処理をユーザが指定したアドレスのサブル
ーチンに一時的にジャンプさせることが可能になる。し
たがって、一定期間毎に内外の事象を確認する必要のあ
るシステム、或は学習機能付きのシステム等に対して、
ユーザのプログラム実行中に消去及び書込みを実行する
ことが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に消去及び
書き込み可能な不揮発性メモリとＣＰＵ（中央処理装
置）を有するマイクロコンピュータ、特に前記不揮発性
メモリに対する消去及び書き込み制御に関し、例えばフ
ラッシュメモリを有するワンチップのマイクロコンピュ
ータに適用して有効な技術に関する。
書き込み可能な不揮発性メモリとＣＰＵ（中央処理装
置）を有するマイクロコンピュータ、特に前記不揮発性
メモリに対する消去及び書き込み制御に関し、例えばフ
ラッシュメモリを有するワンチップのマイクロコンピュ
ータに適用して有効な技術に関する。
【０００２】
【従来の技術】フラッシュメモリなどの電気的に消去及
び書き込み可能な不揮発性メモリはメモリセルにプログ
ラムされる閾値電圧の相違に応じて情報を記憶する。フ
ラッシュメモリにおいてその閾値電圧の相違は、フロー
ティングゲートが保有する電子又は正孔の量の相違によ
って実現される。例えば熱平衡状態の閾値電圧に対して
相対的に高い閾値電圧状態を書き込み状態、相対的に低
い閾値電圧状態を消去状態と称する（逆の定義も可能で
ある）。このとき、メモリセルを消去状態にする消去及
びメモリセルを書き込み状態にする書き込みの各動作で
は、高電圧パルスの印加、それによる閾値電圧状態のベ
リファイを繰返し行うことが必要になる。
び書き込み可能な不揮発性メモリはメモリセルにプログ
ラムされる閾値電圧の相違に応じて情報を記憶する。フ
ラッシュメモリにおいてその閾値電圧の相違は、フロー
ティングゲートが保有する電子又は正孔の量の相違によ
って実現される。例えば熱平衡状態の閾値電圧に対して
相対的に高い閾値電圧状態を書き込み状態、相対的に低
い閾値電圧状態を消去状態と称する（逆の定義も可能で
ある）。このとき、メモリセルを消去状態にする消去及
びメモリセルを書き込み状態にする書き込みの各動作で
は、高電圧パルスの印加、それによる閾値電圧状態のベ
リファイを繰返し行うことが必要になる。
【０００３】フラッシュッメモリがオンチップされたマ
イクロコンピュータにおいて、オンチップフラッシュッ
メモリに消去及び書込みを可能にする動作モードとして
ライタモード及びブートモードを有するものが有る。ラ
イタモードとは、マイクロコンピュータを見掛け上、フ
ラッシュメモリチップと等価とし、ＥＰＲＯＭライタの
ような書込み装置に接続して、消去及び書込みを可能に
する動作モードである。ブートモードは、マイクロコン
ピュータがシステムに実装された状態で調歩同期などの
シリアルインタフェースを介して実装システムとの通信
を確立させて消去及び書込みを可能にする動作モードで
ある。システム実装前にオンチップフラッシュメモリに
プログラムやデータを初期的に書き込む場合にはライタ
モードを利用できるが、システム実装後に、プログラム
のバージョンアップやデータのチューニングのためのオ
ンチップフラッシュッメモリの記憶情報を書き換えるに
はブートモードを利用することが必要になる。また、フ
ラッシュッメモリのユーザ領域に格納したユーザ制御プ
ログラムを実行することにより、オンボードで消去及び
書込みを行なうことも可能である。
イクロコンピュータにおいて、オンチップフラッシュッ
メモリに消去及び書込みを可能にする動作モードとして
ライタモード及びブートモードを有するものが有る。ラ
イタモードとは、マイクロコンピュータを見掛け上、フ
ラッシュメモリチップと等価とし、ＥＰＲＯＭライタの
ような書込み装置に接続して、消去及び書込みを可能に
する動作モードである。ブートモードは、マイクロコン
ピュータがシステムに実装された状態で調歩同期などの
シリアルインタフェースを介して実装システムとの通信
を確立させて消去及び書込みを可能にする動作モードで
ある。システム実装前にオンチップフラッシュメモリに
プログラムやデータを初期的に書き込む場合にはライタ
モードを利用できるが、システム実装後に、プログラム
のバージョンアップやデータのチューニングのためのオ
ンチップフラッシュッメモリの記憶情報を書き換えるに
はブートモードを利用することが必要になる。また、フ
ラッシュッメモリのユーザ領域に格納したユーザ制御プ
ログラムを実行することにより、オンボードで消去及び
書込みを行なうことも可能である。
【０００４】尚、フラッシュメモリを搭載したマイクロ
コンピュータについて記載された文献の例として特開平
５−２６６２１９号公報がある。
コンピュータについて記載された文献の例として特開平
５−２６６２１９号公報がある。
【０００５】
【発明が解決しようとする課題】今までのフラッシュメ
モリオンチップ型マイクロコンピュータは、ＣＰＵを動
作させてオンチップフラッシュメモリの消去及び書込み
を行なう場合、消去又は書込みが終了するまでユーザプ
ログラムに制御を戻すことはなかった。
モリオンチップ型マイクロコンピュータは、ＣＰＵを動
作させてオンチップフラッシュメモリの消去及び書込み
を行なう場合、消去又は書込みが終了するまでユーザプ
ログラムに制御を戻すことはなかった。
【０００６】しかしながら、本発明者の検討によれば、
フラッシュメモリの消去／書込み処理に最短で１０ｍ秒
かかるとするなら、その間、ＣＰＵは消去／書込み処理
を制御しなければならず、ＣＰＵにその他の処理をさせ
ることはできない。このため、１ｍ秒毎にある端子の状
態を確認することが必要なシステムでは、ユーザ制御プ
ログラムを実行中には、消去／書込み処理を行なうこと
ができないという点を見出した。要するに、消去／書込
み処理時間よりも短い間隔で発生する事象に応答するこ
とが必要なシステムにおいても、その処理中に、必要に
応じてフラッシュメモリの消去／書込みを可能にするこ
との必要性が見出された。尚、本明細書においてユーザ
とはマイクロコンピュータ等の半導体デバイスの利用者
を広義に意味する。したがって、半導体デバイスの製造
メーカが其の半導体デバイスを何らかの意味で使用すれ
ば、其の限りにおいて当該製造メーカはユーザでもあ
る。
フラッシュメモリの消去／書込み処理に最短で１０ｍ秒
かかるとするなら、その間、ＣＰＵは消去／書込み処理
を制御しなければならず、ＣＰＵにその他の処理をさせ
ることはできない。このため、１ｍ秒毎にある端子の状
態を確認することが必要なシステムでは、ユーザ制御プ
ログラムを実行中には、消去／書込み処理を行なうこと
ができないという点を見出した。要するに、消去／書込
み処理時間よりも短い間隔で発生する事象に応答するこ
とが必要なシステムにおいても、その処理中に、必要に
応じてフラッシュメモリの消去／書込みを可能にするこ
との必要性が見出された。尚、本明細書においてユーザ
とはマイクロコンピュータ等の半導体デバイスの利用者
を広義に意味する。したがって、半導体デバイスの製造
メーカが其の半導体デバイスを何らかの意味で使用すれ
ば、其の限りにおいて当該製造メーカはユーザでもあ
る。
【０００７】本発明の目的は、消去／書込み処理時間よ
りも短い間隔で発生する事象に応答することが必要なシ
ステムにおいても、その処理中に、必要に応じてオンチ
ップ不揮発性メモリの消去／書込みを行なうことができ
るマイクロコンピュータを提供することにある。
りも短い間隔で発生する事象に応答することが必要なシ
ステムにおいても、その処理中に、必要に応じてオンチ
ップ不揮発性メモリの消去／書込みを行なうことができ
るマイクロコンピュータを提供することにある。
【０００８】本発明の他の目的は、中央処理装置と電気
的に書き込み可能な不揮発性メモリを有するマイクロコ
ンピュータにおいて、前記不揮発性メモリへデータ乃至
情報の書き込み処理途中において、前記中央処理装置
に、前記書き込み処理以外の処理を実行させることが可
能な書き込み方法を提供することにある。
的に書き込み可能な不揮発性メモリを有するマイクロコ
ンピュータにおいて、前記不揮発性メモリへデータ乃至
情報の書き込み処理途中において、前記中央処理装置
に、前記書き込み処理以外の処理を実行させることが可
能な書き込み方法を提供することにある。
【０００９】本発明の更に他の目的は、中央処理装置と
電気的に消去可能な不揮発性メモリを有するマイクロコ
ンピュータにおいて、前記不揮発性メモリのデータ乃至
情報の消去処理途中において、前記中央処理装置に、前
記消去処理以外の処理を実行させることが可能な消去方
法を提供することにある。
電気的に消去可能な不揮発性メモリを有するマイクロコ
ンピュータにおいて、前記不揮発性メモリのデータ乃至
情報の消去処理途中において、前記中央処理装置に、前
記消去処理以外の処理を実行させることが可能な消去方
法を提供することにある。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば以下
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば以下
の通りである。
【００１２】〔１〕電気的に消去及び書き込み可能な不
揮発性メモリに対する消去及び書き込み制御プログラム
は、例えば高電圧パルスの印可及びデータベリファイ等
のループを含んで構成される。このループの中に、ユー
ザが指定したアドレスのサブルーチンにジャンプするプ
ログラムを予めプログラミングしておけば、ユーザブラ
ンチ即ちユーザが指定したアドレスのサブルーチンにジ
ャンプすることが可能になる。そのサブルーチンを実行
した後に、サブルーチンからのリターン命令を実行すれ
ば、元の処理ルーチンに戻ってくるので、消去及び書き
込みの処理を途中から継続することがが可能になる。
揮発性メモリに対する消去及び書き込み制御プログラム
は、例えば高電圧パルスの印可及びデータベリファイ等
のループを含んで構成される。このループの中に、ユー
ザが指定したアドレスのサブルーチンにジャンプするプ
ログラムを予めプログラミングしておけば、ユーザブラ
ンチ即ちユーザが指定したアドレスのサブルーチンにジ
ャンプすることが可能になる。そのサブルーチンを実行
した後に、サブルーチンからのリターン命令を実行すれ
ば、元の処理ルーチンに戻ってくるので、消去及び書き
込みの処理を途中から継続することがが可能になる。
【００１３】上記より以下の作用効果を得る。（１）消
去及び書き込み制御プログラムは、例えばブートマット
の中に格納されている。このプログラムには、ユーザの
特定のブランチアドレス（ジャンプ先アドレス）につい
て記述されていない。プログラムを実行する時に、ユー
ザが引数として、ジャンプ先のアドレスを渡しておけ
ば、そのアドレスをジャンプサブルーチン命令で参照す
ることにより、所望のブランチ先アドレスにジャンプす
る事が可能となり、書き込み中であっても、ユーザの制
御プログラムに、ある一定間隔で制御を戻すことができ
る。しかも、ソフトウェアで実施しているので、ユーザ
の制御に戻ってくる間隔をソフトウェアで変更すること
も可能である。ジャンプ先は、内蔵ＲＡＭや消去及び書
込みを実施してない不揮発性メモリのどこの領域に対し
て可能にしても差し支えない。（２）消去及び書き込み
中でも、ユーザ制御プログラムに一定間隔で戻ってくる
ことにより、このマクロコンピュータを使用したシステ
ムを長い時間停止させなくても、消去及び書き込みが実
施可能になる。したがって、一定期間毎に内外の事象を
確認する必要のあるシステム、或は学習機能付きのシス
テム等に対して、ユーザのプログラム実行中に消去及び
書込みを実行していくことが可能である。
去及び書き込み制御プログラムは、例えばブートマット
の中に格納されている。このプログラムには、ユーザの
特定のブランチアドレス（ジャンプ先アドレス）につい
て記述されていない。プログラムを実行する時に、ユー
ザが引数として、ジャンプ先のアドレスを渡しておけ
ば、そのアドレスをジャンプサブルーチン命令で参照す
ることにより、所望のブランチ先アドレスにジャンプす
る事が可能となり、書き込み中であっても、ユーザの制
御プログラムに、ある一定間隔で制御を戻すことができ
る。しかも、ソフトウェアで実施しているので、ユーザ
の制御に戻ってくる間隔をソフトウェアで変更すること
も可能である。ジャンプ先は、内蔵ＲＡＭや消去及び書
込みを実施してない不揮発性メモリのどこの領域に対し
て可能にしても差し支えない。（２）消去及び書き込み
中でも、ユーザ制御プログラムに一定間隔で戻ってくる
ことにより、このマクロコンピュータを使用したシステ
ムを長い時間停止させなくても、消去及び書き込みが実
施可能になる。したがって、一定期間毎に内外の事象を
確認する必要のあるシステム、或は学習機能付きのシス
テム等に対して、ユーザのプログラム実行中に消去及び
書込みを実行していくことが可能である。
【００１４】〔２〕本発明の更に詳しい態様に係るマイ
クロコンピュータは、電気的に消去及び書き込み可能な
不揮発性メモリと、ＣＰＵとを有し、前記ＣＰＵは、消
去動作のための消去電圧又は書き込み動作のための書き
込み電圧の印加とベリファイ動作とを含む単位処理サイ
クル毎又は複数サイクル毎に、第１レジスタ手段（ＦＵ
ＢＲＡ）に設定された情報が示す処理に一時的に分岐可
能にされ、前記第１レジスタ手段はプログラマブルに情
報設定可能にされる。第１レジスタ手段は例えばＣＰＵ
の汎用レジスタの一つである。前記第１レジスタ手段の
設定値による分岐とは、例えば、ジャンプサブルーチン
命令でその第１レジスタ手段を直接参照して分岐する手
法、或は第１レジスタ手段の設定値に基づいて、ジャン
プサブルーチン命令にジャンプ先コードを埋め込む初期
化処理を予め行なってから、そのプログラムを実行する
ようにする手法の何れであってもよい。前者の手法は、
その消去及び書込み制御プログラムのコンパイラが一つ
の関数内で引数として利用する事ができる汎用レジスタ
数の制限範囲内で第１レジスタ手段を参照できる場合に
利用するのがよい。そうでなければ、第１レジスタ手段
の設定値がスタックされ、当該レジスタを利用するため
の手続に時間を要してしまうからである。それを避ける
には後者の手法を採用すればよい。アセンブラを使用し
てプログラムの引数を渡す場合は、プログラムの作成の
容易性が失われる。
クロコンピュータは、電気的に消去及び書き込み可能な
不揮発性メモリと、ＣＰＵとを有し、前記ＣＰＵは、消
去動作のための消去電圧又は書き込み動作のための書き
込み電圧の印加とベリファイ動作とを含む単位処理サイ
クル毎又は複数サイクル毎に、第１レジスタ手段（ＦＵ
ＢＲＡ）に設定された情報が示す処理に一時的に分岐可
能にされ、前記第１レジスタ手段はプログラマブルに情
報設定可能にされる。第１レジスタ手段は例えばＣＰＵ
の汎用レジスタの一つである。前記第１レジスタ手段の
設定値による分岐とは、例えば、ジャンプサブルーチン
命令でその第１レジスタ手段を直接参照して分岐する手
法、或は第１レジスタ手段の設定値に基づいて、ジャン
プサブルーチン命令にジャンプ先コードを埋め込む初期
化処理を予め行なってから、そのプログラムを実行する
ようにする手法の何れであってもよい。前者の手法は、
その消去及び書込み制御プログラムのコンパイラが一つ
の関数内で引数として利用する事ができる汎用レジスタ
数の制限範囲内で第１レジスタ手段を参照できる場合に
利用するのがよい。そうでなければ、第１レジスタ手段
の設定値がスタックされ、当該レジスタを利用するため
の手続に時間を要してしまうからである。それを避ける
には後者の手法を採用すればよい。アセンブラを使用し
てプログラムの引数を渡す場合は、プログラムの作成の
容易性が失われる。
【００１５】この態様のマイクロコンピュータにおいて
も、上記（１）及び（２）の作用効果を得ることができ
る。
も、上記（１）及び（２）の作用効果を得ることができ
る。
【００１６】前記ＣＰＵは、前記第１レジスタ手段にラ
イトされている情報が所定値であるとき前記分岐処理を
スキップする。分岐の実施及び不実施の制御が容易であ
る。また、分岐のインターバルを可変とする制御も容易
である。
イトされている情報が所定値であるとき前記分岐処理を
スキップする。分岐の実施及び不実施の制御が容易であ
る。また、分岐のインターバルを可変とする制御も容易
である。
【００１７】ＣＰＵによりリード・ライト可能な第２レ
ジスタ手段（ＦＫＥＹ）を設け、前記不揮発性メモリは
第２レジスタ手段に第１設定値が設定されることを消去
及び書き込み動作を可能にするための必要条件とし、こ
のとき、前記ＣＰＵは、前記分岐するとき、前記第２レ
ジスタ手段に第１設定値以外の値を設定し、分岐からの
復帰毎に、第２レジスタ手段に第１設定値を設定させる
ようにするとよい。これは、ユーザブランチ先でのプロ
グラムの暴走について考慮したものである。すなわち、
消去及び書き込み制御プログラムが転送された状態で、
ＣＰＵの暴走により書込みイネーブルにされた場合は、
フラッシュッメモリの記憶情報が破壊される虞が残る。
そのような不所望な破壊の虞を少しでも低減させるた
め、ユーザブランチ先での暴走を考慮し、消去及び書き
込みフロー中で実施するユーザブランチ前に、第２レジ
スタ手段の値を変更して消去及び書き込み動作を可能に
するための必要条件を満足させないようにする。これを
実施することにより、万が一ＣＰＵが暴走しても、第２
レジスタ手段の書換えが行われなければ、消去及び書き
込み動作は開始されない。
ジスタ手段（ＦＫＥＹ）を設け、前記不揮発性メモリは
第２レジスタ手段に第１設定値が設定されることを消去
及び書き込み動作を可能にするための必要条件とし、こ
のとき、前記ＣＰＵは、前記分岐するとき、前記第２レ
ジスタ手段に第１設定値以外の値を設定し、分岐からの
復帰毎に、第２レジスタ手段に第１設定値を設定させる
ようにするとよい。これは、ユーザブランチ先でのプロ
グラムの暴走について考慮したものである。すなわち、
消去及び書き込み制御プログラムが転送された状態で、
ＣＰＵの暴走により書込みイネーブルにされた場合は、
フラッシュッメモリの記憶情報が破壊される虞が残る。
そのような不所望な破壊の虞を少しでも低減させるた
め、ユーザブランチ先での暴走を考慮し、消去及び書き
込みフロー中で実施するユーザブランチ前に、第２レジ
スタ手段の値を変更して消去及び書き込み動作を可能に
するための必要条件を満足させないようにする。これを
実施することにより、万が一ＣＰＵが暴走しても、第２
レジスタ手段の書換えが行われなければ、消去及び書き
込み動作は開始されない。
【００１８】前記第１設定値以外の値は、消去及び書き
込み処理の進捗状態を示すコード情報であってよい。要
するに、消去及び書込みの各処理サイクル間のユーザブ
ランチに対して進捗状態に応ずるコード情報が付され
る。従って、ＣＰＵの暴走などにより間違ってサブルー
チンから復帰されたようなときに、その動作異常のチェ
ックに役立つ。
込み処理の進捗状態を示すコード情報であってよい。要
するに、消去及び書込みの各処理サイクル間のユーザブ
ランチに対して進捗状態に応ずるコード情報が付され
る。従って、ＣＰＵの暴走などにより間違ってサブルー
チンから復帰されたようなときに、その動作異常のチェ
ックに役立つ。
【００１９】消去及び書込み処理中に割込みや例外処理
を全く受け付けないとすると、緊急処理を要する事象に
対処できず、システムに復旧不可能な異常状態を生ずる
可能性が有る。逆に全ての割込みを受け付けると消去及
び書込み処理効率が著しく低下してしまう。これに対処
するため、割込み要求信号を入力し、競合する割込要求
の調停と割込み優先レベルによる割込みマスク処理を行
ってＣＰＵに割込み信号を出力する割込み制御回路に対
し、消去及び書込みを行なうとき、マスク不可能な割込
みよりも割込み優先レベルの低い割込みをマスクさせる
設定を行うようにするとよい。
を全く受け付けないとすると、緊急処理を要する事象に
対処できず、システムに復旧不可能な異常状態を生ずる
可能性が有る。逆に全ての割込みを受け付けると消去及
び書込み処理効率が著しく低下してしまう。これに対処
するため、割込み要求信号を入力し、競合する割込要求
の調停と割込み優先レベルによる割込みマスク処理を行
ってＣＰＵに割込み信号を出力する割込み制御回路に対
し、消去及び書込みを行なうとき、マスク不可能な割込
みよりも割込み優先レベルの低い割込みをマスクさせる
設定を行うようにするとよい。
【００２０】前記ＣＰＵは、消去及び書込みを行なうと
き、マスク不可能な割込み要求に対する割込み処理ルー
チンの所在をＲＡＭのアドレスに変更する処理を行えば
よい。例えばベクタベースレジスタをＲＡＭエリアのア
ドレスに変更し、或は専用ベクタレジスタの使用を設定
する。消去又は書込み途中のエリアの記憶情報は未だ書
込み不完全であったりするため、サブルーチンの実行を
保証できないからである。
き、マスク不可能な割込み要求に対する割込み処理ルー
チンの所在をＲＡＭのアドレスに変更する処理を行えば
よい。例えばベクタベースレジスタをＲＡＭエリアのア
ドレスに変更し、或は専用ベクタレジスタの使用を設定
する。消去又は書込み途中のエリアの記憶情報は未だ書
込み不完全であったりするため、サブルーチンの実行を
保証できないからである。
【００２１】〔３〕本発明の別の態様に係るマイクロコ
ンピュータは、消去及び書き込み可能な不揮発性メモリ
と、ＣＰＵとを有し、前記不揮発性メモリは、前記ＣＰ
Ｕが実行して前記不揮発性メモリを消去及び書込み制御
するための消去及び書込み制御プログラムを保有する。
前記消去及び書込み制御プログラムは、消去動作のため
の消去電圧又は書き込み動作のための書き込み電圧の印
加とベリファイ動作とを含む単位処理サイクル毎又は複
数サイクル毎に、ＣＰＵの処理を、別の処理に一時的に
分岐可能とする。前記ＣＰＵは第１レジスタ手段（ＦＵ
ＢＲＡ）の設定値によって前記分岐可能な別の処理を指
示する。
ンピュータは、消去及び書き込み可能な不揮発性メモリ
と、ＣＰＵとを有し、前記不揮発性メモリは、前記ＣＰ
Ｕが実行して前記不揮発性メモリを消去及び書込み制御
するための消去及び書込み制御プログラムを保有する。
前記消去及び書込み制御プログラムは、消去動作のため
の消去電圧又は書き込み動作のための書き込み電圧の印
加とベリファイ動作とを含む単位処理サイクル毎又は複
数サイクル毎に、ＣＰＵの処理を、別の処理に一時的に
分岐可能とする。前記ＣＰＵは第１レジスタ手段（ＦＵ
ＢＲＡ）の設定値によって前記分岐可能な別の処理を指
示する。
【００２２】上記において、消去及び書込み制御プログ
ラムのジャンプサブルーチン命令に分岐先アドレスを埋
め込んでユーザブランチを実現しようとする態様を想定
する。プログラムコードの変更（分岐先アドレスの埋め
込み）という点に着目すると、ＣＰＵのアドレス空間に
ＲＡＭを配置し、前記不揮発性メモリに前記消去及び書
き込み制御プログラムをＲＡＭに転送する転送制御プロ
グラムを保有させ、ＣＰＵは、前記ＲＡＭに転送された
前記消去及び書き込み制御プログラムに対し、第１レジ
スタ手段の設定値に基づき分岐可能な別の処理へのパラ
メータ（分岐先アドレス）埋め込みを行なって、当該消
去及び書き込み制御プログラムを実行すればよい。
ラムのジャンプサブルーチン命令に分岐先アドレスを埋
め込んでユーザブランチを実現しようとする態様を想定
する。プログラムコードの変更（分岐先アドレスの埋め
込み）という点に着目すると、ＣＰＵのアドレス空間に
ＲＡＭを配置し、前記不揮発性メモリに前記消去及び書
き込み制御プログラムをＲＡＭに転送する転送制御プロ
グラムを保有させ、ＣＰＵは、前記ＲＡＭに転送された
前記消去及び書き込み制御プログラムに対し、第１レジ
スタ手段の設定値に基づき分岐可能な別の処理へのパラ
メータ（分岐先アドレス）埋め込みを行なって、当該消
去及び書き込み制御プログラムを実行すればよい。
【００２３】〔４〕本発明の更に別の態様は、特に、書
き込みループに着目し、書き込み時間が消去時間に比べ
て長い場合を想定する。この観点によるマイクロコンピ
ュータは、電気的に書き込み可能な複数のメモリセルを
含む不揮発性メモリと、前記不揮発性メモリに対する書
き込み制御プログラムを実行可能な中央処理装置と、を
有し、前記中央処理装置は、前記書き込み制御プログラ
ムの実行中に、前記書き込み制御プログラムと異なる第
１制御プログラムの処理へ一時的に分岐可能である。
き込みループに着目し、書き込み時間が消去時間に比べ
て長い場合を想定する。この観点によるマイクロコンピ
ュータは、電気的に書き込み可能な複数のメモリセルを
含む不揮発性メモリと、前記不揮発性メモリに対する書
き込み制御プログラムを実行可能な中央処理装置と、を
有し、前記中央処理装置は、前記書き込み制御プログラ
ムの実行中に、前記書き込み制御プログラムと異なる第
１制御プログラムの処理へ一時的に分岐可能である。
【００２４】例えば、前記書き込み制御プログラムは、
前記電気的に書き込み可能な複数のメモリセルのうち指
定されたメモリセルに対して情報の書き込みを行う場
合、複数回の書き込み処理ループを実行して前記指定さ
れたメモリセルへ情報を書き込む処理を規定し、前記中
央処理装置の処理は、前記書き込み処理ループ毎に、前
記第１制御プログラムへ分岐可能にされる。
前記電気的に書き込み可能な複数のメモリセルのうち指
定されたメモリセルに対して情報の書き込みを行う場
合、複数回の書き込み処理ループを実行して前記指定さ
れたメモリセルへ情報を書き込む処理を規定し、前記中
央処理装置の処理は、前記書き込み処理ループ毎に、前
記第１制御プログラムへ分岐可能にされる。
【００２５】更に具体的には前記中央処理装置によって
書き込み可能な第１記憶回路（ＦＵＢＲＡ）を、さら
に、有し、前記第１記憶回路が前記中央処理装置によっ
て第１設定値に設定された場合、前記中央処理装置の処
理は前記書き込み制御プログラムを継続して実行し、前
記第１記憶回路が前記中央処理装置によって前記第１設
定値と異なる第２設定値に設定された場合、前記中央処
理装置の処理は、前記書き込み処理ループ毎に、前記第
１制御プログラムへ分岐される。
書き込み可能な第１記憶回路（ＦＵＢＲＡ）を、さら
に、有し、前記第１記憶回路が前記中央処理装置によっ
て第１設定値に設定された場合、前記中央処理装置の処
理は前記書き込み制御プログラムを継続して実行し、前
記第１記憶回路が前記中央処理装置によって前記第１設
定値と異なる第２設定値に設定された場合、前記中央処
理装置の処理は、前記書き込み処理ループ毎に、前記第
１制御プログラムへ分岐される。
【００２６】〔５〕本発明の更に別の態様は、特に、消
去ループに着目し、消去時間が書込み時間に比べて長い
場合を想定する。この観点によるマイクロコンピュータ
は、電気的に消去可能な複数のメモリセルを含む不揮発
性メモリと、前記不揮発性メモリに対する消去制御プロ
グラムを実行可能な中央処理装置と、を有し、前記中央
処理装置は、前記消去制御プログラムの実行中に、前記
消去制御プログラムと異なる第１制御プログラムの処理
へ一時的に分岐可能とされる。
去ループに着目し、消去時間が書込み時間に比べて長い
場合を想定する。この観点によるマイクロコンピュータ
は、電気的に消去可能な複数のメモリセルを含む不揮発
性メモリと、前記不揮発性メモリに対する消去制御プロ
グラムを実行可能な中央処理装置と、を有し、前記中央
処理装置は、前記消去制御プログラムの実行中に、前記
消去制御プログラムと異なる第１制御プログラムの処理
へ一時的に分岐可能とされる。
【００２７】例えば、前記消去制御プログラムは、前記
電気的に消去可能な複数のメモリセルのうち指定された
メモリセルに対して情報の消去を行う場合、複数の回の
消去処理ループを実行して前記指定されたメモリセルへ
情報を消去する処理を規定し、前記中央処理装置の処理
は、前記消去処理ループ毎に、前記第１制御プログラム
へ分岐可能にされる。
電気的に消去可能な複数のメモリセルのうち指定された
メモリセルに対して情報の消去を行う場合、複数の回の
消去処理ループを実行して前記指定されたメモリセルへ
情報を消去する処理を規定し、前記中央処理装置の処理
は、前記消去処理ループ毎に、前記第１制御プログラム
へ分岐可能にされる。
【００２８】更に具体的には、前記中央処理装置によっ
て書き込み可能な第１記憶回路（ＦＵＢＲＡ）を、更
に、有し、前記第１記憶回路が前記中央処理装置によっ
て第１設定値に設定された場合、前記中央処理装置の処
理は前記消去制御プログラムを継続して実行し、前記第
１記憶回路が前記中央処理装置によって前記第１設定値
と異なる第２設定値に設定された場合、前記中央処理装
置の処理は、前記消去処理ループ毎に、前記第１制御プ
ログラムへ分岐される。
て書き込み可能な第１記憶回路（ＦＵＢＲＡ）を、更
に、有し、前記第１記憶回路が前記中央処理装置によっ
て第１設定値に設定された場合、前記中央処理装置の処
理は前記消去制御プログラムを継続して実行し、前記第
１記憶回路が前記中央処理装置によって前記第１設定値
と異なる第２設定値に設定された場合、前記中央処理装
置の処理は、前記消去処理ループ毎に、前記第１制御プ
ログラムへ分岐される。
【００２９】〔６〕本発明の更に別の態様は、書込み方
法に着目する。即ち、中央処理装置と電気的に書き込み
可能な不揮発性メモリとを有するマイクロコンピュータ
における前記中央処理装置に書き込み制御プログラムを
実行させて前記不揮発性メモリに情報を書き込むための
書き込み方法は、前記不揮発性メモリの書き込みすべき
メモリセルのアドレスを供給する第１工程と、前記メモ
リセルに書き込みべき情報を供給する第２工程と、前記
メモリセルに前記書き込みべきデータを繰り返し書き込
む第３工程を有する。そして、前記第３工程は、前記メ
モリセルに書き込み電圧を印可する電圧印可工程と、前
記メモリセルに前記書き込みすべきデータが書き込まれ
たか否かを確認するベリファイ工程と、所定のレジスタ
の値を参照し、前記レジスタに所定の値が記憶されてい
る場合に、前記レジスタに設定された値に対応する所定
の処理へ前記中央処理装置の処理を移行させる工程と、
前記中央処理装置の処理を前記所定の処理から前記第３
工程へ復帰させる工程とを含む。
法に着目する。即ち、中央処理装置と電気的に書き込み
可能な不揮発性メモリとを有するマイクロコンピュータ
における前記中央処理装置に書き込み制御プログラムを
実行させて前記不揮発性メモリに情報を書き込むための
書き込み方法は、前記不揮発性メモリの書き込みすべき
メモリセルのアドレスを供給する第１工程と、前記メモ
リセルに書き込みべき情報を供給する第２工程と、前記
メモリセルに前記書き込みべきデータを繰り返し書き込
む第３工程を有する。そして、前記第３工程は、前記メ
モリセルに書き込み電圧を印可する電圧印可工程と、前
記メモリセルに前記書き込みすべきデータが書き込まれ
たか否かを確認するベリファイ工程と、所定のレジスタ
の値を参照し、前記レジスタに所定の値が記憶されてい
る場合に、前記レジスタに設定された値に対応する所定
の処理へ前記中央処理装置の処理を移行させる工程と、
前記中央処理装置の処理を前記所定の処理から前記第３
工程へ復帰させる工程とを含む。
【００３０】本発明の更に別の態様は、消去方法に着目
する。即ち、中央処理装置と電気的に消去可能な不揮発
性メモリとを有するマイクロコンピュータであって、前
記中央処理装置に消去プログラムを実行させて前記不揮
発性メモリの所定のメモリセルに記憶された情報を消去
するための消去方法は、前記不揮発性メモリの消去すべ
きメモリセルのアドレスを供給する第１工程と、前記メ
モリセルから前記情報を消去する第２工程を有する。前
記第２工程は、前記メモリセルに消去電圧を印可する電
圧印可工程と、前記メモリセルから前記情報が消去され
たか否かを確認するベリファイ工程と、所定のレジスタ
の値を参照し、前記レジスタに所定の値が記憶されてい
る場合に、前記レジスタに設定された値に対応する所定
の処理に前記中央処理装置の処理を移行させる工程と、
前記中央処理装置の処理を前記所定の処理から前記第２
工程へ復帰させる工程とを含む。
する。即ち、中央処理装置と電気的に消去可能な不揮発
性メモリとを有するマイクロコンピュータであって、前
記中央処理装置に消去プログラムを実行させて前記不揮
発性メモリの所定のメモリセルに記憶された情報を消去
するための消去方法は、前記不揮発性メモリの消去すべ
きメモリセルのアドレスを供給する第１工程と、前記メ
モリセルから前記情報を消去する第２工程を有する。前
記第２工程は、前記メモリセルに消去電圧を印可する電
圧印可工程と、前記メモリセルから前記情報が消去され
たか否かを確認するベリファイ工程と、所定のレジスタ
の値を参照し、前記レジスタに所定の値が記憶されてい
る場合に、前記レジスタに設定された値に対応する所定
の処理に前記中央処理装置の処理を移行させる工程と、
前記中央処理装置の処理を前記所定の処理から前記第２
工程へ復帰させる工程とを含む。
【００３１】本発明の更に別の態様は、オンボード書込
み方法に着目する。即ち、中央処理装置と電気的に書き
込み可能な不揮発性メモリとを有するマイクロコンピュ
ータを基板に実装した後、前記中央処理装置に書き込み
制御プログラムを実行させて前記不揮発性メモリの所定
のメモリセルに情報を書き込み方法は、前記不揮発性メ
モリの書き込みすべきメモリセルのアドレスを供給する
第１工程と、前記メモリセルに書き込みべき情報を供給
する第２工程と、 前記メモリセルに前記書き込みべき
データを繰り返し書き込む第３工程を有する。そして、
前記第３工程は、前記メモリセルに書き込み電圧を印可
する電圧印可工程と、前記メモリセルに前記書き込みす
べきデータが書き込まれたか否かを確認するベリファイ
工程と、所定の処理へ前記中央処理装置の処理を移行さ
せる工程と、前記中央処理装置の処理を前記所定の処理
から前記第３工程へ復帰させる工程とを含む。
み方法に着目する。即ち、中央処理装置と電気的に書き
込み可能な不揮発性メモリとを有するマイクロコンピュ
ータを基板に実装した後、前記中央処理装置に書き込み
制御プログラムを実行させて前記不揮発性メモリの所定
のメモリセルに情報を書き込み方法は、前記不揮発性メ
モリの書き込みすべきメモリセルのアドレスを供給する
第１工程と、前記メモリセルに書き込みべき情報を供給
する第２工程と、 前記メモリセルに前記書き込みべき
データを繰り返し書き込む第３工程を有する。そして、
前記第３工程は、前記メモリセルに書き込み電圧を印可
する電圧印可工程と、前記メモリセルに前記書き込みす
べきデータが書き込まれたか否かを確認するベリファイ
工程と、所定の処理へ前記中央処理装置の処理を移行さ
せる工程と、前記中央処理装置の処理を前記所定の処理
から前記第３工程へ復帰させる工程とを含む。
【００３２】本発明の更に別の態様は、オンボード消去
方法に着目する。即ち、中央処理装置と電気的に消去可
能な不揮発性メモリとを有するマイクロコンピュータを
基板に実装した後、前記中央処理装置に消去プログラム
を実行させて前記不揮発性メモリの所定のメモリセルに
記憶された情報を消去するための消去方法は、前記不揮
発性メモリの消去すべきメモリセルのアドレスを供給す
る第１工程と、前記メモリセルから前記情報を消去する
第２工程を有する。そして、前記第２工程は、前記メモ
リセルに消去電圧を印可する電圧印可工程と、前記メモ
リセルから前記情報が消去されたか否かを確認するベリ
ファイ工程と、所定の処理に前記中央処理装置の処理を
移行させる工程と、前記中央処理装置の処理を前記所定
の処理から前記第２工程へ復帰させる工程とを含む。
方法に着目する。即ち、中央処理装置と電気的に消去可
能な不揮発性メモリとを有するマイクロコンピュータを
基板に実装した後、前記中央処理装置に消去プログラム
を実行させて前記不揮発性メモリの所定のメモリセルに
記憶された情報を消去するための消去方法は、前記不揮
発性メモリの消去すべきメモリセルのアドレスを供給す
る第１工程と、前記メモリセルから前記情報を消去する
第２工程を有する。そして、前記第２工程は、前記メモ
リセルに消去電圧を印可する電圧印可工程と、前記メモ
リセルから前記情報が消去されたか否かを確認するベリ
ファイ工程と、所定の処理に前記中央処理装置の処理を
移行させる工程と、前記中央処理装置の処理を前記所定
の処理から前記第２工程へ復帰させる工程とを含む。
【００３３】それら方法により、中央処理装置と電気的
に書き込み可能な不揮発性メモリを有するマイクロコン
ピュータにおいて、前記不揮発性メモリへデータ乃至情
報の書き込み又は消去処理途中において、前記中央処理
装置に、前記書き込み処理以外の処理を実行させること
が可能になる。
に書き込み可能な不揮発性メモリを有するマイクロコン
ピュータにおいて、前記不揮発性メモリへデータ乃至情
報の書き込み又は消去処理途中において、前記中央処理
装置に、前記書き込み処理以外の処理を実行させること
が可能になる。
【００３４】
【発明の実施の形態】《マイクロコンピュータ》図１に
は本発明の一例に係るデータ処理装置としてのマイクロ
コンピュータが示される。同図に示されるマイクロコン
ピュータ１は、特に制限されないが、単結晶シリコンの
ような１個の半導体基板（半導体チップ）にＣＭＯＳ集
積回路製造技術により形成される。
は本発明の一例に係るデータ処理装置としてのマイクロ
コンピュータが示される。同図に示されるマイクロコン
ピュータ１は、特に制限されないが、単結晶シリコンの
ような１個の半導体基板（半導体チップ）にＣＭＯＳ集
積回路製造技術により形成される。
【００３５】マイクロコンピュータ１は、演算制御装置
としての中央処理装置（ＣＰＵ）２、不揮発性メモリと
してのＲＡＭ３、バスステートコントローラ（ＢＳＣ）
４、フラッシュメモリ１３、及びその他の内蔵回路を総
称するその他モジュール７を有する。前記フラッシュメ
モリ１３は電気的に書き換え可能な不揮発性メモリの一
例であり、フラッシュメモリモジュール５とフラッシュ
コントロールモジュール６によって構成される。前記そ
の他モジュール７としてマスクＲＯＭ８、割り込みコン
トローラ（ＩＮＴＣ）９、タイマ（ＴＭＲ）１０、入出
力ポート（Ｉ／Ｏ）１１、シリアルインタフェースコン
トローラ（ＳＣＩ）１２、その他インタフェースコント
ローラ１６、ＤＭＡＣ（Direct Memory Access Control
ler）１７及びシステムコントローラ１５等を有する。
それら回路モジュールはバスＩＡＢ，ＩＤＢ，ＰＡＢ，
ＰＤＢ，ＣＯＮＴを介してインタフェースされる。
としての中央処理装置（ＣＰＵ）２、不揮発性メモリと
してのＲＡＭ３、バスステートコントローラ（ＢＳＣ）
４、フラッシュメモリ１３、及びその他の内蔵回路を総
称するその他モジュール７を有する。前記フラッシュメ
モリ１３は電気的に書き換え可能な不揮発性メモリの一
例であり、フラッシュメモリモジュール５とフラッシュ
コントロールモジュール６によって構成される。前記そ
の他モジュール７としてマスクＲＯＭ８、割り込みコン
トローラ（ＩＮＴＣ）９、タイマ（ＴＭＲ）１０、入出
力ポート（Ｉ／Ｏ）１１、シリアルインタフェースコン
トローラ（ＳＣＩ）１２、その他インタフェースコント
ローラ１６、ＤＭＡＣ（Direct Memory Access Control
ler）１７及びシステムコントローラ１５等を有する。
それら回路モジュールはバスＩＡＢ，ＩＤＢ，ＰＡＢ，
ＰＤＢ，ＣＯＮＴを介してインタフェースされる。
【００３６】前記バスＩＡＢ，ＩＤＢは情報伝送速度の
比較的速い内部アドレスバス、内部データバスである。
前記バスＰＡＢ，ＰＤＢは情報伝送速度が比較的遅い周
辺アドレスバス、周辺データバスである。バスＣＯＮＴ
は、バスコマンド、バスアクセス制御信号、及びタイミ
ング制御信号等を伝達する制御信号線を総称する。内部
バスＩＤＢ，ＩＡＢと周辺バスＰＤＢ，ＰＡＢとの動作
速度の相違若しくはアクセス対象に固有のアクセス形態
の相違に対して前記ＢＳＣ４がアクセス動作タイミング
等を最適制御すると共に、前記ＢＳＣ４はアクセスアド
レスに応じたチップ選択若しくはモジュール選択制御等
も行なう。
比較的速い内部アドレスバス、内部データバスである。
前記バスＰＡＢ，ＰＤＢは情報伝送速度が比較的遅い周
辺アドレスバス、周辺データバスである。バスＣＯＮＴ
は、バスコマンド、バスアクセス制御信号、及びタイミ
ング制御信号等を伝達する制御信号線を総称する。内部
バスＩＤＢ，ＩＡＢと周辺バスＰＤＢ，ＰＡＢとの動作
速度の相違若しくはアクセス対象に固有のアクセス形態
の相違に対して前記ＢＳＣ４がアクセス動作タイミング
等を最適制御すると共に、前記ＢＳＣ４はアクセスアド
レスに応じたチップ選択若しくはモジュール選択制御等
も行なう。
【００３７】前記システムコントローラ１５には外部か
ら複数ビットのモード信号１４及びリセット信号ＲＥＳ
などが入力される。マイクロコンピュータ１のパワーオ
ンリセット或はハードウェアリセットによりリセット信
号ＲＥＳがローレベルにされると、そのローレベル期間
においてマイクロコンピュータ１の内部でリセット動作
が行われる。リセット信号ＲＥＳによるリセットの解除
後、複数ビットのモード信号１４の状態に応じて、マイ
クロコンピュータ１の動作モードが決定される。ＣＰＵ
２は、その動作モードに応じたプログラム領域のリセッ
トベクタをリードし、そのアドレスの命令をフェッチ
し、フェッチした命令を解読して、命令実行を開始す
る。
ら複数ビットのモード信号１４及びリセット信号ＲＥＳ
などが入力される。マイクロコンピュータ１のパワーオ
ンリセット或はハードウェアリセットによりリセット信
号ＲＥＳがローレベルにされると、そのローレベル期間
においてマイクロコンピュータ１の内部でリセット動作
が行われる。リセット信号ＲＥＳによるリセットの解除
後、複数ビットのモード信号１４の状態に応じて、マイ
クロコンピュータ１の動作モードが決定される。ＣＰＵ
２は、その動作モードに応じたプログラム領域のリセッ
トベクタをリードし、そのアドレスの命令をフェッチ
し、フェッチした命令を解読して、命令実行を開始す
る。
【００３８】ＲＡＭ３はＣＰＵ２のワーク領域若しくは
データ又はプログラムの一時記憶領域としても利用され
る。前記マスクＲＯＭ８はデータテーブルなどの記憶領
域とされる。フラッシュメモリモジュール５はＣＰＵ２
のプログラムやデータの記憶領域とされる。
データ又はプログラムの一時記憶領域としても利用され
る。前記マスクＲＯＭ８はデータテーブルなどの記憶領
域とされる。フラッシュメモリモジュール５はＣＰＵ２
のプログラムやデータの記憶領域とされる。
【００３９】割り込みコントローラ１０はマイクロコン
ピュータ１の外部から与えられる割込要求又はマイクロ
コンピュータ１内部の状態に応じて内蔵回路モジュール
から発生される割込要求が入力され、割り込み優先レベ
ル及び割り込みマスク等に従って、競合する割込み要求
の調停と割込み優先レベルによる割込みマスク処理を行
う。割り込みコントローラ１０は割込み要求の調停と割
込みマスク処理との結果に従って、ＣＰＵ２に割込み信
号ＩＲＱを与えるとと共に、受付ら得た割込み要求の割
り込み要因に応ずる割り込みベクタアドレスをＣＰＵ２
に与える。ＣＰＵ２は割り込みベクタアドレスによって
指示されるプログラムに処理を分岐する。割込みコント
ローラ９はＣＰＵ２から割込みマスクデータ（ＩＭＳ
Ｋ）が与えられ、この割込みマスクデータ（ＩＭＳＫ）
で示される割込み優先レベルよりも低い割込み要求の受
付をマスクする。
ピュータ１の外部から与えられる割込要求又はマイクロ
コンピュータ１内部の状態に応じて内蔵回路モジュール
から発生される割込要求が入力され、割り込み優先レベ
ル及び割り込みマスク等に従って、競合する割込み要求
の調停と割込み優先レベルによる割込みマスク処理を行
う。割り込みコントローラ１０は割込み要求の調停と割
込みマスク処理との結果に従って、ＣＰＵ２に割込み信
号ＩＲＱを与えるとと共に、受付ら得た割込み要求の割
り込み要因に応ずる割り込みベクタアドレスをＣＰＵ２
に与える。ＣＰＵ２は割り込みベクタアドレスによって
指示されるプログラムに処理を分岐する。割込みコント
ローラ９はＣＰＵ２から割込みマスクデータ（ＩＭＳ
Ｋ）が与えられ、この割込みマスクデータ（ＩＭＳＫ）
で示される割込み優先レベルよりも低い割込み要求の受
付をマスクする。
【００４０】Ｉ／Ｏ１１は外部アドレスバス及び外部デ
ータバスへの接続、ＳＣＩ１２の外部インタフェース、
ＴＭＲ１０の外部イベント信号入力、そのインタフェー
スコントローラ１６の外部インタフェース等に用いられ
る。インタフェースコントローラ１６は例えば、ＡＴＡ
ＰＩ又はＳＣＳＩなどのインタフェースに適用可能であ
る。
ータバスへの接続、ＳＣＩ１２の外部インタフェース、
ＴＭＲ１０の外部イベント信号入力、そのインタフェー
スコントローラ１６の外部インタフェース等に用いられ
る。インタフェースコントローラ１６は例えば、ＡＴＡ
ＰＩ又はＳＣＳＩなどのインタフェースに適用可能であ
る。
【００４１】図２には前記ＣＰＵ２の具体例が示され
る。ＣＰＵ２は、特に制限されないが、シフタＳＦＴ及
び算術論理演算器ＡＬＵ等の演算器と、３２ビットの汎
用レジスタＲ０〜Ｒ３１、プログラムカウンタＰＣ、ス
テータスレジスタＳＲ及びテンポラリレジスタＴＲ等の
レジスタ群、そしてリードデータバッファＲＤＢ、ライ
トデータバッファＷＤＢ及びアドレスバッファＡＢなど
のバッファ回路を実行部に有し、それらは第１乃至第３
内部バスＩＢ１〜ＩＢ３のうちの所定の内部バスに接続
される。ＣＰＵ２は命令制御部として、命令レジスタＩ
Ｒ、命令デコーダＩＤＥＣ、命令シーケンスロジックＩ
ＮＴＬを有する。
る。ＣＰＵ２は、特に制限されないが、シフタＳＦＴ及
び算術論理演算器ＡＬＵ等の演算器と、３２ビットの汎
用レジスタＲ０〜Ｒ３１、プログラムカウンタＰＣ、ス
テータスレジスタＳＲ及びテンポラリレジスタＴＲ等の
レジスタ群、そしてリードデータバッファＲＤＢ、ライ
トデータバッファＷＤＢ及びアドレスバッファＡＢなど
のバッファ回路を実行部に有し、それらは第１乃至第３
内部バスＩＢ１〜ＩＢ３のうちの所定の内部バスに接続
される。ＣＰＵ２は命令制御部として、命令レジスタＩ
Ｒ、命令デコーダＩＤＥＣ、命令シーケンスロジックＩ
ＮＴＬを有する。
【００４２】前記リードデータバッファＲＤＢは例えば
３２ビットのデータバスＩＤＢから入力したデータを内
部バスＩＢ２に供給する。ステータスレジスタＳＲは割
込みマスクデータＩＭＳＫのフィールドを有する。割込
みマスクデータＩＭＳＫは割込みコントローラ９に与え
られる。割込みコントローラ９は割込みマスクデータＩ
ＭＳＫで示される割込み優先レベルよりも低い割込み要
求をマスクする。
３２ビットのデータバスＩＤＢから入力したデータを内
部バスＩＢ２に供給する。ステータスレジスタＳＲは割
込みマスクデータＩＭＳＫのフィールドを有する。割込
みマスクデータＩＭＳＫは割込みコントローラ９に与え
られる。割込みコントローラ９は割込みマスクデータＩ
ＭＳＫで示される割込み優先レベルよりも低い割込み要
求をマスクする。
【００４３】前記プログラムカウンタＰＣは次に実行す
べき命令アドレスを保有し、その命令アドレスがアドレ
スバッファＡＢから内部アドレスバスＩＡＢに出力され
ると、ＲＡＭ３等の対応アドレスからリードされた命令
が内部データバスＩＤＢを介して命令レジスタＩＲにフ
ェッチされる。命令デコーダＩＤＥＣは命令レジスタＩ
Ｒの命令を解読して、ＣＰＵ２内部の制御信号を生成し
て、前記実行部による演算処理を制御する。命令シーケ
ンスロジックＩＮＴＬは割込み信号ＩＲＱ等に応答して
命令実行順序を変更する制御を行なう。
べき命令アドレスを保有し、その命令アドレスがアドレ
スバッファＡＢから内部アドレスバスＩＡＢに出力され
ると、ＲＡＭ３等の対応アドレスからリードされた命令
が内部データバスＩＤＢを介して命令レジスタＩＲにフ
ェッチされる。命令デコーダＩＤＥＣは命令レジスタＩ
Ｒの命令を解読して、ＣＰＵ２内部の制御信号を生成し
て、前記実行部による演算処理を制御する。命令シーケ
ンスロジックＩＮＴＬは割込み信号ＩＲＱ等に応答して
命令実行順序を変更する制御を行なう。
【００４４】図１においてフラッシュメモリモジュール
５は、メモリセルアレイ２０、Ｘデコーダ・ドライバ
（ＸＤＥ・ＤＶ）２１、センスアンプアレイ（ＳＡＡ）
２２、Ｙスイッチアレイ（ＹＳＷ）２３、Ｙデコーダ
（ＹＤＥ）２４、入出力回路（ＩＦＢ）２５、電源回路
（ＶＧＮ）２６、及びタイミングジェネレータ（ＴＧ
Ｎ）２７を有する。メモリセルアレイ２０はマトリクス
配置されたフラッシュッメモリセル（図示せず）を有す
る。フラッシュメモリセルは、特に制限されないが、半
導体基板若しくはウェル領域にソース、ドレインを有
し、チャネルの上方に夫々絶縁膜を介してフローティン
グゲート及びコントロールゲートが形成されたスタック
構造を有し、ソースをソース線に、ドレインをビット線
に、コントロールゲートをワード線に接続して構成され
る。
５は、メモリセルアレイ２０、Ｘデコーダ・ドライバ
（ＸＤＥ・ＤＶ）２１、センスアンプアレイ（ＳＡＡ）
２２、Ｙスイッチアレイ（ＹＳＷ）２３、Ｙデコーダ
（ＹＤＥ）２４、入出力回路（ＩＦＢ）２５、電源回路
（ＶＧＮ）２６、及びタイミングジェネレータ（ＴＧ
Ｎ）２７を有する。メモリセルアレイ２０はマトリクス
配置されたフラッシュッメモリセル（図示せず）を有す
る。フラッシュメモリセルは、特に制限されないが、半
導体基板若しくはウェル領域にソース、ドレインを有
し、チャネルの上方に夫々絶縁膜を介してフローティン
グゲート及びコントロールゲートが形成されたスタック
構造を有し、ソースをソース線に、ドレインをビット線
に、コントロールゲートをワード線に接続して構成され
る。
【００４５】フラッシュメモリセルは閾値電圧がプログ
ラム可能にされ、プログラムされた閾値電圧に応じて情
報を保持する。例えば、１個のフラッシュメモリセルが
１ビットの情報を保持する場合に、相対的に高い閾値電
圧状態を書き込み状態、相対的に低い閾値電圧状態を消
去状態と称する。書き込み状態を得る為の書き込み動作
は、特に制限されないが、コントロールゲートに１０
Ｖ、ドレインに例えば５Ｖ、ソースおよび基板に例えば
０Ｖを印加して、ドレイン・ソース間に電流を流し、こ
れによってホットエレクトロン注入が起こり、フローテ
ィングゲートに電子が蓄積され、メモリセルの閾値電圧
が高くなる。前記消去状態を得る為の消去動作は、特に
制限されないが、コントロールゲートに１０Ｖ、ソース
及び基板に例えば−１０Ｖを印加し、さらにドレインを
例えば開放（フローティング）にして、フローティング
ゲートに蓄積された電子を基板に放出させ、これによっ
てメモリセルの閾値電圧が低くなる。
ラム可能にされ、プログラムされた閾値電圧に応じて情
報を保持する。例えば、１個のフラッシュメモリセルが
１ビットの情報を保持する場合に、相対的に高い閾値電
圧状態を書き込み状態、相対的に低い閾値電圧状態を消
去状態と称する。書き込み状態を得る為の書き込み動作
は、特に制限されないが、コントロールゲートに１０
Ｖ、ドレインに例えば５Ｖ、ソースおよび基板に例えば
０Ｖを印加して、ドレイン・ソース間に電流を流し、こ
れによってホットエレクトロン注入が起こり、フローテ
ィングゲートに電子が蓄積され、メモリセルの閾値電圧
が高くなる。前記消去状態を得る為の消去動作は、特に
制限されないが、コントロールゲートに１０Ｖ、ソース
及び基板に例えば−１０Ｖを印加し、さらにドレインを
例えば開放（フローティング）にして、フローティング
ゲートに蓄積された電子を基板に放出させ、これによっ
てメモリセルの閾値電圧が低くなる。
【００４６】前記入出力回路２５はバスＩＡＢ，ＩＤ
Ｂ，ＰＡＢ，ＰＤＢ，ＣＯＮＴとの間でアドレス、制御
信号及びコマンドを入力すると共にデータの入出力を行
なう。入出力回路２５に入力されたアドレス信号はＸＤ
ＥＣ・ＤＶ２１及びＹＤＥ２４に入力されて夫々デコー
ドされる。ＸＤＥＣ・ＤＶ２１はそのデコード結果に従
ってワード線を選択する。ＹＤＥ２４はそのデコード結
果に従ってＹＳＷ２３を介してビット線を選択する。ワ
ード線選択及びビット線選択によってフラッシュメモリ
セルが選択される。読み出し動作では、前記選択された
フラッシュメモリセルの読み出しデータは、ＳＡＡ２２
にて検出され、入出力回路２５を経てバスＰＤＢまたは
ＩＤＢに出力される。書き込み動作では、バスＰＤＢ又
はＩＤＢから入出力回路２５に与えられる書き込みデー
タが入出力回路２５内の書き込みラッチ回路にラッチさ
れ、ワード線選択されたメモリセルに対し、ラッチデー
タに従って書き込み・書き込み阻止が制御される。書き
込み処理の前には予めブロック単位でフラッシュメモリ
セルに対する消去が行なわれる。
Ｂ，ＰＡＢ，ＰＤＢ，ＣＯＮＴとの間でアドレス、制御
信号及びコマンドを入力すると共にデータの入出力を行
なう。入出力回路２５に入力されたアドレス信号はＸＤ
ＥＣ・ＤＶ２１及びＹＤＥ２４に入力されて夫々デコー
ドされる。ＸＤＥＣ・ＤＶ２１はそのデコード結果に従
ってワード線を選択する。ＹＤＥ２４はそのデコード結
果に従ってＹＳＷ２３を介してビット線を選択する。ワ
ード線選択及びビット線選択によってフラッシュメモリ
セルが選択される。読み出し動作では、前記選択された
フラッシュメモリセルの読み出しデータは、ＳＡＡ２２
にて検出され、入出力回路２５を経てバスＰＤＢまたは
ＩＤＢに出力される。書き込み動作では、バスＰＤＢ又
はＩＤＢから入出力回路２５に与えられる書き込みデー
タが入出力回路２５内の書き込みラッチ回路にラッチさ
れ、ワード線選択されたメモリセルに対し、ラッチデー
タに従って書き込み・書き込み阻止が制御される。書き
込み処理の前には予めブロック単位でフラッシュメモリ
セルに対する消去が行なわれる。
【００４７】前記電源回路２６はクランプ回路やチャー
ジポンプ回路などを有し、フラッシュメモリの書き込み
・消去・読み出しなどの動作で使用する様々な電圧を供
給する。前記タイミングジェネレータ２７は、制御バス
ＣＯＮＴを介して供給されるストローブ信号及びデータ
バスＰＤＢ，ＩＤＢを介して入力されるコマンドに基づ
いてフラッシュメモリの外部とのインタフェース制御を
行なう。
ジポンプ回路などを有し、フラッシュメモリの書き込み
・消去・読み出しなどの動作で使用する様々な電圧を供
給する。前記タイミングジェネレータ２７は、制御バス
ＣＯＮＴを介して供給されるストローブ信号及びデータ
バスＰＤＢ，ＩＤＢを介して入力されるコマンドに基づ
いてフラッシュメモリの外部とのインタフェース制御を
行なう。
【００４８】図１において前記フラッシュコントロール
モジュール６は、フラッシュメモリモジュール５に対す
る書き込み及び消去やそのためのプログラム転送関係の
各種制御レジスタ３０と制御論理回路２９とを有する。
図１には制御レジスタとしてＦＣＣＳ，ＦＫＥＹ，ＦＭ
ＡＴＳ，ライタモード関係レジスタ，書き込み消去関係
レジスタが代表的に示されている。フラッシュメモリモ
ジュール５に対する書き込み及び消去動作の制御にはＲ
ＡＭ３の記憶領域やＣＰＵ２の汎用レジスタも利用す
る。
モジュール６は、フラッシュメモリモジュール５に対す
る書き込み及び消去やそのためのプログラム転送関係の
各種制御レジスタ３０と制御論理回路２９とを有する。
図１には制御レジスタとしてＦＣＣＳ，ＦＫＥＹ，ＦＭ
ＡＴＳ，ライタモード関係レジスタ，書き込み消去関係
レジスタが代表的に示されている。フラッシュメモリモ
ジュール５に対する書き込み及び消去動作の制御にはＲ
ＡＭ３の記憶領域やＣＰＵ２の汎用レジスタも利用す
る。
【００４９】《フラッシュメモリのメモリマット》図３
にはフラッシュメモリのメモリマットが例示される。フ
ラッシュメモリモジュール５のメモリセルアレイ２０
は、電気的に消去及び書き込み可能なブートマット（第
１領域）Ｔｍａｔ、ユーザブートマット（第２領域）Ｕ
ｍａｔ、ユーザマット（第３領域）Ｍｍａｔ、及びリペ
ア及びトリミングマットＲｍａｔを有する。前記ブート
マットＴｍａｔ、ユーザブートマットＵｍａｔ、及びユ
ーザマットＭｍａｔは夫々ＣＰＵ２のアドレス空間にお
ける先頭アドレスである０番地（Ｈ’０００００００）
をスタートアドレスとしてメモリ空間が割り当てられ
る。要するに、前記ブートマットＴｍａｔ、ユーザブー
トマットＵｍａｔ、及びユーザマットＭｍａｔはアドレ
ス空間がオーバラップされ、前記アドレスデコーダＹＤ
ＥＣ及びＸＤＥＣ・ＤＶはどのマットを利用するかの指
示に応答してアドレスデコード論理が選択されることに
なる。どのマットを利用するかはモード信号１４で指示
されるマイクロコンピュータの動作モードなどによって
決まる。リペア及びトリミングマットＲｍａｔはメモリ
セルアレイにおける欠陥救済アドレスや回路の特性に応
じた合わせ込みのためのトリミング回路の設定データが
格納される。
にはフラッシュメモリのメモリマットが例示される。フ
ラッシュメモリモジュール５のメモリセルアレイ２０
は、電気的に消去及び書き込み可能なブートマット（第
１領域）Ｔｍａｔ、ユーザブートマット（第２領域）Ｕ
ｍａｔ、ユーザマット（第３領域）Ｍｍａｔ、及びリペ
ア及びトリミングマットＲｍａｔを有する。前記ブート
マットＴｍａｔ、ユーザブートマットＵｍａｔ、及びユ
ーザマットＭｍａｔは夫々ＣＰＵ２のアドレス空間にお
ける先頭アドレスである０番地（Ｈ’０００００００）
をスタートアドレスとしてメモリ空間が割り当てられ
る。要するに、前記ブートマットＴｍａｔ、ユーザブー
トマットＵｍａｔ、及びユーザマットＭｍａｔはアドレ
ス空間がオーバラップされ、前記アドレスデコーダＹＤ
ＥＣ及びＸＤＥＣ・ＤＶはどのマットを利用するかの指
示に応答してアドレスデコード論理が選択されることに
なる。どのマットを利用するかはモード信号１４で指示
されるマイクロコンピュータの動作モードなどによって
決まる。リペア及びトリミングマットＲｍａｔはメモリ
セルアレイにおける欠陥救済アドレスや回路の特性に応
じた合わせ込みのためのトリミング回路の設定データが
格納される。
【００５０】《動作モード》フラッシュメモリは、プロ
セス世代が進むにつれて、書き込み関係、消去関係のプ
ログラムが複雑化しつつある。このような事情の下で、
消去及び書き込み制御プログラムをユーザが作成しなけ
ればならないとすると、ユーザの負担が大きくなる。マ
イクロコンピュータ１においては、ユーザに消去及び書
き込みプログラムを作成する負担を減らし、簡単な手続
きで消去及び書き込みをどのモードでも実施できるよう
に考慮されている。特に、フラッシュメモリ１３を消去
及び書き込みするための高電圧パルス印加時間などのパ
ラメータをチューニングしたり処理フローを変更したり
するときに、ハードウェアに依存せずソフトウェアを使
用して実施でき、ユーザに負担をかけず、簡単な手続き
で消去及び書き込みを実施できる動作モードを用意して
いる。その内容を簡単に説明すると、ブートマットＴｍ
ａｔが保有している消去及び書き込み制御プログラムを
どの動作モードでも参照できるようにし、しかも、ブー
トマットＴｍａｔのプログラムには、セキュリティに関
する部分の記述もあるので、不都合のない範囲でユーザ
がそのプログラムを使用できるようにしてある。
セス世代が進むにつれて、書き込み関係、消去関係のプ
ログラムが複雑化しつつある。このような事情の下で、
消去及び書き込み制御プログラムをユーザが作成しなけ
ればならないとすると、ユーザの負担が大きくなる。マ
イクロコンピュータ１においては、ユーザに消去及び書
き込みプログラムを作成する負担を減らし、簡単な手続
きで消去及び書き込みをどのモードでも実施できるよう
に考慮されている。特に、フラッシュメモリ１３を消去
及び書き込みするための高電圧パルス印加時間などのパ
ラメータをチューニングしたり処理フローを変更したり
するときに、ハードウェアに依存せずソフトウェアを使
用して実施でき、ユーザに負担をかけず、簡単な手続き
で消去及び書き込みを実施できる動作モードを用意して
いる。その内容を簡単に説明すると、ブートマットＴｍ
ａｔが保有している消去及び書き込み制御プログラムを
どの動作モードでも参照できるようにし、しかも、ブー
トマットＴｍａｔのプログラムには、セキュリティに関
する部分の記述もあるので、不都合のない範囲でユーザ
がそのプログラムを使用できるようにしてある。
【００５１】マクロコンピュータ１の動作モードを詳述
する。フラッシュメモリ１３に対する消去及び書き込み
に着目すると、マイクロコンピュータ１は、ライタモー
ド、ブートモード（第１モード）、ユーザブートモード
（第２モード）、及びユーザモード（第３モード）を有
する。特に制限されないが、前記モード信号１４は２ビ
ットであり、システムコントローラ１５は、其の論理値
の組み合わせを解読して、指示された動作モードが、前
記ライタモード、ブートモード、ユーザブートモード、
又はユーザモードの何れであるかを判定する。
する。フラッシュメモリ１３に対する消去及び書き込み
に着目すると、マイクロコンピュータ１は、ライタモー
ド、ブートモード（第１モード）、ユーザブートモード
（第２モード）、及びユーザモード（第３モード）を有
する。特に制限されないが、前記モード信号１４は２ビ
ットであり、システムコントローラ１５は、其の論理値
の組み合わせを解読して、指示された動作モードが、前
記ライタモード、ブートモード、ユーザブートモード、
又はユーザモードの何れであるかを判定する。
【００５２】前記ライタモードはＥＰＲＯＭライタのよ
うな書き込み装置を用いてフラッシュメモリ１３の消去
及び書き込みを実施可能にする動作モードである。ライ
タモードが指定されると、リセット処理後、ＣＰＵ２は
ブートマットＴｍａｔの先頭番地からベクタフェッチを
行ってプログラムの実行を開始する（ブートマットから
起動）。そして、ライターモードに必要な処理として、
コマンド判定プログラムや消去及び書き込み関係のプロ
グラムを全てＲＡＭ３に転送する。その後に、ＣＰＵ２
は、ＲＡＭ３に転送されたプログラムの実行に移行し、
フラッシュメモリ１３はＥＰＲＯＭライタによって消去
及び書き込み可能にされる。このライタモードは、オフ
ボード（マイクロコンピュータがシステムボードに実装
されていない状態）で前記ユーザマットＭｍａｔ及びユ
ーザブートマットＵｍａｔに任意のユーザ制御プログラ
ム等を格納するのに適している。
うな書き込み装置を用いてフラッシュメモリ１３の消去
及び書き込みを実施可能にする動作モードである。ライ
タモードが指定されると、リセット処理後、ＣＰＵ２は
ブートマットＴｍａｔの先頭番地からベクタフェッチを
行ってプログラムの実行を開始する（ブートマットから
起動）。そして、ライターモードに必要な処理として、
コマンド判定プログラムや消去及び書き込み関係のプロ
グラムを全てＲＡＭ３に転送する。その後に、ＣＰＵ２
は、ＲＡＭ３に転送されたプログラムの実行に移行し、
フラッシュメモリ１３はＥＰＲＯＭライタによって消去
及び書き込み可能にされる。このライタモードは、オフ
ボード（マイクロコンピュータがシステムボードに実装
されていない状態）で前記ユーザマットＭｍａｔ及びユ
ーザブートマットＵｍａｔに任意のユーザ制御プログラ
ム等を格納するのに適している。
【００５３】前記ブートモードは、マットＴｍａｔ，Ｕ
ｍａｔ、Ｍｍａｔの全てを消去し、ＳＣＩ１２を使用し
て書き込みを実施可能にする動作モードである。このブ
ートモードは前記ＣＰＵ２にブートマットＴｍａｔのプ
ログラムを処理させると共に当該ブートマットＴｍａｔ
を消去及び書き込み不可能にする。具体的には、ブート
モードが指定されると、リセット処理後、ＣＰＵ２はブ
ートマットＴｍａｔの先頭番地からベクタフェッチを行
ってプログラムの実行を開始する。そして、ブートモー
ドに必要な処理として、ブートマットＴｍａｔ内の消去
及び書き込み関係のプログラム及びコマンド判定プログ
ラムをＲＡＭ３に転送する。転送終了とその他の処理終
了後に、ＣＰＵ２はＲＡＭ３上のプログラム実行に移
る。ＲＡＭ３上のプログラム実行でマットＵｍａｔ、Ｍ
ｍａｔの全てを消去した後に、コマンド判定プログラム
を起動し、ＳＣＩ１２を利用して書き込みが実施可能に
なる。このブートモードは、シリアル通信インタフェー
スを備えたオンボードで、前記ユーザマットＭｍａｔ及
びユーザブートマットＵｍａｔに任意のユーザ制御プロ
グラム等を格納するのに適している。
ｍａｔ、Ｍｍａｔの全てを消去し、ＳＣＩ１２を使用し
て書き込みを実施可能にする動作モードである。このブ
ートモードは前記ＣＰＵ２にブートマットＴｍａｔのプ
ログラムを処理させると共に当該ブートマットＴｍａｔ
を消去及び書き込み不可能にする。具体的には、ブート
モードが指定されると、リセット処理後、ＣＰＵ２はブ
ートマットＴｍａｔの先頭番地からベクタフェッチを行
ってプログラムの実行を開始する。そして、ブートモー
ドに必要な処理として、ブートマットＴｍａｔ内の消去
及び書き込み関係のプログラム及びコマンド判定プログ
ラムをＲＡＭ３に転送する。転送終了とその他の処理終
了後に、ＣＰＵ２はＲＡＭ３上のプログラム実行に移
る。ＲＡＭ３上のプログラム実行でマットＵｍａｔ、Ｍ
ｍａｔの全てを消去した後に、コマンド判定プログラム
を起動し、ＳＣＩ１２を利用して書き込みが実施可能に
なる。このブートモードは、シリアル通信インタフェー
スを備えたオンボードで、前記ユーザマットＭｍａｔ及
びユーザブートマットＵｍａｔに任意のユーザ制御プロ
グラム等を格納するのに適している。
【００５４】前記ユーザブートモードは、前記ＣＰＵ２
にユーザブートマットＵｍａｔのプログラムを処理させ
てユーザ任意のインタフェースを使用した消去及び書き
込みを実施可能とし、ブートマットＴｍａｔ及びユーザ
ブートマットＵｍａｔに対しては消去及び書き込みを不
可能にする動作モードである。具体的には、ユーザブー
トモードは、ブートマットＴｍａｔから起動し、ＣＰＵ
２がブートマットＴｍａｔ内のプログラムを実行すると
共にＲＡＭ３へユーザブートマット切換えプログラムの
転送を行う。その後に、ＣＰＵ２はＲＡＭ３上のプログ
ラム実行に移る。ＣＰＵ２によるＲＡＭ３上のプログラ
ム実行で、ＣＰＵ２のアドレス空間で見えるフラッシュ
メモリ１３上のマットをデフォルトのユーザマットＭｍ
ａｔからユーザブートマットＵｍａｔへ切換え、ユーザ
ブートマットＵｍａｔのベクタアドレスを読み出した後
にその領域へジャンプする。セキュリティが掛かってい
る場合は、ユーザマットＭｍａｔの消去を実施した後に
ジャンプを実施する。書き込みを実施する時は、後述す
るＳＣＯモードを使用して必要な消去及び書き込みプロ
グラムをブートマットＴｍａｔからＲＡＭ３にダウンロ
ードした後、その消去及び書き込み制御プログラムを利
用して、ユーザマットＭｍａｔに対する書き込みを行
う。要するに、ユーザブートマットＵｍａｔにユーザ専
用のインターフェースプログラムを用意して、ユーザの
実装ボートに合った書き込みデータ転送が実現可能とな
る。このユーザブートモードは、ユーザのシステムボー
ドが備えているオンボードインタフェースを使用して、
ユーザの制御プログラムなどをユーザマットＭｍａｔに
書き込むのに適している。この動作においてユーザブー
トマットＵｍａｔの消去は阻止される。したがって、ユ
ーザのシステムボードがシリアルインタフェースを備え
ず、オンボードでブートモードを利用できなくても、こ
れに代えて、ユーザのシステムボードが備えているオン
ボードインタフェースを介する書き込みをを保証するこ
とができる。
にユーザブートマットＵｍａｔのプログラムを処理させ
てユーザ任意のインタフェースを使用した消去及び書き
込みを実施可能とし、ブートマットＴｍａｔ及びユーザ
ブートマットＵｍａｔに対しては消去及び書き込みを不
可能にする動作モードである。具体的には、ユーザブー
トモードは、ブートマットＴｍａｔから起動し、ＣＰＵ
２がブートマットＴｍａｔ内のプログラムを実行すると
共にＲＡＭ３へユーザブートマット切換えプログラムの
転送を行う。その後に、ＣＰＵ２はＲＡＭ３上のプログ
ラム実行に移る。ＣＰＵ２によるＲＡＭ３上のプログラ
ム実行で、ＣＰＵ２のアドレス空間で見えるフラッシュ
メモリ１３上のマットをデフォルトのユーザマットＭｍ
ａｔからユーザブートマットＵｍａｔへ切換え、ユーザ
ブートマットＵｍａｔのベクタアドレスを読み出した後
にその領域へジャンプする。セキュリティが掛かってい
る場合は、ユーザマットＭｍａｔの消去を実施した後に
ジャンプを実施する。書き込みを実施する時は、後述す
るＳＣＯモードを使用して必要な消去及び書き込みプロ
グラムをブートマットＴｍａｔからＲＡＭ３にダウンロ
ードした後、その消去及び書き込み制御プログラムを利
用して、ユーザマットＭｍａｔに対する書き込みを行
う。要するに、ユーザブートマットＵｍａｔにユーザ専
用のインターフェースプログラムを用意して、ユーザの
実装ボートに合った書き込みデータ転送が実現可能とな
る。このユーザブートモードは、ユーザのシステムボー
ドが備えているオンボードインタフェースを使用して、
ユーザの制御プログラムなどをユーザマットＭｍａｔに
書き込むのに適している。この動作においてユーザブー
トマットＵｍａｔの消去は阻止される。したがって、ユ
ーザのシステムボードがシリアルインタフェースを備え
ず、オンボードでブートモードを利用できなくても、こ
れに代えて、ユーザのシステムボードが備えているオン
ボードインタフェースを介する書き込みをを保証するこ
とができる。
【００５５】前記ユーザモードはユーザマットＭｍａｔ
が保有するプログラムを利用して消去及び書き込みを実
施可能にする動作モードであり、ブートマットＴｍａｔ
及びユーザブートマットＵｍａｔの消去及び書き込みに
ついては不可能にする。詳しくは、ＣＰＵ２をユーザマ
ットＭｍａｔから起動し、ユーザマットＭｍａｔ上のプ
ログラムが実行される。特に、ユーザが必要な時に、後
述するＳＣＯビットをイネーブルにするとブートマット
ＴｍａｔとユーザマットＭｍａｔが自動的に切り替わ
り、ブートマットＴｍａｔのある番地からプログラムが
スタートし、ブートマットＴｍａｔ上の消去及び書き込
み制御プログラムがＲＡＭ３に転送され、プログラムの
転送が終了したらユーザマットＭｍａｔとブートマット
Ｔｍａｔが自動的に切り替えられて、ユーザの処理へ復
帰し、ユーザのプログラムで前記消去及び書き込み制御
プログラムが利用されて、ユーザマットＭｍａｔに対す
る消去及び書き込みが可能にされる。要するに、ユーザ
プログラムモードでは、後述するＳＣＯモードを使用し
てブートマットＴｍａｔ上の消去及び書き込み制御プロ
グラムをＲＡＭ３上に転送しそのプログラムを利用可能
にしている。このユーザモードは、オンボードでユーザ
制御プログラム実行中にユーザマットＭｍａｔ上のパラ
メータなどを書き換えるのに適している。
が保有するプログラムを利用して消去及び書き込みを実
施可能にする動作モードであり、ブートマットＴｍａｔ
及びユーザブートマットＵｍａｔの消去及び書き込みに
ついては不可能にする。詳しくは、ＣＰＵ２をユーザマ
ットＭｍａｔから起動し、ユーザマットＭｍａｔ上のプ
ログラムが実行される。特に、ユーザが必要な時に、後
述するＳＣＯビットをイネーブルにするとブートマット
ＴｍａｔとユーザマットＭｍａｔが自動的に切り替わ
り、ブートマットＴｍａｔのある番地からプログラムが
スタートし、ブートマットＴｍａｔ上の消去及び書き込
み制御プログラムがＲＡＭ３に転送され、プログラムの
転送が終了したらユーザマットＭｍａｔとブートマット
Ｔｍａｔが自動的に切り替えられて、ユーザの処理へ復
帰し、ユーザのプログラムで前記消去及び書き込み制御
プログラムが利用されて、ユーザマットＭｍａｔに対す
る消去及び書き込みが可能にされる。要するに、ユーザ
プログラムモードでは、後述するＳＣＯモードを使用し
てブートマットＴｍａｔ上の消去及び書き込み制御プロ
グラムをＲＡＭ３上に転送しそのプログラムを利用可能
にしている。このユーザモードは、オンボードでユーザ
制御プログラム実行中にユーザマットＭｍａｔ上のパラ
メータなどを書き換えるのに適している。
【００５６】図４の（Ａ），（Ｂ）には各マットの各動
作モードによるアクセス態様が示される。同図に示され
るアクセス態様は上記動作モードで説明したアクセス態
様を整理したものである。同図からも明らかなように、
リペア及びトリミングマットＲｍａｔとブートマットＴ
ｍａｔは何れの動作モードにおいても消去及び書き込み
不可能にされ、ユーザブートマットＵｍａｔはユーザ制
御プログラムが実行可能にされるユーザブートモード及
びユーザモード（ユーザプログラムモード）において消
去及び書き込み可能にされる。このユーザブートモード
は、ユーザのシステムボードが備えているオンボードイ
ンタフェースを使用して、ユーザの制御プログラムなど
をユーザマットＭｍａｔに書き込むのに適している。こ
の動作においてユーザブートマットＵｍａｔの消去は阻
止される。したがって、ユーザのシステムボードがシリ
アルインタフェースを備えず、オンボードでブートモー
ドを利用できなくても、これに代えて、ユーザのシステ
ムボードが備えているオンボードインタフェースを介す
る書き込みを保証することができる。尚、図４において
アクセスとはリードアクセスを意味し、記号△はブート
マットに格納されたプログラムにしたがってリードアク
セス可能であることを意味し、ユーザ制御プログラムに
したがって任意にリードアクセスできることは意味しな
い。
作モードによるアクセス態様が示される。同図に示され
るアクセス態様は上記動作モードで説明したアクセス態
様を整理したものである。同図からも明らかなように、
リペア及びトリミングマットＲｍａｔとブートマットＴ
ｍａｔは何れの動作モードにおいても消去及び書き込み
不可能にされ、ユーザブートマットＵｍａｔはユーザ制
御プログラムが実行可能にされるユーザブートモード及
びユーザモード（ユーザプログラムモード）において消
去及び書き込み可能にされる。このユーザブートモード
は、ユーザのシステムボードが備えているオンボードイ
ンタフェースを使用して、ユーザの制御プログラムなど
をユーザマットＭｍａｔに書き込むのに適している。こ
の動作においてユーザブートマットＵｍａｔの消去は阻
止される。したがって、ユーザのシステムボードがシリ
アルインタフェースを備えず、オンボードでブートモー
ドを利用できなくても、これに代えて、ユーザのシステ
ムボードが備えているオンボードインタフェースを介す
る書き込みを保証することができる。尚、図４において
アクセスとはリードアクセスを意味し、記号△はブート
マットに格納されたプログラムにしたがってリードアク
セス可能であることを意味し、ユーザ制御プログラムに
したがって任意にリードアクセスできることは意味しな
い。
【００５７】図５にはＣＰＵが実行するプログラムの所
在と実行による作用を模式的に示す。図５ではＣＰＵ２
の図示は省略してあり、ＣＮ１はブートマットＴｍａｔ
からＲＡＭ３に転送された消去及び書き込み制御プログ
ラム等をＣＰＵ２が解読した結果の制御信号群を仮想的
に示す。ＣＮ２はブートマットＴｍａｔからＲＡＭ３に
転送されたシリアルインタフェース制御プログラムをＣ
ＰＵ２が解読した結果の制御信号群を仮想的に示す。Ｃ
Ｎ３はユーザブートマットＵｍａｔのユーザインタフェ
ース制御プログラムをＣＰＵ２が解読した結果の制御信
号群を仮想的に示す。ＣＮ４はユーザマットＭｍａｔの
ユーザインタフェース制御プログラムをＣＰＵ２が解読
した結果の制御信号群を仮想的に示す。制御信号ＣＮ
３，ＣＮ４はユーザブートマットＵｍａｔ、ユーザマッ
トＭｍａｔから直接フェッチしたプログラムの解読結果
であるように図示されているが、一旦ＲＡＭ３に転送さ
れ、ＲＡＭ３からフェッチしたプログラムの解読結果で
あってよい。Ｓｉｇ１〜Ｓｉｇ４はシステムコントロー
ラ１５によるリセット解除後のモード信号１４の解読結
果を意味し、Ｓｉｇ１はブートモード、Ｓｉｇ２はユー
ザブートモード、Ｓｉｇ３はユーザモード、Ｓｉｇ４は
ライトモードを意味する。それら信号Ｓｉｇ１〜Ｓｉｇ
４は実際にはＣＰＵ２にも供給されるがここではその状
態の図示を省略してある。
在と実行による作用を模式的に示す。図５ではＣＰＵ２
の図示は省略してあり、ＣＮ１はブートマットＴｍａｔ
からＲＡＭ３に転送された消去及び書き込み制御プログ
ラム等をＣＰＵ２が解読した結果の制御信号群を仮想的
に示す。ＣＮ２はブートマットＴｍａｔからＲＡＭ３に
転送されたシリアルインタフェース制御プログラムをＣ
ＰＵ２が解読した結果の制御信号群を仮想的に示す。Ｃ
Ｎ３はユーザブートマットＵｍａｔのユーザインタフェ
ース制御プログラムをＣＰＵ２が解読した結果の制御信
号群を仮想的に示す。ＣＮ４はユーザマットＭｍａｔの
ユーザインタフェース制御プログラムをＣＰＵ２が解読
した結果の制御信号群を仮想的に示す。制御信号ＣＮ
３，ＣＮ４はユーザブートマットＵｍａｔ、ユーザマッ
トＭｍａｔから直接フェッチしたプログラムの解読結果
であるように図示されているが、一旦ＲＡＭ３に転送さ
れ、ＲＡＭ３からフェッチしたプログラムの解読結果で
あってよい。Ｓｉｇ１〜Ｓｉｇ４はシステムコントロー
ラ１５によるリセット解除後のモード信号１４の解読結
果を意味し、Ｓｉｇ１はブートモード、Ｓｉｇ２はユー
ザブートモード、Ｓｉｇ３はユーザモード、Ｓｉｇ４は
ライトモードを意味する。それら信号Ｓｉｇ１〜Ｓｉｇ
４は実際にはＣＰＵ２にも供給されるがここではその状
態の図示を省略してある。
【００５８】モード信号１４にてブートモードが指示さ
れると、信号Ｓｉｇ１に応答してフラッシュコントロー
ルモジュール６によりブートマットＴｍａｔの消去及び
書き込み制御プログラム及びシリアル通信制御プログラ
ム等がＲＡＭ３に転送される（径路Ｐ１）。ＣＰＵ２び
よる其のシリアル通信制御プログラムの解読結果（ＣＮ
２）にしたがってホスト装置ＨＳＴ１にオンボードのシ
リアルインタフェースから書き込みデータがＲＡＭ３に
取り込まれ（径路Ｐ２）、ＣＰＵ２による消去及び書き
込み制御プログラムの解読結果（ＣＮ１）にしたがって
フラッシュメモリ１３が消去され、ＲＡＭ３上の書込み
データを用いてユーザブートマットＵｍａｔ及びユーザ
マットＭｍａｔに対してユーザ制御プログラムの書込み
が行われる（経路Ｐ３，Ｐ４）。
れると、信号Ｓｉｇ１に応答してフラッシュコントロー
ルモジュール６によりブートマットＴｍａｔの消去及び
書き込み制御プログラム及びシリアル通信制御プログラ
ム等がＲＡＭ３に転送される（径路Ｐ１）。ＣＰＵ２び
よる其のシリアル通信制御プログラムの解読結果（ＣＮ
２）にしたがってホスト装置ＨＳＴ１にオンボードのシ
リアルインタフェースから書き込みデータがＲＡＭ３に
取り込まれ（径路Ｐ２）、ＣＰＵ２による消去及び書き
込み制御プログラムの解読結果（ＣＮ１）にしたがって
フラッシュメモリ１３が消去され、ＲＡＭ３上の書込み
データを用いてユーザブートマットＵｍａｔ及びユーザ
マットＭｍａｔに対してユーザ制御プログラムの書込み
が行われる（経路Ｐ３，Ｐ４）。
【００５９】モード信号１４にてユーザブートモードが
指示されると、信号Ｓｉｇ２に応答してフラッシュコン
トロールモジュール６によりブートマットＴｍａｔから
マット切換え制御プログラム等がＲＡＭ３に転送され
（径路Ｐ１）、ユーザブートマットＵｍａｔに切換えら
れ、ユーザブートマットＵｍａｔの先頭ベクタをフェッ
チして実行する。書き込みを実施する時は、消去及び書
き込みプログラムをブートマットＴｍａｔからＲＡＭ３
にダウンロードする。ユーザブートマットＵｍａｔが保
有するユーザインタフェース制御プログラムの解読結果
（ＣＮ３）にしたがってホスト装置ＨＳＴ２にオンボー
ドのユーザインタフェースから書き込みデータがＲＡＭ
３に取り込まれ（径路Ｐ５）、ＣＰＵ２による消去及び
書き込み制御プログラムの解読結果（ＣＮ１）にしたが
ってフラッシュメモリ１３が消去され、ＲＡＭ３上の書
込みデータを用いてユーザマットＭｍａｔに対してユー
ザ制御プログラムやユーザデータの書込みが行われる
（経路Ｐ３，Ｐ４）。ユーザインタフェースは例えばそ
の他にインタフェースコントローラ１６により実現され
るＡＴＡＰＩ用インタフェースなどとされる。尚、ユー
ザブートマットＵｍａｔに格納されるユーザインタフェ
ース制御プログラムはブートマットＴｍａｔに格納され
たものと類似若しくは別のシリアルインタフェース制御
プログラムであってもよい。
指示されると、信号Ｓｉｇ２に応答してフラッシュコン
トロールモジュール６によりブートマットＴｍａｔから
マット切換え制御プログラム等がＲＡＭ３に転送され
（径路Ｐ１）、ユーザブートマットＵｍａｔに切換えら
れ、ユーザブートマットＵｍａｔの先頭ベクタをフェッ
チして実行する。書き込みを実施する時は、消去及び書
き込みプログラムをブートマットＴｍａｔからＲＡＭ３
にダウンロードする。ユーザブートマットＵｍａｔが保
有するユーザインタフェース制御プログラムの解読結果
（ＣＮ３）にしたがってホスト装置ＨＳＴ２にオンボー
ドのユーザインタフェースから書き込みデータがＲＡＭ
３に取り込まれ（径路Ｐ５）、ＣＰＵ２による消去及び
書き込み制御プログラムの解読結果（ＣＮ１）にしたが
ってフラッシュメモリ１３が消去され、ＲＡＭ３上の書
込みデータを用いてユーザマットＭｍａｔに対してユー
ザ制御プログラムやユーザデータの書込みが行われる
（経路Ｐ３，Ｐ４）。ユーザインタフェースは例えばそ
の他にインタフェースコントローラ１６により実現され
るＡＴＡＰＩ用インタフェースなどとされる。尚、ユー
ザブートマットＵｍａｔに格納されるユーザインタフェ
ース制御プログラムはブートマットＴｍａｔに格納され
たものと類似若しくは別のシリアルインタフェース制御
プログラムであってもよい。
【００６０】モード信号１４にてユーザモードが指示さ
れると、信号Ｓｉｇ３によりそれがフラッシュコントロ
ールモジュール６に伝達され、書き込みを実施する時
は、消去及び書き込みプログラムをブートマットＴｍａ
ｔからＲＡＭ３にダウンロードする。ユーザマットＭｍ
ａｔが保有するユーザインタフェース制御プログラムの
解読結果（ＣＮ４）にしたがってホスト装置ＨＳＴ２に
オンボードのユーザインタフェースから書き込みデータ
がＲＡＭ３に取り込まれ（径路Ｐ５）、ＣＰＵ２による
消去及び書き込み制御プログラムの解読結果（ＣＮ１）
にしたがってフラッシュメモリ１３が消去され、ＲＡＭ
３上の書込みデータを用いてユーザマットＭｍａｔに対
してユーザ制御プログラムやユーザデータの書込みが行
われる（経路Ｐ３，Ｐ４）。尚、ユーザマットＭｍａｔ
に格納されるユーザインタフェース制御プログラムはブ
ートマットＴｍａｔに格納されたものと類似若しくは別
のシリアルインタフェース制御プログラムであってもよ
い。
れると、信号Ｓｉｇ３によりそれがフラッシュコントロ
ールモジュール６に伝達され、書き込みを実施する時
は、消去及び書き込みプログラムをブートマットＴｍａ
ｔからＲＡＭ３にダウンロードする。ユーザマットＭｍ
ａｔが保有するユーザインタフェース制御プログラムの
解読結果（ＣＮ４）にしたがってホスト装置ＨＳＴ２に
オンボードのユーザインタフェースから書き込みデータ
がＲＡＭ３に取り込まれ（径路Ｐ５）、ＣＰＵ２による
消去及び書き込み制御プログラムの解読結果（ＣＮ１）
にしたがってフラッシュメモリ１３が消去され、ＲＡＭ
３上の書込みデータを用いてユーザマットＭｍａｔに対
してユーザ制御プログラムやユーザデータの書込みが行
われる（経路Ｐ３，Ｐ４）。尚、ユーザマットＭｍａｔ
に格納されるユーザインタフェース制御プログラムはブ
ートマットＴｍａｔに格納されたものと類似若しくは別
のシリアルインタフェース制御プログラムであってもよ
い。
【００６１】特に図示はしないが、マイクロコンピュー
タ１の比較例として、ユーザブートマットＵｍａｔ及び
ユーザブートモードを備えていないマイクロコンピュー
タを想定する。この場合、ユーザブートマットＵｍａｔ
に格納したユーザインタフェースプログラムをユーザマ
ットＭｍａｔに格納しておけば、前記マイクロコンピュ
ータ１と同じように、ホスト装置ＨＳＴ２のオンボード
のユーザインタフェースを介してプログラムやデータを
ユーザマットＭｍａｔに書込み又は書換えを行なうこと
ができる。但し、マクロコンピュータ１もそうである
が、ユーザマットＭｍａｔに対しては自由な書換えが許
容される関係上、ユーザマットＭｍａｔに格納されたユ
ーザインタフェースプログラムは消去される虞がある。
消去されたとき、ホスト装置ＨＳＴ２がブートモードで
利用可能なシリアルインタフェースをオンボードで備え
ていなければ、その比較例に係るマイクロコンピュータ
は最早ホスト装置ＨＳＴ２とはオンボードで情報を入出
力できなくなる。
タ１の比較例として、ユーザブートマットＵｍａｔ及び
ユーザブートモードを備えていないマイクロコンピュー
タを想定する。この場合、ユーザブートマットＵｍａｔ
に格納したユーザインタフェースプログラムをユーザマ
ットＭｍａｔに格納しておけば、前記マイクロコンピュ
ータ１と同じように、ホスト装置ＨＳＴ２のオンボード
のユーザインタフェースを介してプログラムやデータを
ユーザマットＭｍａｔに書込み又は書換えを行なうこと
ができる。但し、マクロコンピュータ１もそうである
が、ユーザマットＭｍａｔに対しては自由な書換えが許
容される関係上、ユーザマットＭｍａｔに格納されたユ
ーザインタフェースプログラムは消去される虞がある。
消去されたとき、ホスト装置ＨＳＴ２がブートモードで
利用可能なシリアルインタフェースをオンボードで備え
ていなければ、その比較例に係るマイクロコンピュータ
は最早ホスト装置ＨＳＴ２とはオンボードで情報を入出
力できなくなる。
【００６２】上記動作モードを有するマイクロコンピュ
ータ１によれば、以下の作用効果を得ることができる。
（１）ユーザ専用の通信プロトコルを格納可能なユーザ
ブートマットＵｍａｔを用意したので、マイクロコンピ
ュータ１が備える任意のインタフェースをフラッシュメ
モリ１３の消去及び書込みに流用することができる。
（２）フラッシュメモリ１３の消去及び書き込みにユー
ザ任意のインターフェースを採用する事が可能となった
ことにより、ホスト装置ＨＳＴ２に必ずシリアルインタ
ーフェースを用意しなくてもよい。（３）ユーザブート
マットＵｍａｔとユーザマットＭｍａｔを分けた事によ
り、ユーザマットＭｍａｔに専用通信プロトコルを書か
なくても、消去及び書き込み用にユーザ任意の書きこみ
インターフェースが実現できるから、ユーザマットＭｍ
ａｔに格納して使用する制御プログラムの作成が容易に
なる。要するに、ユーザプログラムモードで使用する通
信制御プログラムの消去防止などについて特別な考慮を
払わなくてもよい。（４）ユーザブートマットＵｍａｔ
から立ち上がるユーザブートモードでは、ハードウェア
的にユーザブートマットＵｍａｔを消去及び書込み不可
にするので、暴走等でユーザブートマットＵｍａｔの記
憶情報が破壊される事はなく、デバック時にＣＰＵ２が
暴走しても、外部インターフェースを制御するプログラ
ムの破壊には至らないので、実装したマイクロコンピュ
ータチップを取り外さなくても、オンボードでユーザマ
ットＭｍａｔの書換えを自由に行うことができる。
ータ１によれば、以下の作用効果を得ることができる。
（１）ユーザ専用の通信プロトコルを格納可能なユーザ
ブートマットＵｍａｔを用意したので、マイクロコンピ
ュータ１が備える任意のインタフェースをフラッシュメ
モリ１３の消去及び書込みに流用することができる。
（２）フラッシュメモリ１３の消去及び書き込みにユー
ザ任意のインターフェースを採用する事が可能となった
ことにより、ホスト装置ＨＳＴ２に必ずシリアルインタ
ーフェースを用意しなくてもよい。（３）ユーザブート
マットＵｍａｔとユーザマットＭｍａｔを分けた事によ
り、ユーザマットＭｍａｔに専用通信プロトコルを書か
なくても、消去及び書き込み用にユーザ任意の書きこみ
インターフェースが実現できるから、ユーザマットＭｍ
ａｔに格納して使用する制御プログラムの作成が容易に
なる。要するに、ユーザプログラムモードで使用する通
信制御プログラムの消去防止などについて特別な考慮を
払わなくてもよい。（４）ユーザブートマットＵｍａｔ
から立ち上がるユーザブートモードでは、ハードウェア
的にユーザブートマットＵｍａｔを消去及び書込み不可
にするので、暴走等でユーザブートマットＵｍａｔの記
憶情報が破壊される事はなく、デバック時にＣＰＵ２が
暴走しても、外部インターフェースを制御するプログラ
ムの破壊には至らないので、実装したマイクロコンピュ
ータチップを取り外さなくても、オンボードでユーザマ
ットＭｍａｔの書換えを自由に行うことができる。
【００６３】《消去及び書き込みのプロテクト》図６に
はフラッシュメモリ１３の消去及び書き込みに対するプ
ロテクトのための論理構成が例示される。同図の論理は
正論理とされ、その構成はフラッシュコントロールモジ
ュール６によって実現される。
はフラッシュメモリ１３の消去及び書き込みに対するプ
ロテクトのための論理構成が例示される。同図の論理は
正論理とされ、その構成はフラッシュコントロールモジ
ュール６によって実現される。
【００６４】フラッシュメモリに対する消去及び書き込
み動作は、書込み消去関係レジスタ群３０Ａの初期値に
対して、処理に必要な制御データを設定することによっ
て可能にされる。書込み消去関係レジスタ群３０Ａに対
する制御データの設定は制御ビットＳＷＥが論理値
“１”で可能になる。要するに、制御ビットＳＷＥが論
理値“１”にされない限り、フラッシュメモリ１３の消
去及び書込みは不可能にされる。
み動作は、書込み消去関係レジスタ群３０Ａの初期値に
対して、処理に必要な制御データを設定することによっ
て可能にされる。書込み消去関係レジスタ群３０Ａに対
する制御データの設定は制御ビットＳＷＥが論理値
“１”で可能になる。要するに、制御ビットＳＷＥが論
理値“１”にされない限り、フラッシュメモリ１３の消
去及び書込みは不可能にされる。
【００６５】制御ビットＳＷＥを論理値“１”にする第
１の条件は外部端子ＰｆｗｅによりレジスタＦＣＣＳの
イネーブルビットＦＷＥを論理値“１”にセットするこ
とである。
１の条件は外部端子ＰｆｗｅによりレジスタＦＣＣＳの
イネーブルビットＦＷＥを論理値“１”にセットするこ
とである。
【００６６】第２の条件は、ナンドゲート４０の出力を
論理値“１”とする動作モードの選択状態とフラッシュ
メモリのマット選択状態を得ることである。即ち、動作
モードがテストモード（ＴＥＳＴＴＭ＝１）、ライタモ
ード（ＷＲＴＭ＝１）、又はブートモード（ＢＯＯＴ＝
１）であること。或は、ユーザモード又はユーザブート
モードにおいてユーザブートマットＵｍａｔが選択され
ていないこと（ＵＭＡＴＳＥＬ＝０）である。尚、テス
トモードとはマイクロコンピュータの製造メーカがデバ
イステストに用いる動作モードであり、全ての動作が可
能にされるが、ユーザには非公開な動作モード、即ち、
ユーザによる設定が不可能な考慮が払われている。
論理値“１”とする動作モードの選択状態とフラッシュ
メモリのマット選択状態を得ることである。即ち、動作
モードがテストモード（ＴＥＳＴＴＭ＝１）、ライタモ
ード（ＷＲＴＭ＝１）、又はブートモード（ＢＯＯＴ＝
１）であること。或は、ユーザモード又はユーザブート
モードにおいてユーザブートマットＵｍａｔが選択され
ていないこと（ＵＭＡＴＳＥＬ＝０）である。尚、テス
トモードとはマイクロコンピュータの製造メーカがデバ
イステストに用いる動作モードであり、全ての動作が可
能にされるが、ユーザには非公開な動作モード、即ち、
ユーザによる設定が不可能な考慮が払われている。
【００６７】前記信号ＵＭＡＴＳＥＬはレジスタＦＭＡ
ＴＳ及び当該レジスタＦＭＡＴＳの設定値に対するＡＡ
判定回路４１の判定結果とされる。レジスタＦＭＡＴＳ
は、ユーザマットＭｍａｔとユーザブートマットＵｍａ
ｔを切換えるときに使用する。このレジスタＦＭＡＴＳ
を使用することによって、ＣＰＵ２のオペレーションを
ユーザマットＭｍａｔからユーザブートマットＵｍａｔ
へ遷移する事が可能になる。ただし、マットの切換えに
は制限事項がある。即ち、レジスタＦＭＡＴＳのユーザ
ブートマット選択ビットをセットできる条件は、ＣＰＵ
２のオペレーションがＲＡＭ３のプログラムを実行して
いることである。この条件は、ＣＰＵ２による命令フェ
ッチのアドレスエリアがＲＡＭ３のアドレスエリアであ
ることをＢＳＣ４が検出して判定する。レジスタＦＭＡ
ＴＳの初期値はＨ’ＡＡ以外であり、ユーザマット選択
状態を示す。Ｈ’ＡＡによってユーザブートマット選択
状態を示す。図７にはＣＰＵ２のオペレーション（Ｏ
Ｐ）がユーザマットＭｍａｔとユーザブートマットＵｍ
ａｔとの間で切換えられるときの状態遷移が示される。
ＴＳ及び当該レジスタＦＭＡＴＳの設定値に対するＡＡ
判定回路４１の判定結果とされる。レジスタＦＭＡＴＳ
は、ユーザマットＭｍａｔとユーザブートマットＵｍａ
ｔを切換えるときに使用する。このレジスタＦＭＡＴＳ
を使用することによって、ＣＰＵ２のオペレーションを
ユーザマットＭｍａｔからユーザブートマットＵｍａｔ
へ遷移する事が可能になる。ただし、マットの切換えに
は制限事項がある。即ち、レジスタＦＭＡＴＳのユーザ
ブートマット選択ビットをセットできる条件は、ＣＰＵ
２のオペレーションがＲＡＭ３のプログラムを実行して
いることである。この条件は、ＣＰＵ２による命令フェ
ッチのアドレスエリアがＲＡＭ３のアドレスエリアであ
ることをＢＳＣ４が検出して判定する。レジスタＦＭＡ
ＴＳの初期値はＨ’ＡＡ以外であり、ユーザマット選択
状態を示す。Ｈ’ＡＡによってユーザブートマット選択
状態を示す。図７にはＣＰＵ２のオペレーション（Ｏ
Ｐ）がユーザマットＭｍａｔとユーザブートマットＵｍ
ａｔとの間で切換えられるときの状態遷移が示される。
【００６８】この第２の条件により、ユーザブートマッ
トＵｍａｔのアクセスは、どのモードでも可能である
が、書き込み／消去は、ライターモードとブートモード
（及びテストモード）のみ可能になる。
トＵｍａｔのアクセスは、どのモードでも可能である
が、書き込み／消去は、ライターモードとブートモード
（及びテストモード）のみ可能になる。
【００６９】第３の条件はレジスタＦＫＥＹが消去及び
書き込み許容値に設定されていることである。前記レジ
スタＦＫＥＹは、電圧降下やノイズ等が原因で、プログ
ラムが暴走し、それによるプログラムの破壊を防ぐため
に設けられている。消去及び書込み制御プログラム（書
き込み／消去プログラム）が転送された後にプログラム
が暴走した場合を考慮してレジスタＦＫＥＹを使用す
る。基本的には、端子Ｐｆｗｅと制御ビットＳＷＥによ
り、ＣＰＵ２が暴走しても、書き込み／消去が実施され
ないようになっているが、さらに信頼性を上げる為にユ
ーザは、書き込み／消去を実施する前に、レジスタＦＫ
ＥＹに“５Ａ”の値をセットする。この“５Ａ”をスト
アしてない時は、ＦＷＥがイネーブル（“１”）になっ
ていたとしても、制御ビットＳＷＥをセットする事がで
きないようになる。レジスタＦＫＥＹに“５Ａ”がスト
アされている状態は、Ａ５，５Ａ判定回路４２で検出さ
れ、信号ｆｗｅｍｋｐ＝１にされ、これによって、ＳＷ
Ｅが論理値“１”にセット可能にされる。
書き込み許容値に設定されていることである。前記レジ
スタＦＫＥＹは、電圧降下やノイズ等が原因で、プログ
ラムが暴走し、それによるプログラムの破壊を防ぐため
に設けられている。消去及び書込み制御プログラム（書
き込み／消去プログラム）が転送された後にプログラム
が暴走した場合を考慮してレジスタＦＫＥＹを使用す
る。基本的には、端子Ｐｆｗｅと制御ビットＳＷＥによ
り、ＣＰＵ２が暴走しても、書き込み／消去が実施され
ないようになっているが、さらに信頼性を上げる為にユ
ーザは、書き込み／消去を実施する前に、レジスタＦＫ
ＥＹに“５Ａ”の値をセットする。この“５Ａ”をスト
アしてない時は、ＦＷＥがイネーブル（“１”）になっ
ていたとしても、制御ビットＳＷＥをセットする事がで
きないようになる。レジスタＦＫＥＹに“５Ａ”がスト
アされている状態は、Ａ５，５Ａ判定回路４２で検出さ
れ、信号ｆｗｅｍｋｐ＝１にされ、これによって、ＳＷ
Ｅが論理値“１”にセット可能にされる。
【００７０】前記レジスタＦＫＥＹは上述の書き込み／
消去プログラム関係として機能される他に、プログラム
転送関係として機能される。即ち、フラッシュッメモリ
の消去及び書き込み制御プログラムをブートマットＴｍ
ａｔに格納し、ブートモードの他に、ユーザブートモー
ド及びユーザモードで利用可能にする関係上、ブートマ
ットＴｍａｔの当該消去及び書き込み制御プログラムを
ＲＡＭ３に転送させるため、レジスタＦＣＣＳに制御ビ
ットＳＣＯを設け、制御ビットＳＣＯをイネーブルする
と、自動的にユーザマットＭｍａｔとブートマットＴｍ
ａｔが切り替えれ、ブートマットＴｍａｔから消去及び
書込み制御プログラムがＲＡＭ３に転送され、処理終了
後にリターン命令が実行されてユーザの処理へ復帰する
ようになっている。このとき、ユーザが書き込み／消去
を実施したくない所で、プログラムが暴走し、書き込み
／消去プログラムが転送されると、ユーザプログラムを
破壊する可能性が高くなる。これを回避するために、レ
ジスタＦＫＥＹを使用する。ユーザは、制御ビットＳＣ
Ｏをセットする前に、このレジスタＦＫＥＹに“Ａ５”
をストアする。この“Ａ５”をストアしてない時は、制
御ビットＳＣＯをセットする事はできない。また、ＣＰ
Ｕ２がＲＡＭ３上のプログラムをオペレーションしてい
ることも条件にされる。“Ａ５”がストアされ、ＲＡＭ
３上でＣＰＵ２のオペレーションが行われている時は、
ＳＣＯビットがセット可能となり、消去及び書き込み制
御プログラムをブートマットＴｍａｔからＲＡＭ３へ転
送することが許容される。
消去プログラム関係として機能される他に、プログラム
転送関係として機能される。即ち、フラッシュッメモリ
の消去及び書き込み制御プログラムをブートマットＴｍ
ａｔに格納し、ブートモードの他に、ユーザブートモー
ド及びユーザモードで利用可能にする関係上、ブートマ
ットＴｍａｔの当該消去及び書き込み制御プログラムを
ＲＡＭ３に転送させるため、レジスタＦＣＣＳに制御ビ
ットＳＣＯを設け、制御ビットＳＣＯをイネーブルする
と、自動的にユーザマットＭｍａｔとブートマットＴｍ
ａｔが切り替えれ、ブートマットＴｍａｔから消去及び
書込み制御プログラムがＲＡＭ３に転送され、処理終了
後にリターン命令が実行されてユーザの処理へ復帰する
ようになっている。このとき、ユーザが書き込み／消去
を実施したくない所で、プログラムが暴走し、書き込み
／消去プログラムが転送されると、ユーザプログラムを
破壊する可能性が高くなる。これを回避するために、レ
ジスタＦＫＥＹを使用する。ユーザは、制御ビットＳＣ
Ｏをセットする前に、このレジスタＦＫＥＹに“Ａ５”
をストアする。この“Ａ５”をストアしてない時は、制
御ビットＳＣＯをセットする事はできない。また、ＣＰ
Ｕ２がＲＡＭ３上のプログラムをオペレーションしてい
ることも条件にされる。“Ａ５”がストアされ、ＲＡＭ
３上でＣＰＵ２のオペレーションが行われている時は、
ＳＣＯビットがセット可能となり、消去及び書き込み制
御プログラムをブートマットＴｍａｔからＲＡＭ３へ転
送することが許容される。
【００７１】上述のように、フラッシュメモリ１３に対
する消去及び書込みに関しては、レジスタＦＫＥＹでプ
ログラムの転送と消去書き込みを排他制御しているの
で、プログラムが転送されない状態で暴走した場合は、
書き込み／消去が実行され難い。
する消去及び書込みに関しては、レジスタＦＫＥＹでプ
ログラムの転送と消去書き込みを排他制御しているの
で、プログラムが転送されない状態で暴走した場合は、
書き込み／消去が実行され難い。
【００７２】《プログラムモード判定処理》ここで、前
記各動作モードにおける処理の詳細を説明する。図８に
はプログラムモード判定処理のフローチャート１３が例
示される。ＳＣＯモードとはユーザモードにおいてフラ
ッシュメモリを消去及び書込みするときの動作モードを
意味する。ブートモード、ライタモード、ユーザブート
モード、ユーザモードは夫々対応するモード端子をセッ
トしてリセット解除すればよい。ＳＣＯモードは、ユー
ザモード中において制御ビットＳＣＯに論理値“１”を
セットして設定される。設定された動作モードに応じて
モード判定レジスタにモード情報がセットされる。
記各動作モードにおける処理の詳細を説明する。図８に
はプログラムモード判定処理のフローチャート１３が例
示される。ＳＣＯモードとはユーザモードにおいてフラ
ッシュメモリを消去及び書込みするときの動作モードを
意味する。ブートモード、ライタモード、ユーザブート
モード、ユーザモードは夫々対応するモード端子をセッ
トしてリセット解除すればよい。ＳＣＯモードは、ユー
ザモード中において制御ビットＳＣＯに論理値“１”を
セットして設定される。設定された動作モードに応じて
モード判定レジスタにモード情報がセットされる。
【００７３】動作モードが設定されると、ＣＰＵ２はブ
ートマット内のプログラムを実行する（ブートマット内
ＯＰ）。ブートモード、ライタモード、ユーザブートモ
ードはブートマット内の先頭アドレスからベクタをフェ
ッチしてプログラム実行を開始する（Ｓ１）が、ＳＣＯ
モードの場合にはブートマット内の先頭以外の所定番
地、例えば優先度の最も高い例外処理であるユーザブレ
ーク番地から処理を開始する。
ートマット内のプログラムを実行する（ブートマット内
ＯＰ）。ブートモード、ライタモード、ユーザブートモ
ードはブートマット内の先頭アドレスからベクタをフェ
ッチしてプログラム実行を開始する（Ｓ１）が、ＳＣＯ
モードの場合にはブートマット内の先頭以外の所定番
地、例えば優先度の最も高い例外処理であるユーザブレ
ーク番地から処理を開始する。
【００７４】処理開始すると、モード判定用レジスタを
リードし（Ｓ２）、その内容を判定し、消去及び書込み
制御プログラムの転送など、必要な前処理を行なって
（Ｓ２〜Ｓ５）、対応する処理に進む（Ｓ６〜Ｓ９）。
尚、フローチャートの各処理欄に示される“ｕｓｅｒ”
はその処理がユーザにより定義されたプログラムに基づ
いて行われる処理であることを意味し、処理欄に示され
る“ｂｏｏｔ”はその処理がブートマットＴｍａｔのプ
ログラムに基づいて行われる処理であることを意味す
る。
リードし（Ｓ２）、その内容を判定し、消去及び書込み
制御プログラムの転送など、必要な前処理を行なって
（Ｓ２〜Ｓ５）、対応する処理に進む（Ｓ６〜Ｓ９）。
尚、フローチャートの各処理欄に示される“ｕｓｅｒ”
はその処理がユーザにより定義されたプログラムに基づ
いて行われる処理であることを意味し、処理欄に示され
る“ｂｏｏｔ”はその処理がブートマットＴｍａｔのプ
ログラムに基づいて行われる処理であることを意味す
る。
【００７５】《ライタモード処理》図９にはライタモー
ド処理のフローチャートが例示される。ライタモードが
設定されたときは、図８に示されるようにライタモード
制御プログラムがＲＡＭ３に転送されている。先ず、ラ
イタモードにおいて消去及び書込みに利用されるコマン
ド・データレジスタ（ＣＤＬ）、フラグレジスタ（ＦＬ
Ｇ）がクリアされ、コマンドフラグ（ＣＤＦ）に“１”
がセットされ（Ｓ１１）、電源が落ちまで、フラグレジ
スタ（ＦＬＧ）及びコマンドフラグ（ＣＤＦ）の状態を
参照しながら、ＥＰＲＯＭライタからコマンド・データ
レジスタ（ＣＤＬ）にセットされるコマンド及び書込み
データにしたがって、ユーザマットＭｍａｔ及びユーザ
ブートマットＵｍａｔに対する消去（Ｓ１４，Ｓ１５）
及び書込み（Ｓ１２，Ｓ１３）が行われる。ライトモー
ド処理はＲＡＭ３内オペレーションとされる。
ド処理のフローチャートが例示される。ライタモードが
設定されたときは、図８に示されるようにライタモード
制御プログラムがＲＡＭ３に転送されている。先ず、ラ
イタモードにおいて消去及び書込みに利用されるコマン
ド・データレジスタ（ＣＤＬ）、フラグレジスタ（ＦＬ
Ｇ）がクリアされ、コマンドフラグ（ＣＤＦ）に“１”
がセットされ（Ｓ１１）、電源が落ちまで、フラグレジ
スタ（ＦＬＧ）及びコマンドフラグ（ＣＤＦ）の状態を
参照しながら、ＥＰＲＯＭライタからコマンド・データ
レジスタ（ＣＤＬ）にセットされるコマンド及び書込み
データにしたがって、ユーザマットＭｍａｔ及びユーザ
ブートマットＵｍａｔに対する消去（Ｓ１４，Ｓ１５）
及び書込み（Ｓ１２，Ｓ１３）が行われる。ライトモー
ド処理はＲＡＭ３内オペレーションとされる。
【００７６】《ブートモード処理》図１０にはブートモ
ード処理のフローチャートが例示される。先ず、オンボ
ードのシリアルインタフェースとＳＣＩ１２との送受信
を確立し（Ｓ２０）、マイクロコンピュータ１の発振周
波数等の必要なパラメータをダウンロードして設定する
（Ｓ２１）。次いで、ホスト装置からのコマンドを判定
し、マイクロコンピュータの製品名や消去ブロック数な
どのステータスをホスト装置に返し（Ｓ２２）、コマン
ド判定プログラムと消去プログラムをＲＡＭ３に転送し
て（ＳＣＯモードを利用することも可能）、ＲＡＭ３上
でのオペレーションに遷移する（Ｓ２３）。そして、ユ
ーザマットＭｍａｔ及びユーザブートマットＵｍａｔを
全面消去した（Ｓ２４）後、コマンドに応答しながら、
ユーザマット書込み処理（Ｓ２５）、ユーザブートマッ
ト書込み処理（Ｓ２６）、書込みベリファイ処理（Ｓ２
７，Ｓ２８）等を行なう。
ード処理のフローチャートが例示される。先ず、オンボ
ードのシリアルインタフェースとＳＣＩ１２との送受信
を確立し（Ｓ２０）、マイクロコンピュータ１の発振周
波数等の必要なパラメータをダウンロードして設定する
（Ｓ２１）。次いで、ホスト装置からのコマンドを判定
し、マイクロコンピュータの製品名や消去ブロック数な
どのステータスをホスト装置に返し（Ｓ２２）、コマン
ド判定プログラムと消去プログラムをＲＡＭ３に転送し
て（ＳＣＯモードを利用することも可能）、ＲＡＭ３上
でのオペレーションに遷移する（Ｓ２３）。そして、ユ
ーザマットＭｍａｔ及びユーザブートマットＵｍａｔを
全面消去した（Ｓ２４）後、コマンドに応答しながら、
ユーザマット書込み処理（Ｓ２５）、ユーザブートマッ
ト書込み処理（Ｓ２６）、書込みベリファイ処理（Ｓ２
７，Ｓ２８）等を行なう。
【００７７】《ユーザブートモード処理》図１１にはユ
ーザブートモード処理のフローチャートが例示される。
ユーザブートモードでは、特に制限されないが、ブート
マットＴｍａｔの先頭ベクタからオペレーションを開始
し、ユーザブートマットＵｍａｔへの切換えプログラム
をブートマットＴｍａｔからＲＡＭ３に転送し（Ｓ３
０）、ＲＡＭ３上でのオペレーションに遷移し（Ｓ３
１）、レジスタＦＭＡＴＳにＨ’ＡＡをセットして、レ
ジスタＦＭＡＴＳによるユーザマット指示状態（初期
値）をユーザブートマットに切換える（Ｓ３２）。ここ
で、ユーザブートマットＵｍａｔのエリア設定に誤りが
有るかを判定し（Ｓ３３，Ｓ３４）誤りが無ければユー
ザブートマットＵｍａｔの先頭ベクタアドレスをリード
し（Ｓ３５）、リードしたベクタアドレスにサブルーチ
ンジャンプする（Ｓ３６）。ＣＰＵ２はユーザブートマ
ットＵｍａｔ上のプログラムを実行し、先ず、ユーザ定
義の通信を確立し、書込みに必要なユーザプログラムを
ＲＡＭ３に転送する（Ｓ３７）。ＣＰＵ２はＲＡＭ３上
のプログラム実行に遷移し（Ｓ３８）、再度レジスタＦ
ＭＡＴＳの操作を行なって、処理対象マットをユーザブ
ートマットＵｍａｔからユーザマットＭｍａｔに切換え
る（Ｓ３９）。そして、ＲＡＭ３上のユーザプログラム
を実行して制御ビットＳＣＯを“１”にセットし（Ｓ４
０）、ＳＣＯモード処理に遷移して、ブートマットＴｍ
ａｔ内の消去及び書き込み制御プログラムをＲＡＭ３に
転送させ（Ｓ４１）、転送された消去及び書き込み制御
プログラムを用いた書込み／消去の処理が行なわれる
（Ｓ４２）。
ーザブートモード処理のフローチャートが例示される。
ユーザブートモードでは、特に制限されないが、ブート
マットＴｍａｔの先頭ベクタからオペレーションを開始
し、ユーザブートマットＵｍａｔへの切換えプログラム
をブートマットＴｍａｔからＲＡＭ３に転送し（Ｓ３
０）、ＲＡＭ３上でのオペレーションに遷移し（Ｓ３
１）、レジスタＦＭＡＴＳにＨ’ＡＡをセットして、レ
ジスタＦＭＡＴＳによるユーザマット指示状態（初期
値）をユーザブートマットに切換える（Ｓ３２）。ここ
で、ユーザブートマットＵｍａｔのエリア設定に誤りが
有るかを判定し（Ｓ３３，Ｓ３４）誤りが無ければユー
ザブートマットＵｍａｔの先頭ベクタアドレスをリード
し（Ｓ３５）、リードしたベクタアドレスにサブルーチ
ンジャンプする（Ｓ３６）。ＣＰＵ２はユーザブートマ
ットＵｍａｔ上のプログラムを実行し、先ず、ユーザ定
義の通信を確立し、書込みに必要なユーザプログラムを
ＲＡＭ３に転送する（Ｓ３７）。ＣＰＵ２はＲＡＭ３上
のプログラム実行に遷移し（Ｓ３８）、再度レジスタＦ
ＭＡＴＳの操作を行なって、処理対象マットをユーザブ
ートマットＵｍａｔからユーザマットＭｍａｔに切換え
る（Ｓ３９）。そして、ＲＡＭ３上のユーザプログラム
を実行して制御ビットＳＣＯを“１”にセットし（Ｓ４
０）、ＳＣＯモード処理に遷移して、ブートマットＴｍ
ａｔ内の消去及び書き込み制御プログラムをＲＡＭ３に
転送させ（Ｓ４１）、転送された消去及び書き込み制御
プログラムを用いた書込み／消去の処理が行なわれる
（Ｓ４２）。
【００７８】《ユーザモード処理》図１２にはユーザモ
ード処理のフローチャートが例示される。ユーザモード
が指定されると、ユーザマットＭｍａｔの先頭からベク
タフェッチが行なわれて（Ｓ５０）、ユーザの制御プロ
グラムが実行される（Ｓ５１）。ユーザプログラムの実
行中にユーザマットＭｍａｔへの書込みが必要になる
と、ＲＡＭ３上でオペレーションを行なってＳＣＯビッ
トを“１”にセットし（Ｓ５２）、ＳＣＯモード処理に
遷移して、ブートマット内の消去及び書き込み制御プロ
グラムをＲＡＭ３に転送させ（Ｓ５３）、転送された消
去及び書き込み制御プログラムを用いた書込み／消去の
処理が行なわれる（Ｓ５４）。
ード処理のフローチャートが例示される。ユーザモード
が指定されると、ユーザマットＭｍａｔの先頭からベク
タフェッチが行なわれて（Ｓ５０）、ユーザの制御プロ
グラムが実行される（Ｓ５１）。ユーザプログラムの実
行中にユーザマットＭｍａｔへの書込みが必要になる
と、ＲＡＭ３上でオペレーションを行なってＳＣＯビッ
トを“１”にセットし（Ｓ５２）、ＳＣＯモード処理に
遷移して、ブートマット内の消去及び書き込み制御プロ
グラムをＲＡＭ３に転送させ（Ｓ５３）、転送された消
去及び書き込み制御プログラムを用いた書込み／消去の
処理が行なわれる（Ｓ５４）。
【００７９】《書き込み／消去処理》図１３には前記ス
テップＳ４２，Ｓ５４の書き込み／消去処理のフローチ
ャートが例示される。ステップＳ６０〜Ｓ６３までが書
き込み／消去の初期化処理である。ここでは、消去及び
書き込み制御プログラムはマイクロコンピュータ１の製
造メーカにより予めブートマットＴｍａｔに保持されて
いる。要する、そのプログラムはユーザ固有の条件につ
いて規定しない。例えば消去電圧パルスや書き込み電圧
パルスの印加時間はフラッシュッメモリセルの特性に応
じて決まるが、そのパルス印加時間はマイクロコンピュ
ータ１の動作クロック信号で制御する必要があり、其の
ために必要な動作周波数のデータが制御レジスタＦＰＥ
ＦＥＱに設定される（Ｓ６０）。制御レジスタＦＰＥＦ
ＥＱは、特に制限されないが、ＣＰＵ２の汎用レジスタ
Ｒ４が割当てられる。
テップＳ４２，Ｓ５４の書き込み／消去処理のフローチ
ャートが例示される。ステップＳ６０〜Ｓ６３までが書
き込み／消去の初期化処理である。ここでは、消去及び
書き込み制御プログラムはマイクロコンピュータ１の製
造メーカにより予めブートマットＴｍａｔに保持されて
いる。要する、そのプログラムはユーザ固有の条件につ
いて規定しない。例えば消去電圧パルスや書き込み電圧
パルスの印加時間はフラッシュッメモリセルの特性に応
じて決まるが、そのパルス印加時間はマイクロコンピュ
ータ１の動作クロック信号で制御する必要があり、其の
ために必要な動作周波数のデータが制御レジスタＦＰＥ
ＦＥＱに設定される（Ｓ６０）。制御レジスタＦＰＥＦ
ＥＱは、特に制限されないが、ＣＰＵ２の汎用レジスタ
Ｒ４が割当てられる。
【００８０】消去電圧パルスや書き込み電圧パルス及び
ベリファイ動作のサイクル中にユーザの処理が完全に断
たれる不都合を解消するためのユーザブランチ処理（詳
細は後述）のための分岐先処理のアドレスをレジスタＦ
ＵＢＲＡに設定する（Ｓ６１）。
ベリファイ動作のサイクル中にユーザの処理が完全に断
たれる不都合を解消するためのユーザブランチ処理（詳
細は後述）のための分岐先処理のアドレスをレジスタＦ
ＵＢＲＡに設定する（Ｓ６１）。
【００８１】この後、初期化プログラム領域にサブルー
チンジャンプし（Ｓ６２）、初期化プログラムを実行し
（Ｓ６４）、上記周波数やユーザブランチアドレスとい
った初期設定の内容にしたがって、消去及び書き込みの
ためのパラメータが消去及び書込み制御プログラム上に
自動的に設定される。
チンジャンプし（Ｓ６２）、初期化プログラムを実行し
（Ｓ６４）、上記周波数やユーザブランチアドレスとい
った初期設定の内容にしたがって、消去及び書き込みの
ためのパラメータが消去及び書込み制御プログラム上に
自動的に設定される。
【００８２】次に、消去及び書き込みのハードプロテク
トを解除するために、端子Ｐｆｗｅを介して制御ビット
ＦＷＥを論理値“１”にセットしてハードプロテクトを
解除し、ユーザプログラムの実行に遷移する（Ｓ６
４）。このオペレーション状態で、書込みデータを用意
し（Ｓ６５）、ユーザが実施したい書き込み／消去を実
行する（Ｓ６６）。ステップＳ６５，Ｓ６６の処理はユ
ーザが目的とする処理が終了されるまで繰返される。
トを解除するために、端子Ｐｆｗｅを介して制御ビット
ＦＷＥを論理値“１”にセットしてハードプロテクトを
解除し、ユーザプログラムの実行に遷移する（Ｓ６
４）。このオペレーション状態で、書込みデータを用意
し（Ｓ６５）、ユーザが実施したい書き込み／消去を実
行する（Ｓ６６）。ステップＳ６５，Ｓ６６の処理はユ
ーザが目的とする処理が終了されるまで繰返される。
【００８３】《ユーザブランチ》図１３の書き込み消去
処理を更に詳述しながらユーザブランチ処理について説
明する。
処理を更に詳述しながらユーザブランチ処理について説
明する。
【００８４】図１４は図１３の書き込み処理に着目した
概略フローチャートである。書き込み処理は、ブートマ
ットＴｍａｔからソースコード（消去及び書き込み制御
プログラム等）をＲＡＭ３に転送する処理（Ｔ１）、書
き込み初期化の実行（Ｔ２）、及び書き込み実行（Ｔ
３）に大別される。
概略フローチャートである。書き込み処理は、ブートマ
ットＴｍａｔからソースコード（消去及び書き込み制御
プログラム等）をＲＡＭ３に転送する処理（Ｔ１）、書
き込み初期化の実行（Ｔ２）、及び書き込み実行（Ｔ
３）に大別される。
【００８５】転送処理（Ｔ１）は、転送を実施したいプ
ログラムを選択し、レジスタＦＫＥＹをセットし制御ビ
ットＳＣＯをイネーブルにする。これを実施する事によ
って、ブートマットから自動的に転送プログラムがスタ
ートする。プログラムは、ＲＡＭ３のスタートアドレス
から必要な領域だけプログラムが転送される。この時に
初期化プログラムも転送される。
ログラムを選択し、レジスタＦＫＥＹをセットし制御ビ
ットＳＣＯをイネーブルにする。これを実施する事によ
って、ブートマットから自動的に転送プログラムがスタ
ートする。プログラムは、ＲＡＭ３のスタートアドレス
から必要な領域だけプログラムが転送される。この時に
初期化プログラムも転送される。
【００８６】初期化の実行（Ｔ２）では、初期化プログ
ラムが実行され、転送されたプログラムに対し、動作周
波数に依存するウェイトタイムループ回数の設定やユー
ザブランチアドレスが設定される。
ラムが実行され、転送されたプログラムに対し、動作周
波数に依存するウェイトタイムループ回数の設定やユー
ザブランチアドレスが設定される。
【００８７】書き込み実行（Ｔ３）では、書き込みを実
施する前に、どの様な方式でも良いが、書き込みデータ
をＲＡＭ３上に転送する。このときには、ある決まった
順序でデータを並べる必要がある。転送領域は、ユーザ
が任意に設定する事が可能で、必要な手続きを実施し、
転送を実施した後、プログラムのある決まった番地にサ
ブルーチンジャンプを実施する。このサブルーチンジャ
ンプを実施する事で書き込みが実行される。
施する前に、どの様な方式でも良いが、書き込みデータ
をＲＡＭ３上に転送する。このときには、ある決まった
順序でデータを並べる必要がある。転送領域は、ユーザ
が任意に設定する事が可能で、必要な手続きを実施し、
転送を実施した後、プログラムのある決まった番地にサ
ブルーチンジャンプを実施する。このサブルーチンジャ
ンプを実施する事で書き込みが実行される。
【００８８】図１５にはＲＡＭ３への転送処理（Ｔ１）
の詳細が例示される。先ずレジスタＦＫＥＹを“Ａ５”
に設定し（Ｔ１０）、転送したいソースコードを選択す
る（Ｔ１１）。ソースコードの選択は、書き込み消去関
係レジスタ３０Ａに対して行われる。選択可能なソース
コードは、特に制限されないが、書き込み及び書き込み
ベリファイプログラム、消去及び消去ベリファイプログ
ラム等である。そして制御ビットＳＣＯが“１”にセッ
トされて、選択されたソースコードがＲＡＭ３の所定エ
リアに転送される（Ｔ１２）。制御ビットＳＣＯのイネ
ーブルを実施する時は、ＣＰＵ２はフラッシュッメモリ
１３の外でオペレーションを実施している必要がある。
これは、オペレーション可能なマットがユーザマットＭ
ｍａｔからブートマットＴｍａｔに変化してしまうため
にプログラムが暴走するからである。制御ビットＳＣＯ
のイネーブルを実施したら、自動的にブートマットＴｍ
ａｔからプログラムがスタートする。このブートプログ
ラムは、汎用レジスタの値をソフトウェア処理でスタッ
クに退避する。ユーザの処理に戻るときは、リターン命
令でユーザの処理に復帰する。この復帰を実施する前に
ブートマットＴｍａｔ内の転送プログラムは、退避を実
施した汎用レジスタの値を復帰する。最後に転送が正常
に終了したかの判別が行われる（Ｔ１３）。
の詳細が例示される。先ずレジスタＦＫＥＹを“Ａ５”
に設定し（Ｔ１０）、転送したいソースコードを選択す
る（Ｔ１１）。ソースコードの選択は、書き込み消去関
係レジスタ３０Ａに対して行われる。選択可能なソース
コードは、特に制限されないが、書き込み及び書き込み
ベリファイプログラム、消去及び消去ベリファイプログ
ラム等である。そして制御ビットＳＣＯが“１”にセッ
トされて、選択されたソースコードがＲＡＭ３の所定エ
リアに転送される（Ｔ１２）。制御ビットＳＣＯのイネ
ーブルを実施する時は、ＣＰＵ２はフラッシュッメモリ
１３の外でオペレーションを実施している必要がある。
これは、オペレーション可能なマットがユーザマットＭ
ｍａｔからブートマットＴｍａｔに変化してしまうため
にプログラムが暴走するからである。制御ビットＳＣＯ
のイネーブルを実施したら、自動的にブートマットＴｍ
ａｔからプログラムがスタートする。このブートプログ
ラムは、汎用レジスタの値をソフトウェア処理でスタッ
クに退避する。ユーザの処理に戻るときは、リターン命
令でユーザの処理に復帰する。この復帰を実施する前に
ブートマットＴｍａｔ内の転送プログラムは、退避を実
施した汎用レジスタの値を復帰する。最後に転送が正常
に終了したかの判別が行われる（Ｔ１３）。
【００８９】図１６には書き込み初期化処理（Ｔ２）の
詳細が例示される。先ずレジスタＦＰＥＦＥＱ（Ｒ４）
にマイクロコンピュータ１の動作周波数がセットされ
（Ｔ２０）、レジスタＦＵＢＲＡにユーザブランチアド
レスがセットされる。レジスタＦＵＢＲＡにはＣＰＵ２
の汎用レジスタＲ５が割当てられる。其の後、書き込み
初期化プログラムが実行される（Ｔ２２）。例えば、書
き込み関係の初期化プログラムは、設定されたチップ動
作周波数の値を参照し、ウェイトタイムループ回数を決
定する。決定したウェイトタイム時間をＲＡＭ３上に転
送された書き込み制御プログラムに埋め込む処理を行な
う。また、書き込み初期化プログラムは、レジスタＦＵ
ＢＲＡ（Ｒ５）の値を参照して、ユーザブランチを実施
するか、実施した場合に何処のアドレスにジャンプする
かの書き込みプログラム変更を実施する。要するに、ユ
ーザブランチを実施するサブルーチンジャンプ命令に、
レジスタＦＵＢＲＡ（Ｒ５）の値が、分岐先アドレスと
して埋め込まれる。最後に、初期化処理が正常に終了し
たことを判別して（Ｔ２３）、処理を終了する。
詳細が例示される。先ずレジスタＦＰＥＦＥＱ（Ｒ４）
にマイクロコンピュータ１の動作周波数がセットされ
（Ｔ２０）、レジスタＦＵＢＲＡにユーザブランチアド
レスがセットされる。レジスタＦＵＢＲＡにはＣＰＵ２
の汎用レジスタＲ５が割当てられる。其の後、書き込み
初期化プログラムが実行される（Ｔ２２）。例えば、書
き込み関係の初期化プログラムは、設定されたチップ動
作周波数の値を参照し、ウェイトタイムループ回数を決
定する。決定したウェイトタイム時間をＲＡＭ３上に転
送された書き込み制御プログラムに埋め込む処理を行な
う。また、書き込み初期化プログラムは、レジスタＦＵ
ＢＲＡ（Ｒ５）の値を参照して、ユーザブランチを実施
するか、実施した場合に何処のアドレスにジャンプする
かの書き込みプログラム変更を実施する。要するに、ユ
ーザブランチを実施するサブルーチンジャンプ命令に、
レジスタＦＵＢＲＡ（Ｒ５）の値が、分岐先アドレスと
して埋め込まれる。最後に、初期化処理が正常に終了し
たことを判別して（Ｔ２３）、処理を終了する。
【００９０】ここで、前記レジスタＦＵＢＲＡは書き込
み／消去途中でのユーザブランチアドレスを指定するレ
ジスタであり、このエリアは汎用レジスタＲ５に存在す
る。ユーザブランチを実施したくない時は、このレジス
タにＨ’００００００００をセットする。ユーザブラン
チにより誤動作を生じないようにするために、フラッシ
ュメモリエリアで書き込み／消去途中のエリアに関して
はユーザブランチを禁止し、内蔵ＲＡＭの内、書き込み
／消去プログラムが転送された領域へのユーザブランチ
を禁止し、プログラムデータの書き換えを禁止し、ユー
ザブランチを実施した先で、ＳＣＯモードの実行や書き
込み／消去ルーチン、書き込み／消去初期化ルーチンを
コールすることを禁止することが望ましい。
み／消去途中でのユーザブランチアドレスを指定するレ
ジスタであり、このエリアは汎用レジスタＲ５に存在す
る。ユーザブランチを実施したくない時は、このレジス
タにＨ’００００００００をセットする。ユーザブラン
チにより誤動作を生じないようにするために、フラッシ
ュメモリエリアで書き込み／消去途中のエリアに関して
はユーザブランチを禁止し、内蔵ＲＡＭの内、書き込み
／消去プログラムが転送された領域へのユーザブランチ
を禁止し、プログラムデータの書き換えを禁止し、ユー
ザブランチを実施した先で、ＳＣＯモードの実行や書き
込み／消去ルーチン、書き込み／消去初期化ルーチンを
コールすることを禁止することが望ましい。
【００９１】図１８には図１６の書き込み初期化時にお
ける内蔵ＲＡＭ３、書き込みプログラム、初期化処理、
レジスタＲ４，Ｒ５との間のデータ接続関係が示され
る。同図により、初期化プログラムは、レジスタＲ４，
Ｒ５を参照し、参照結果を書き込みプログラムのユーザ
ブランチ処理に反映し、ウェイト関係パラメータに反映
することが明瞭である。
ける内蔵ＲＡＭ３、書き込みプログラム、初期化処理、
レジスタＲ４，Ｒ５との間のデータ接続関係が示され
る。同図により、初期化プログラムは、レジスタＲ４，
Ｒ５を参照し、参照結果を書き込みプログラムのユーザ
ブランチ処理に反映し、ウェイト関係パラメータに反映
することが明瞭である。
【００９２】図１７には書き込み実行（Ｔ３）の詳細が
例示される。先ず、マスク不可能な割込み（ＮＭＩ）を
受け付けたときの分岐先をＲＡＭ３アドレスエリアに変
更する（Ｔ３０）。例えばベクタベースレジスタをＲＡ
Ｍ３のアドレスエリアに設定変更すればよい。これは、
書き込み途上のフラッシュメモリエリアを避けることが
誤動作防止の点より望ましいからである。そのようなＮ
ＭＩはユーザ定義のエラー処理ルーチンをコールするた
めに利用すればよい。そして、ＮＭＩよりも割込み優先
レベルの低い割込みをマスクする（Ｔ３１）。例えばス
テータスレジスタＳＲに割込みマスクデータＩＭＳＫの
ＮＭＩの次に低い割込み優先レベルを設定すればよい。
これは、書き込み／消去中は、状態によってフラッシュ
メモリに高電圧が掛かっている。この状態でＩＲＱ等の
割り込みが入ったとしても、フラッシュメモリのベクタ
ーを読める事は保証できない。よって、書き込み／消去
中は、ＮＭＩ以外の割り込みは禁止にする。
例示される。先ず、マスク不可能な割込み（ＮＭＩ）を
受け付けたときの分岐先をＲＡＭ３アドレスエリアに変
更する（Ｔ３０）。例えばベクタベースレジスタをＲＡ
Ｍ３のアドレスエリアに設定変更すればよい。これは、
書き込み途上のフラッシュメモリエリアを避けることが
誤動作防止の点より望ましいからである。そのようなＮ
ＭＩはユーザ定義のエラー処理ルーチンをコールするた
めに利用すればよい。そして、ＮＭＩよりも割込み優先
レベルの低い割込みをマスクする（Ｔ３１）。例えばス
テータスレジスタＳＲに割込みマスクデータＩＭＳＫの
ＮＭＩの次に低い割込み優先レベルを設定すればよい。
これは、書き込み／消去中は、状態によってフラッシュ
メモリに高電圧が掛かっている。この状態でＩＲＱ等の
割り込みが入ったとしても、フラッシュメモリのベクタ
ーを読める事は保証できない。よって、書き込み／消去
中は、ＮＭＩ以外の割り込みは禁止にする。
【００９３】そして、書き込みアドレスの設定エリアを
汎用レジスタＲ５にセットする（Ｔ３２）。すなわち、
内蔵ＲＡＭ３に書かれている書き込みアドレスエリアの
先頭アドレスを汎用レジスタＲ５にセットする。そし
て、書き込みデータアドレスの設定エリアを汎用レジス
タＲ４にセットする（Ｔ３３）。即ち、内蔵ＲＡＭ３に
書かれている書き込みデータアドレスエリアの先頭アド
レスを汎用レジスタＲ４にセットする。其の後、レジス
タＦＫＥＹに書き込み／消去コード“５Ａ”をセットし
（Ｔ３４）、書き込みプログラムにジャンプして実行す
る（Ｔ３５）。最後に書き込みが正常に終了したかを判
別する（Ｔ３６）。
汎用レジスタＲ５にセットする（Ｔ３２）。すなわち、
内蔵ＲＡＭ３に書かれている書き込みアドレスエリアの
先頭アドレスを汎用レジスタＲ５にセットする。そし
て、書き込みデータアドレスの設定エリアを汎用レジス
タＲ４にセットする（Ｔ３３）。即ち、内蔵ＲＡＭ３に
書かれている書き込みデータアドレスエリアの先頭アド
レスを汎用レジスタＲ４にセットする。其の後、レジス
タＦＫＥＹに書き込み／消去コード“５Ａ”をセットし
（Ｔ３４）、書き込みプログラムにジャンプして実行す
る（Ｔ３５）。最後に書き込みが正常に終了したかを判
別する（Ｔ３６）。
【００９４】図１９には書き込み時におけるＲＡＭ３、
汎用レジスタＲ４，Ｒ５、書き込みプログラムとの間の
データ接続関係が例示される。ここではデュアルバンク
書込みを想定しているから、書込みアドレスエリアの先
頭アドレスと書込みデータアドレスエリアの先頭アドレ
スとを夫々のバンク毎に参照できなければならないた
め、ＲＡＭエリアＦＭＰＤＲ０，ＦＭＰＤＲ１をレジス
タＲ４で、ＲＡＭエリアＦＭＰＡＲ０，ＦＭＰＡＲ１を
レジスタＲ５で参照可能にしている。
汎用レジスタＲ４，Ｒ５、書き込みプログラムとの間の
データ接続関係が例示される。ここではデュアルバンク
書込みを想定しているから、書込みアドレスエリアの先
頭アドレスと書込みデータアドレスエリアの先頭アドレ
スとを夫々のバンク毎に参照できなければならないた
め、ＲＡＭエリアＦＭＰＤＲ０，ＦＭＰＤＲ１をレジス
タＲ４で、ＲＡＭエリアＦＭＰＡＲ０，ＦＭＰＡＲ１を
レジスタＲ５で参照可能にしている。
【００９５】図２０には図１７のステップＴ３５に対応
する書込みプログラムの処理フローが例示される。この
処理フローは、書込みデータラッチ（Ｔ４０）、書込み
パルスの印加（Ｔ４１）、書込みベリファイ（Ｔ４２）
の処理サイクル中に、ユーザブランチアドレスにサブル
ーチンジャンプするかを判定するステップ（Ｔ４３）を
有し、初期化処理による設定値にしたがって、サブルー
チンジャンプの指示がされている場合（ユーザブランチ
アドレスがＨ’００００００００以外のとき）には、ユ
ーザブランチアドレスに分岐して、サブルーチンを実行
する（Ｔ４４）。実行後に再び書き込み動作ルーチンに
戻ってくる。書込みベリファイで所定の閾値状態を得ら
れないときは、パルス印加回数Ｎをインクリメントして
再度同じループを繰返し（Ｔ４５）、くり返し回数が最
大回数（ＷＭＡＸ）に達する前に書込み正常状態を得ら
れれば其の時点で図１７のフローに戻り（Ｔ４６）、最
大回数に達しても正常終了できないときは書込みエラー
処理を行なって（Ｔ４７）、図１７のフローに戻る。
する書込みプログラムの処理フローが例示される。この
処理フローは、書込みデータラッチ（Ｔ４０）、書込み
パルスの印加（Ｔ４１）、書込みベリファイ（Ｔ４２）
の処理サイクル中に、ユーザブランチアドレスにサブル
ーチンジャンプするかを判定するステップ（Ｔ４３）を
有し、初期化処理による設定値にしたがって、サブルー
チンジャンプの指示がされている場合（ユーザブランチ
アドレスがＨ’００００００００以外のとき）には、ユ
ーザブランチアドレスに分岐して、サブルーチンを実行
する（Ｔ４４）。実行後に再び書き込み動作ルーチンに
戻ってくる。書込みベリファイで所定の閾値状態を得ら
れないときは、パルス印加回数Ｎをインクリメントして
再度同じループを繰返し（Ｔ４５）、くり返し回数が最
大回数（ＷＭＡＸ）に達する前に書込み正常状態を得ら
れれば其の時点で図１７のフローに戻り（Ｔ４６）、最
大回数に達しても正常終了できないときは書込みエラー
処理を行なって（Ｔ４７）、図１７のフローに戻る。
【００９６】このように、書込みパルス印可と書込みベ
リファイのサイクル中に、ユーザブランチアドレスで示
されたサブルーチン処理に分岐可能であれば、書き込み
中であっても、ユーザの制御プログラムに、ある一定間
隔で制御を戻すことができる。しかも、ソフトウェアで
実施しているので、ユーザの制御に戻ってくる間隔をソ
フトウェアで変更することも可能である。書き込み中で
も、ユーザ制御プログラムに一定間隔で戻ってくること
により、このマクロコンピュータ１を使用したシステム
を長い時間停止させなくても、消去及び書き込みが実施
可能になる。したがって、一定期間毎に内外の事象を確
認する必要のあるシステム、或は学習機能付きのシステ
ム等に対して、ユーザのプログラム実行中に消去及び書
込みを実行していくことが可能である。
リファイのサイクル中に、ユーザブランチアドレスで示
されたサブルーチン処理に分岐可能であれば、書き込み
中であっても、ユーザの制御プログラムに、ある一定間
隔で制御を戻すことができる。しかも、ソフトウェアで
実施しているので、ユーザの制御に戻ってくる間隔をソ
フトウェアで変更することも可能である。書き込み中で
も、ユーザ制御プログラムに一定間隔で戻ってくること
により、このマクロコンピュータ１を使用したシステム
を長い時間停止させなくても、消去及び書き込みが実施
可能になる。したがって、一定期間毎に内外の事象を確
認する必要のあるシステム、或は学習機能付きのシステ
ム等に対して、ユーザのプログラム実行中に消去及び書
込みを実行していくことが可能である。
【００９７】図２１は図１３の消去処理に着目した概略
フローチャートである。消去処理は、ブートマットから
ソースコード（消去及び書き込み制御プログラム等）を
ＲＡＭ３に転送する処理（Ｔ５）、消去初期化の実行
（Ｔ６）、及び消去実行（Ｔ７）に大別される。
フローチャートである。消去処理は、ブートマットから
ソースコード（消去及び書き込み制御プログラム等）を
ＲＡＭ３に転送する処理（Ｔ５）、消去初期化の実行
（Ｔ６）、及び消去実行（Ｔ７）に大別される。
【００９８】転送処理（Ｔ５）は前記転送処理（Ｔ１）
と同じである。初期化の実行（Ｔ６）では、転送された
プログラムに関して、動作周波数に依存するウェイトタ
イムループ回数の設定やユーザブランチの設定の為に、
初期化プログラムを実行する。
と同じである。初期化の実行（Ｔ６）では、転送された
プログラムに関して、動作周波数に依存するウェイトタ
イムループ回数の設定やユーザブランチの設定の為に、
初期化プログラムを実行する。
【００９９】消去実行（Ｔ７）では、ＲＡＭ３に転送さ
れた消去プログラムのある決まった番地にジャンプサブ
ルーチンを実施する事で消去を実行する。
れた消去プログラムのある決まった番地にジャンプサブ
ルーチンを実施する事で消去を実行する。
【０１００】図２２には消去初期化処理（Ｔ６）の詳細
が例示される。先ずレジスタＦＰＥＦＥＱ（Ｒ４）にマ
イクロコンピュータ１の動作周波数がセットされ（Ｔ６
０）、レジスタＦＵＢＲＡにユーザブランチアドレスが
セットされる（Ｔ６１）。レジスタＦＵＢＲＡにはＣＰ
Ｕ２の汎用レジスタＲ５が割当てられる。其の後、消去
初期化プログラムが実行される（Ｔ６２）。転送された
時の消去プログラムは、ウェイトループ回数が初期設定
状態になっている。この事から、この初期化プログラム
を使用して、消去プログラムのウェイトループ回数を全
て変更する。この計算を実施する為に、ユーザはレジス
タＦＰＥＦＥＱ（Ｒ４）をセットする。レジスタＦＵＢ
ＲＡ（Ｒ５）の設定では、消去プログラムのユーザブラ
ンチ設定を実施することになる。消去初期化プログラム
は、レジスタＦＵＢＲＡの設定値を参照して、ユーザブ
ランチを実施するか、実施した場合に何処のアドレスに
ジャンプするかについて、消去プログラム変更を実施す
る。この変更を実施する為に、ユーザはレジスタＦＵＢ
ＲＡに値をセットする。最後に、初期化処理が正常終了
したことを判別して（Ｔ６３）、処理を終了する。
が例示される。先ずレジスタＦＰＥＦＥＱ（Ｒ４）にマ
イクロコンピュータ１の動作周波数がセットされ（Ｔ６
０）、レジスタＦＵＢＲＡにユーザブランチアドレスが
セットされる（Ｔ６１）。レジスタＦＵＢＲＡにはＣＰ
Ｕ２の汎用レジスタＲ５が割当てられる。其の後、消去
初期化プログラムが実行される（Ｔ６２）。転送された
時の消去プログラムは、ウェイトループ回数が初期設定
状態になっている。この事から、この初期化プログラム
を使用して、消去プログラムのウェイトループ回数を全
て変更する。この計算を実施する為に、ユーザはレジス
タＦＰＥＦＥＱ（Ｒ４）をセットする。レジスタＦＵＢ
ＲＡ（Ｒ５）の設定では、消去プログラムのユーザブラ
ンチ設定を実施することになる。消去初期化プログラム
は、レジスタＦＵＢＲＡの設定値を参照して、ユーザブ
ランチを実施するか、実施した場合に何処のアドレスに
ジャンプするかについて、消去プログラム変更を実施す
る。この変更を実施する為に、ユーザはレジスタＦＵＢ
ＲＡに値をセットする。最後に、初期化処理が正常終了
したことを判別して（Ｔ６３）、処理を終了する。
【０１０１】ここで、前記レジスタＦＵＢＲＡの意義は
書込みの場合と同じであり、ユーザブランチを実施した
くない時は、このレジスタにＨ’００００００００をセ
ットする。
書込みの場合と同じであり、ユーザブランチを実施した
くない時は、このレジスタにＨ’００００００００をセ
ットする。
【０１０２】図２４には図２２の消去初期化時における
内蔵ＲＡＭ３、消去プログラム、初期化処理、レジスタ
Ｒ４，Ｒ５との間のデータ接続関係が示される。同図に
より、初期化プログラムは、レジスタＲ４，Ｒ５を参照
し、参照結果を書き込みプログラムのユーザブランチ処
理に反映し、ウェイト関係パラメータに反映することが
明らかである。
内蔵ＲＡＭ３、消去プログラム、初期化処理、レジスタ
Ｒ４，Ｒ５との間のデータ接続関係が示される。同図に
より、初期化プログラムは、レジスタＲ４，Ｒ５を参照
し、参照結果を書き込みプログラムのユーザブランチ処
理に反映し、ウェイト関係パラメータに反映することが
明らかである。
【０１０３】図２３には消去実行（Ｔ７）の詳細が例示
される。先ず、マスク不可能な割込み（ＮＭＩ）を受け
付けたときの分岐先をＲＡＭ３アドレスエリアに変更す
る（Ｔ７０）。例えばベクタベースレジスタをＲＡＭ３
のアドレスエリアに設定変更すればよい。これは、消去
途上のフラッシュメモリエリアを避けることが誤動作防
止の点より望ましいからである。そのようなＮＭＩはユ
ーザ定義のエラー処理ルーチンをコールするために利用
すればよい。そして、ＮＭＩよりも割込み優先レベルの
低い割込みをマスクする（Ｔ７１）。例えばステータス
レジスタＳＲに割込みマスクデータＩＭＳＫのＮＭＩの
次に低い割込み優先レベルを設定すればよい。これは、
消去中は、状態によってフラッシュメモリに高電圧が掛
かっている。この状態でＩＲＱ等の割り込みが入ったと
しても、フラッシュメモリのベクターを読める事は保証
できない。よって、消去中は、ＮＭＩ以外の割り込みは
禁止にする。
される。先ず、マスク不可能な割込み（ＮＭＩ）を受け
付けたときの分岐先をＲＡＭ３アドレスエリアに変更す
る（Ｔ７０）。例えばベクタベースレジスタをＲＡＭ３
のアドレスエリアに設定変更すればよい。これは、消去
途上のフラッシュメモリエリアを避けることが誤動作防
止の点より望ましいからである。そのようなＮＭＩはユ
ーザ定義のエラー処理ルーチンをコールするために利用
すればよい。そして、ＮＭＩよりも割込み優先レベルの
低い割込みをマスクする（Ｔ７１）。例えばステータス
レジスタＳＲに割込みマスクデータＩＭＳＫのＮＭＩの
次に低い割込み優先レベルを設定すればよい。これは、
消去中は、状態によってフラッシュメモリに高電圧が掛
かっている。この状態でＩＲＱ等の割り込みが入ったと
しても、フラッシュメモリのベクターを読める事は保証
できない。よって、消去中は、ＮＭＩ以外の割り込みは
禁止にする。
【０１０４】そして、消去ブロック番号を汎用レジスタ
Ｒ４にセットする（Ｔ７２）。其の後、レジスタＦＫＥ
Ｙに書き込み／消去コード“５Ａ”をセットし（Ｔ７
３）、消去プログラムにジャンプして実行する（Ｔ７
４）。最後に消去正常終了を判別する（Ｔ７５）。
Ｒ４にセットする（Ｔ７２）。其の後、レジスタＦＫＥ
Ｙに書き込み／消去コード“５Ａ”をセットし（Ｔ７
３）、消去プログラムにジャンプして実行する（Ｔ７
４）。最後に消去正常終了を判別する（Ｔ７５）。
【０１０５】図２５には消去時におけるＲＡＭ３、汎用
レジスタＲ４，Ｒ５、消去プログラムとの間のデータ接
続関係が例示される。この接続関係は、ユーザが消去プ
ログラムを作成しないので消去マット選択のインターフ
ェース方法として、消去ブロック選択の受け渡しを、レ
ジスタＦＥＢＳ（Ｒ４）を介して消去ブロック番号を受
け渡す事で実施する。
レジスタＲ４，Ｒ５、消去プログラムとの間のデータ接
続関係が例示される。この接続関係は、ユーザが消去プ
ログラムを作成しないので消去マット選択のインターフ
ェース方法として、消去ブロック選択の受け渡しを、レ
ジスタＦＥＢＳ（Ｒ４）を介して消去ブロック番号を受
け渡す事で実施する。
【０１０６】図２６には図２３のステップＴ７４に対応
する消去プログラムの処理フローが例示される。この処
理フローは、消去データラッチ（Ｔ８０）、消去パルス
の印加（Ｔ８１）、消去ベリファイ（Ｔ８２）の処理サ
イクル中に、ユーザブランチアドレスにサブルーチンジ
ャンプするかを判定するステップ（Ｔ８３）を有し、初
期化処理による設定値にしたがって、サブルーチンジャ
ンプの指示がされている場合（ユーザブランチアドレス
がＨ’００００００００以外のとき）には、ユーザブラ
ンチアドレスに分岐して、サブルーチンを実行する（Ｔ
８４）。実行後に再び消去動作ルーチンに戻ってくる。
消去ベリファイで所定の閾値状態を得られないときは、
パルス印加回数Ｎをインクリメントして再度同じループ
を繰返し（Ｔ８５）、くり返し回数が最大回数（ＥＭＡ
Ｘ）に達する前に消去正常状態を得られれば其の時点で
図２３のフローに戻り（Ｔ８６）、最大回数に達しても
正常終了できないときは消去エラー処理を行なって（Ｔ
８７）、図２３のフローに戻る。
する消去プログラムの処理フローが例示される。この処
理フローは、消去データラッチ（Ｔ８０）、消去パルス
の印加（Ｔ８１）、消去ベリファイ（Ｔ８２）の処理サ
イクル中に、ユーザブランチアドレスにサブルーチンジ
ャンプするかを判定するステップ（Ｔ８３）を有し、初
期化処理による設定値にしたがって、サブルーチンジャ
ンプの指示がされている場合（ユーザブランチアドレス
がＨ’００００００００以外のとき）には、ユーザブラ
ンチアドレスに分岐して、サブルーチンを実行する（Ｔ
８４）。実行後に再び消去動作ルーチンに戻ってくる。
消去ベリファイで所定の閾値状態を得られないときは、
パルス印加回数Ｎをインクリメントして再度同じループ
を繰返し（Ｔ８５）、くり返し回数が最大回数（ＥＭＡ
Ｘ）に達する前に消去正常状態を得られれば其の時点で
図２３のフローに戻り（Ｔ８６）、最大回数に達しても
正常終了できないときは消去エラー処理を行なって（Ｔ
８７）、図２３のフローに戻る。
【０１０７】このように、消去パルス印可と消去ベリフ
ァイのサイクル中に、ユーザブランチアドレスで示され
たサブルーチン処理に分岐可能であれば、消去中であっ
ても、ユーザの制御プログラムに、ある一定間隔で制御
を戻すことができる。消去中でも、ユーザ制御プログラ
ムに一定間隔で戻ってくることにより、このマクロコン
ピュータ１を使用したシステムを長い時間停止させなく
ても、消去が実施可能になる。したがって、一定期間毎
に内外の事象を確認する必要のあるシステム、或は学習
機能付きのシステム等に対して、ユーザのプログラム実
行中に消去及び書込みを実行していくことが可能であ
る。
ァイのサイクル中に、ユーザブランチアドレスで示され
たサブルーチン処理に分岐可能であれば、消去中であっ
ても、ユーザの制御プログラムに、ある一定間隔で制御
を戻すことができる。消去中でも、ユーザ制御プログラ
ムに一定間隔で戻ってくることにより、このマクロコン
ピュータ１を使用したシステムを長い時間停止させなく
ても、消去が実施可能になる。したがって、一定期間毎
に内外の事象を確認する必要のあるシステム、或は学習
機能付きのシステム等に対して、ユーザのプログラム実
行中に消去及び書込みを実行していくことが可能であ
る。
【０１０８】《ユーザブランチ先でのプログラムの暴
走》書き込み／消去プログラムが転送された状態で、し
かも端子Ｐｆｗｅがイネーブル状態（“１”）の場合
は、フラッシュメモリ１３が保有する記憶情報を如何な
る場合にも正常に保持することを完全に保証する事は、
困難である。図２７にはユーザブランチ先でＣＰＵ２が
暴走してフラッシュッメモリ１３の記憶情報が破壊され
る事態を抑止可能にする書込み／消去処理の手法が例示
される。即ち、書き込み／消去フロー中で各処理終了毎
に実施する前記ステップＴ４４，Ｔ８４のユーザブラン
チ処理では、書込み消去の動作電源を初期化してリード
動作の動作電源に遷移させ（Ｔ９０）、その後、レジス
タＦＫＥＹの値を、書込み／消去可能値“５Ａ”以外の
任意に値に変更する（Ｔ９１）。例えば７Ｘ（Ｘ＝０〜
Ｆ）とする。これを実施することにより、制御ビットＳ
ＷＥのセットが不可になるので、ユーザブランチ先でＣ
ＰＵが暴走しても、簡単には書き込み／消去ができなく
なる。
走》書き込み／消去プログラムが転送された状態で、し
かも端子Ｐｆｗｅがイネーブル状態（“１”）の場合
は、フラッシュメモリ１３が保有する記憶情報を如何な
る場合にも正常に保持することを完全に保証する事は、
困難である。図２７にはユーザブランチ先でＣＰＵ２が
暴走してフラッシュッメモリ１３の記憶情報が破壊され
る事態を抑止可能にする書込み／消去処理の手法が例示
される。即ち、書き込み／消去フロー中で各処理終了毎
に実施する前記ステップＴ４４，Ｔ８４のユーザブラン
チ処理では、書込み消去の動作電源を初期化してリード
動作の動作電源に遷移させ（Ｔ９０）、その後、レジス
タＦＫＥＹの値を、書込み／消去可能値“５Ａ”以外の
任意に値に変更する（Ｔ９１）。例えば７Ｘ（Ｘ＝０〜
Ｆ）とする。これを実施することにより、制御ビットＳ
ＷＥのセットが不可になるので、ユーザブランチ先でＣ
ＰＵが暴走しても、簡単には書き込み／消去ができなく
なる。
【０１０９】ステップＴ９１の処理において、レジスタ
ＦＫＥＹに設定するコードを、処理に対して意味のある
コード、例えば、消去／書込みの進捗状況を示すコード
にすれば、暴走などにより、書込み／消去未完の状態で
書込み／消去の処理ルーチンからリターンしてきたよう
な場合、或はレジスタＦＫＥＹの値が期待値以外の値に
変化している場合、レジスタＦＫＥＹの値を参照するこ
とにより、異常を検出することができる。図２７の例で
は、パルス印可とベリファイの間では“７１”、ベリフ
ァイと書込みデータ再演算の間は“７２”、再演算と書
込みパルス印可前のダミーライトの間は“７３”とし、
ユーザブランチ処理から抜けるとき、レジスタＦＫＥＹ
の値が“７Ｘ（Ｘ＝１〜Ｆ）”であるかを判定し（Ｔ９
２）、それ以外であれば何らかの異常が有ったと見な
し、書込み／消去に対してフェイル処理を行なう（Ｔ９
３）。ＦＫＥＹが“７Ｘ”であれば、正常に処理終了と
見なし、ＦＫＥＹを“５Ａ”に戻す（Ｔ９３）。
ＦＫＥＹに設定するコードを、処理に対して意味のある
コード、例えば、消去／書込みの進捗状況を示すコード
にすれば、暴走などにより、書込み／消去未完の状態で
書込み／消去の処理ルーチンからリターンしてきたよう
な場合、或はレジスタＦＫＥＹの値が期待値以外の値に
変化している場合、レジスタＦＫＥＹの値を参照するこ
とにより、異常を検出することができる。図２７の例で
は、パルス印可とベリファイの間では“７１”、ベリフ
ァイと書込みデータ再演算の間は“７２”、再演算と書
込みパルス印可前のダミーライトの間は“７３”とし、
ユーザブランチ処理から抜けるとき、レジスタＦＫＥＹ
の値が“７Ｘ（Ｘ＝１〜Ｆ）”であるかを判定し（Ｔ９
２）、それ以外であれば何らかの異常が有ったと見な
し、書込み／消去に対してフェイル処理を行なう（Ｔ９
３）。ＦＫＥＹが“７Ｘ”であれば、正常に処理終了と
見なし、ＦＫＥＹを“５Ａ”に戻す（Ｔ９３）。
【０１１０】尚、進捗情況を保持するレジスタはＦＫＥ
Ｙでなくてもよいが、ユーザブランチの場合に“５Ａ”
以外の値に書き換えることが得策であるという事情を考
慮すれば、レジスタＦＫＥＹを利用することが、ハード
ウェアリソースと処理負担の両面において経済的であ
る。
Ｙでなくてもよいが、ユーザブランチの場合に“５Ａ”
以外の値に書き換えることが得策であるという事情を考
慮すれば、レジスタＦＫＥＹを利用することが、ハード
ウェアリソースと処理負担の両面において経済的であ
る。
【０１１１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【０１１２】例えば、消去及び書込み可能な不揮発性メ
モリは２値のフラッシュメモリに限定されない。多値フ
ラッシュメモリ、例えば、１個のフラッシュッメモリセ
ルに２ビット以上の記憶情報を保持させることが可能な
多値フラッシュメモリであってもよい。すなわち、１個
のフラッシュメモリセルは、情報記憶に際して複数ビッ
トの書き込みデータで指定される４種類以上の閾値電圧
の中の一つの閾値電圧に設定され、情報読み出しに際し
て閾値電圧の状態を対応する複数ビットの記憶情報とし
て出力する、１個のフラッシュメモリセルの記憶情報を
複数ビット化したメモリである。ここでは、一つのフラ
ッシュメモリセルに２ビットの情報を書き込むことがで
き、かつその情報を読み出すことができるフラッシュメ
モリを一例とする。このようなフラッシュメモリが実現
しようとする多値情報記憶技術において、一つのメモリ
セルの情報記憶状態は、例えば消去状態（“１１”）、
第１の書き込み状態（“１０”）、第２の書き込み状態
（“００”）、第３の書き込み状態（“０１”）の中か
ら選ばれた一つの状態とされる。全部で４通りの情報記
憶状態は、２ビットのデータによって決定される状態と
される。即ち、２ビットのデータを一つのメモリセルで
記憶する。
モリは２値のフラッシュメモリに限定されない。多値フ
ラッシュメモリ、例えば、１個のフラッシュッメモリセ
ルに２ビット以上の記憶情報を保持させることが可能な
多値フラッシュメモリであってもよい。すなわち、１個
のフラッシュメモリセルは、情報記憶に際して複数ビッ
トの書き込みデータで指定される４種類以上の閾値電圧
の中の一つの閾値電圧に設定され、情報読み出しに際し
て閾値電圧の状態を対応する複数ビットの記憶情報とし
て出力する、１個のフラッシュメモリセルの記憶情報を
複数ビット化したメモリである。ここでは、一つのフラ
ッシュメモリセルに２ビットの情報を書き込むことがで
き、かつその情報を読み出すことができるフラッシュメ
モリを一例とする。このようなフラッシュメモリが実現
しようとする多値情報記憶技術において、一つのメモリ
セルの情報記憶状態は、例えば消去状態（“１１”）、
第１の書き込み状態（“１０”）、第２の書き込み状態
（“００”）、第３の書き込み状態（“０１”）の中か
ら選ばれた一つの状態とされる。全部で４通りの情報記
憶状態は、２ビットのデータによって決定される状態と
される。即ち、２ビットのデータを一つのメモリセルで
記憶する。
【０１１３】また、フラッシュメモリセルはフローティ
ングゲートとコントロールゲートの縦積み構造に限定さ
れず、ＭＯＳトランジスタのゲート電極をフローティン
グゲート電極とし当該ゲート電極を延在させて形成した
ＭＯＳゲート容量を介してチャネル領域をコントロール
ゲートに用いるようなデバイス構造などを採用してもよ
い。また、不揮発性記憶素子はフラッシュメモリに限定
されず、ＭＮＯＳ（メタル・ナイトライド・オキサイド
・セミコンダクタ）トランジスタを記憶素子とするＥＥ
ＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プ
ログラマブル・リード・オンリ・メモリ）のような不揮発
性メモリ、或いは強誘電体メモリ等であってもよい。
ングゲートとコントロールゲートの縦積み構造に限定さ
れず、ＭＯＳトランジスタのゲート電極をフローティン
グゲート電極とし当該ゲート電極を延在させて形成した
ＭＯＳゲート容量を介してチャネル領域をコントロール
ゲートに用いるようなデバイス構造などを採用してもよ
い。また、不揮発性記憶素子はフラッシュメモリに限定
されず、ＭＮＯＳ（メタル・ナイトライド・オキサイド
・セミコンダクタ）トランジスタを記憶素子とするＥＥ
ＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プ
ログラマブル・リード・オンリ・メモリ）のような不揮発
性メモリ、或いは強誘電体メモリ等であってもよい。
【０１１４】また、マイクロコンピュータがオンチップ
で備える回路モジュールは上記の例に限定されず、適宜
変更可能である。
で備える回路モジュールは上記の例に限定されず、適宜
変更可能である。
【０１１５】消去及び書込み制御プログラムをブートマ
ットに初期的に保持させる構成に限定されない。システ
ムボードからダウンロードする構成を採用してもよい。
また、各種レジスタ手段はフラッシュメモリ内蔵の周辺
レジスタであっても、ＣＰＵ内蔵の汎用レジスタであっ
ても、或は、ＳＲＡＭなどのメモリで構成されるメモリ
マップドＩ／Ｏレジスタであってもよい。
ットに初期的に保持させる構成に限定されない。システ
ムボードからダウンロードする構成を採用してもよい。
また、各種レジスタ手段はフラッシュメモリ内蔵の周辺
レジスタであっても、ＣＰＵ内蔵の汎用レジスタであっ
ても、或は、ＳＲＡＭなどのメモリで構成されるメモリ
マップドＩ／Ｏレジスタであってもよい。
【０１１６】前記ユーザブランチは、レジスタＦＵＢＲ
Ａ（Ｒ５）の設定値に基づいて、ジャンプサブルーチン
命令のジャンプ先コードを予め書き換える初期化処理を
行なってから、其のプログラムを実行するものとして説
明した。これに代えて、ジャンプサブルーチン命令でそ
のレジスタＦＵＢＲＡ（Ｒ５）を直接参照して分岐する
ようにしてもよい。この場合には、その消去及び書込み
制御プログラムのコンパイラが一つの関数内で引数とし
て利用する事ができる汎用レジスタ数の制限範囲内で汎
用レジスタＲ５を参照できなければならない。
Ａ（Ｒ５）の設定値に基づいて、ジャンプサブルーチン
命令のジャンプ先コードを予め書き換える初期化処理を
行なってから、其のプログラムを実行するものとして説
明した。これに代えて、ジャンプサブルーチン命令でそ
のレジスタＦＵＢＲＡ（Ｒ５）を直接参照して分岐する
ようにしてもよい。この場合には、その消去及び書込み
制御プログラムのコンパイラが一つの関数内で引数とし
て利用する事ができる汎用レジスタ数の制限範囲内で汎
用レジスタＲ５を参照できなければならない。
【０１１７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１１８】すなわち、高電圧パルスの印可及びデータ
ベリファイ等のループ中に、ユーザが指定したアドレス
のサブルーチンにジャンプするプログラムを予めプログ
ラミングし、例えば、プログラムを実行する時に、ユー
ザが引数として、ジャンプ先のアドレスを渡しておけ
ば、そのアドレスをジャンプサブルーチン命令で参照す
ることができるから、不揮発性メモリに対する消去／書
込み中であっても、ユーザの制御プログラムに、ある一
定間隔で制御を戻すことができる。したがって、消去／
書込み処理時間よりも短い間隔で発生する事象に応答す
ることが必要なシステムにおいても、その処理中に、必
要に応じてオンチップ不揮発性メモリの消去／書込みを
行なうことができる。
ベリファイ等のループ中に、ユーザが指定したアドレス
のサブルーチンにジャンプするプログラムを予めプログ
ラミングし、例えば、プログラムを実行する時に、ユー
ザが引数として、ジャンプ先のアドレスを渡しておけ
ば、そのアドレスをジャンプサブルーチン命令で参照す
ることができるから、不揮発性メモリに対する消去／書
込み中であっても、ユーザの制御プログラムに、ある一
定間隔で制御を戻すことができる。したがって、消去／
書込み処理時間よりも短い間隔で発生する事象に応答す
ることが必要なシステムにおいても、その処理中に、必
要に応じてオンチップ不揮発性メモリの消去／書込みを
行なうことができる。
【図１】本発明の一例に係るマイクロコンピュータのブ
ロック図である。
ロック図である。
【図２】ＣＰＵ２の具体例を示すブロック図である。
【図３】フラッシュメモリのメモリマットを例示する説
明図である。
明図である。
【図４】フラッシュメモリのメモリマット毎の各動作モ
ードによるアクセス態様を例示する説明図である。
ードによるアクセス態様を例示する説明図である。
【図５】ＣＰＵが実行するプログラムの所在と実行によ
る作用を模式的に示す説明図である。
る作用を模式的に示す説明図である。
【図６】フラッシュメモリの消去及び書き込みプロテク
トのための論理構成を例示する論理回路図である。
トのための論理構成を例示する論理回路図である。
【図７】ＣＰＵのオペレーションがユーザマットとユー
ザブートマットとの間で切換えられるときの状態遷移図
である。
ザブートマットとの間で切換えられるときの状態遷移図
である。
【図８】プログラムモード判定処理のフローチャートで
ある。
ある。
【図９】ライタモード処理のフローチャートである。
【図１０】ブートモード処理のフローチャートである。
【図１１】ユーザブートモード処理のフローチャートで
ある。
ある。
【図１２】ユーザモード処理のフローチャートである。
【図１３】図１１のステップＳ４２及び図１２のステッ
プＳ５４の書き込み／消去処理のフローチャートであ
る。
プＳ５４の書き込み／消去処理のフローチャートであ
る。
【図１４】図１３の書き込み処理に着目した概略フロー
チャートである。
チャートである。
【図１５】ＲＡＭへの転送処理（Ｔ１）の詳細を例示す
るフローチャートである。
るフローチャートである。
【図１６】書き込み初期化処理（Ｔ２）の詳細を例示す
るフローチャートである。
るフローチャートである。
【図１７】書き込み実行（Ｔ３）の詳細を例示するフロ
ーチャートである。
ーチャートである。
【図１８】図１６の書き込み初期化時における内蔵ＲＡ
Ｍ、書き込みプログラム、初期化処理、レジスタ（Ｒ
４，Ｒ５）との間のデータ接続関係を例示する説明図で
ある。
Ｍ、書き込みプログラム、初期化処理、レジスタ（Ｒ
４，Ｒ５）との間のデータ接続関係を例示する説明図で
ある。
【図１９】書き込み時におけるＲＡＭ、汎用レジスタ
（Ｒ４，Ｒ５）、書き込みプログラムとの間のデータ接
続関係を例示する説明図である。
（Ｒ４，Ｒ５）、書き込みプログラムとの間のデータ接
続関係を例示する説明図である。
【図２０】図１７のステップＴ３５に対応する書込みプ
ログラムの処理フローである。
ログラムの処理フローである。
【図２１】図１３の消去処理に着目した概略フローチャ
ートである。
ートである。
【図２２】消去初期化処理（Ｔ６）の詳細を例示するフ
ローチャートである。
ローチャートである。
【図２３】消去実行（Ｔ７）の詳細を例示するフローチ
ャートである。
ャートである。
【図２４】図２２の消去初期化時における内蔵ＲＡＭ、
消去プログラム、初期化処理、レジスタ（Ｒ４，Ｒ５）
との間のデータ接続関係を例示する説明図である。
消去プログラム、初期化処理、レジスタ（Ｒ４，Ｒ５）
との間のデータ接続関係を例示する説明図である。
【図２５】消去時におけるＲＡＭ、汎用レジスタ（Ｒ
４，Ｒ５）、消去プログラムとの間のデータ接続関係を
例示する説明図である。
４，Ｒ５）、消去プログラムとの間のデータ接続関係を
例示する説明図である。
【図２６】図２３のステップＴ７４に対応する消去プロ
グラムの処理フローである。
グラムの処理フローである。
【図２７】ユーザブランチ先でＣＰＵが暴走してフラッ
シュッメモリの記憶情報が破壊される事態を抑止可能に
するユーザブランチ処理のフローチャートである。
シュッメモリの記憶情報が破壊される事態を抑止可能に
するユーザブランチ処理のフローチャートである。
１ マイクロコンピュータ ２ ＣＰＵ ３ ＲＡＭ ４ バスステートコントローラ ５ フラッシュッメモリモジュール ６ フラッシュコントロールロジック ９ 割込みコントローラ ＲＥＳ リセット信号 １３ フラッシュッメモリ １４ モード信号 １５ システムコントローラ ２０ メモリセルアレイ ＦＭＡＴＳ 制御レジスタ ＦＫＥＹ 制御レジスタ ＦＣＣＳ 制御レジスタ ＳＣＯ 制御ビット Ｒｍａｔ リペア及びトリミングマット Ｔｍａｔ ブートマット Ｕｍａｔ ユーザブートマット Ｍｍａｔ ユーザマット Ｐｆｗｅ 外部端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 9/46 ３２０ Ｇ０６Ｆ 9/46 ３２０Ｚ 12/16 12/16 Ａ (72)発明者 石川 栄一 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 Ｆターム(参考） 5B018 GA04 HA40 MA23 NA06 QA15 5B033 AA10 AA12 DA16 DB02 EA06 EA15 5B062 CC01 JJ01 5B098 AA03 BB06 EE01 EE06
Claims (39)
- 【請求項１】 消去及び書き込み可能な不揮発性メモリ
と、ＣＰＵとを有し、前記ＣＰＵは、消去動作のための
消去電圧又は書き込み動作のための書き込み電圧の印加
とベリファイ動作とを含む単位処理のサイクル毎又は複
数サイクル毎に、第１レジスタ手段に設定された情報が
示す処理に一時的に分岐可能にされ、前記第１レジスタ
手段はプログラマブルに情報設定可能にされて成るもの
であることを特徴とするマイクロコンピュータ。 - 【請求項２】 前記ＣＰＵは、前記第１レジスタ手段に
設定された情報が第１設定値であるとき前記分岐する処
理をスキップし、第１設定値以外のとき当該値に基づい
て指定される処理に分岐することを特徴とする請求項１
記載のマイクロコンピュータ。 - 【請求項３】 ＣＰＵによりリード・ライト可能な第２
レジスタ手段（ＦＫＥＹ）を有し、前記不揮発性メモリ
は第２レジスタ手段に第２設定値が設定されることを消
去及び書き込み動作を可能にするための必要条件とし、 前記ＣＰＵは、前記分岐するとき、前記第２レジスタ手
段に第２設定値以外の値を設定し、分岐からの復帰毎
に、第２レジスタ手段に第２設定値を設定することを特
徴とする請求項１又は２記載のマイクロコンピュータ。 - 【請求項４】 前記第２設定値以外の値は、消去及び書
き込み処理の進捗状態を示すコード情報であることを特
徴とする請求項３記載のマイクロコンピュータ。 - 【請求項５】 割込み要求信号を入力し、競合する割込
要求の調停と割込み優先レベルによる割込みマスク処理
を行ってＣＰＵに割込み信号を出力する割込み制御回路
を有し、前記ＣＰＵは消去及び書込みを行なうとき、マ
スク不可能な割込みよりも割込み優先レベルの低い割込
みをマスクさせる設定を割込み制御回路に行うことを特
徴とする請求項１又は２記載のマイクロコンピュータ。 - 【請求項６】 前記ＣＰＵは消去及び書込みを行なうと
き、マスク不可能な割込み要求に対する割込み処理ルー
チンの所在をＲＡＭのアドレスに変更する処理を行うも
のであることを特徴とする請求項５記載のマイクロコン
ピュータ。 - 【請求項７】 消去及び書き込み可能な不揮発性メモリ
と、ＣＰＵとを有し、 前記不揮発性メモリは、前記ＣＰＵが実行して前記不揮
発性メモリを消去及び書込み制御するための消去及び書
込み制御プログラムを保有し、 前記消去及び書込み制御プログラムは、消去動作のため
の消去電圧又は書き込み動作のための書き込み電圧の印
加とベリファイ動作とを含む単位処理サイクル毎又は複
数サイクル毎に、ＣＰＵの処理を、別の処理に一時的に
分岐可能とし、 前記ＣＰＵは第１レジスタ手段の設定値によって前記分
岐可能な別の処理を指示するものであることを特徴とす
るマイクロコンピュータ。 - 【請求項８】 前記第１レジスタ手段はＣＰＵの汎用レ
ジスタの中から選ばれたレジスタであることを特徴とす
る請求項７記載のマイクロコンピュータ。 - 【請求項９】 ＣＰＵのアドレス空間に配置されたＲＡ
Ｍを更に有し、前記不揮発性メモリは前記消去及び書き
込み制御プログラムをＲＡＭに転送する転送制御プログ
ラムを有し、ＣＰＵは、前記ＲＡＭに転送された前記消
去及び書き込み制御プログラムに対し、第１レジスタ手
段の設定値に基づき前記分岐可能な別の処理へのパラメ
ータに設定を行なって、当該消去及び書き込み制御プロ
グラムを実行することを特徴とする請求項７又は８記載
のマイクロコンピュータ。 - 【請求項１０】 電気的に書き込み可能な複数のメモリ
セルを含む不揮発性メモリと、 前記不揮発性メモリに対する書き込み制御プログラムを
実行可能な中央処理装置と、を有し、 前記中央処理装置は、前記書き込み制御プログラムの実
行中に、前記書き込み制御プログラムと異なる第１制御
プログラムの処理へ一時的に分岐可能であることを特徴
とするマイクロコンピュータ。 - 【請求項１１】 前記書き込み制御プログラムは、前記
電気的に書き込み可能な複数のメモリセルのうち指定さ
れたメモリセルに対して情報の書き込みを行う場合、複
数回の書き込み処理ループを実行して前記指定されたメ
モリセルへ情報を書き込む処理を規定し、 前記中央処理装置の処理は、前記書き込み処理ループ毎
に、前記第１制御プログラムへ分岐可能にされることを
特徴とする請求項１０記載のマイクロコンピュータ。 - 【請求項１２】 前記中央処理装置によって書き込み可
能な第１記憶回路を、さらに、有し、 前記第１記憶回路が前記中央処理装置によって第１設定
値に設定された場合、前記中央処理装置の処理は前記書
き込み制御プログラムを継続して実行し、 前記第１記憶回路が前記中央処理装置によって前記第１
設定値と異なる第２設定値に設定された場合、前記中央
処理装置の処理は、前記書き込み処理ループ毎に、前記
第１制御プログラムへ分岐されることを特徴とする請求
項１１記載のマイクロコンピュータ。 - 【請求項１３】 複数のメモリセルの各々は、フローテ
ィングゲートを有する電気的に書き込み及び消去が可能
は不揮発性メモリセルであることを特徴とする請求項１
０記載のマイクロコンピュータ。 - 【請求項１４】 前記不揮発性メモリは、電気的に書き
込み及び消去可能なフラッシュメモリであることを特徴
とする請求項１０記載のマイクロコンピュータ。 - 【請求項１５】前記不揮発性メモリは、前記書き込み制
御プログラムを格納することを特徴とする請求項１０記
載のマイクロコンピュータ。 - 【請求項１６】 更に、前記書き込み制御プログラムが
前記不揮発性メモリから転送されるメモリを有すること
を特徴とする請求項１５記載のマイクロコンピュータ。 - 【請求項１７】 電気的に消去可能な複数のメモリセル
を含む不揮発性メモリと、 前記不揮発性メモリに対する消去制御プログラムを実行
可能な中央処理装置と、を有し、 前記中央処理装置は、前記消去制御プログラムの実行中
に、前記消去制御プログラムと異なる第１制御プログラ
ムの処理へ一時的に分岐可能であることを特徴とするマ
イクロコンピュータ。 - 【請求項１８】 前記消去制御プログラムは、前記電気
的に消去可能な複数のメモリセルのうち指定されたメモ
リセルに対して情報の消去を行う場合、複数の回の消去
処理ループを実行して前記指定されたメモリセルへ情報
を消去する処理を規定し、 前記中央処理装置の処理は、前記消去処理ループ毎に、
前記第１制御プログラムへ分岐可能にされることを特徴
とする請求項１７記載のマイクロコンピュータ。 - 【請求項１９】 前記中央処理装置によって書き込み可
能な第１記憶回路を、更に、有し、 前記第１記憶回路が前記中央処理装置によって第１設定
値に設定された場合、前記中央処理装置の処理は前記消
去制御プログラムを継続して実行し、 前記第１記憶回路が前記中央処理装置によって前記第１
設定値と異なる第２設定値に設定された場合、前記中央
処理装置の処理は、前記消去処理ループ毎に、前記第１
制御プログラムへ分岐されることを特徴とする請求項１
８記載のマイクロコンピュータ。 - 【請求項２０】 複数のメモリセルの各々は、フローテ
ィングゲートを有する電気的に書き込み及び消去が可能
は不揮発メモリセルであることを特徴とする請求項１７
記載のマイクロコンピュータ。 - 【請求項２１】 前記不揮発性メモリは、電気的に書き
込み及び消去可能なフラッシュメモリであることを特徴
とする請求項１７記載のマイクロコンピュータ。 - 【請求項２２】 前記不揮発性メモリは、前記消去制御
プログラムを格納することを特徴とする請求項１７記載
のマイクロコンピュータ。 - 【請求項２３】 更に、前記消去制御プログラムが前記
不揮発性メモリから転送されるメモリを有することを特
徴とする請求項２２記載のマイクロコンピュータ。 - 【請求項２４】 電気的に消去及び書き込み可能な複数
のメモリセルを含む不揮発性メモリと、 前記不揮発性メモリに対する消去制御プログラム及び書
き込み制御プログラムを実行可能な中央処理装置と、を
有し、 前記中央処理装置は、前記書き込み制御プログラムの実
行中に、前記書き込み制御プログラムと異なる第１制御
プログラムの処理へ一時的に分岐可能にされることを特
徴とするマイクロコンピュータ。 - 【請求項２５】 前記書き込み制御プログラムは、前記
電気的に書き込み可能な複数のメモリセルの指定された
メモリセルに対して情報の書き込みを行う場合、複数の
回の書き込み処理ループを実行して前記指定されたメモ
リセルへ情報を書き込む処理を規定し、 前記中央処理装置の処理は、前記書き込み処理ループ毎
に、前記第１制御プログラムへ分岐可能にされることを
特徴とする請求項２４記載のマイクロコンピュータ。 - 【請求項２６】 前記マイクロコンピュータは、さら
に、前記中央処理装置によって書き込み可能な第１記憶
回路を有し、 前記第１記憶回路が前記中央処理装置によって第１設定
値に設定された場合、前記中央処理装置の処理は前記書
き込み制御プログラムを継続して実行し、 前記第１記憶回路が前記中央処理装置によって前記第１
設定値と異なる第２設定値に設定された場合、前記中央
処理装置の処理は、前記書き込み処理ループ毎に、前記
第１制御プログラムへ分岐されることを特徴とする請求
項２５記載のマイクロコンピュータ。 - 【請求項２７】 複数のメモリセルの各々は、フローテ
ィングゲートを有する不揮発性メモリセルであることを
特徴とする請求項２４記載のマイクロコンピュータ。 - 【請求項２８】 前記不揮発性メモリは、フラッシュメ
モリであることを特徴とする請求項２４記載のマイクロ
コンピュータ。 - 【請求項２９】 前記不揮発性メモリは、前記書き込み
制御プログラムを格納することを特徴とする請求項２４
記載のマイクロコンピュータ。 - 【請求項３０】 更に、前記書き込み制御プログラムが
前記不揮発性メモリから転送されるメモリを有すること
を特徴とする請求項２９記載のマイクロコンピュータ。 - 【請求項３１】 前記中央処理装置は、前記消去制御プ
ログラムの実行中に、前記消去制御プログラムと異なる
第１制御プログラムの処理へ一時的に分岐可能にされる
ことを特徴とする請求項２６に記載のマイクロコンピュ
ータ。 - 【請求項３２】 前記消去制御プログラムは、前記電気
的に消去可能な複数のメモリセルの指定されたメモリセ
ルに対して情報の消去を行う場合、複数の回の消去処理
ループを実行して前記指定されたメモリセルへ情報を消
去する処理を規定し、 前記中央処理装置の処理は、前記消去処理ループ毎に、
前記第１制御プログラムへ分岐可能にされることを特徴
とする請求項３１記載のマイクロコンピュータ。 - 【請求項３３】 前記第１記憶回路が前記中央処理装置
によって前記第１設定値に設定された場合、前記中央処
理装置の処理は前記消去制御プログラムを継続して実行
し、 前記第１記憶回路が前記中央処理装置によって前記第２
設定値に設定された場合、前記中央処理装置の処理は、
前記消去処理ループ毎に、前記第１制御プログラムへ分
岐されることを特徴とする請求項３２記載のマイクロコ
ンピュータ。 - 【請求項３４】 中央処理装置と電気的に書き込み可能
な不揮発性メモリとを有するマイクロコンピュータにお
ける前記中央処理装置に書き込み制御プログラムを実行
させて前記不揮発性メモリに情報を書き込むための書き
込み方法は、前記不揮発性メモリの書き込みすべきメモ
リセルのアドレスを供給する第１工程と、 前記メモリセルに書き込みべき情報を供給する第２工程
と、 前記メモリセルに前記書き込みべきデータを繰り返し書
き込む第３工程を有し、 前記第３工程は、前記メモリセルに書き込み電圧を印可
する電圧印可工程と、前記メモリセルに前記書き込みす
べきデータが書き込まれたか否かを確認するベリファイ
工程と、所定のレジスタの値を参照し、前記レジスタに
所定の値が記憶されている場合に、前記レジスタに設定
された値に対応する所定の処理へ前記中央処理装置の処
理を移行させる工程と、前記中央処理装置の処理を前記
所定の処理から前記第３工程へ復帰させる工程とを含む
ことを特徴とする書き込み方法。 - 【請求項３５】 中央処理装置と電気的に消去可能な不
揮発性メモリとを有するマイクロコンピュータにおける
前記中央処理装置に消去プログラムを実行させて前記不
揮発性メモリの所定のメモリセルに記憶された情報を消
去するための消去方法は、 前記不揮発性メモリの消去すべきメモリセルのアドレス
を供給する第１工程と、 前記メモリセルから前記情報を消去する第２工程を有
し、 前記第２工程は、前記メモリセルに消去電圧を印可する
電圧印可工程と、前記メモリセルから前記情報が消去さ
れたか否かを確認するベリファイ工程と、所定のレジス
タの値を参照し、前記レジスタに所定の値が記憶されて
いる場合に、前記レジスタに設定された値に対応する所
定の処理に前記中央処理装置の処理を移行させる工程
と、前記中央処理装置の処理を前記所定の処理から前記
第２工程へ復帰させる工程とを含むことを特徴とする消
去方法。 - 【請求項３６】 中央処理装置と電気的に書き込み可能
な不揮発性メモリとを有するマイクロコンピュータを基
板に実装した後、前記中央処理装置に書き込み制御プロ
グラムを実行させて前記不揮発性メモリの所定のメモリ
セルに情報を書き込み方法は、 前記不揮発性メモリの書き込みすべきメモリセルのアド
レスを供給する第１工程と、 前記メモリセルに書き込みべき情報を供給する第２工程
と、 前記メモリセルに前記書き込みべきデータを繰り返し書
き込む第３工程を有し、 前記第３工程は、前記メモリセルに書き込み電圧を印可
する電圧印可工程と、前記メモリセルに前記書き込みす
べきデータが書き込まれたか否かを確認するベリファイ
工程と、所定の処理へ前記中央処理装置の処理を移行さ
せる工程と、前記中央処理装置の処理を前記所定の処理
から前記第３工程へ復帰させる工程とを含むことを特徴
とする書き込み方法。 - 【請求項３７】 所定の処理へ前記中央処理装置の処理
を移行させる前記工程は、所定のレジスタの値を参照
し、前記レジスタに所定の値が記憶されている場合に、
前記レジスタに設定された値に対応する前記所定の処理
へ移行させる工程を含むことを特徴とする請求項３６記
載の書き込み方法。 - 【請求項３８】 中央処理装置と電気的に消去可能な不
揮発性メモリとを有するマイクロコンピュータを基板に
実装した後、前記中央処理装置に消去プログラムを実行
させて前記不揮発性メモリの所定のメモリセルに記憶さ
れた情報を消去するための消去方法は、 前記不揮発性メモリの消去すべきメモリセルのアドレス
を供給する第１工程と、 前記メモリセルから前記情報を消去する第２工程を有
し、 前記第２工程は、前記メモリセルに消去電圧を印可する
電圧印可工程と、前記メモリセルから前記情報が消去さ
れたか否かを確認するベリファイ工程と、所定の処理に
前記中央処理装置の処理を移行させる工程と、前記中央
処理装置の処理を前記所定の処理から前記第２工程へ復
帰させる工程とを含むことを特徴とする消去方法。 - 【請求項３９】 所定の処理に前記中央処理装置の処理
を移行させ前記工程は、所定のレジスタの値を参照し、
前記レジスタに所定の値が記憶されている場合に、前記
レジスタに設定された値に対応する前記所定の処理へ移
行させる工程を含むことを特徴とする請求項３８記載の
消去方法。
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| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001097808A JP4230122B2 (ja) | 2001-03-30 | 2001-03-30 | マイクロコンピュータ、書込み方法及び消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002297562A true JP2002297562A (ja) | 2002-10-11 |
| JP4230122B2 JP4230122B2 (ja) | 2009-02-25 |
Family
ID=18951544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001097808A Expired - Fee Related JP4230122B2 (ja) | 2001-03-30 | 2001-03-30 | マイクロコンピュータ、書込み方法及び消去方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US20020144053A1 (ja) |
| JP (1) | JP4230122B2 (ja) |
| KR (1) | KR20020077050A (ja) |
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- 2002-02-25 US US10/080,681 patent/US20020144053A1/en not_active Abandoned
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2005
- 2005-01-19 US US11/037,261 patent/US7194571B2/en not_active Expired - Fee Related
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|---|---|
| US7194571B2 (en) | 2007-03-20 |
| JP4230122B2 (ja) | 2009-02-25 |
| US20020144053A1 (en) | 2002-10-03 |
| US20070130416A1 (en) | 2007-06-07 |
| US20050122777A1 (en) | 2005-06-09 |
| US7310700B2 (en) | 2007-12-18 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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