CN105144114B - Fpga块具有混合协议引擎的测试器 - Google Patents

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Abstract

提出了能够对半导体器件执行高速测试的自动测试设备。该自动测试设备包括用于控制测试程序的系统控制器，其中该系统控制器被耦合至总线。测试器系统还包括也被耦合至总线的多个模块，其中每个模块可操作来测试多个DUT。每个模块包括耦合至总线的测试器处理器和通信地耦合至测试器处理器的多个可配置块。每个可配置块可操作来与相关联的DUT进行通信，并且还可操作来被编程有用于向相关联的被测器件传输测试数据和从相关联的被测器件传输测试数据的通信协议。

Description

FPGA块具有混合协议引擎的测试器
技术领域
本公开一般涉及电子器件测试系统的领域，并且更具体地涉及用于测试被测器件(DUT)的电子器件测试设备的领域。
背景技术
自动测试设备(ATE)可以是对半导体器件或电子组装件执行测试的任意测试组装件。ATE组装件可用于实施快速执行测量并且生成随后能够被分析的测试结果的自动化测试。ATE组装件可以是从耦合至仪表的计算机系统到复杂的自动化测试组装件中的任何组装件，复杂的自动化测试组装件可能包括定制的专用计算机控制系统和许多能够自动测试电子部件和/或半导体晶片(比如，片上系统(SOC)测试或集成电路测试)的不同测试仪器。ATE系统既减少了花在测试器件上以确保器件按设计发挥功能的时间量，也作为诊断工具在给定器件到达消费者前确定给定器件内故障组件的存在。
图1是用于测试某些典型DUT(例如，诸如DRAM之类的半导体存储器件)的传统自动化测试设备主体100的示意性框图。ATE包括具有硬件总线适配器插座110A-110N的ATE主体。针对特定通信协议(如PCIe、USB、SAS、SATA等)的硬件总线适配卡110A-110N连接至在ATE主体上所提供的硬件总线适配器插座，并且经由针对相应协议的电缆与DUT进行接口连接。ATE主体100还包括具有相关联存储器108的测试器处理器101，该测试器处理器控制构建于ATE主体100内的硬件组件并产生通过硬件总线适配卡与被测试的DUT通信所需的命令和数据。测试器处理器101经由系统总线130与硬件总线适配卡进行通信。测试器处理器可被编程为包括某些功能块，这些功能块包括算法模式生成器102和比较器106。可替代地，算法模式生成器102和比较器106可以是被安装在插入到ATE主体100内的扩充卡或适配卡上的硬件组件。
ATE主体100测试DUT 112A-112N的电功能，DUT 112A-112N通过插入到ATE主体100的硬件总线适配器插座内的硬件总线适配器连接到ATE主体100。因此，测试器处理器101被编程为将运行使用对硬件总线适配器而言唯一的协议向DUT传输需要运行的测试程序。同时，其它构建于ATE主体100内的硬件组件根据测试器处理器101内运行的测试程序相互以及与DUT传输信号。
测试器处理器101所运行的测试程序可以包括功能测试，该功能测试包括将由算法模式生成器102产生的输入信号写入DUT、从DUT读取被写入的信号、和使用比较器106比较输出和预期模式。如果输出与输入失配，那么测试器处理器101将该DUT识别为有缺陷的。例如，如果DUT是诸如DRAM之类的存储器件，那么测试程序将利用写入操作将算法模式生成器102所生成的数据写入DUT，利用读取操作从DRAM读取数据并利用比较器106比较预期的位模式和读取的模式。
在传统系统中，测试器处理器101具有功能逻辑块以生成用于测试DUT的命令和测试模式，比如，算法模式生成器102和比较器106，这些功能逻辑块被直接以软件形式编程在处理器。然而，在一些实例中，某些功能块(如比较器106)可在现场可编程门阵列(FPGA)上被实施，现场可编程门阵列(FPGA)是可根据用户需求编程逻辑电路的专用集成电路型半导体器件。
传统系统中所使用的FPGA依赖于测试器处理器101来向FPGA传送命令和测试模式，FPGA又将这些命令和测试模式中继至DUT。因为测试器处理器负责生成命令和测试模式，在给定ATE主体内可进行测试的DUT的数量受测试器处理器的处理能力限制。在测试器处理器生成所有的命令和测试模式的情况下，对把测试器处理器连接至各种硬件组件(包括任何FPGA器件和硬件总线适配器插座)的系统总线130的带宽限制对可同时进行测试的DUT的数量设置了上限。
此外，在传统系统中，用于与DUT通信的通信协议是固定的，因为插入到ATE主体100内的硬件总线适配卡是被设计为仅以一个协议通信并且不能被重编程为以不同协议通信的单一用途器件。例如，被配置为测试PCIe器件的ATE主体将具有插入到主体内的只支持PCIe协议的硬件总线适配卡。为了测试支持不同协议的DUT，用户通常需要用支持其他协议的总线适配卡替换PCIe硬件总线适配卡。除非PCIe硬件总线适配卡在物理上被支持其他协议的总线适配卡替代，否则这样的系统就只能测试支持PCIe协议的DUT。因此，在测试台上，当运行与现有的适配卡支持的协议不同的协议的DUT需要被测试时，关键的时间被消耗在更换硬件总线适配卡上。
发明内容
因此，存在对能够解决上述系统的问题的测试器架构的需求。所需要的是够能把命令和测试模式生成功能转移到FPGA上从而测试器处理器上的处理负载和系统总线的带宽需求可被保持在最低限度的测试架构。那么这就允许同时测试比在先配置中多的DUT，在在先配置中，测试器处理器承担全部的处理负载，并且系统总线为连接至ATE主体的所有DUT传递测试数据和命令。
此外，所需要的是能够把通信协议引擎编程在FPGA器件上从而被用于与DUT通信的协议能重新配置的测试架构。这就会消除对单一用途的硬件总线适配卡的需求，因为协议引擎将驻留在FPGA器件上的可编程逻辑块内，而不是在总线适配卡上的硬件中。
利用上述系统的有益方面，摒弃它们各自的限制，本发明的实施例提供了解决这些问题的新颖的解决方案。
在一个实施例中，提供了一种用于测试多个DUT的测试器系统，该系统包括用于控制测试程序的系统控制器，其中该系统控制器被耦合至总线。该测试器系统还包括多个也被耦合至总线的模块，其中每个模块可操作来测试多个DUT。每个模块包括耦合至总线的测试器处理器和通信地耦合至测试器处理器的多个可配置块。每个可配置块可操作来与相关联的DUT进行通信，并且还可操作来被编程有用于向相关联的被测器件传输测试数据和从相关联的被测器件传输测试数据的通信协议。
在另一实施例中，提供了一种ATE装置，该装置包括通信地耦合至测试器处理器的系统控制器，其中该系统控制器能操作来来向测试器处理器传送用于执行自动测试的指令。该装置还包括耦合至测试器处理器的多个FPGA组件，其中所述多个FPGA组件中的每个被编程为包括用于实施多个通信协议中的一个的至少一个可重新配置电路。该装置还包括用于与DUT通信的至少一个通信端口，其中，能操作来根据来自使用多个通信协议中的一个的系统控制器的指令，多个FPGA组件可操作来向多个DUT写入测试数据并且能操作来来从多个DUT读取测试数据。
在一个实施例中，提供了一种使用ATE进行测试的方法，其中该方法包括从系统控制器向测试器处理器传送用于执行自动测试的指令。该方法还包括在至少一个可重新配置电路处编程以在耦合至测试器处理器的多个FPGA中的每个FPGA上实施多个通信协议中的一个。此外，该方法包括将测试数据从使用多个通信协议中的一个的多个EPGA组件中写入多个DUT，并且随后将测试数据从多个DUT读取至使用多个通信协议中的一个的多个FPGA，其中写入和读取都是根据系统控制器的指令进行的。
在本发明的一个方面，通信协议是可重新配置的，并且被直接编程在FPGA上以消除对硬件总线适配卡的需求。虽然测试器处理器以与其最初被编程有的协议相同的协议(例如，PCIe)来与系统总线上的EPGA进行通信，但是FPGA可被配置以DUT所支持的任意协议来与DUT进行通信。因此，ATE主体能够轻易地被配置为测试许多种DUT。在一个实施例中，新的协议可以通过简单的软件下载被下载并直接安装在FPGA上，而不需任何种类的硬件交互。例如，在一天的部分时间内，ATE主体中的FPGA被配置有PCIe协议以测试PCIe器件，并且随后在该天的剩余时间被重新配置为通过软件下载来测试SATA器件。并且，如果新的协议被发布，那么FPGA可通过软件下载而轻易地被配置有该协议，而不是必须在物理上切换系统中的所有硬件总线适配卡。最后，如果需要实施没有现成适配卡的非标准协议，尽管如此FPGA可被配置为实施这样的协议。
在另一实施例中，FPGA可被配置为运行不止一个通信协议，其中，这些协议也可以通过软件被下载和配置。这就使得测试器硬件能同时测试支持不同协议的DUT。例如，如果FPGA被配置为既运行PCIe协议也运行SATA协议，则它可被连接以测试既支持PCIe也支持SATA协议的DUT。或者，它可被连接以测试两个不同的DUT，其中一个DUT支持PCIe协议而另一DUT支持SATA协议。
以下示例实施方式和附图一起会对本发明的本质和优势提供更好的理解。
附图说明
通过示例而非限制的方式描述了本发明的实施例，在附图的各图中相似的参考数字指代类似的元件。
图1是用于测试典型被测器件(DUT)的传统自动化测试设备主体的示意性框图；
图2是根据本发明的一个实施例的系统控制器、现场模块(site module)和DUT之间的互连的高层次示意性框图；
图3是根据本发明的实施例的现场模块和其与系统控制器和DUT的互连的详细示意性框图；
图4是根据本发明的实施例的图2的实例化FPGA测试器块的详细示意性框图；
图5是根据本发明的实施例的测试DUT的示例性方法的高层次流程图；
图6是图5的延伸部分并且是在本发明的一个实施例中以旁路模式(bypass mode)测试DUT的示例性方法的流程图；
图7是图5的延伸部分并且是在本发明的一个实施例中以硬件加速器模式生成器模式测试DUT的示例性方法的流程图；
图8是图5的延伸部分并且是在本发明的一个实施例中以硬件加速器存储器模式测试DUT的示例性方法的流程图；
图9是图5的延伸部分并且是在本发明的一个实施例中以硬件加速器分组生成器模式测试DUT的示例性方法的流程图；
图10A是在本发明的一个实施例中根据图6的方法生成的示例性分组的框图表示；
图10B是是在本发明的一个实施例中根据图7的方法生成的示例性分组的框图表示；
图10C是在本发明的一个实施例中根据图8的方法生成的示例性分组的框图表示；
图10D是在本发明的一个实施例中根据图9的方法生成的示例性分组的框图表示。
在图中，具有相同名称的元件具有相同或相似的功能。
具体实施方式
现将详细参考实施例，附图中图示了这些实施例的示例。虽然结合附图描述了这些实施例，但是应该理解的是它们并不意欲限制实施例。相反，这些实施例意欲覆盖替换、修改、和等同物。此外，在下文的详细描述中，为了提供透彻的理解给出了很多具体的细节。但是，本领域普通技术人员将认可可以在没有这些具体实施例的情况下实践这些实施例。在其它实例中，未对众所周知的方法、过程、组件和电路进行详细描述，以免不必要地模糊实施例的各方面。
符号和术语部分
以下具体实施方式的一些部位按照程序、逻辑块、处理、和对计算机存储器内的数据位的操作的其他符号表示的形式进行表示。这些说明和表示是数据处理领域技术人员用于最有效地向本领域其它技术人员传达他们工作的实质的手段。在本申请中，程序、逻辑块、处理等都被认为是达到所期望结果的步骤或指令的自洽序列。这些步骤是需要物理量的物理操作的那些步骤。通常，但非必须，这些量采用能够在计算机系统中被存储、传递、结合、对比、以及以其他方式操纵的电信号或磁信号的形式。
然而，应该牢记所有这些和类似术语都与适当的物理量相关联，并且仅仅是应用于这些量的方便的标签。除非另有特别说明，否则如通过以下讨论所明了的，应该了解本发明通篇利用如下术语进行的讨论：“异常中止”、“接受”、“访问”、“添加”、“调整”、“分析”、“应用”、“装配”、“分派”、“平衡”、“分块”、“计算”、“捕获”、“结合”、“对比”、“收集”、“创建”、“纠错”、“定义”、“描述”、“检测”、“确定”、“显示”、“建立”、“执行”、“翻转”、“生成”、“分成组”、“隐藏”、“识别”、“发起”、“交互”、“修订”、“监控”、“移动”、“输出”、“执行”、“放置”、“呈现”、“处理”、“编程”、“查询”、“移除”、“重复”、“恢复”、“取样”、“模拟”、“排序”、“储存”、“减去”、“暂停”、“追踪”、“变换”、“解块”、“使用”等，指的是计算机系统或类似电子计算设备的动作和过程，计算机系统或是类似的电子计算设备对计算机系统的寄存器和存储器内的物理(电子)量表示的数据进行操纵并将其转换成类似地表示为计算机系统存储器或寄存器或其它此类信息存储、传输或显示设备内的物理量的其它数据。
以下描述提供了计算机和可包括一个或多个模块的其它器件的讨论。如本文中所使用的，术语“模块”或“块”可被理解成指代软件、固件、硬件和/或它们的各种结合。应该注意，这些块和模块是示例性的。这些块或模块可以结合、集成、分离、和/或复制以支持各种应用。并且，本文描述的在特定模块或块处执行的功能也可以由一个或多个其它设备和/或在一个或多个其它模块或块处执行，以替代或附加到在所述特定模块或块处执行的功能。此外，这些模块或块可跨互为本地或远端的多个器件和/或其它组件来实现。另外，这些模块或块可从一个设备移动并添加至另一个设备，和/或包含于这两个设备内。本发明的任何软件实现方式都可有形地体现于一个或多个存储介质中，比如，存储器设备、软盘、光盘(CD)、数字通用盘(DVD)、或其它可存储计算机代码的设备。
本文使用的术语仅用于描述特定实施例的目的，并且不意欲限制本发明的范围。如本发明通篇所使用的，单数形式“一”、“一个”和“该”包括复数引用，除非上下文有明确指示。因此，例如，提及“一个模块”包括多个这样的模块，以及单一模块和本领域技术人员已知的等同物。
FPGA块中具有混合协议引擎的测试器
通常可以以多种方式来提高测试吞吐量。减少DUT测试时间的一种方式是通过把先前在通用测试器处理器上的软件内执行的功能转移至在FPGA设备上实施的硬件加速器。另一种方式是通过增加在现行硬件和时间约束下能够测试的被测器件的数量和类型，例如，通过配置硬件使得支持多种不同类型协议的DUT可用同样的硬件进行测试，而不需要替换或更换任何硬件组件。本发明的实施例针对在自动化测试设备硬件中这样提高测试效率。
图2是根据本发明的实施例的自动化测试设备(ATE)装置200的示例性高层次框图，在装置200中测试器处理器通过具有内置功能模块的FPGA器件、被测器件(DUT)相连接。在一个实施例中，ATE装置200可以在任何能够同时测试多个DUT的测试系统中实施。
参考图2，根据本发明的实施例，用于更高效地测试半导体器件的ATE装置200包括系统控制器210、把系统控制器连接到现场模块板230A-230N的网络交换机202、包括实例化的EPGA测试器块210A-210N的FPGA器件211A-211M、其中每个存储器块都被连接到FPGA器件211A-211M中的一个的存储器块模块240A-240M、以及被测器件(DUT)220A-220N，其中每个被测器件都被连接到实例化的FPGA测试块210A-210N中的一个。
在一个实施例中，系统控制器201可以是计算机系统，例如，为ATE的用户提供用户界面以加载测试程序以及运行对连接至ATE 200的DUT的测试的个人计算机(PC)。VerigyStylusTM是器件测试过程中普遍使用的测试软件的一个示例。它向使用者提供了用来配置和控制测试的图形用户界面。它还包括如下功能：控制测试流程、控制测试程序状态、确定哪个测试程序正在运行、以及记录测试结果和与测试流程相关的其它数据。在一个实施例中，系统控制器可连接至并控制多达512个DUT。
在一个实施例中，系统控制器201可通过网络交换机(例如，以太网交换机)被连接至现场模块板230A-230N。在其它实施例中，网络交换机可兼容不同的协议，例如，光纤信道、802.11、或ATM等。
在一个实施例中，每一个现场模块板230A-230N都可以是用于评估和开发目的单独的独立板，该独立板附接至装载有DUT 220A-220N的定制负载板夹具，且还附接至从其接收测试程序的系统控制器201。在其它实施例中，现场模块板可作为插入式扩展卡或可作为直接插入到系统控制器201的机架内的子板被实施。
现场模块板230A-230N各自包括至少一个测试器处理器204和至少一个FPGA设备。测试器处理器204和FPGA设备211A-211M根据从系统控制器201接收的测试程序指令在现场模块板上运行每个测试用例的测试方法。在一个实施例中，测试器处理器可以是市售的Intel 8086CPU或者任何其它熟知的处理器。此外，测试器处理器可以在Ubuntu OS x64操作系统上运作并运行核心软件(Core Software)，以运行测试方法，该核心软件使其能够与在系统控制器上运行的Stylus软件进行通信。测试器处理器204基于从系统控制器接收的测试程序控制现场模块上的FPGA器件和连接至现场模块的DUT。
测试器处理器204通过总线212连接至FPGA器件并且能够与FPGA器件通信。在一个实施例中，测试器处理器204通过分开的专用总线与FPGA器件211A-211M中的每个进行通信。在一个实施例中，测试器处理器204明显能够通过分配给这些FPGA器件的最小处理功能的FPGA控制对DUT 220A-220N的测试。在这个实施例中，因为测试器处理器所生成的所有命令和数据都需要通过总线被传输到FPGA器件，因此总线212的数据通信容量可能会快速耗尽。在其它实施例中，测试器处理器204可以通过把控制对DUT的测试的功能分配给FPGA器件来分担处理负载。在这些实施例中，因为FPGA器件能够生成它们自己的命令和数据，因此总线212上的流量减少了。
在一个实施例中，每个FPGA器件211A-211M都被连接至与它自己的专用存储器块240A-240M。除其它外，这些存储器块可用于存储写出至DUT的测试模式数据。在一个实施例中，每个FPGA器件可包括两个实例化FPGA测试器块210A-210B，这两个实例化FPGA测试器块210A-210B具有用于执行包括本文将进一步描述的通信协议引擎和硬件加速器的实现方式的功能的功能模块。存储器块240A-240M各自都包含一个或多个存储器模块，其中存储器块中的每个存储器模块可专用于实例化FPGA测试器块210A-210B中的一个或多个。因此，每个实例化FPGA测试器块210A-210B可被连接至中它自己在存储器块240A内的专用存储器模块。在另一实施例中，实例化FPGA测试器块210A和210B可共用存储器块240A内的一个存储器模块。
此外，在“每DUT一测试器(tester per DUT)”配置中，系统中的DUT 220A-220N中的每个可被连接至专用实例化FPGA测试器块210A-210N，其中每个DUT获得它自己的测试器块。这允许为每个DUT执行单独测试。这样的配置中的硬件资源是按照以最少硬件共用来支持单个DUT的方式设计的。这种配置还允许并行测试多个DUT，其中每个DUT可连接至它自己的专用FPGA测试器块并且可运行不同的测试程序。
图2中所示的本发明的实施例的架构有若干优势。首先，它消除了系统中对协议专用硬件总线适配器插座和卡的需求，因为通信协议模块能够被直接编程在FPGA器件内的实例化FPGA测试器块上。实例化测试器块可被配置为以DUT支持的任意协议与这些DUT进行通信。因此，如果需要测试具有不同协议支持的DUT时，它们可以被连接至相同的系统且FPGA可被重新编程以支持相关联的协议。因此，一个ATE主体可轻易的被配置为测试支持多种不同类型的协议的DUT。
在一个实施例中，新的协议可通过从系统控制器201上的缓存器进行简单的比特流下载而被下载并直接安装于FPGA上，而无需任何种类的硬件交互。例如，ATE装置200中的FPGA 211A-211M最初可配置有PCIe协议以测试PCIe器件，并且随后可通过软件下载被重新配置以测试SATA器件。如果又发布一种新的协议，那么FPGA可通过比特流下载而轻易地被配置由该协议，而不必在物理上切换系统中的所有硬件总线适配卡。最后，如果需要实施非标准协议，则尽管如此FPGA可被配置为实施此类协议。
在另一个实施例中，FPGA 211A-211M可被配置为运行不止一个通信协议，其中这些协议还可以从系统控制器201进行下载并通过软件进行配置。例如，实例化FPGA测试器块210A可被配置为运行PCIe协议，而实例化FPGA测试器块201B可被配置为运行SATA协议。这就使得测试器硬件能同时测试支持不同协议的DUT。现在FPGA 211A可被连接以测试支持PCIe和SATA协议两者的DUT。或者，FPGA 211A可被连接以测试两个不同的DUT，其中一个DUT支持PCIe协议而另一DUT支持SATA协议。
图2所示架构另一主要优势是它通过向FPGA器件分配命令和测试模式生成功能来减少测试器处理器204上的处理负载，其中每个DUT都有运行特定于该DUT的测试程序的专用FPGA模块。例如，实例化FPGA测试器块210A被连接至DUT 220A并运行特定于DUT 220A的测试程序。在这样的配置中的硬件资源是按照以最少硬件共用支持单个DUT的形式设计的。这种“每DUT一测试器”的配置还允许在每个处理器处测试更多DUT及更多DUT并行测试。此外，在某些模式中FPGA能够生成它们自己的命令和测试类型，对连接测试器处理器和其它硬件组件(包括FPGA器件、器件电源(DPS)、和DUT)的总线的带宽要求也降低了。因此相比于在先配置可同时测试更多DUT。
图3根据本发明的实施例提供了现场模块及其与系统控制器和DUT互连的更详细的示意性框图。参考图3，在一个实施例中，ATE装置的现场模块可被机械地配置于测试器片340A-340N上，其中每个测试器片包括至少一个现场模块。在某些典型的实施例中，每个测试器片可包括两个现场模块和两个器件电源板。例如，图3的测试器片340A包括现场模块310A和310B以及器件电源板332A和332B。然而，对可被配置于测试器片上的器件电源板或现场模块的数量没有限制。测试器片340通过网络交换机302被连接至系统控制器301。系统控制器301和网络交换机302分别执行与图2中的元件201和202相同的功能。网络交换机302可通过32位宽总线被连接至每个现场模块。
器件电源板332A-332B中的每个可由现场模块310A-310B中的一个来控制。在测试器处理器304上运行的软件可被配置为把器件电源分配给特定现场模块。在一个实施例中，现场模块310A-310B和器件电源332A-332B被配置为使用高速串行协议(例如，快速外设组件互连(PCIe)、串行AT附件(SATA)、或串行连接SCSI(SAS))相互通信。
在一个实施例中，如图3所示，每个现场模块被配置有两个FPGA。图3实施例中的FPGA 316和318中的每个受测试器处理器304控制并执行与图2中的FPGA 211A-211M相似的功能。测试器处理器304可利用8通道高速串行协议接口(比如，PCIe)与每个FPGA进行通信，如图3中由系统总线330和332所示的。在其它实施例中，测试器处理器304还可利用不同的高速串行协议(例如，串行AT附件(SATA)或串行连接SCSI(SAS))与FPGA进行通信。
FPGA 316和318分别被连接至存储器模块308和304，其中存储器模块执行与图2中的240A-240N类似的功能。存储器模块与FPGA器件和测试器处理器304两者相耦合，且可由FPGA器件和测试器处理器304两者来控制。
FPGA 316和318可分别通过总线352和354连接至负载板380上的DUT 372A-372M。负载板380是允许现场模块端的通用高速连接的物理装具(harness)，该通用高速连接与用以在线352和354上与DUT通信的协议无关。然而，在DUT端，需要设计负载板以便具有特定于DUT正在使用的协议的连接器。
在本发明的一个实施例中，DUT 372A-372M被装载在负载板380上，负载板380被置于用于测试的热腔室390内部。DUT 372A-372M和负载板380从器件电源332A和332B获取电量。
可连接至每个FPGA的DUT的数量取决于FPGA中的收发器的数量和每个DUT所需的I/O通道的数量。在一个实施例中，FPGA 316和318可各自包括32个高速收发器，并且总线352和354可各自是32位宽，然而，可根据应用实施更多或更少。例如，如果每个DUT需要8个I/O通道，那么在这样的系统中只有4个DUT可连接至每个FPGA。
图4是根据本发明的实施例的图2的实例化FPGA测试器块的详细示意性框图。
参考图4，实例化FPGA测试器块410通过PCIe上行端口470连接至测试器处理器，并通过PCIe下行端口480连接至DUT。
实例化FPGA块4可包括协议引擎模块430、逻辑块模块450、和硬件加速器块440。硬件加速器块440还可包括存储器控制模块444、比较器模块446、分组生成器模块445、和算法模式生成器(APG)模块443。
在一个实施例中，逻辑块模块450包括对来自测试器处理器的命令进行解码的解码逻辑、把所有来自测试器处理器304的传入命令和数据以及由FPGA器件生成的数据路由至适当模块的路由逻辑、和在实例化FPGA测试器块410内的各种通信路径间进行仲裁的仲裁逻辑。
在一个实现方式中，用于在测试器处理器和DUT之间通信的通信协议可有利地是可重新配置的。在这样的实现方式中的通信协议引擎被直接编程于实例化FPGA测试器块410的协议引擎模块430内。因此，实例化FPGA测试器块410可被配置为以DUT所支持的任意协议与DUT通信。这有利地消除了对硬件总线适配卡的需求，且不需要替换协议专用硬件来测试具有不同协议支持的DUT。在一个实施例中，协议可以是高速串行协议，包括但不限于SATA、SAS或PCIe等。新的或经修改的协议可以通过测试器处理器经由从系统控制器进行简单的比特流下载而被下载并直接安装在FPGA上，而无需任何种类的硬件交互。并且，如果新的协议被发布，那么FPGA可经由软件下载而轻易地被配置有该协议。
在图4中，如果耦合于PCIe下行端口480的DUT是PCIe器件，那么包含ECIe协议的实例化的比特文件可通过PCIe上行端口470被下载，并被安装在协议引擎模块430上。每个FPGA器件316或318可包括一个或多个实例化FPGA测试器模块，并且因此包括一个或多个协议引擎模块。任何一个FPGA器件能够支持的协议引擎模块的数量都只受FPGA的大小和门数限制。
在本发明的一个实施例中，在FPGA器件内的每个协议引擎模块都可被配置有不同的通信协议。因此，连接FPGA器件能够被连接以测试多个DUT，每个DUT同时支持不同的通信协议。可替代地，FPGA器件可被连接至支持多个协议的单一DUT并测试同时在器件上运行的所有模块。例如，如果FPGA被配置为运行PCIe协议和SATA协议两者，那么它能够被连接以测试支持PCIe和SATA协议两者的DUT。或者，它被连接以测试两个不同的DUT，其中一个DUT支持PCIe协议而另一DUT支持SATA协议。
图4的硬件加速器块440可被用于加快FPGA硬件上的某些功能，使其快于测试器处理器上的软件中可能实现的速度。硬件加速器块440可提供用于测试DUT的初始测试模式数据。它还可包含生成用于控制DUT的测试的某些命令的功能。加速器块440使用算法模式生成器模块443来生成测试模式数据。
硬件加速器块440可使用比较器模块446对从DUT读取的数据和先前周期中写入DUT的数据进行比较。比较器模块446包括向测试器处理器标记失配以识别不符合要求的器件的功能。更具体地说，比较器模块446可包括保持追踪失配并将失配传输至测试器处理器304的错误计数器。
硬件加速器块440可连接至本地存储器模块420。存储器模块420执行与存储器块240A-240M中任意存储器块相似的功能。存储器模块420可受硬件加速器块440和测试器处理器304两者控制。测试器处理器304可控制本地存储器模块420并把初始测试模式数据写入本地存储器模块420。
存储器模块420存储将要写入DUT的测试模式数据，并且硬件加速器块440访问存储器模块420以将所存储的数据与写入周期后从DUT读取的数据进行比较。本地存储器模块420还可用于记录故障。存储器模块将存储记录DUT有测试期间所经历的所有故障的日志文件。在一个实施例中，加速器块440具有任何其它实例化FPGA测试器块都不能访问的专用本地存储器模块块420。在另一实施例中，本地存储器模块块420被与另一实例化FPGA测试器块中的硬件加速器块共用。
硬件加速器块440还可包括存储控制模块444。存储控制模块444与存储器模块420交互，并且控制对存储器模块420的读取和写入访问。
最后，硬件加速器块440包括分组生成器模块445。硬件加速器块在某些模式中使用分组生成器模块以构造要被写出到DUT的分组，该分组包括头部/命令数据和测试模式数据。
在某些实施例中，硬件加速器块440可由测试器处理器304编程以在若干硬件加速模式中的一个模式下运行。在旁路模式中，硬件加速器被绕开，并且命令和测试数据由测试器处理器304直接通过路径472发送至DUT。在硬件加速器模式生成器模式下，测试模式数据由APG模块443生成，而命令由测试器处理器304生成。测试分组通过路径474被传送至DUT。在硬件加速器存储器模式下，测试模式数据从本地存储器模块420存取，而命令由测试器处理器304生成。测试模式数据通过路径476被传送至DUT。需要路由逻辑482在路径472、474和476之间进行仲裁以控制数据到DUT的流动。
现场模块可包括通用连接器481。因为协议引擎模块430可被配置为运行任意数量的各种通信协议，所以在现场模块上需要通用高速连接器481。因此，如果在协议引擎模块430实施的协议需要被改变，则不需要在现场模块上进行伴随的物理修改。现场模块利用负载板380连接至DUT，负载板380可在现场模块端连接至通用连接器，但是对于正在DUT端实施的协议是特定的。支持不同通信协议的DUT将需要不同的配置。因此，如果协议被重新编程以适应需要不同配置的DUT，那么负载板需要被断开并替换。
图5根据本发明的实施例描述了测试DUT的示例过程的流程图500。然而，该本发明不限于流程图500所提供的说明。确切地说，对相关领域的技术人员而言通过本文提供的教导将清楚地得出落在本发明范围和精神内的其它功能流程。
将继续参考上文参考图2、3和4所述的实施例来描述流程图500，然而该方法并不限于这些实施例。
现参考图5，在块502处，用户初始化设置并把测试程序载入系统控制器中。初始化设置可包括从将被配置在ATE装置200中的FPGA器件上的可用的协议的库中选择一个或多个协议。这些协议在系统控制器301被缓存为文件，并可作为比特文件被下载到FPGA上。用户可以通过图形用户界面从可用的版本的列表中选择协议。在协议成为可用选项之前，它必须被构建、测试并集成到版本中。除其它外，所发布的FPGA配置包含关于所支持的协议和可用于连接DUT的收发器的数量的定义。然后版本的库可通过图形用户界面供用户使用。
在块502处，用户还可以通过图形用户界面把测试程序载入至系统控制器301。该测试程序定义了需要在DUT上运行的测试的所有参数。在块504处，系统控制器把指令传送至现场模块310A上的测试器处理器。该步骤包括传送将要编程于FPGA上的协议引擎的比特文件。系统控制器可包括路由逻辑，以把特定测试程序的指令路由至连接至受测试程序控制的DUT的测试器处理器。
在块506处，在从系统控制器接收指令后，测试器处理器304可确定用于运行对连接至现场模块310A的DUT的测试的硬件加速模式。
在一个实施例中，测试器处理器304可在四个不同的硬件加速模式中的一个模式下运行。每个功能模式被配置为在测试器处理器304和FPGA316及318之间分配生成命令和测试数据的功能。在一个实施例中，测试器处理器可被编程为在旁路模式下运行，其中用于测试DUT的所有命令和测试数据都是由测试器处理器304生成的，而FPGA 316和318被绕开。
在另一实施例中，测试器处理器304可被编程为在硬件加速器模式生成器模式下运行，其中将被用于DUT的测试的伪随机数据由FPGA 316和318生成，并且比较也由FPGA完成，但测试器处理器处置命令的生成。
在另一实施例中，测试器处理器304可被编程为在硬件加速器存储器模式下运行，其中在初始化设置期间由测试器处理器把测试模式预写入连接至每个FPGA 316和318的存储器模块上。在这种模式中，FPGA访问专用存储器设备以取回要写入到DUT的测试数据、从DUT读取测试数据、并比较读取的数据和写入存储器件上的数据。在这种模式下，每个FPGA控制存储器件以响应于来自DUT的读取和写入操作。然而，在这种模式下测试器处理器仍然负责命令生成。
在另一实施例中，测试器处理器304可被编程为在硬件加速器分组生成器模式下运行，其中数据和基础读取/写入/比较命令由FPGA 316和318生成。
在块508处，测试器处理器将会分支至运行测试的模式。
图6根据本发明的实施例描述了在旁路模式下的测试DUT的示例性过程的流程图600。然而，本发明并不限于流程图600所提供的说明。确切地说，对相关领域的技术人员而言通过本文提供的教导将清楚地得出落在本发明范围和精神内的其它功能流程。
将继续参考上文参考图2、3和4所述的实施例来描述流程图600，然而该方法并不限于这些实施例。
现在参考图6，在旁路模式下，在块602处，测试器处理器304生成针对将被路由至DUT的测试分组的命令和分组头部。在块604处，测试过程还生成针对将被路由至DUT的分组的测试模式数据。在这种模式下，没有硬件加速是因为测试器处理器生成它自己的命令和测试数据。图10A是在本发明的一个实施例中根据图6的方法构建的分组的框图表示。
在块606处，测试器处理器与实例化FPGA块410和下行端口480进行通信，以把包含测试模式数据的测试分组路由至DUT。旁路模式是通过模式，其中，有一些有限的例外，命令和数据透明地穿过实例化FPGA块410直接至DUT。在旁路模式下DUT直接由测试器处理器304控制。而实例化FPGA块可包括路由分组直至下行端口的逻辑，但它并不涉及命令生成(也称为“信令”)或数据生成。
在块608处，测试器处理器304与下行端口480进行通信以发起从DUT读取数据的操作，该数据先前在块606处被写入至DUT。在块610处，测试器处理器将从DUT读取的数据与在块606处写入的数据进行比较。如果在块606处写入的数据和在块610处读取的数据失配，那么在块612处测试器处理器340向系统控制器301发送标记。然后系统控制器会向用户标记该失配。
在旁路模式下，测试器处理器304受其可支持的DUT的数量的约束，因为它的处理能力可由生成针对DUT的所有命令和数据被迅速最大化。现场模块310A能够支持的DUT的数量还受系统总线330和332上的带宽约束限制。在旁路模式下，因为测试器处理器304经过总线把大量数据传送至DUT，所以总线330和332的带宽被相对快速地耗尽。因此，具有更多硬件加速的其它模式是可用的，其中FGPA器件具有更多的功能来产生测试数据和命令。
图7根据本发明的实施例描述了在硬件加速器模式生成器模式下测试DUT的示例性过程的流程图700。然而，本发明并不限于流程图700提供的描述确切地说。对相关领域的技术人员而言通过本文提供的教导将清楚地得出落在本发明范围和精神内的其它功能流程。
将继续参考上文参考图2、3和4所述的实施例来描述流程图700，然而该方法并不限于这些实施例。
现参考图7，示出了硬件加速的方法，其中FPGA器件分担数据生成功能，从而减轻测试器处理器304上的处理负载和系统总线330和332上的数据负载。在硬件加速器模式生成器模式的块702处，测试器处理器304产生针对将被路由至DUT的分组的命令和分组头部。在这个模式下测试器处理保留信令功能。在块704处，硬件加速器块440内的算法模式生成器模块443生成将写入DUT的伪随机测试数据。逻辑块模块450包括把产生的数据路由和添加至将写出至DUT的分组的功能。图10B是在本发明的一个实施例中根据图7的方法生成的分组的框图表示。
该模式被视为“硬件加速的”是因为与在软件中通过测试器处理器实现相比在硬件中通过FPGA的算法模式生成器能够更快速地实现生成数据的功能。如图4中所示，“每DUT一测试器”架构还允许DUT直接连接至它自己的专用实例化FPGA测试器块，该实例化FPGA测试器块生成针对该DUT的测试模式数据，这就使得带宽比起旁路模式有大幅增长，在旁路模式下测试器处理器304经过系统总线330和332向DUT提供所有命令和数据。由于FPGA器件分担数据生成功能，系统总线330和332被释放，从而可以以比旁路模式快的速率向FPGA传输命令。此外，对于诸如需要若干反复测试的固态驱动之类的器件，具有通过实例化FPGA测试块的专用数据路径与由若干DUT共享测试器处理器的资源相比显著加速了测试。它还允许DUT以接近全性能运行，因为它不必等待测试器处理器为其分配处理资源。
在一个实施例中，算法模式生成器模块443可被编程为在运行中(on the fly)生成数据。APG模块可以生成递增模式、伪随机模式、或者某类型的恒定模式。APG还可以具有某些门控功能，以生成具有条纹、斜条纹、或交叉模式的测试模式。在一个实施例中，APG模式除其它之外还可利用有限状态机、计数器或线性反馈移位寄存器等来生成测试模式。在一些实施中，可向APG模块提供启动种子作为初始值来生成更复杂的模式。
在步骤706，实例化FPGA块410根据测试器处理器所生成的命令和分组头部与下行端口480进行通信以向DUT路由测试模式数据。在步骤708，实例化FPGA块410根据测试器处理器所生成的命令与下行端口进行通信，以从DUT读取测试模式数据。然后硬件加速器块440的比较器模块446被用于比较读取的数据和在块710处写入DUT的数据。APG模块443可被设计为使得比较器模块以与用于生成伪随机数据相同的参数来对APG模块443执行读取操作并且接收在块704处写入DUT的相同数据。APG模块443在运行时重新产生写入DUT的数据，并且将其传输至比较器模块446。在块712处，任何失配或者被存储控制模块444记录在存储器模块420上或者被实例化FPGA块传输至测试器处理器。随后在块714处，测试器处理器在接收到错误日志后向系统控制器标记失配。
图8根据本发明的实施例描述了在硬件加速器存储模式下测试DUT的示例过程的流程图800。然而，该本发明不限于流程图800所提供的说明。确切地说，对相关领域的技术人员而言通过本文提供的教导将清楚地得出落在本发明范围和精神内的其它功能流程。
将继续参考上文参考图2、3和4所述的实施例来描述流程图800，然而本发明并不限于这些实施例。
现参考图8，示出了一种硬件加速的方法，其中FPGA器件分担数据生成功能，从而减轻了测试器处理器304上的处理负载和系统总线330和332上的数据负载。与硬件加速器模式生成器模式相比，在硬件加速器存储器模式下，实例化FPGA测试块访问本地存储器模块以获取要写入到DUT的数据，而不使用APG模块443。
在硬件加速器模式存储器模式的块800处，测试器处理器304生成针对要被路由至DUT的分组的命令和分组头部。测试器处理器在这种模式下保留信令功能。在块802处，测试器处理器用要被写出至DUT的测试模式对实例化FPGA测试块410的本地存储器模块420进行初始化。硬件加速器存储器模式的一个优势是测试器处理器所生成的测试模式可以构成与在硬件加速器模式生成器模式下由APG模块443生成的伪随机数据相反的真实随机数据。测试器处理器和实例化FPGA测试块都有对本地存储器模块420进行读取和写入的权限。然而，测试器处理器只能在初始设置期间访问存储器模块420。在加速器模式下，测试器处理器不能访问存储器模块，因为测试器处理器304上的额外处理负载和系统总线330和332上的额外数据负载使加速显著变慢。
在块804处，实例化FPGA测试器块从存储器模块420读取要被路由至DUT的测试模式数据。因为存储器模块420专用于FPGA测试器块或只与一个其他FPGA测试器块共用，它们两个之间有产生快速读取操作的高带宽连接。逻辑块模块450包括路由所生成的数据并将其添加至要写出至DUT的分组中。图10C是在本发明的一个实施例中根据图8的方法的生成分组的框图表示。
在数据被添加至分组后，在块806处，实例化FPGA测试器块根据测试器处理器所生成的命令和分组头部与下行端口480进行通信，以将测试模式数据路由至DUT。在步骤808，实例化FPGA块410根据测试器处理器所生成的命令与下行端口进行通信以从DUT读取测试模式数据。然后在块810处，硬件加速器块440的比较器模块446被用于比较读取的数据和写入DUT的数据。在块812处，任何失配或者被记录在存储器模块420上或者由实例化FPGA块传输至测试器处理器。随后在块814处，测试器处理器在接收到错误日志后向系统控制器标记失配。
图9根据本发明的实施例描述了测试DUT的示例过程的流程图900。然而，该本发明不限于流程图900所提供的说明。确切地说，对相关领域的技术人员而言通过本文提供的教导将清楚地得出落在本发明范围和精神内的其它功能流程。
将继续参考上文参考图2、3和4所述的实施例来描述流程图900，然而本发明并不限于这些实施例。
现参考图9，示出了一种硬件加速的方法，其中FPGA器件分担数据和命令生成功能，从而减轻测试器处理器304上的处理负载和系统总线330和332上的数据负载。这种模式也被称为“全加速”模式，因为用于运行器件测试的大多数控制被转移至FPGA器件，并且测试器处理器304只保留了对除读取和写入及比较之外的命令的控制。
在硬件加速器分组生成器模式下的块902处，测试器处理器304生成要被传输至实例化FPGA块410以生成它自己的分组的命令。在这个模式下，测试器处理器只保留非读取/写入/比较命令的功能。诸如读取、写入和比较操作之类的命令的功能被传递至实例化FPGA块，在块904处，实例化FPGA测试器块的分组生成器模块445生成具有要被传送至DUT的头部和命令信息的分组。该分组至少包括命令类型、器件的块地址和测试模式数据。图10D是在本发明的一个实施例中根据图9的方法分组生成的框图表示。
在块906处，硬件加速器块440中的算法模式生成器模块443生成将被写入DUT的伪随机测试数据。逻辑块模块450包括路由实例化FPGA块生成的数据和命令并将它们合并入将写出至DUT的分组内的功能。
在块908处，实例化FPGA测试器块与下行端口480进行通信以把测试模式数据路由至DUT。在步骤910，实例化FPGA块410与下行端口进行通信以从DUT读取测试模式数据。然后在块912处，硬件加速器块440的比较器模块446用于比较读取的数据和将被写入至DUT的数据。随后在块916处，测试器处理器在接收到错误日志后向系统控制器标记失配。
为了解释的目的，已经参考了具体实施例来描述上述说明。但是，上述说明性讨论并不意欲详尽或将本发明限制于所公开的精确形式。鉴于上述教导，可能会有许多修改或者变换。为了更好地解释本发明的原理及其实践应用，因而选择实施例进行描述，以使得本领域的其它技术人员能够伴随可能适合于所考虑的特定用途的各种修改更好地运用本发明和各种实施例。

Claims (23)

1.一种自动测试设备ATE装置，该装置包括：
被通信地耦合至测试器处理器的系统控制器，其中，所述系统控制器能够操作来将用于执行自动测试的指令传送至所述测试器处理器；
被耦合至所述测试器处理器的多个现场可编程门阵列FPGA组件，其中，所述多个FPGA组件中的每个FPGA组件被编程为包括用于实施多个通信协议中的一个通信协议的至少一个可重新配置电路，其中通信协议能被操作以编程在相关联的FPGA上，并且其中所述多个FPGA组件中的每一个能够操作来利用所述多个通信协议中的一个通信协议从所述系统控制器上的存储器访问比特流以对相关联的至少一个可重新配置电路进行编程，其中所述测试器处理器被配置为确定多个硬件加速模式中的一个以用于根据从所述系统控制器接收的指令对多个被测器件DUT执行测试，其中，所述硬件加速模式中的每一个被配置为在所述测试器处理器和所述多个FPGA组件之间分布用于生成测试所述多个DUT的命令和数据，其中每个硬件加速模式以不同方式在所述测试器处理器和所述多个FPGA组件之间分配命令生成和数据生成功能；以及
用于与被测器件DUT通信的至少一个通信端口，其中，根据来自使用所述多个通信协议中的一个通信协议的所述系统控制器的指令，所述多个FPGA组件能操作来将测试数据写入多个DUT并且能操作来从所述多个DUT读取测试数据。
2.根据权利要求1所述的装置，其中，所述系统控制器和所述测试器处理器被编程在所述FPGA内。
3.根据权利要求1所述的装置，其中，所述系统控制器和所述测试器处理器中的一个被编程在所述FPGA内。
4.根据权利要求1所述的装置，其中，所述多个通信协议中的至少一个通信协议选自包括以下各项的群组：快速外设组件互连PCIe、通用串行总线USB、串行连接SCSI SAS和串行AT附件SATA。
5.根据权利要求1所述的装置，还包括用户界面，所述用户界面能操作来允许用户选择将被编程在所述至少一个可重新配置电路上的协议。
6.根据权利要求1所述的装置，其中，所述多个被测器件DUT能操作来被安装在测试负载板上，并且此外，其中所述多个FPGA组件通过所述测试负载板与所述DUT进行通信。
7.根据权利要求1所述的装置，其中，所述多个FPGA组件包括被编程为包括第一通信协议的第一集合和被编程为包括第二通信协议的第二集合。
8.根据权利要求1所述的装置，其中，所述多个FPGA组件中的至少一个FPGA组件包括能操作来实施第一通信协议的可重新配置电路的第一集合和能操作来实施第二通信协议的可重新配置电路的第二集合。
9.根据权利要求1所述的装置，其中，所述多个DUT中的至少一个DUT包括用于以通信协议进行通信的至少两个电路，其中，所述至少两个电路中的每个电路实施不同协议。
10.根据权利要求9所述的装置，其中，所述至少两个电路能操作来同时运行。
11.一种使用自动测试设备ATE进行测试的方法，所述方法包括：
从系统控制器向测试器处理器传送用于执行自动测试的指令；
在耦合至所述测试器处理器的多个现场可编程门阵列FPGA组件中的每个FPGA组件上编程至少一个可重新配置电路以实施多个通信协议中的一个通信协议，其中通信协议能被操作以编程在相关联的FPGA上，并且其中所述多个FPGA组件中的每一个能够操作来利用所述多个通信协议中的一个通信协议从所述系统控制器上的存储器访问比特流以对相关联的至少一个可重新配置电路进行编程；
将测试数据从使用所述多个通信协议中的一个通信协议的所述多个FPGA组件写入至多个被测器件DUT；以及
将测试数据从所述多个DUT读取至使用所述多个通信协议中的一个通信协议的所述多个FPGA组件，其中，所述写入和所述读取都是根据来自所述系统控制器的所述指令进行的,其中所述测试器处理器被配置为确定多个硬件加速模式中的一个以用于对多个被测器件DUT执行测试，其中，所述硬件加速模式中的每一个被配置为在所述测试器处理器和所述多个FPGA组件之间分布用于生成测试所述多个DUT的命令和数据的功能，其中每个硬件加速模式以不同方式在所述测试器处理器和所述多个FPGA组件之间分配命令生成和数据生成功能。
12.根据权利要求11所述的方法，其中，所述多个通信协议中的至少一个通信协议选自包括以下各项的群组：快速外设组件互连PCIe、通用串行总线USB、串行连接SCSI SAS和串行AT附件SATA。
13.根据权利要求11所述的方法，还包括：基于通过耦合至所述系统控制器的用户界面的用户选择，来选择将被编程在所述至少一个可重新配置电路上的通信协议。
14.根据权利要求11所述的方法，还包括：将所述多个被测器件(DUT)安装在测试负载板上，其中，所述多个FPGA组件通过所述测试负载板与所述DUT进行通信。
15.根据权利要求11所述的方法，还包括：对所述多个FPGA组件的第一集合进行编程以包括第一通信协议，以及对所述多个FPGA组件的第二集合进行编程以包括第二通信协议。
16.根据权利要求11所述的方法，还包括：对所述多个FPGA组件中的至少一个FPGA组件进行编程，以包括能操作来执行第一通信协议的可重新配置电路的第一集合和能操作来执行第二通信协议的可重新配置电路的第二集合。
17.根据权利要求11所述的方法，还包括：与使用第一通信协议和第二通信协议的所述多个DUT中的至少一个DUT通信，其中，所述至少一个DUT包括用于实施通信协议的至少两个可重新配置电路。
18.根据权利要求17所述的方法，还包括：同时测试所述至少两个可重新配置电路。
19.一种测试器系统，该系统包括：
系统控制器，所述系统控制器用于控制测试程序并且被耦合至总线；
多个模块，所述多个模块被耦合至所述总线并且其中每个模块都能操作来测试多个被测器件，其中，每个模块包括：
耦合至所述总线的测试器处理器；
通信地耦合至所述测试器处理器的多个可配置块，其中每个可配置块能操作来与相关联的被测器件进行通信，并且还能操作被编程有用于向和从所述相关联的被测器件传输测试数据的通信协议，其中通信协议能被操作以编程在相关联的可配置块上，并且其中所述多个可配置块组件中的每一个能够操作来利用所述多个通信协议中的一个通信协议从所述系统控制器上的存储器访问比特流以对相关联的至少一个可重新配置电路进行编程，其中所述测试器处理器被配置为确定多个硬件加速模式中的一个以用于对多个被测器件DUT执行测试，其中，所述硬件加速模式中的每一个被配置为在所述测试器处理器和所述多个可配置块之间分布用于生成测试所述多个DUT的命令和数据，其中每个硬件加速模式以不同方式在所述测试器处理器和所述多个可配置块组件之间分配命令生成和数据生成功能。
20.根据权利要求19所述的测试器系统，其中，所述多个可配置块中的可配置块包括：
第一可重新配置部分，所述第一可重新配置部分能操作来被配置为利用第一通信协议进行通信；以及
第二可重新配置部分，所述第二可重新配置部分能操作来被配置为利用第二通信协议进行通信，其中，所述第一通信协议和所述第二通信协议能够同时被用于与相关联的被测器件进行通信。
21.根据权利要求19所述的测试器系统，其中，所述系统控制器能操作来用通信协议对所述多个可配置块进行编程。
22.根据权利要求19所述的测试器系统，其中，所述模块中的每个模块还包括本地存储器，并且其中，所述本地存储器被耦合至所述多个可配置块中的每个可配置块。
23.根据权利要求22所述的测试器系统，其中，所述本地存储器还通信地耦合至所述测试器处理器。
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