CN102089669A - 使用内置器件标准接口的测试装置和半导体设备 - Google Patents

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Abstract

接口电路经由与主总线不同的测试控制总线BUS3连接到ATE，接收从ATE输出的控制信号，并且根据该控制信号控制多个BIST电路。此外，DUT被配置成，使得ATE能够经由测试控制总线读出该控制信号所指定的测试结果信号。BISI同步控制单元生成第一控制信号和第二控制信号，并且将这些信号经由测试控制总线提供给DUT，所述第一控制信号用于各个地控制包含在DUT中的多个BIST电路，所述第二控制信号用于读取BIST电路所生成的测试结果信号。

Description

使用内置器件标准接口的测试装置和半导体设备
技术领域
本发明涉及一种用于半导体设备的测试技术。
背景技术
为了以低成本测试半导体设备，采用内置自测(BIST)电路。所采用的BIST电路通过以低的速度将限定的输入信号写入到受测试的设备(下文中将受测试的设备称为“DUT”)中以及将限定的输出信号从DUT中读出，提供缺陷部分的诊断以及质量检查，而不牵涉到高成本的半导体自动测试装置(下文中将该自动测试装置称为“ATE”)。特别地，对于用于存储器电路和逻辑电路的BIST而言，积累了许多的实际结果和研究结果。用于这样的电路的BIST已经在生产测试中实现。标准IEEE1149.1由联合测试行动组(JTAG)于1990年制定。该标准使得用于边界扫描测试的方法与边界扫描测试所必需的输入/输出信号结合。该JTAG标准(还被简称为“JTAG”)提供采用5比特输入/输出信号(即测试数据输入TDI、测试数据输出TDO、测试时钟TCK、测试模式选择TMS和测试重置TRST(选项))的规范，所述5比特输入/输出信号用于访问包含在DUT中呈内置电路形式的BIST电路，由此提供边界扫描测试。
在很多情况下，在用于存储器电路或逻辑电路的BIST中所执行的边界扫描测试是这样的方法，在该方法中，设置在电路边界处的多个触发器或锁存器以菊花链的形式串联，从而写入和读出数据。具体地，经由测试数据输入端口以低的速度输入串行数据，在DUT的给定状态下串行地读取由边界处的触发器或锁存器所保存的数据，以及将所读出的数据与期望值进行比较。因此，在仅执行边界扫描测试的情况下，具有5比特并行I/O端口的小型装置或电子计算器(计算机)足以作为JTAG信号的来源。
然而，在很多情况下，为了确保DUT的质量，需要执行直流(DC)测试和输入泄漏测试，外加BIST测试。尚未提出在所有步骤中均不牵涉ATE的测试系统。相应地，ATE的用于执行DC测试等的某些输入/输出端口被分配给DUT的JTAG端口(还被称为“测试访问端口TAP”)。通过这样的布置方式，BIST测试和DC测试都能够用单一的ATE来执行。一般而言，能够以高的速度输入/输出信号的ATE设备取决于信号输入/输出的速度而是昂贵的，导致增加的测试成本。因此，在仅以基本质量保证来运输设备的情况下，仅生成低速信号的低成本的ATE就足够了。当前，BIST优化的BIST测试器等是可用的。
对于逻辑电路和存储器电路而言，BIST的有效性已经被充分证明。相应地，已经尝试将BIST的用途扩展到包括测试模拟电路的功能，以及尝试为数模混合的大规模集成电路(LSI)提供集成的BIST。关于回送测试已经存在很多研究结果，回送测试是BIST方法中用于测试模拟电路块类型的高速I/F电路的测试。回送测试已经在生产测试中实现。此外，在将来，用于数字块与模拟块之间的接口电路(诸如A/D转换器、D/A转换器等)的BIST、以及用于无线通信LSI的前端或后端的BIST将投入实际使用。
鉴于这样的情形，在不久的将来，将有可能提供用于单个DUT(诸如片上系统(SoC)或封装系统(SiP))的多种类型的BIST，在该单个DUT上以单片方式安装有存储器电路、逻辑电路、模拟电路、A/D转换器、D/A转换器、高速I/F电路。半导体工艺的改进的微细加工使得为BIST电路增加的电路面积(开销)可以忽略。这样使得BIST所提供的测试项可以增多。相应地，将安装更多的BIST电路。此外，BIST的优点包括检查经由外部端口无法观测到的DUT的内部电路状态的功能。关于集成地包括多种功能的SoC设备，这提供了用于缺陷分析和用于提高产率的非常有效的信息。
发明内容
技术问题
在这样的情况下，通过检查具有多种BIST功能的DUT，本发明人意识到以下问题。
1、在存在根据相互独立的各个控制规范的多个BIST的情况下，在各BIST电路之间的控制命令和期望值比较过程方面存在不同，导致了ATE对由DUT所提供的BIST的复杂的控制操作。这导致了增加的测试时间和冗余的测试资源。
2、在各BIST电路执行链接在一起的或彼此同步的操作的情况下，需要ATE同时访问每一个BIST电路。这样的布置方式按照BIST电路的增量要求独立的外部访问端口(TAP)。这减少了可以分配给待在正常模式下执行的DUT的功能和操作的端口的数量。
3、在将来，可能需要提供链接在一起的或彼此同步的多个BIST和正常测试(ATE访问DUT的正常输入/输出端口的测试)。当前方法不支持BIST和正常测试的链接，即，不能执行这样的测试。
鉴于这样的情况，提出本发明。因此，本发明的一般目的在于提供一种用于整体控制多个BIST电路的方法。
问题的解决方案
本发明实施方式涉及一种用于半导体设备的测试装置。所述半导体设备(受测试的设备(DUT))包括多个功能块、多个BIST电路、以及接口电路。所述多个功能块经由主总线输入/输出信号，并且执行预定的信号处理。按照功能块的增量设置所述多个BIST电路，所述多个BIST电路中的每一个测试对应的功能块，并且根据测试结果生成数字信号形式的测试结果信号。所述接口电路经由不同于所述主总线的测试控制总线连接到所述测试装置，并且接收从所述测试装置输出的控制信号。所述接口电路被配置成，使得：(1)所述接口电路根据所述控制信号控制所述多个BIST电路，并且使得：(2)所述测试装置可以经由所述测试控制总线读出根据所述控制信号而确定的测试结果信号。所述测试装置包括测试单元和控制单元。所述测试单元经由所述主总线发送信号到所述半导体设备和/或从所述半导体设备接收信号，并且指令所述功能块中的至少一个执行预定的信号处理。所述控制单元生成第一控制信号和第二控制信号，并且将所述第一控制信号和所述第二控制信号经由所述测试控制总线提供给所述半导体设备，所述第一控制信号用于各个地控制包含在所述半导体设备内的所述多个BIST电路，所述第二控制信号用于从包含在所述半导体设备内的所述接口电路读出所述BIST电路所生成的测试结果信号。
通过这样的实施方式，为所述多个BIST电路提供集成的接口，用以控制包含在所述DUT中的所述BIST电路。此外，这样的布置方式使得能够获取由每一个BIST电路所生成的测试结果信号。所述“测试结果信号”可以是待测试的功能块是否正常地操作的判断结果。所述“测试结果信号”也可以是在测试中的中间步骤中获得的中间数据。此外，本文所使用的“发送”、“接收”至少表示数据发送或数据接收。
控制单元所生成的第一控制信号可以至少包括选择信号，该选择信号从所述多个BIST电路中指示待设置为激活状态的BIST电路。
所述多个BIST电路中的至少一个可被配置成，使得能够在多个模式之间进行切换。所述选择信号可以包括用于设置模式的模式数据。
所述控制单元还可以生成第三控制信号，并且可以经由所述测试控制总线将所述第三控制信号提供给所述半导体设备。所述第三控制信号包括待提供给每一个BIST电路的测试图样。
通过这样的布置方式，由所述测试装置所生成的测试图样被提供给所述功能块，并且可以获取通过处理所述测试图样而获得的结果。
此外，所述控制单元还可以生成第四控制信号，并且可以经由所述测试控制总线将所述第四控制信号提供给所述半导体设备，所述第四控制信号用于指令所述BIST电路开始测试或者停止测试。
所述控制单元可以生成选项信号，用于对所述多个BIST电路中的至少一个执行独特的控制操作。所述测试控制总线可以包括用于发送不同于所述第一控制信号和第二控制信号的所述选项信号的另一条信号线。
通过这样的布置方式，提供选项信号。因而，DUT 200的设计者可以将选项信号分配给被请求执行多比特传输的BIST电路。
在所述测试单元发送信号到所述半导体设备和/或从所述半导体设备接收信号，并且所述功能块中的至少一个执行所述预定的信号处理的状态下，所述控制单元可以将与该功能块对应的BIST电路设置为激活状态，由此测试该功能块。这样的布置方式使得能够利用经由主总线发送/接收的信号来执行内置自测(BIST)。
所述测试装置还可以包括同步控制单元，该同步控制单元接收所述控制单元所生成的控制信号，并且与所述测试单元所提供的测试速率同步地输出所述控制信号。
通过这样的布置方式，所述控制信号被以同步于所述测试速率的方式提供给DUT。因而，这样的布置方式使得能够在以实时方式改变测试速率的同时同步于测试速率而执行内置自测(BIST)。
在所述多个BIST电路中，具有相同功能的BIST电路可被多个功能块共享。
所述BIST电路中的至少一个可以允许校准信号经由校准总线输入。所述测试装置的测试单元可被配置成，使得能够生成校准信号。所述控制单元可以获取由于所述BIST电路执行校准信号处理而生成的测试结果信号，并且可以根据所述测试结果信号生成用于校准该BIST电路的第五控制信号。
通过这样的布置方式，可以使用所述测试装置侧所生成的校准信号来校准所述BIST电路。
本发明的另一实施方式涉及一种半导体设备。所述半导体设备包括多个功能块、多个BIST电路、以及接口电路。所述多个功能块执行经由主总线的信号的输入/输出，并且执行预定的信号处理。按照所述多个功能块的增量设置所述多个BIST电路，每一个BIST电路测试对应的功能块，并且根据测试结果生成数字信号形式的测试结果信号。所述接口电路经由不同于所述主总线的测试控制总线接收从所述测试装置输出的控制信号。所述接口电路被配置成，使得：(1)能够根据控制信号控制所述多个BIST电路，并且(2)所述测试装置可以经由所述测试控制总线读出根据所述控制信号而确定的测试结果信号。
通过这样的实施方式，为所述多个BIST电路提供集成的接口，从而使得所述测试装置能够整体控制包含在DUT中的多个BIST电路。此外，这样的实施方式使得所述测试装置能够读出每一个BIST电路所生成的测试结果信号。
所述控制信号可以至少包括：选择信号，该选择信号指示所述多个BIST电路中的哪一个待设置为激活状态；以及测试数据输入信号，该测试数据输入信号包括待提供给设置为激活状态的BIST电路的测试图样。根据所述选择信号设置为激活状态的BIST电路可以接收所述测试数据输入信号，并且可以测试对应的功能块。
所述多个BIST电路中的至少一个可被配置成，使得能够在多个模式之间进行切换。所述接口电路可以根据包含在所述选择信号中的模式数据，设置所述BIST电路的模式。
根据所述选择信号而设置为激活状态的BIST电路可以根据包含在所述控制信号中的开始/停止信号而开始测试或者停止测试。
在至少一个功能块执行预定的信号处理的状态下，与该功能块对应的BIST电路可以测试该功能块。
在所述多个BIST电路中，具有相同功能的BIST电路可被多个功能块共享。
所述BIST电路中的至少一个可以允许校准信号经由校准总线输入。所述BIST电路可以输出通过处理所述校准信号而获得的结果，作为测试结果信号。
注意，上述结构部件的任何随意的组合或重新布置如同本发明实施方式一样有效，且包括在本发明的实施方式中。
此外，发明内容不一定描述了所有的必要特征，因此本发明也可以是这些所描述的特征的分组合。
附图说明
下面将参照附图，仅通过示例的方式描述实施方式，附图意欲是示例性的而非限制性的，并且附图中，相同的元件在若干附图中以同样的方式被标号，附图中：
图1是示出根据一个实施方式的包括ATE和DUT的测试系统的框图；
图2是示出经由测试控制总线传输的控制信号的格式的示意图；
图3是示出BISI同步控制单元的操作的时序图；
图4是示出包括多个功能块FB和多个BIST电路的DUT的具体配置示例的框图；
图5是示出具有用于模拟BIST电路的校准功能的DUT的配置的框图；以及
图6是示出根据一个变型的DUT的配置的框图。
具体实施方式
下面将基于优选的实施方式描述本发明，所述优选的实施例并非意图限制本发明的范围，而是例证本发明。在实施方式中描述的所有特征及其组合对于本发明并非是必需的。
附图中以提供各种处理的功能块的形式示出的这些部件可以通过硬件手段(例如通过CPU、存储器和其它LSI的动作)或软件手段(例如通过加载到存储器中的程序的动作)来实现。因此，这样的功能块可以实现为本领域技术人员容易想到的单独硬件部件、单独软件部件、或它们的各种组合。也就是说，每一个功能块不限于单独硬件部件或单独软件部件。
图1是示出根据一个实施方式的包括半导体自动测试装置(下文中被称为“ATE”)100和DUT 200的测试系统300的框图。图1仅示出与本发明有关的部件，而省略了与本发明无本质关系的信号线和块(诸如电源等)。
根据本实施方式的ATE 100是基于根据本实施方式的具有新颖特征的DUT 200而配置的。同样地，根据本实施方式的DUT 200是基于具有新颖特征的ATE 100而配置的。也就是说，本发明提供均具有与传统架构不同的新颖架构的ATE 100和DUT 200，以使得能够以简单的方式来控制多个BIST电路。此外，这样的布置方式提供传统JTAG无法提供的各种测试方法。
首先，描述DUT 200的配置。随后，描述ATE 100。
DUT 200包括多个功能块FB 1至FB5、多个BIST电路BIST1至BIST5、BISI控制电路202、I/O缓冲器204、以及I/O缓冲器208。
多个功能块FB1至FB5和I/O缓冲器208在正常操作模式下(即在它们作为一组而安装的状态下)经由数字主总线BUS1和模拟输入/输出端口发送信号到外部电路和/或从外部电路接收信号，并且彼此同步并且彼此协作地执行预定的信号处理。信号处理的内容并非具体地受限。可以将期望的LSI假设为DUT 200。
为了便于理解，下面将描述这样的布置方式，在该布置方式中，DUT 200为模数混合的集成电路。DUT 200经由连接到数字I/O(输入/输出)端口P4的数字主总线BUS1发送/接收数字信号，并且经由连接到模拟I/O端口P5的模拟输入/输出信号通道发送/接收模拟信号。
经由数字主总线BUS1传输的数字信号是由传统逻辑I/O(诸如晶体管转移逻辑(TTL)、二极管-晶体管逻辑(DTL)、射极耦合逻辑(ECL)、电流模式逻辑(CML)、互补金属氧化物半导体(CMOS)、残余连续终结逻辑(SSTL)、低电压差分信令(LVDS)等)所提供的二进制数字信号。经由数字主总线BUS1输入/输出的数字信号可以经由现有ATE 100的输入/输出端口(数字I/O端口P1)而被发送/接收。
此外，经由模拟输入/输出端口传输的模拟信号的示例包括高速I/F输入/输出信号、光信号、多电平调制信号(ASK、FSK、PSK)、RF模拟信号(调幅、调频、调相)、无线信号，它们均非简单的二进制数字信号。在模拟信号为光信号的情况下，使用光纤作为模拟输入/输出端口。在RF模拟信号为输入/输出的情况下，使用具有预定特性阻抗(50欧姆或75欧姆)的缆线或传输线作为模拟输入/输出端口。在无线信号为输入/输出的情况下，使用大气作为模拟输入/输出端口。因此，本申请文件中所使用的术语“模拟输入/输出端口”表示包括有线模拟输入/输出端口和无线模拟输入/输出端口在内的广义概念。为了发送/接收模拟信号，ATE 100包括另一模拟I/O端口P2，该端口不同于数字I/O端口P1。数字主总线BUS1可以具有期望的总线宽度(比特数量)。此外，模拟输入/输出端口可以具有期望的端口数量。
一般而言，模数混合电路大致分类为数字块214和模拟块216。
为了便于理解，下面描述这样的布置方式，在该布置方式中，功能块FB1是存储器电路，FB2是逻辑电路，FB3是D/A-A/D转换器电路，FB4是模拟电路，FB5是模拟I/O电路。I/O缓冲器208是使得数据能够从连接到数字主总线BUS1的外部电路输入和/或输出至该外部电路的缓冲器。逻辑电路FB2经由I/O缓冲器208接收从外部源输入的数字信号，并且执行预定的信号处理。可以经由逻辑电路FB2访问存储器电路FB1，并且存储器电路FB1保存各种类型的数据。
也就是说，I/O缓冲器208、存储器电路FB1、逻辑电路FB2以及D/A-A/D转换器FB3的一部分属于数字块214。
模拟I/O电路FB5从经由模拟输入/输出端口连接的外部电路输入数据和/或输出数据到该外部电路。为FB5假设的模拟I/O电路的示例包括：高速I/F电路，其发送/接收高清晰度多媒体接口(HDMI)标准所指定的信号；光I/O电路，其发送/接收光信号；I/O电路，其发送/接收多电平调制信号等。可替选地，模拟I/O电路FB5可以是接收无线信号的天线或无线接口。
模拟电路FB4包括从以下电路中根据DUT 200的功能而选择的若干电路：RF发送/接收电路、正交调制/解调电路、多电平调制/解调电路、快速傅立叶变换(FFT)电路、逆FFT(IFFT)电路、滤波器、振荡器、均衡器、混频器、电源电路、带隙调节器(band gap regulator)等。
模拟电路FB4、模拟I/O电路FB5以及D/A-A/D转换器FB3的一部分属于模拟块216。
D/A-A/D转换器FB3中所包括的D/A转换器将逻辑电路FB2侧所生成的数字信号转换为模拟信号，并且将这样转换出的模拟信号提供给模拟块。此外，D/A-A/D转换器FB3中所包括的A/D转换器将模拟块侧所生成的模拟信号转换为数字信号，并且将这样转换出的数字信号提供给数字块。也就是说，D/A-A/D转换器FB3提供作为数字块214与模拟块216之间的接口的功能。
为每个功能块FB1至FB5提供多个BIST电路BIST1至BIST5。每一个BIST电路测试对应的功能块，并且基于测试结果生成数字信号形式的测试结果信号SR。该“测试结果信号”可以是基于作为测试目标的功能块FB是正常还是有缺陷的确定结果、或者在测试中的中间步骤中所获得的中间数据而生成的。
BIST电路所提供的测试的项和内容是基于功能块FB1至FB5所执行的信号处理的内容而确定的。换句话说，DUT 200的设计者将每一个BIST电路设计成，使得能够确保对应的功能块正常操作，或者使得能够检测缺陷部分。BIST电路的一部分(即BIST1、BIST2以及BIST3的一部分)将被称为“数字BIST组210”。BIST电路的其它部分(即BIST3的另一部分、BIST4和BIST5)将被称为“模拟BIST组212”。
具体地说，BIST电路BIST1和BIST2是分别测试存储器电路FB 1和逻辑电路FB2的电路。因此，可以将这样的BIST电路配置成传统的边界扫描测试电路的形式。此外，可以根据JTAG标准设计BIST1和BIST2的控制操作。然而，在采用JTAG标准的情况下，不能在实际的操作状态下或者以实际的操作速度来对功能块FB1和FB2执行测试。因此，设计者可以设计他/她自己的BIST电路，以使得能够在实际的操作状态下并且以实际的操作速度来执行测试，而不牵涉JTAG标准。
另一方面，边界扫描测试不能应用于D/A-A/D转换器FB3、模拟电路FB4和模拟I/O电路FB5。也就是说，根据JTAG标准的控制操作对于这样的电路是不胜任的。与边界扫描测试相比，这样的电路需要更加先进的控制操作。
用于模拟电路的BIST电路可以看作是通过集成所谓的测量设备(诸如稍后将详细描述的混频器电路、任意波形发生器、数字化器等)而形成的电路。相应地，据此可以将用于模拟电路的BIST电路(也被称为“模拟BIST电路”)看作是内置测量设备(内置器件)。同样地，数字BIST电路可被看作是包含在数字域内的测量设备块。
应注意，可以为作为测试目标的I/O缓冲器208设置BIST。例如，可以对作为属于功能块FB2的逻辑电路的一部分的I/O缓冲器208进行测试。此外，用于I/O缓冲器的专用BIST可以提供作为功能块FB0。
DUT 200包括测试I/O端口P6，该端口不同于主总线BUS1和模拟I/O端口，并且连接到测试控制总线BUS3。提供I/O缓冲器204，以使得能够经由测试I/O端口P6输入和输出二进制数字信号。
经由测试控制总线BUS3，接口电路202接收从ATE 100输出的第一控制信号SCNT1和第二控制信号SCNT2。接口电路202根据第一控制信号SCNT1控制多个BIST电路BIST1至BIST5。此外，接口电路202被配置成，使得该接口电路202能够经由测试控制总线BUS3向ATE 100侧输出BIST电路所生成的测试结果信号SR中的被控制信号SCNT2所指定的测试结果信号SR。
接口电路202整体控制模拟BIST，外加传统的存储器BIST和逻辑BIST。接口电路202为多个BIST电路提供集成的接口，所述多个BIST电路分别具有彼此不同的信号输入/输出格式和控制命令集。这样在ATE 100与DUT 200之间提供了用于内置测量设备的标准接口(内置器件标准接口，下文中简称为“BISI”)。据此，接口电路200也将被称为“BISI控制电路”。
所采用的BISI控制电路202提供这样的测试环境：该测试环境允许BIST电路和ATE 100彼此合作地并且彼此同步地同时执行多个测试。稍后将描述BISI控制电路202的操作。
以上是DUT 200的配置。接下来，将描述测试DUT 200的ATE 100的配置。
ATE 100包括测试程序10、BISI命令控制单元12、功能测试单元14、RF测试单元16、光I/O测试单元18、DC测试单元20、以及BISI同步控制单元22。
测试程序10由用户预先编制，并且测试程序限定了测试处理的顺序。ATE 100根据测试程序10所限定的顺序测试DUT 200。
ATE 100的模拟I/O端口P1连接到DUT 200的数字I/O端口P4。ATE 100的模拟I/O端口P2连接到DUT 200的模拟I/O端口P5。此外，ATE 100的测试I/O端口P3经由测试控制总线BUS3连接到DUT 200的测试I/O端口P6。
ATE 100和DUT 200经由数字主总线BUS1执行数字信号的发送/接收。也就是说，ATE 100能够将数据输出(写入)到DUT 200，并且能够从DUT 200读取数据。
此外，ATE 100和DUT 200经由模拟主总线BUS2执行模拟信号的发送/接收。也就是说，ATE 100能够将数据发送到DUT 200，并且能够接收从DUT 200输出的数据。
功能测试单元14至少经由数字主总线BUS1或模拟输入/输出端口执行DUT 200的功能测试。以下将描述功能测试的示例。
功能测试1：功能测试单元14经由数字主总线BUS1输出预定的图样数据，从而将该数据写入到DUT 200的存储器电路FB1。随后，所写入的数据经由数字主总线BUS1而从存储器电路FB1读出，然后比较所读出的数据是否与它的期望值相匹配。结果，确定存储器电路FB1的数据访问功能是否正常地操作。
功能测试2：功能测试单元14经由数字主总线BUS1输出预定的图样数据，从而指令逻辑电路FB2执行预定的信号处理。由于该信号处理而获得的数据经由数字主总线BUS1而读出，然后比较所读出的数据是否与期望数据相匹配。这样，确定逻辑电路FB2是否正常地操作。
功能测试3：经由模拟输入/输出端口，功能测试单元14输出通过调制预定的图样数据而获得的模拟信号。信号处理是由存储器电路FB1对模拟I/O电路FB5执行的。在某些情况下，信号处理的结果以数字信号的形式经由数字主总线BUS1输出到ATE 100。在某些情况下，信号处理的结果以模拟信号的形式经由模拟输入/输出端口输出到ATE 100。功能测试单元14将DUT 200所执行的信号处理的结果与期望值进行比较，并且确定DUT 200的整体操作是否正常。在此情况下，可以经由数字主总线BUS1控制逻辑电路FB2的信号处理。
DC测试单元20执行DC测试。一般而言，DC测试单元20和功能测试单元14彼此协作地执行DC测试。功能测试单元14生成预定的图样数据和命令，并且所生成的图样数据和命令经由数字主总线BUS1被提供给逻辑电路FB2。可替选地，功能测试单元14生成通过调制预定的图样数据而获得的模拟信号，并且所生成的模拟信号经由模拟主总线BUS2被提供给模拟电路FB4。结果，逻辑电路FB2被设置为预定状态，于是预定的信号电平(高电平或低电平)出现在数字I/O端口P4。在此状态下，DC测试单元20测量在数字I/O端口P4出现的DC信号电平(电流强度或电流强度)，并且确定DUT 200是否正常地操作。例如，如果在正常状态下，在数字I/O端口P4处的信号电平是高电平，则在DC测试单元20所测量出的电势小于阈值电平VH的情况下，确定DUT 200有缺陷。同样，如果在正常状态下，在数字I/O端口P4处的信号电平是低电平，则在DC测试单元20所测量出的电势大于阈值电平VL的情况下，确定DUT 200有缺陷。
可替选地，通过将预定的图样提供给DUT 200，模拟I/O电路FB5被设置为预定状态。在此状态下，预定的信号电平出现在模拟I/O端口P5。在此状态下，DC测试单元20测量在模拟I/O端口P5处出现的DC信号电平，并且确定DUT 200是否正常地操作。
此外，DC测试单元20将预定的电压提供给数字I/O端口P4和模拟I/O端口P5，测量流入DUT 200侧的DC泄漏电流，并且确定DUT 200是否正常地操作。
应注意，虽然对于数字主总线BUS1和模拟输入/输出端口中的每一个，图1中仅示出单条信号线，但是可以提供多条信号线。在此情况下，对于所有的信号线(即多个数字I/O端口P4和多个模拟I/O端口P5)执行DC测试。
在DUT 200对RF信号执行处理的布置方式中设置RF测试单元16。RF测试单元16具有生成待提供给DUT 200的RF信号的功能。此外，RF测试单元16的功能的示例包括：接收从DUT 200输出的RF信号(模拟信号)的功能；通过解调所接收到的RF信号提取符号(symbol)的功能；测量眼图从而测量眼睛张开度(eye aperture ratio)的功能。测量谱的功能；以及执行星座映射的功能。
此外，RF测试单元16是在上述功能测试中联合地使用的。RF测试单元16将功能测试单元14所生成的预定的图样数据转换为RF信号，并且将所转换出的RF信号经由模拟输入/输出端口输出到DUT 200。
在DUT 200对光信号执行处理的布置方式中设置光I/O测试单元18。光I/O测试单元18具有接收从DUT 200输出的光信号(模拟信号)的功能、通过解调所接收到的光信号提取符号的功能、以及执行各种测试的功能。
此外，光I/O测试单元18是在上述功能测试中联合地使用的。光I/O测试单元18使用功能测试单元14所生成的预定的图样数据执行光调制，并且将光调制出的光数据经由模拟输入/输出端口(光缆)输出到DUT 200。
BISI命令控制单元12根据用户所提供的测试程序10中所包括的命令生成第一控制信号SCNT1至第四控制信号SCNT4。第一控制信号SCNT1是用于控制DUT 200内所包括的多个BIST电路BIST1至BIST5的信号。第二控制信号SCNT2是用于获取测试结果信号SR的信号。第三控制信号SCNT3是包括待提供给每一个BIST电路的测试图样的信号。第四控制信号SCNT4是开始/停止信号START/STOP，其指令每一个BIST电路开始或者停止测试操作。
这些控制信号SCNT1至SCNT4(下文中统称为“控制信号SCNT”)被稍后描述的BISI同步控制单元22进行重定时处理，并且控制信号SCNT经由测试控制总线BUS3而输出到BISI控制电路202。
将描述控制信号SCNT的格式与测试控制总线BUS3之间的关系。图2是示出经由测试控制总线传输的控制信号SCNT的格式的示意图。测试控制总线BUS3包括测试数据输入数据线DATA-IN、测试数据输出线DATA-OUT、时钟线CLOCK、BIST选择线BIST-SEL、开始/停止线START/STOP、以及选项扩展线Option-1至Option-N。控制信号SCNT1至SCNT4是经由这些信号线而发送的。
BIST选择信号BIST-SEL是经由BIST选择线BIST-SEL而传输的。BIST-SEL用于从多个BIST电路BIST1至BIST5中指定待执行测试操作的BIST电路。BIST选择信号BIST-SEL是前述第一控制信号SCNT1的一部分。
BIST选择信号BIST-SEL包括BIST地址ADRS-B和模式数据MD。BIST地址ADRS-B被分配给每一个BIST电路。在每一个BIST电路仅具有对ON状态与OFF状态之间的操作进行切换的简单功能的情况下，模式数据MD是单一比特数据，其在二进制值(即用作指令执行操作的1(肯定)，与用作指令停止操作的0(否定))之间改变。
BISI命令控制单元12将模式数据MD写入到多个BIST电路BIST1至BIST5中的每一个的BIST地址ADRS-B。例如，如果第一BIST电路BIST1和第二BIST电路BIST2待设置为激活状态，并且其它BIST电路BIST3至BIST5待设置为非激活模式，则值为1的模式数据MD被写入到第一BIST电路BIST1的BIST地址和第二BIST电路BIST2的BIST地址，而值为0的模式数据MD被写入到其它BIST电路BIST3至BIST5中的每一个的BIST地址。
在每一个BIST电路具有执行多个测试项的功能或者具有切换操作模式的功能的情况下，模式数据用于切换这样的测试项或这样的操作模式。在此情况下，基于操作模式可以切换的模式的数量限定模式数据的比特宽度。例如，在模拟BIST电路BIST3至BIST5中的每一个可以操作在三种模式(即第一模式至第三模式)中的任何一种的情况下，每个模式数据的比特宽度是2比特。具体地说，模式数据可以设置为以下任何一种：(00)，其表示非激活状态；以及(01)、(10)和(11)，其分别表示第一模式至第三模式。应注意，在BIST电路之间的模式的数量可以不同。
例如，考虑这样的情况：模式数据(10)写入到第三BIST电路BIST3的BIST地址，模式数据(01)写入到第四BIST电路BIST4的BIST地址，模式数据(00)写入到其它BIST电路中的每一个的BIST地址。在此情况下，第三BIST电路BIST3被设置为第二模式，第四BIST电路BIST4被设置为第一模式，而其它BIST电路被设置为非激活模式。
测试数据输出线DATA-OUT用于将由于BIST而获得的数据从DUT 200发送到ATE 100。用于获取测试结果信号SR的第二控制信号SCNT2经由测试数据输出线DATA-OUT而从ATE 100发送到DUT 200。由于此数据发送，测试结果信号SR经由测试数据输出线DATA-OUT而从DUT 200发送到ATE 100。
在图2中，第二控制信号SCNT2示出为地址数据ADRS-R。ATE 100将地址数据ADRS-R发送到DUT 200，地址数据ADRS-R用于指定DUT 200侧所提供的每一个存储器或寄存器的地址。结果，存储在指定地址处的测试结果信号SR作为读出数据RD而被发送到ATE 100。
从ATE 100将包括待提供给每一个BIST电路的测试图样的第三控制信号SCNT3经由测试数据输入线DATA-IN提供给DUT 200。第三控制信号SCNT3包括：地址数据ADRS-W，其表示测试图样目的地BIST电路；以及写入数据WD，其为待提供给BIST电路的测试图样。
经由测试数据输入线DATA-IN和测试数据输出线DATA-OUT执行的数据传输可以使用提供双向传输的单条线(诸如I2C总线)或者使用两条分离的线来实现。
用于同步经由测试数据输入线DATA-IN、测试数据输出线DATA-OUT、以及BIST选择线BIST-SEL的数据传输的时钟是经由时钟线CLOCK来发送的。
指示BIST的开始计时或停止计时的第四控制信号SCNT4(还被称为“开始/停止信号”)经由开始/停止信号线START/STOP而被发送。当开始/停止信号START/STOP为肯定时，已经设置为激活模式的BIST电路开始BIST操作。当开始/停止信号START/STOP为否定时，BIST电路停止BIST操作。
选项扩展线Option-1至Option-N用于控制每一个BIST电路的独特的控制操作。选项扩展线可以用作模拟BIST电路所需的先进的且复杂的控制信号的传输的输入端口。可替选地，选项扩展线可以用作多比特数据从DUT 200到ATE 100传输的输出端口。
图3是示出BISI同步控制单元22的操作的时序图。一般而言，ATE 100被配置成，使得能够按照时钟的增量(测试速率)以实时方式控制DUT 200的操作频率。例如，DUT 200在特定时段内操作在正常的操作时钟下，在另一时段内操作在正常时钟的两倍(两倍速率)下，在又一时段内操作在正常时钟的一半(一半速率)下。相应地，经由数字主总线BUS1发送到DUT 200的和/或从DUT 200接收的数据的周期也可以根据测试程序10以实时方式按期望而改变。
在这样的情况下，BISI同步控制单元22将经由测试控制总线BUS3传输的数据与测试周期同步。图3所示的DATA-IN是BISI命令控制单元12所生成的数据，并且该DATA-IN与预定的时钟信号CLOCK同步。BISI同步控制单元22接收与时钟CLOCK同步的测试数据输入信号DATA-IN，并且将所接收到的测试数据输入信号DATA-IN与测试周期CYC_TEST同步。所同步的测试数据输入信号DATA-IN_SYNC经由测试控制总线BUS3被提供给DUT 200。
以上是ATE 100的整体配置。
图4是示出包括多个功能块FB和多个BIST电路的DUT 200的具体配置示例的框图。图4所示的DUT 200是超外差接收机电路。
DUT 200包括存储器电路30、基带电路32、A/D转换器34、LPF(低通滤波器)36、混频器38、本地振荡器40、图像移除滤波器42、LNA(低噪声放大器)44、以及BPF(带通滤波器)46，并且还包括测试前述部件的存储器BIST电路50、逻辑BIST电路52、以及模拟BIST电路54、56、58、60、62和64。
输入RF信号RFin输入到模拟I/O端口P5。BPF 46对具有的载波频率为中心频率的RF信号(RFin)执行滤波处理。LNA 44通过放大滤波后的RF信号RF1来生成RF信号RF2。图像移除滤波器42使得图像频率衰减，从而防止归因于在下游步骤中执行的下转换而产生的图像干扰，由此生成RF信号RF3。本地振荡器40按与RF频率(载波频率)相同的本地频率而振荡。混频器38将从图像移除滤波器42输出的RF信号RF3与本地信号LO混频，由此执行下转换。在RF信号RFin已经历过正交调制的情况下，混频器38输出模拟基带信号，该模拟基带信号包括同相分量BB_I和正交分量BB_Q。模拟基带信号BB被LPF 36滤波，并且被A/D转换器34转换为数字值。A/D转换器34的输出被输入到基带电路32，然后经历解调处理。
图4所示的存储器电路30和基带电路32对应于图1所示的存储器电路FB1和逻辑电路FB2。此外，图4所示的A/D转换器34对应于图1所示的D/A-A/D转换器FB3。图4所示的LPF 36、混频器38、本地振荡器40、图像移除滤波器42、LNA44以及BPF 46对应于图1所示的模拟电路FB4。
存储器BIST电路50是测试存储器电路30的BIST电路。逻辑BIST电路52是测试基带电路32的BIST电路。例如，存储器BIST电路50和逻辑BIST电路52执行边界扫描测试。
模拟BIST电路54、56、58、60、62和64对应于图1所示的模拟BIST组212。
模拟BIST电路54是任意波形发生器，并且将模拟波形提供给A/D转换器34的输入端。在模拟BIST电路54设置为激活状态的情况下，A/D转换器34将模拟波形转换为数字值。基带电路32对所转换出的数字值执行预定的信号处理，并且确定A/D转换器34是否正常地操作。可替选地，可以进行这样的布置：数字值经由数字I/O端口P4输出到ATE 100(未示出)，而不涉及基带电路32所进行的信号处理，并且将质量检查留给ATE 100。
模拟BIST电路56、58、60、62和64在RF信号被提供给模拟I/O端口P5的状态下执行BIST。
模拟BIST电路64被提供用于测试BPF 46。例如，模拟BIST电路64包括谱分析器和A/D转换器。在模拟BIST电路64执行测试的步骤中，ATE 100(未示出)将预定的RF信号提供给模拟I/O端口P5。模拟BIST电路64的谱分析器将BPF 46所滤波的RF信号RF1的每一频带的强度转换为数字值。所获得的谱数据与期望值进行比较。因而，模拟BIST电路64确定BPF 46是否正常地操作。可替选地，接口电路202输出谱数据作为测试数据输出信号DATA-OUT。
模拟BIST电路62被提供用于测试LNA 44，并且例如是数字化器。模拟BIST电路62在RF信号被提供给模拟I/O端口P5的状态下，对从LNA 44输出的RF信号RF2进行数字化，并且测量RF信号RF2的幅度电平。该幅度电平被输出到ATE 100作为测试数据输出信号DATA-OUT。ATE 100基于波形电平确定LNA 44是否根据所设计的波形电平而操作。
模拟BIST电路60和模拟BIST电路58被提供用于分别测试图像移除滤波器42和本地振荡器40。其配置和操作与模拟BIST电路64的配置和操作相同。因此，模拟BIST电路60、58和64可被配置成单个电路，而待测量的模拟电路可以根据前述模式而切换。
模拟BIST电路56被提供用于测试LPF 36。模拟BIST电路56的配置和操作与模拟BIST电路62的配置和操作相同。因此，模拟BIST电路56和模拟BIST电路62可被配置成单个电路。
模拟BIST电路基本上是测量设备。然而，这样的布置方式仅需要测试对应功能块的功能。因此，模拟BIST电路可被以简单的方式进行配置。以谱分析器作为示例进行描述。通用谱分析器需要高的频率分辨率(若干kHz或更高)和宽的频带(从DC上达若干GHz)。然而，模拟BIST电路仅需要测量预定频率范围的功能，预定频率范围具有的中心频率为待输入到DUT 200的频带。此外，只要可以检查对应的模拟电路是否正常地操作，模拟BIST电路就可以具有低的频率分辨率。例如，在RF信号的带宽为Df的情况下，模拟BIST电路可以具有Df/n(n是等于10或更小的实数)的频率分辨率。
此外，数字化器、A/D转换器、以及D/A转换器中的每一个应被设计成具有所需的足够的用于检查对应功能块的分辨率。
每一个BIST电路是对于DUT 200的实际操作模式并非必要的电路。因此，其电路规模应当尽可能多地减少。然而，在某些情况下，需要执行这样的BIST电路的校准，使得能够以高的精度来测试DUT 200中所包含的模拟电路块中的每一个。具体地说，在通过微制造工艺所实现的测量电路待以高的精度和高的分辨率操作的情况下，校准功能对于补偿归因于工艺的不规则性和温度的改变而导致的误差是不可或缺的。
下面将描述用于DUT 200的模拟BIST电路的校准机构。图5是示出包括用于模拟BIST电路的校准机构的DUT 200的配置的框图。如上所述，在图5所示的DUT 200中，单个模拟BIST电路58被多个模拟电路40、42和46所共享。
校准端口P7被提供给DUT 200。校准信号CAL经由校准总线BUS4从测试单元(图5中的RF测试单元16)输入。应注意，校准总线BUS4和模拟主总线BUS2可被设置成公共总线的形式。
开关矩阵70被设置在多个模拟电路40、42和46与模拟BIST电路58之间。开关矩阵70的多个输入端连接到模拟电路40、42和46的输出端以及校准端口P7。开关矩阵70的输出端连接到模拟BIST电路58。
开关矩阵70的状态根据前述BIST选择信号BIST-SEL的模式数据MD而受控。
通过上述配置，已知的校准信号CAL可以经由开关矩阵70输入到模拟BIST电路58。模拟BIST电路58根据校准信号CAL输出测试数据D10。测试数据D10经由BISI控制电路202输出到ATE 100。ATE 100根据校准信号CAL与测试数据D10之间的关系执行模拟BIST电路58的校准。校准可以由根据测试程序10而操作的处理器(CPU)执行。同样，测试单元中的任何一个可以执行该校准。用于校准模拟BIST电路58的校准控制信号D12作为测试数据输入信号DATA-IN从ATE 100输出到DUT 200。模拟BIST电路58根据校准控制信号D12而被校准。
例如，在模拟BIST电路58具有谱分析功能的情况下，RF测试单元16将具有已知频率分量的RF信号提供给校准端口P7作为校准信号CAL。在模拟BIST电路58所测量出的测量谱与校准信号CAL的频率分量不匹配的情况下，模拟BIST电路58根据校准控制信号D12而被校准。
最后，将描述根据本发明实施方式的可以由ATE 100和DUT 200提供的测试的某些具体示例。以下将在这样的假设下进行描述：数字BIST电路(BIST1和BIST2)执行存储器电路FB1和逻辑电路FB2的边界扫描测试，并且第三BIST电路BIST3所执行的D/A-A/D转换器FB3的测试可以在三种模式之间切换。
测试示例1
在存储器电路FB1的边界扫描测试是由第一BIST电路BIST1执行的情况下，首先，仅第一BIST电路BIST1根据BIST选择信号BIST-SEL而被设置为激活状态。也就是说，BISI命令控制单元12生成BIST选择信号BIST-SEL，师的“1”写入到第一BIST电路的BIST地址，而“0”写入到其它BIST地址。
随后，BISI命令控制单元12肯定开始/停止信号START/STOP。在接收到开始/停止信号START/STOP时，包含在BIST电路BIST1内的呈内置部件形式的图样发生器(伪随机图样发生器)开始生成预定的测试图样。所生成的测试图样经由存储器电路FB1中形成的双稳态触发器或锁存器的菊花链而被发送。BIST电路BIST1在菊花链的输入图样与输出图样之间进行比较，并且确定输入图样与输出图样是否彼此匹配。由此，确定存储器电路FB1是否正常地操作，并且指示判断结果的数据被存储在DUT 200内所包括的存储区域(存储器或寄存器)中的预定地址处。
随后，使用测试数据输出信号DATA-OUT，BISI命令控制单元12指定存储指示判断结果的数据的地址，并且读出指示判断结果的数据。
测试示例2
第一BIST电路BIST1可以操作在另一模式(第二模式)下。在第二模式下，代替使用包含在DUT 200内的呈内置部件形式的图样发生器，可以通过包含在ATE 100内的呈内置部件形式的图样发生器来生成预定的图样。所生成的预定的图样可被提供给ATE 100作为测试数据输入信号DATA-IN。
在此情况下，首先，第一BIST电路BIST1根据BIST选择信号BIST-SEL而被设置成第二模式。然后，开始/停止信号START/STOP被肯定，并且使用测试数据输入信号DATA-IN经由测试控制总线BUS3而将预定的图样提供给第一BIST电路BIST1。测试图样是经由包含在存储器电路FB1内的菊花链而发送的，并且被存储在DUT 200内所包括的存储区域(存储器或寄存器)中的预定地址处。
随后，BISI命令控制单元12使用测试数据输出信号DATA-OUT指定预定的地址，并且读出数据。经由菊花链而发送的测试图样经由测试控制总线BUS3返回到ATE 100作为测试数据输出信号DTA-OUT。ATE 100在提供给DUT 200的测试图样与所返回的测试图样之间进行比较，并且确定DUT 200是否正常地操作。
此外，第二BIST电路为逻辑电路FB2提供与测试示例1和测试示例2相同的测试。
测试示例3
在特定的模式(第一模式或第二模式)下，第三BIST电路BIST3在D/A转换器和A/D转换器串联的状态下测试它们。在该模式下，当数字信号D1被提供给D/A转换器的输入时，数字信号D1被转换为模拟信号A1，模拟信号A1被A/D转换器再转换为数字信号D2。
在第一模式下，数字值D1由包含在DUT 200内的呈内置部件的形式的图样发生器生成。第三BIST电路BIST3在数字值D1与数字值D2之间进行比较，并且将指示比较结果的数据输出到ATE 100作为测试数据输出信号DATA-OUT。
在第二模式下，待输入到D/A转换器的数字值D1是由ATE 100使用前述测试数据输入信号DATA-IN而提供的。从A/D转换器输出的数字值D2返回到ATE 100作为测试数据输出信号DATA-OUT。ATE 100在提供给DUT 200的测试图样与所返回的测试图样之间进行比较，并且确定DUT 200是否正常地操作。
在第三模式下，A/D转换器和D/A转换器彼此分离。如图4所示，任意波形发生器被安装为模拟BIST电路BIST3。任意波形发生器将已知的模拟波形提供给A/D转换器的输入。模拟BIST电路BIST3自身或ATE 100将A/D转换器所生成的数字信号与期望值进行比较，由此测试A/D转换器。
图6是示出根据一个变型的DUT 200的配置的框图。图1所示的DUT 200具有这样的配置：多个BIST电路BIST1至BIST5以树形结构的形式连接到BISI控制电路202。另一方面，根据该变型，多个BIST电路BIST1至BIST5以及BISI控制电路202经由环形总线彼此连接。
虽然已经使用具体术语描述了本发明的优选实施方式，但是这样的描述仅用于说明的目的，并且应理解，在不脱离所附权利要求的精神和范围的情况下，可以进行改动和变型。
工业应用性
本发明可以应用于一种测试装置。

Claims (17)

1.一种用于半导体设备的测试装置，其中，所述半导体设备包括：
多个功能块，所述多个功能块经由主总线输入/输出信号，并且执行预定的信号处理；
多个内置自测电路，即多个BIST电路，所述多个BIST电路按照功能块的增量而设置，所述多个BIST电路中的每一个测试对应的功能块，并且根据测试结果生成数字信号形式的测试结果信号；以及
接口电路，该接口电路经由不同于所述主总线的测试控制总线连接到所述测试装置，接收从所述测试装置输出的控制信号，并且被配置成，使得所述接口电路能够根据所述控制信号控制所述多个BIST电路，并且使得所述测试装置能够经由所述测试控制总线读出根据所述控制信号而指定的测试结果信号，
并且，其中所述测试装置包括：
测试单元，该测试单元经由所述主总线发送信号到所述半导体设备和/或从所述半导体设备接收信号，并且指令所述功能块中的至少一个执行所述预定的信号处理；以及
控制单元，该控制单元生成第一控制信号和第二控制信号，并且将所述第一控制信号和所述第二控制信号经由所述测试控制总线提供给所述半导体设备，所述第一控制信号用于分别控制包含在所述半导体设备内的所述多个BIST电路，所述第二控制信号用于从包含在所述半导体设备内的所述接口电路读出由BIST电路生成的测试结果信号。
2.根据权利要求1所述的测试装置，其中，所述控制单元生成的所述第一控制信号至少包括选择信号，该选择信号从所述多个BIST电路中指示待设置为激活状态的BIST电路。
3.根据权利要求2所述的测试装置，其中，所述多个BIST电路中的至少一个被配置成，使得该BIST电路能够在多个模式之间进行切换，
并且，其中所述选择信号包括用于设置所述模式的模式数据。
4.根据权利要求1至3中任一项所述的测试装置，其中，所述控制单元还生成包括待提供给每一个BIST电路的测试图样的第三控制信号，并且将所述第三控制信号经由所述测试控制总线提供给所述半导体设备。
5.根据权利要求1至3中任一项所述的测试装置，其中，所述控制单元还生成用于指令BIST电路开始或者停止所述测试的第四控制信号，并且将所述第四控制信号经由所述测试控制总线提供给所述半导体设备。
6.根据权利要求1至3中任一项所述的测试装置，其中，所述控制单元生成选项信号，该选项信号用于对所述多个BIST电路中的至少一个执行独特的控制操作，
并且，其中所述测试控制总线包括用于传输所述选项信号的另一信号线，该选项信号不同于所述第一控制信号和第二控制信号。
7.根据权利要求2所述的测试装置，其中，在所述测试单元发送信号到所述半导体设备和/或从所述半导体设备接收信号，并且所述功能块中的至少一个执行所述预定的信号处理的状态下，所述控制单元将与该功能块对应的BIST电路设置为激活状态，由此测试该功能块。
8.根据权利要求7所述的测试装置，还包括同步控制单元，该同步控制单元接收由所述控制单元所生成的控制信号，并且与由所述测试单元所提供的测试速率同步地输出所述控制信号。
9.根据权利要求1至3中任一项所述的测试装置，其中，在所述多个BIST电路中，具有相同功能的BIST电路被多个功能块共享。
10.根据权利要求1至3中任一项所述的测试装置，其中，所述BIST电路中的至少一个允许校准信号经由校准总线输入，
并且，其中所述测试装置的测试单元被配置成，使得该测试单元能够生成校准信号，
并且，其中所述控制单元获取由于所述BIST电路执行校准信号处理而生成的测试结果信号，并且根据所述测试结果信号生成用于校准所述BIST电路的第五控制信号。
11.一种半导体设备，包括：
多个功能块，所述多个功能块经由主总线输入/输出信号，并且执行预定的信号处理；
多个内置自测电路，即多个BIST电路，所述多个BIST电路按照功能块的增量而设置，所述多个BIST电路中的每一个测试对应的功能块，并且根据测试结果生成数字信号形式的测试结果信号；以及
接口电路，该接口电路经由不同于所述主总线的测试控制总线接收从测试装置输出的控制信号，并且被配置成，使得所述接口电路能够根据所述控制信号控制所述多个BIST电路，并且使得所述测试装置能够经由所述测试控制总线读出根据所述控制信号而指定的测试结果信号。
12.根据权利要求11所述的半导体设备，其中，所述控制信号至少包括：选择信号，该选择信号指示所述多个BIST电路中的哪一个待设置为激活状态；以及测试数据输入信号，该测试数据输入信号包括待提供给设置为激活状态的BIST电路的测试图样，
并且，其中根据所述选择信号设置为激活状态的BIST电路接收所述测试数据输入信号，并且测试所述对应的功能块。
13.根据权利要求12所述的半导体设备，其中，所述多个BIST电路中的至少一个被配置成，使得该BIST电路能够在多个模式之间进行切换，
并且，其中所述接口电路根据包含在所述选择信号中的模式数据设置所述BIST电路的模式。
14.根据权利要求12所述的半导体设备，其中，根据所述选择信号设置为激活状态的BIST电路根据包含在所述控制信号中的开始/停止信号，开始测试或者停止测试。
15.根据权利要求11所述的半导体设备，其中，在至少一个功能块执行所述预定的信号处理的状态下，与该功能块对应的BIST电路测试该功能块。
16.根据权利要求11所述的半导体设备，其中，在所述多个BIST电路中，具有相同功能的BIST电路被多个功能块共享。
17.根据权利要求11所述的半导体设备，其中，所述BIST电路中的至少一个允许校准信号经由校准总线输入，
并且，其中所述BIST电路输出通过处理所述校准信号而获得的结果作为所述测试结果信号。
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