CN112614534B - 一种mbist电路系统 - Google Patents

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Abstract

本发明公开一种MBIST电路系统，该MBIST电路系统支持外部访问芯片内部的条件下，根据MBIST状态寄存器组配置的测试控制信息和MBIST时钟源产生模块提供的时钟源，控制每一个SRAM扫描测试模块按照匹配的测试时钟信号、特定的顺序对不同块SRAM进行MBIST测试，本发明还通过寄存器配置结构复用的方式，同步完成多块SRAM的测试，简化MBIST的逻辑架构，提高测试效率和测试复用的有效性。

Description

一种MBIST电路系统
技术领域
本发明涉及存储器内置自测(Memory Build In Self Test)的技术领域，涉及一种多功能的MBIST电路系统。
背景技术
复杂的SOC设计，比如ASIC芯片等，典型情况下这些芯片包含大量的片上存储器，这些片上存储器可以是静态随机存储器(SRAM)、动态随机存储器(DRAM)、高速缓存、寄存器以及甚至是FLASH存储器，这些存储器都位于芯片的内部，不容易从外部存取以便于测试，现有技术即使是使用MBIST (Memory Build In Self Test)测试(存储器的内建自测试)，测试人员也不易于从芯片外部进行测试，而且SRAM存储器使用MBIST检测功能错误的精细诊断逻辑架构比较复杂，不能在当前测试模式下匹配不同的时钟源，也难以同时扩展至多个存储器内使用，使得通用性较差。
发明内容
针对上述技术缺陷，本技术方案公开的一种MBIST电路系统，按照不同顺序、不同时钟源对芯片内部的多块SRAM进行内置自测(Memory Build In Self Test)，然后这个MBIST电路系统可以将测试结果暂存在寄存器中、或通过总线读出、或通过内置自测单元输出到芯片引脚上以供测试基台监视。具体的技术方案如下：
一种MBIST电路系统，该MBIST电路系统包括外部访问控制模块、MBIST状态寄存器组、MBIST时钟源产生模块、以及一个或一个以上SRAM扫描测试模块；其中，这个MBIST电路系统集成在一个芯片上；外部访问控制模块，配置为与所述芯片的引脚直接连接，用于接收所述芯片的外部输入的测试指令信号；外部访问控制模块还配置为与MBIST状态寄存器组连接，用于根据测试指令信号向MBIST状态寄存器组配置MBIST的测试模式信息；MBIST状态寄存器组，配置为与所有的SRAM扫描测试模块都连接，用于在外部访问控制模块配置的测试模式信息的控制下，选择向对应的SRAM扫描测试模块发送测试使能信号和复位信号；MBIST时钟源产生模块，配置为与MBIST状态寄存器组连接，用于根据MBIST状态寄存器组存储的测试时钟配置信息，选择输出匹配当前测试模式的测试时钟信号到对应的SRAM扫描测试模块，以实现驱动对应的SRAM扫描测试模块测试其内置的不同块SRAM；其中，每一个SRAM扫描测试模块都包括一块或一块以上的SRAM；MBIST状态寄存器组，还用于接收每一个SRAM扫描测试模块反馈的测试成功信号或测试失败信号，并传输给外部访问控制模块以反馈给所述MBIST电路系统的外部；SRAM扫描测试模块，用于根据MBIST状态寄存器组发送的测试使能信号和复位信号、MBIST时钟源产生模块选择输出的测试时钟信号，为内置的所有SRAM产生待测试地址，并按照不同的顺序选择向内置的SRAM的待测试地址传输测试激励数据，然后通过对比这些测试激励数据和基于待测试地址从内置的SRAM中读取的测试响应数据，获得测试结果以识别出SRAM的故障情况，然后输出所述测试成功信号或所述测试失败信号。
与现有技术相比，本技术方案支持外部访问芯片内部的条件下，根据MBIST状态寄存器组配置的测试控制信息和MBIST时钟源产生模块提供的时钟源，控制每一个SRAM扫描测试模块按照匹配的测试时钟信号、特定的顺序对不同块SRAM进行MBIST测试，本技术方案还通过寄存器配置结构复用的方式，同步完成多块SRAM的测试，简化MBIST的逻辑架构，提高测试效率和测试复用的有效性。
进一步地，所述外部访问控制模块包括外部测试激励访问单元和总线选择器；外部测试激励访问单元的数据输入端与所述芯片的引脚连接，用于接收所述芯片的外部的测试基台提供的测试指令信号，其中，测试指令信号包括测试使能信号、复位信号和测试时钟信号；总线选择器包括两个输入端和一个输出端，总线选择器的输出端与MBIST状态寄存器组的数据输入端连接，总线选择器的一个输入端与外部测试激励访问单元的输出端连接，总线选择器的另一个输入端与所述MBIST电路系统外部的系统总线连接，总线选择器用于根据预先配置的工作模式，选择输入所述芯片的外部的测试基台所提供的测试指令信号或输入所述系统总线提供的测试指令信号，再将选择到的测试指令信号输出给MBIST状态寄存器组；其中，测试指令信号是支持用户自定义的测试数据控制信号；外部测试激励访问单元，还用于接收MBIST状态寄存器组输出的所述测试成功信号或所述测试失败信号；所述系统总线还用于接收MBIST状态寄存器组反馈回的所述测试成功信号或所述测试失败信号；其中，工作模式包括正常读写功能模式和测试模式。该技术方案支持选择所述芯片的外部的测试基台、或CPU的系统总线对MBIST状态寄存器组的测试控制指令进行自定义配置，在工厂对IC良品测试时，便于在芯片的外部给激励来直接作用到芯片引脚上。也便于向芯片外部反馈芯片内部的SRAM测试结果，从而提高测试的集成度和监测效果。
进一步地，所述MBIST状态寄存器组包括锁相环寄存器、使能时钟寄存器、测试使能寄存器、复位寄存器、失败信号寄存器和成功信号寄存器；总线选择器的输出端分别连接到锁相环寄存器的数据输入端、使能时钟寄存器的数据输入端、测试使能寄存器的数据输入端和复位寄存器的数据输入端，使得所述外部测试激励访问单元或所述系统总线将相应的测试指令信号以串行移位的方式分别输入锁相环寄存器、使能时钟寄存器、测试使能寄存器和复位寄存器以完成对应寄存器的配置；其中，这些测试指令信号都是32位的二进制数据；失败信号寄存器和成功信号寄存器用于记录反馈每一个SRAM扫描测试模块在当前测试模式下的测试结果。
本技术方案为外部配置的测试控制指令提供缓存空间，也为SRAM扫描测试模块的测试结果提供缓存空间，在进行不同类型SRAM 存储器测试时，只要进行测试算法的改动，而不必对SRAM扫描测试模块和所述外部访问控制模块的接口功能进行改动。
进一步地，所述MBIST时钟源产生模块包括高频振荡器和时钟选择器；时钟选择器存在一个输出端、一个选择端、三个或三个以上输入端；时钟选择器的一个输入端与高频振荡器的输出端连接，用于在高频振荡器接收锁相环寄存器输出的时钟信号后，振荡产生一个频率可控的时钟信号，以输出给时钟选择器；其中，这个频率可控的时钟信号用于保证所述SRAM扫描测试模块的测试速度与其内部的SRAM的读写速度以同样的速度运行；时钟选择器的另一个输入端与所述芯片的外部的测试基台的时钟端连接，用于接收这个测试基台所产生的时钟信号；时钟选择器的又一个输入端与所述芯片的内部的时钟管理模块的时钟端连接，用于接收时钟管理模块产生的基于所述正常模式的功能时钟；时钟选择器的其他输入端用于输入其他不同频率的时钟信号或不输入信号，以满足不同的测试需求；时钟选择器的选择端与所述使能时钟寄存器的输出端连接，时钟选择器的输出端与所有的SRAM扫描测试模块的时钟端都连接，用于在所述使能时钟寄存器输出的时钟选择信号的控制下，选择时钟选择器的对应输入端存在的一路时钟信号输出给所述SRAM扫描测试模块，以驱动对应的SRAM扫描测试模块使用匹配的测试时钟源测试其内置的不同块SRAM。
与现有技术相比，测试过程中以上三个时钟可以根据需要和流程对应选择，做到精确灵活的控制每一个SRAM扫描测试模块的测试时钟，满足不同的测试需求，并确保测试时SRAM所运行的速度和SRAM正常读写工作时的时钟一样快。
进一步地，所述SRAM扫描测试模块包括MBIST控制器、功能信号产生单元、SRAM接口选择器和SRAM；MBIST控制器设置的使能端与所述测试使能寄存器的输出端连接，SRAM接口选择器的选择端与所述测试使能寄存器的输出端连接，SRAM与SRAM接口选择器连接，SRAM接口选择器的一个输入端与MBIST控制器的输出端连接，SRAM接口选择器的另一个输入端与功能信号产生单元的输出端连接，用于控制SRAM的测试使能，并确定SRAM当前是进入测试模式还是进入正常读写功能模式，其中，正常读写功能模式是除了测试模式之外的工作模式；MBIST控制器，用于在SRAM接口选择器选通的所述测试模式下，将该测试模式所需的测试激励数据传输给SRAM的待测试地址上，再控制这些测试激励数据运行MBIST算法，然后从SRAM的待测试地址上读取回MBIST算法运行得到的测试响应数据，其中，这些测试响应数据直接从SRAM的数据输出端传输回所述MBIST控制器的一输入端；MBIST控制器，还用于判断同一待测试地址上的测试激励数据与测试响应数据是否相同，是则向所述成功信号寄存器传输所述测试成功信号，否则向所述失败信号寄存器传输所述测试失败信号；功能信号产生单元，用于在SRAM接口选择器选通的所述正常读写功能模式下，对SRAM执行读写操作。
该技术方案在MBIST状态寄存器组配置的测试指令信号的控制作用和MBIST时钟源产生模块产生的时钟信号的驱动下，所述SRAM扫描测试模块在选通SRAM进入测试模式下对每一块的SRAM内每个待测试地址位置的写入和读出更加有序，对写入和读出的测试数据的比较识别故障的效率更高，并将简单的通过/失败状态及时报告给外部；同时在选通SRAM进入正常读写功能模式后能维持正常往存储数据和读取数据，从而配置不同类型的SRAM在正常读写功能模式和测试模式之间切换。
进一步地，所述测试成功信号经过所述成功信号寄存器返回给所述外部测试激励访问单元或所述系统总线，所述测试失败信号经过所述失败信号寄存器返回给所述外部测试激励访问单元或所述系统总线，使得所述MBIST电路系统的外部的监视平台通过所述外部测试激励访问单元或所述系统总线直接获得测试结果。
进一步地，每个所述SRAM扫描测试模块，用于根据MBIST状态寄存器组发送的测试使能信号和复位信号、MBIST时钟源产生模块选择输出的测试时钟信号，以异步或同步的方式向内置的不同的SRAM传输测试激励数据并执行所述MBIST算法。该技术方案适用于配置多块SRAM在不同驱动时钟下进行测试，并能支持其中一块SRAM在另一块SRAM正在MBIST测试的过程中也能进行MBIST测试、或者支持其中一块SRAM等待另一块SRAM完成MBIST测试后再有序地开始MBIST测试。
进一步地，所述MBIST电路系统是一种嵌入式存储器，集成在一种SOC芯片上，这个SOC芯片设置在一种嵌入式终端设备上；其中，所述系统总线与SOC芯片内的CPU核单元连接，或者，所述系统总线与SOC芯片外部的处理器连接，或者，所述系统总线与测试控制协议接口连接；其中，所述测试基台设置在所述嵌入式终端设备的外部，并与SOC芯片的相应测试引脚存在电性连接关系。适于拓展到多种类型的嵌入式存储设备中使用。
附图说明
图1为一种多功能的MBIST电路系统的框架示意图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步说明：
如图1所示，本发明实施例公开一种MBIST电路系统，该MBIST电路系统包括外部访问控制模块、MBIST状态寄存器组、MBIST时钟源产生模块、以及一个或一个以上SRAM扫描测试模块（图1中仅表示出一个，但其他的SRAM扫描测试模块都与图1的相同），这个MBIST电路系统集成在一个芯片上（图1的SOC芯片）。外部访问控制模块，配置为与所述芯片的引脚PAD直接连接，用于接收所述芯片的外部输入的测试指令信号，包括图1的测试基台施加的测试指令和系统总线bus传输的测试指令。外部访问控制模块还配置为与MBIST状态寄存器组连接，用于根据测试指令信号向MBIST状态寄存器组配置MBIST的测试模式信息，MBIST的测试模式信息包括复位信息、测试开始信息、测试时钟信息、寄存器配置选择信息、测试结果信息；MBIST状态寄存器组，配置为与所有的SRAM扫描测试模块都连接，用于在外部访问控制模块配置的测试模式信息的控制下，选择向对应的SRAM扫描测试模块发送测试使能信号en和复位信号rst，MBIST状态寄存器组包括多比特位的寄存器，可以控制多个SRAM扫描测试模块的测试使能复位状态。MBIST时钟源产生模块，配置为与MBIST状态寄存器组连接，用于根据MBIST状态寄存器组内部的时钟信息的寄存器存储的测试时钟配置信息，选择输出匹配当前测试模式的测试时钟信号clk到对应的SRAM扫描测试模块，以实现驱动对应的SRAM扫描测试模块测试其内置的不同块SRAM，其中，每一个SRAM扫描测试模块都包括一块或一块以上的SRAM；MBIST状态寄存器组，还用于接收每一个SRAM扫描测试模块反馈的测试成功信号done或测试失败信号fail，并传输给外部访问控制模块以反馈给所述MBIST电路系统的外部，所述MBIST电路系统的外部包括图1的SOC芯片内部的CPU核单元、DMA总线、测试基台等。SRAM扫描测试模块，用于根据MBIST状态寄存器组发送的测试使能信号en和复位信号rst、MBIST时钟源产生模块选择输出的测试时钟信号clk、内置的所有SRAM的待测试地址（基于SRAM扫描测试模块内部的地址产生模块生成的地址数据），按照不同的顺序选择向内置的SRAM的待测试地址传输测试激励数据（测试激励数据是SRAM扫描测试模块根据MBIST算法生成的测试数据），然后通过对比这些测试激励数据和基于待测试地址从内置的SRAM中读取的测试响应数据，获得测试结果以识别出SRAM的故障情况，然后在测试成功（写入SRAM的测试激励数据和读出的测试响应数据相同时）时输出所述测试成功信号，（写入SRAM的测试激励数据和读出的测试响应数据不相同时）时输出所述测试失败信号。与现有技术相比，本实施例支持外部访问芯片内部的条件下，根据MBIST状态寄存器组配置的测试控制信息和MBIST时钟源产生模块提供的时钟源，控制每一个SRAM扫描测试模块按照匹配的测试时钟信号、特定的顺序对不同块SRAM进行MBIST测试，本实施例还通过寄存器配置结构复用的方式连接多个SRAM扫描测试模块，可以执行同步或异步完成多块SRAM的测试，简化MBIST的逻辑架构，提高测试效率和测试复用的有效性。
如图1所示，所述外部访问控制模块包括外部测试激励访问单元和总线选择器；外部测试激励访问单元的数据输入端与所述芯片的引脚PAD连接，这个引脚PAD连接到外部的测试基台上，外部测试激励访问单元也可以是一种测试寄存器，用于接收保存所述芯片的外部的测试基台提供的测试指令信号，也便于工厂用户测试、调试、诊断，在本实施例中，测试指令信号包括测试使能信号en、复位信号rst和测试时钟信号clk；总线选择器包括两个输入端、一个输出端和一个选择端，总线选择器的一个选择端与所述MBIST电路系统的外部的工作模式选择器连接，总线选择器的输出端与MBIST状态寄存器组的数据输入端连接，总线选择器的一个输入端与外部测试激励访问单元的输出端连接，总线选择器的另一个输入端与所述MBIST电路系统外部的系统总线连接，总线选择器用于根据测试通路配置器的选通信息，选择输入所述芯片的外部的测试基台所提供的测试指令信号或输入所述系统总线提供的测试指令信号，其中，工作模式包括正常读写功能模式和测试模式；当测试通路配置器的选通信息是选择接通外部测试激励访问单元时，将SOC芯片的外部的测试基台所提供的测试指令信号输出给MBIST状态寄存器组；当测试通路配置器的选通信息是选择接通所述系统总线时，将所述MBIST电路系统外部的挂载在系统总线上的（包括接通processor（处理器）、TAP（测试控制协议接口）等主机设备）所提供的测试指令信号输出给MBIST状态寄存器组；其中，测试指令信号是支持用户自定义的测试数据控制信号，以便于工厂用户测试、调试、诊断。另一方面，外部测试激励访问单元，还用于接收MBIST状态寄存器组输出的起到反馈测试结果的所述测试成功信号或所述测试失败信号；所述系统总线还用于接收MBIST状态寄存器组反馈回的所述测试成功信号或所述测试失败信号。本实施例支持选择所述芯片的外部的测试基台、或CPU的系统总线对MBIST状态寄存器组的测试控制指令进行自定义配置，在工厂对IC良品测试时，便于在芯片的外部给激励来直接作用到芯片引脚上。也便于向芯片外部反馈芯片内部的SRAM测试结果，从而提高测试的集成度和监测效果。
具体地，外部测试激励访问单元是由PAD完全控制，下面对外部测试激励访问单元的端口信号做一描述：外部测试激励访问单元设置寄存器串行输入端bist_pad_cfg、测试开始端bist_pad_start、全局复位端bist_pad_rst、寄存器选择端bist_pad_sel、采样时钟端bist_pad_tst_clk、结果监测输出端bist_pad_sta，需要说明的是，前述端口的名称也代表对应端口处的信号名称。
在本实施例中，为减少芯片上pad的占用，对MBIST状态寄存器组内部的寄存器的输入采用串行移位的设计，则在外部测试激励访问单元专门设置寄存器串行输入端bist_pad_cfg。
在全局复位端bist_pad_rst的复位信号释放过后，通过采样时钟端bist_pad_tst_clk的时钟信号采bist_pad_cfg的电平的方式，在采样时钟端bist_pad_tst_clk的驱动下，按照采样时钟周期将外部测试激励访问单元从外部的芯片引脚接收的多比特位数据串行移位传输到MBIST状态寄存器组内部的寄存器存储，其中，每一采样时钟周期移位传输一个比特位数据到对应选择的寄存器内，而具体指向MBIST状态寄存器组内部的哪个寄存器，则通过寄存器选择端bist_pad_sel处的选择信号指定。当MBIST状态寄存器组内部所有的寄存器的测试指令信息准备好之后，将测试开始端bist_pad_start的信号置起，使得MBIST状态寄存器组开始向SRAM扫描测试模块发送测试指令信号，从而控制MBIST测试开始。
如图1所示，所述MBIST状态寄存器组包括锁相环寄存器pll_reg、使能时钟寄存器clk_reg、测试使能寄存器en_reg、复位寄存器rst_reg、失败信号寄存器fail_reg和成功信号寄存器done_reg，其中，除pll_reg外，其他的寄存器都是记录或控制每个SRAM扫描测试模块的测试进度和测试结果。总线选择器的输出端分别连接到锁相环寄存器pll_reg的数据输入端、使能时钟寄存器clk_reg的数据输入端、测试使能寄存器en_reg的数据输入端和复位寄存器rst_reg的数据输入端，使得所述外部测试激励访问单元或所述系统总线bus将相应的测试指令信号以串行移位的方式分别输入多比特位的锁相环寄存器pll_reg、多比特位的使能时钟寄存器clk_reg、多比特位的测试使能寄存器en_reg和多比特位的复位寄存器rst_reg以完成对应多比特位的寄存器的配置；其中，这些测试指令信号都是32位的二进制数据；失败信号寄存器和成功信号寄存器用于记录反馈每一个SRAM扫描测试模块在当前测试模式下的测试结果。本实施例为外部配置的测试控制指令提供缓存空间，也为SRAM扫描测试模块的测试结果提供缓存空间，在进行不同类型SRAM 存储器测试时，只要进行MBIST测试算法的改动，而不必对SRAM扫描测试模块和所述外部访问控制模块的接口功能进行改动，因为寄存器的设置已经解决MBIST测试的的开始、类型选择和结束反馈的控制问题，形成一个可复用的寄存端口结构。
具体地，一个或多个所述SRAM扫描测试模块的测试接口信号，是由所述MBIST状态寄存器组控制，其中，en_reg用于向所述SRAM扫描测试模块传输测试使能信号en，rst_reg用于向所述SRAM扫描测试模块传输配置的复位信号rst，所述SRAM扫描测试模块向失败信号寄存器fail_reg反馈测试失败信号fail，所述SRAM扫描测试模块向成功信号寄存器done_reg反馈测试成功信号done。pll_reg则用来控制所述芯片内中的一路PLL,控制的功能包括但不限于：开关，频率调节，源头选择等。
如图1所示，所述MBIST时钟源产生模块包括高频振荡器和时钟选择器；时钟选择器存在一个输出端、一个选择端、三个或三个以上输入端；时钟选择器的一个输入端与高频振荡器PLL的输出端连接，用于在高频振荡器PLL接收锁相环寄存器pll_reg输出的时钟信号后，振荡产生一个频率可控的时钟信号pll_clk，以输出给时钟选择器，作为由所述SOC芯片内部的PLL单元分频获得的可供选择的分频时钟信号；其中，这个频率可控的时钟信号用于保证所述SRAM扫描测试模块的测试速度与其内部的SRAM的读写速度以同样的速度运行，因此通过锁相环寄存器pll_reg输出的时钟信号可以进行SRAM的运行速度测试。时钟选择器的另一个输入端与所述芯片的外部的测试基台的时钟端连接，用于接收这个测试基台所产生的时钟信号ate_clk，这个时钟信号ate_clk是从测试基台输出至所述SOC芯片的引脚上，再由这个引脚进入时钟选择器，为外部的用户提供调试测试时钟的机会。时钟选择器的又一个输入端与所述芯片的内部的时钟管理模块的时钟端连接，用于接收所述芯片内部的时钟管理模块产生的基于所述正常读写功能模式(非测试模式)的功能时钟cmu_clk。时钟选择器的其他输入端用于输入其他不同频率的时钟信号或不输入信号，以满足不同的测试需求或适应不同的工作模式。时钟选择器的选择端与所述使能时钟寄存器clk_reg的输出端连接，时钟选择器的输出端与所有的SRAM扫描测试模块的时钟端都连接，用于在所述使能时钟寄存器clk_reg输出的时钟选择信号的控制下，选择时钟选择器的对应输入端存在的一路时钟信号clk(作为MBIST时钟源产生模块在当前测试模式下选择输出的测试时钟信号clk)输出给所述SRAM扫描测试模块，以驱动对应的SRAM扫描测试模块使用匹配的测试时钟源测试其内置的不同块SRAM。与现有技术相比，本实施例中，测试过程中三个以上的时钟可以根据需要和测试流程对应选择，做到精确灵活的控制每一个SRAM扫描测试模块的测试时钟，满足不同的测试需求，并确保测试时SRAM所运行的速度和SRAM正常读写工作时的时钟一样快。
如图1所示，所述SRAM扫描测试模块包括MBIST控制器、功能信号产生单元、SRAM接口选择器和SRAM，需要说明的是，在一个SRAM扫描测试模块不仅仅设置一个SRAM，这个SRAM的数据输入端和地址端可以同时连接到SRAM接口选择器，这个SRAM的数据输出端还可以连接到MBIST控制器，从而将MBIST控制器、功能信号产生单元、SRAM接口选择器和多个SRAM封装为一个MBIST测试壳Wrapper，即所述SRAM扫描测试模块。MBIST控制器设置的使能端与所述测试使能寄存器en_reg的输出端连接，SRAM接口选择器的选择端与所述测试使能寄存器en_reg的输出端连接，用于接收来自所述测试使能寄存器en_reg配置的测试使能信号en，进而控制SRAM的测试使能；SRAM与SRAM接口选择器连接，SRAM接口选择器的一个输入端与MBIST控制器的输出端连接，SRAM接口选择器的另一个输入端与功能信号产生单元的输出端连接，用于在SRAM测试使能后，即所述测试使能寄存器en_reg输出的测试使能信号en，根据SRAM接口选择器的选通信息，确定SRAM当前是进入测试模式还是进入正常读写功能模式，其中，正常读写功能模式是除了测试模式之外的工作模式。MBIST控制器在SRAM接口选择器选通的所述测试模式下，按照MBIST时钟源产生模块选择输出的测试时钟信号的驱动作用，将该测试模式所需的测试激励数据传输给SRAM的待测试地址上，该测试模式所需的测试激励数据是MBIST控制器通过运行MBIST算法生成的测试数据；然后从SRAM的待测试地址上读取回这些测试激励数据，形成SRAM输出的测试响应数据，在本实施例中，这些测试响应数据直接从SRAM的数据输出端传输回所述MBIST控制器的一输入端，但不经过SRAM接口选择器，再由所述MBIST控制器比较传回的测试响应数据与自身产生的测试激励数据具体是，判断同一待测试地址上的测试激励数据与测试响应数据是否相同，是则向所述成功信号寄存器done_reg传输所述测试成功信号done，表示完成当前一次的MBIST测试；否则向所述失败信号寄存器fail_reg传输所述测试失败信号fail，表示这个在测试的SRAM存在故障。功能信号产生单元，用于在SRAM接口选择器选通的所述正常读写功能模式下，对对应的SRAM执行读写操作，这个SRAM在所述正常读写功能模式下只是存在读操作和写操作，在功能信号产生单元写入数据的情况下该SRAM不返回数据，功能信号产生单元请求读取数据的情况下SRAN直接返回相应的存储数据，同时MBIST控制器在SRAM接口选择器选通的所述正常读写功能模式下不对对应的SRAM传输测试激励数据。本实施例在MBIST状态寄存器组配置的测试指令信号的控制作用和MBIST时钟源产生模块产生的时钟信号的驱动下，所述SRAM扫描测试模块在选通SRAM进入测试模式下对每一块的SRAM内每个待测试地址位置的写入和读出更加有序，对写入和读出的测试数据的比较识别故障的效率更高，并将简单的通过/失败状态及时报告给外部；同时在选通SRAM进入正常读写功能模式后能维持正常往存储数据和读取数据，从而配置不同类型的SRAM在正常读写功能模式和测试模式之间切换。
具体地，如图1所示，所述测试成功信号done经过所述成功信号寄存器done_reg返回给所述外部测试激励访问单元或所述系统总线，所述测试失败信号fail经过所述失败信号寄存器fail_reg返回给所述外部测试激励访问单元或所述系统总线，使得所述MBIST电路系统的外部的监视平台通过所述外部测试激励访问单元或所述系统总线直接获得测试结果。
优选地，每个所述SRAM扫描测试模块，用于根据MBIST状态寄存器组发送的测试使能信号和复位信号、MBIST时钟源产生模块选择输出的测试时钟信号，以异步或同步的方式向内置的不同的SRAM传输测试激励数据（通过执行MBIST算法产生的）。本实施例适用于配置多块SRAM在不同驱动时钟下进行测试，并能支持其中一块SRAM在另一块SRAM正在MBIST测试的过程中也能进行MBIST测试、或者支持其中一块SRAM等待另一块SRAM完成MBIST测试后再有序地开始MBIST测试。
优选地，所述MBIST电路系统是一种嵌入式存储器，集成在一种SOC芯片上，这个SOC芯片设置在一种嵌入式终端设备上；其中，所述系统总线与SOC芯片内的CPU核单元连接，或者，所述系统总线与SOC芯片外部的处理器连接，或者，所述系统总线与测试控制协议接口连接；其中，所述测试基台设置在所述嵌入式终端设备的外部，并与SOC芯片的相应测试引脚存在电性连接关系。适于拓展到多种类型的嵌入式存储设备中使用。在本实施例适用的嵌入式终端设备中，这些嵌入式终端设备需要使用具有大量引脚的外壳以允许访问各种外围设备，此时需要对嵌入式终端设备中的存储器或SOC芯片的专用存储器都会连接到这些引脚上，所以工厂最方便的方式还是外部给激励 ，并直接作用到芯版引脚上以进行存储器的故障检测。
以上所描述的装置实施方式仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施方式方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

Claims (5)

1.一种MBIST电路系统，其特征在于，该MBIST电路系统包括外部访问控制模块、MBIST状态寄存器组、MBIST时钟源产生模块、以及一个或一个以上SRAM扫描测试模块；其中，这个MBIST电路系统集成在一个芯片上；
外部访问控制模块，配置为与所述芯片的引脚直接连接，用于接收所述芯片的外部输入的测试指令信号；外部访问控制模块还配置为与MBIST状态寄存器组连接，用于根据测试指令信号向MBIST状态寄存器组配置MBIST的测试模式信息；
MBIST状态寄存器组，配置为与所有的SRAM扫描测试模块都连接，用于在外部访问控制模块配置的测试模式信息的控制下，选择向对应的SRAM扫描测试模块发送测试使能信号和复位信号；
MBIST时钟源产生模块，配置为与MBIST状态寄存器组连接，用于根据MBIST状态寄存器组存储的测试时钟配置信息，选择输出匹配当前测试模式的测试时钟信号到对应的SRAM扫描测试模块，以实现驱动对应的SRAM扫描测试模块测试其内置的不同块SRAM；其中，每一个SRAM扫描测试模块都包括一块或一块以上的SRAM；
MBIST状态寄存器组，还用于接收每一个SRAM扫描测试模块反馈的测试成功信号或测试失败信号，并传输给外部访问控制模块以反馈给所述MBIST电路系统的外部；
SRAM扫描测试模块，用于根据MBIST状态寄存器组发送的测试使能信号和复位信号、MBIST时钟源产生模块选择输出的测试时钟信号、内置的所有SRAM的待测试地址，按照不同的顺序选择向内置的SRAM的待测试地址传输测试激励数据，然后通过对比这些测试激励数据和基于待测试地址从内置的SRAM中读取的测试响应数据，获得测试结果以识别出SRAM的故障情况，然后输出所述测试成功信号或所述测试失败信号；
所述外部访问控制模块包括外部测试激励访问单元和总线选择器；
外部测试激励访问单元的数据输入端与所述芯片的引脚连接，用于接收所述芯片的外部的测试基台提供的测试指令信号，其中，测试指令信号包括测试使能信号、复位信号和测试时钟信号；
总线选择器包括两个输入端、一个输出端和一个选择端，总线选择器的输出端与MBIST状态寄存器组的数据输入端连接，总线选择器的一个选择端与所述MBIST电路系统的外部的测试通路配置器连接，总线选择器的一个输入端与外部测试激励访问单元的输出端连接，总线选择器的另一个输入端与所述MBIST电路系统外部的系统总线连接，总线选择器还用于根据测试通路配置器的选通信息，选择输入所述芯片的外部的测试基台所提供的测试指令信号或输入所述系统总线提供的测试指令信号，再将选择到的测试指令信号输出给MBIST状态寄存器组；
外部测试激励访问单元，还用于接收MBIST状态寄存器组输出的所述测试成功信号或所述测试失败信号；所述系统总线还用于接收MBIST状态寄存器组反馈回的所述测试成功信号或所述测试失败信号；
其中，工作模式包括正常读写功能模式和测试模式；
所述MBIST状态寄存器组包括锁相环寄存器、使能时钟寄存器、测试使能寄存器、复位寄存器、失败信号寄存器和成功信号寄存器；
总线选择器的输出端分别连接到锁相环寄存器的数据输入端、使能时钟寄存器的数据输入端、测试使能寄存器的数据输入端和复位寄存器的数据输入端，使得所述外部测试激励访问单元或所述系统总线将相应的测试指令信号以串行移位的方式分别输入锁相环寄存器、使能时钟寄存器、测试使能寄存器和复位寄存器以完成对应寄存器的配置；其中，这些测试指令信号都是32位的二进制数据；
失败信号寄存器和成功信号寄存器用于记录反馈每一个SRAM扫描测试模块在当前测试模式下的测试结果；
所述MBIST时钟源产生模块包括高频振荡器和时钟选择器；
时钟选择器存在一个输出端、一个选择端、三个或三个以上输入端；
时钟选择器的一个输入端与高频振荡器的输出端连接，用于在高频振荡器接收锁相环寄存器输出的时钟信号后，振荡产生一个频率可控的时钟信号，以输出给时钟选择器；
时钟选择器的另一个输入端与所述芯片的外部的测试基台的时钟端连接，用于接收这个测试基台所产生的时钟信号；
时钟选择器的又一个输入端与所述芯片的内部的时钟管理模块的时钟端连接，用于接收时钟管理模块产生的基于所述正常读写功能模式的功能时钟；
时钟选择器的其他输入端用于输入其他不同频率的时钟信号或不输入信号，以满足不同的测试需求；
时钟选择器的选择端与所述使能时钟寄存器的输出端连接，时钟选择器的输出端与所有的SRAM扫描测试模块的时钟端都连接，用于在所述使能时钟寄存器输出的时钟选择信号的控制下，选择时钟选择器的对应输入端存在的一路时钟信号输出给所述SRAM扫描测试模块，以驱动对应的SRAM扫描测试模块使用匹配的测试时钟源测试其内置的不同块SRAM。
2.根据权利要求1所述MBIST电路系统，其特征在于，所述SRAM扫描测试模块包括MBIST控制器、功能信号产生单元、SRAM接口选择器和SRAM；
MBIST控制器设置的使能端与所述测试使能寄存器的输出端连接，SRAM接口选择器的选择端与所述测试使能寄存器的输出端连接，SRAM与SRAM接口选择器连接，SRAM接口选择器的一个输入端与MBIST控制器的输出端连接，SRAM接口选择器的另一个输入端与功能信号产生单元的输出端连接，用于在SRAM测试使能后，根据SRAM接口选择器的选通信息，确定SRAM当前是进入测试模式还是进入正常读写功能模式，其中，正常读写功能模式是除了测试模式之外的工作模式；
MBIST控制器，用于在SRAM接口选择器选通的所述测试模式下，按照MBIST时钟源产生模块选择输出的测试时钟信号的驱动作用，将MBIST算法生成的测试激励数据传输给SRAM的待测试地址上，再控制这些测试激励数据运行MBIST算法，然后从SRAM的待测试地址上读取回测试响应数据，其中，这些测试响应数据直接从SRAM的数据输出端传输回所述MBIST控制器的一输入端；MBIST控制器，还用于判断同一待测试地址上的测试激励数据与测试响应数据是否相同，是则向所述成功信号寄存器传输所述测试成功信号，否则向所述失败信号寄存器传输所述测试失败信号；
功能信号产生单元，用于在SRAM接口选择器选通的所述正常读写功能模式下，对SRAM执行读写操作。
3.根据权利要求2所述MBIST电路系统，其特征在于，所述测试成功信号经过所述成功信号寄存器返回给所述外部测试激励访问单元或所述系统总线，所述测试失败信号经过所述失败信号寄存器返回给所述外部测试激励访问单元或所述系统总线，使得所述MBIST电路系统的外部的监视平台通过所述外部测试激励访问单元或所述系统总线直接获得测试结果。
4.根据权利要求1至3任一项所述MBIST电路系统，其特征在于，每个所述SRAM扫描测试模块，用于根据MBIST状态寄存器组发送的测试使能信号和复位信号、MBIST时钟源产生模块选择输出的测试时钟信号，以异步或同步的方式向内置的不同的SRAM传输测试激励数据。
5.根据权利要求4所述MBIST电路系统，其特征在于，所述MBIST电路系统是一种嵌入式存储器，集成在一种SOC芯片上，这个SOC芯片设置在一种嵌入式终端设备上；
其中，所述系统总线与SOC芯片内的CPU核单元连接，或者，所述系统总线与SOC芯片外部的处理器连接，或者，所述系统总线与测试控制协议接口连接；
其中，所述测试基台设置在所述嵌入式终端设备的外部，并与SOC芯片的相应测试引脚存在电性连接关系。
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