JP2004327036A5

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Publication number: JP2004327036A5
Application number: JP2004230465A
Authority: JP
Filing date: 2004-08-06
Publication date: 2007-06-07

Description

半導体集積回路および半導体集積回路の検査方法

本発明は、ＲＯＭを内蔵した半導体集積回路について、このＲＯＭをテストするための技術に属する。

図４はＲＯＭを内蔵した半導体集積回路のテスト回路の従来の構成を示す図である。図４の構成では、テスト回路として、ＲＯＭ５１の入力側と出力側にセレクタ６１，６２，６３が設けられている。各セレクタ６１，６２，６３は入力Ｓが“Ｈ”のとき、端子Ａの入力を選択出力する。

ＲＯＭ５１のテストを行うときは、テスト信号ＴＥＳＴとして“Ｈ”を与える。これによって、外部端子ＩＮ１，ＩＮ２への入力データがＲＯＭ５１のアドレス入力ＡＤＤおよびリード入力ＲＥＡＤに供給される。そして、ＲＯＭ５１の出力ＤＯが外部端子ＯＵＴから出力される。このように、従来は、ＲＯＭ５１の入出力を外部から直接的に制御可能にすることによって、ＲＯＭ５１のテストを実行していた。

ところが、従来のように、ＲＯＭの入出力を外部から直接的に制御可能にすると、マイクロコード、秘密鍵やパスワードなどのような機密情報データをＲＯＭに実装した場合に、その実装した機密情報データが外部から容易に解読されてしまう、という問題が生じる。

また、従来のＢＩＳＴ（Built In Self Test）方式を利用した場合は、データの機密性は上述の例よりも高まるものの、機密情報データの内容を変更した場合に、半導体集積回路内に実装するＢＩＳＴ回路自体の構成も変更する必要がある。このため、開発工数やマスク設計費などが大幅に増大してしまう。

前記の問題に鑑み、本発明は、ＲＯＭを内蔵した半導体集積回路として、ＲＯＭに実装したデータの機密性を保ちつつ、ＲＯＭのテストを実行可能にすることを課題とする。

前記の課題を解決するために、請求項１の発明が講じた解決手段は、複数の機密情報データを格納し、外部から読み出しできないように構成されたＲＯＭと、このＲＯＭのテストを行うためのテスト回路とを内蔵した半導体集積回路として、前記ＲＯＭは、前記機密情報データに所定の演算を施して得られ、各々が前記複数の機密情報データに対応して設けられた複数のチェック用冗長データを記憶しており、前記テスト回路は、前記ＲＯＭから読み出された複数の機密情報データの各々に対し、前記所定の演算に相当する演算を実行するチェック演算回路を有し、このチェック演算回路の演算結果と、前記ＲＯＭに記憶された複数のチェック用冗長データとの比較を行い、前記機密情報データ毎に、対応する前記チェック用冗長データとの比較結果を出力するものである。

請求項１の発明によると、ＲＯＭから読み出された機密情報データに対し、テスト回路が有するチェック演算回路によって、チェック用冗長データ生成のための所定の演算に相当する演算が実行される。そして、ＲＯＭに記憶されたチェック用冗長データと、チェック演算回路の演算結果とが比較される。これにより、機密情報データが半導体集積回路外部に読み出されることなく、データチェックが実現され、機密情報データの機密性を損なうことなく、ＲＯＭのテストを実行することができる。

また、請求項２の発明が講じた解決手段は、複数の機密情報データを格納し、外部から読み出しできないように構成されたＲＯＭを内蔵した半導体集積回路を検査する方法として、前記ＲＯＭに格納された前記機密情報データに所定の演算を施して得られ、各々が前記複数の機密情報データに対応して設けられた複数のチェック用冗長データを予め前記ＲＯＭに記憶させておく前処理と、前記ＲＯＭから前記複数の機密情報データを読み出し、読み出した前記複数の機密情報データに対し前記所定の演算に相当する演算を実行する処理と、前記ＲＯＭから前記複数のチェック用冗長データを読み出し、前記演算を実行する処理の結果と対応する前記チェック用冗長データとを比較し、前記機密情報データ毎に比較結果を出力する処理とを備えたものである。

以上のように本発明によると、機密情報データを格納するＲＯＭを内蔵した半導体集積回路において、ＲＯＭのテストを、そのＲＯＭ内部の機密情報データの機密性を損なうことなく、実現することができる。

以下、本発明の一実施形態について、図面を参照して説明する。

図１は本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。図１に示す半導体集積回路は、マイクロコード、秘密鍵やパスワードなどの機密情報データの機密性を損なうことなく、ＲＯＭ１０のテストが実現可能に構成されている。

図１において、（ｎ＋１）個の機密情報データすなわち機密情報データ（０）〜（ｎ）が、ＲＯＭ１０の下位アドレスに実装されている。そして、各機密情報データ（０）〜（ｎ）について、ＣＲＣ（Cyclic Redundancy Check：巡回冗長検査）による冗長コードすなわちチェック用冗長データとしての機密ＣＲＣデータ（０）〜（ｎ）が生成されており、これらは、冗長データ記憶手段としてのＲＯＭ１０の上位アドレスに実装されている。

ＲＯＭ１０のアドレス空間において、機密情報データ（０）〜（ｎ）は、最下位アドレスから順に格納されており、機密ＣＲＣデータ（０）〜（ｎ）は、最上位アドレスから順に格納されている。例えば、ＲＯＭ１０の最下位アドレスに格納された機密情報データ（０）に対する機密ＣＲＣデータ（０）は、ＲＯＭ１０の最上位アドレスに格納されている。このようなアドレス配置は、ＲＯＭ１０のコンプリメンタリチェックに適している。

また、図１において、セレクタ２１，２２、アドレスデコーダ（ＡＤＥＣ）２３、フリップフロップ（ＦＦ）２４、チェック演算回路（ＣＲＣ）２５および比較回路（ＣＯＭＰ）２６によって、テスト回路が構成されている。また、論理回路ブロック（ＬＯＧＩＣ）３０は通常モードで用いられる回路ブロックである。

各セレクタ２１，２２は、入力Ｓが“Ｈ”（ハイレベル）になると、入力端子Ａの入力を選択出力する。アドレスデコーダ２３はテスト時に入力されるアドレス信号をデコードし、チェック演算回路２５や比較回路２６を制御する。チェック演算回路２５はＲＯＭ１０から読み出された機密情報データに対し、機密ＣＲＣデータ生成の際の所定の演算に相当する演算を実行する。比較回路２６は、チェック演算回路２５の出力と、ＲＯＭ１０から読み出された機密ＣＲＣデータとを比較する。なお、ＣＬＫは、各回路ブロックの同期用クロック信号である。

通常動作時は、テスト信号ＴＥＳＴは“Ｌ”（ロウレベル）になり、セレクタ２１，２２は入力端子Ｂの入力を選択する。すなわち、外部端子ＩＮＡ，ＩＮＢからの入力データがＲＯＭ１０に与えられる。これらの入力データは、半導体集積回路内の別のブロックから供給される。また、ＲＯＭ１０の出力ＤＯは、論理回路ブロック３０に供給される。

一方、テスト時は、テスト信号ＴＥＳＴは“Ｈ”になり、セレクタ２１，２２は入力端子Ａの入力を選択する。すなわち、外部端子ＩＮ１，ＩＮ２からの入力データが、ＲＯＭ１０のアドレス入力ＡＤＤおよびリード入力ＲＥＡＤに供給される。

また、外部端子ＩＮ１からの入力データは、アドレスデコーダ２３にも入力される。アドレスレコーダ２３は、外部端子ＩＮ１からの入力データが、機密情報データが格納されているアドレス（address(0)〜(n) ）を示すときは、出力ＡＯＵＴ１をイネーブル（“Ｈ”）にする。出力ＡＯＵＴ１が“Ｈ”になると、ＲＯＭ１０の出力ＤＯの先にあるチェック演算回路２５が１クロック遅れて動作を開始する。また、外部端子ＩＮ１からの入力データが、機密ＣＲＣデータが格納されているアドレス（address(n+1)〜(2n+1)）を示すときは、アドレスデコーダ２３は、出力ＡＯＵＴ２をイネーブル（“Ｈ”）にする。出力ＡＯＵＴ２が“Ｈ”になると、比較回路２６は、チェック演算回路２５の演算結果（ＩＮ１）と、ＲＯＭ１０から読み出された機密ＣＲＣデータ（ＩＮ２）との比較を実行する。そして、比較結果が一致したとき、出力信号ＲＥＳＵＬＴをアサート（“Ｈ”）する。

図２は図１に示す半導体集積回路のテスト時の動作を示すタイミングチャートである。

まず、ＲＯＭ１０のテストを行うモードにするために、テスト信号ＴＥＳＴを“Ｈ”にする。次に、外部端子ＩＮ１から、ＲＯＭ１０において機密情報データ（０）が格納されたアドレスaddress(0)を示す信号を入力するとともに、外部端子ＩＮ２から、ＲＯＭ１０のリード入力ＲＥＡＤがイネーブルになるように“Ｈ”を入力する。すると、次のクロック信号ＣＬＫの立ち上がりで、ＲＯＭ１０の出力ＤＯとして機密情報データ（０）が読み出される。

また、アドレスデコーダ２３は、アドレスaddress(0)を示す信号が入力されたので、出力ＡＯＵＴ１として“Ｈ”を出力する。この信号“Ｈ”は、フリップフロップ２４で１クロックラッチされた後、チェック演算回路２５にイネーブル入力ｅｎとして供給される。これにより、チェック演算回路２５は、ＲＯＭ１０から出力された機密情報データ（０）に対するＣＲＣ演算を開始する。

チェック演算回路２５がＣＲＣ演算を完了する１サイクル前に、外部端子ＩＮ１への入力データを、address(0)〜(n)以外の値に変更するとともに、外部端子ＩＮ２への入力データをネゲート（“Ｌ”）にする。すると、アドレスデコーダ２３の出力ＡＯＵＴ１もネゲートされ、さらに１サイクル遅れてチェック演算回路２５のイネーブル入力ｅｎもネゲートされる。これにより、チェック演算回路２５の演算結果が出力ＯＵＴに保持される。

次に、外部端子ＩＮ１から、機密情報データ（０）に対応する機密ＣＲＣデータ（０）が格納されたアドレスaddress(2n+1) を示す信号を入力するとともに、外部端子ＩＮ２から、ＲＯＭ１０のリード信号ＲＥＡＤがイネーブルになるように“Ｈ”を入力する。

アドレスデコーダ２３は、アドレスaddress(2n+1) を示す信号が入力されたので、出力ＡＯＵＴ１として“Ｌ”を入力するとともに、出力ＡＯＵＴ２として“Ｈ”を出力する。比較回路２６は、チェック演算回路２５の出力ＯＵＴと、ＲＯＭ１０の出力ＤＯすなわち機密ＣＲＣデータ（０）との比較を実行する。そして、この比較の結果、両者が一致しているときは、信号ＲＥＳＵＬＴをアサートし（“Ｈ”）、不一致のときは“Ｌ”にする。

また、出力ＡＯＵＴ２が“Ｈ”の間、１サイクル期間は信号ＣＯＭＰｅｎがアサートされ、ＲＥＳＵＬＴ信号の出力とともにネゲートされる。また、信号ＣＯＭＰｅｎの立ち下がりによって、チェック演算回路２５は初期化される。

以上のような動作によって、機密情報データ（０）のテストが完了する。

同様の動作を、アドレスaddress(1)，address(2n)、アドレスaddress(2)，address(2n-1)、…、アドレスaddress(n)，address(n+1) を指定しながら実行し、信号ＲＥＳＵＬＴを外部からモニターする。この結果から、ＲＯＭ１０に、製造上の問題などに起因して異常が生じているか否かを判定することができる。

なお、図１の構成では、機密ＣＲＣデータを、機密情報データとは別のアドレスに格納するものとしたが、機密情報データと同一アドレスに格納してもかまわない。例えば図３に示すように、機密情報データの上位側のビット位置に、対応する機密ＣＲＣデータをマッピングするようにしてもよい。

また、ここでは、機密ＣＲＣデータを、機密情報データが実装されたＲＯＭ自体に実装するものとしたが、機密情報データが実装されたＲＯＭとは別の，半導体集積回路に内蔵されたＲＯＭなどの記憶手段に、機密ＣＲＣデータを実装してもかまわない。

また、本発明によると、機密情報データの内容を変更する場合には、その変更に応じて、機密ＣＲＣデータを変更するだけでよい。したがって、テスト回路の構成の変更は不要であり、このため、開発工数やマスク設計費などを大幅に削減することができる。

また、ＣＲＣによる冗長コード以外のデータを、機密情報データのチェックに利用してもかまわない。ただし、この場合は、そのチェック用データを生成するための所定の演算に相当する演算を実行するチェック演算回路を、テスト回路内に設ける必要がある。

なお、本実施形態では、同期ＲＯＭを例にとって説明を行ったが、非同期ＲＯＭであっても、同様の実施が容易に実現可能である。

本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。図１に示す半導体集積回路のテスト時の動作を示すタイミングチャートである。ＲＯＭにおけるデータ格納の他の例を示す図である。従来の構成の例を示す図である。

符号の説明

１０，１０ＡＲＯＭ
２５チェック演算回路

Claims

複数の機密情報データを格納し、外部から読み出しできないように構成されたＲＯＭと、このＲＯＭのテストを行うためのテスト回路とを内蔵した半導体集積回路であって、
前記ＲＯＭは、前記機密情報データに所定の演算を施して得られ、各々が前記複数の機密情報データに対応して設けられた複数のチェック用冗長データを、記憶しており、
前記テスト回路は、
前記ＲＯＭから読み出された複数の機密情報データの各々に対し、前記所定の演算に相当する演算を実行するチェック演算回路を有し、このチェック演算回路の演算結果と、前記ＲＯＭに記憶された複数のチェック用冗長データとの比較を行い、前記機密情報データ毎に、対応する前記チェック用冗長データとの比較結果を出力する
ことを特徴とする半導体集積回路。
複数の機密情報データを格納し、外部から読み出しできないように構成されたＲＯＭを内蔵した半導体集積回路を検査する方法であって、
前記ＲＯＭに格納された前記機密情報データに所定の演算を施して得られ、各々が前記複数の機密情報データに対応して設けられた複数のチェック用冗長データを、予め、前記ＲＯＭに、記憶させておく前処理と、
前記ＲＯＭから前記複数の機密情報データを読み出し、読み出した前記複数の機密情報データに対し、前記所定の演算に相当する演算を実行する処理と、
前記ＲＯＭから前記複数のチェック用冗長データを読み出し、前記演算を実行する処理の結果と、対応する前記チェック用冗長データとを比較し、前記機密情報データ毎に比較結果を出力する処理とを備えた
ことを特徴とする半導体集積回路の検査方法。