CN1435843A - 具有许多存储器组的同步半导体存储器设备和控制该设备的方法 - Google Patents

Abstract

一种同步半导体存储器设备，包括：许多存储器组，它们从存储单元读取数据并向存储单元写入数据，一种命令解码器电路，该电路接收命令，检测该命令是读取命令还是写入命令，并且，当检测到读取命令或写入命令时，输出一个第一控制信号，该信号能促使在许多存储器组中进行读取操作或写入操作；存储器组选择电路，它们激活一个第二控制信号以激活每一个存储器组，以及存储器组计时器电路，它们停用被激活的第二控制信号并且执行控制的方式可以使第二控制信号在测试模式下被停用的时间不同于在正常模式下被停用的时间。

Description

具有许多存储器组的同步半导体 存储器设备和控制该设备的方法

相关申请的交叉参者

本申请基于2002年1月29日提出的以前的日本专利申请No.2002-020250，和2002年7月15日提出的No.2002-206173，并优先于这些申请，此处引用了这两个申请的全部内容。

技术领域

本发明涉及具有许多存储器组的高速随机周期外部时钟同步半导体存储器设备。更具体来说，本发明涉及存储器组计时器电路的改善，该改善以随机周期确定恢复时段和预先充电起始时间。

背景技术

随着信息技术的进步，对半导体存储器的需求越来越大。同时，要求半导体存储器设备运行更快。在这样的条件下，使用了越来越多与外部时钟信号同步运行的同步DRAM(SDRAM)，而不是诸如EDO存储器之类的与外部时钟信号不同步的存储器设备。

有两种类型的SDRAM：单数据速率SDRAM(SDR SDRAM)和双数据速率SDRAM(DDR SDRAM)。SDR SDRAM只与时钟信号的上升边同步输出数据。DDR SDRAM与时钟信号的上升边和下降边同步输出数据。因此，DDR SDRAM的数据传输速率是SDR SDRAM的数据传输速率的两倍。

要使DDR SDRAM的数据速率更高，需要使存储器核心区段中的随机周期(tRC)更短。DRAM执行存储单元数据的毁灭性读取。因此，当在某个地址选择的存储单元访问对应于另一个行地址(或不同字线)的存储单元时，需要有恢复操作和预先充电操作，从而使得使随机周期变短变得困难。

要克服此缺点，开发了快速周期RAM，该RAM由于改善了核心体系结构并以管道方式执行内部操作而使随机访问时间显著地改善。在快速周期RAM中，操作模式，包括数据写入、数据读取，以及刷新，都是通过第一命令和第二命令的组合来进行设置的。

如上文所述，DRAM执行存储单元数据的毁灭性读取。因此，一系列访问存储单元的操作要求恢复时间(tRAS)以便选择字线，在高电势处设置字线，再次将数据写入到存储单元中，预先充电时间(tRP)，以便对位线对进行预先充电，不管是读取数据还是写入数据。因此，只有当自从某个地址被访问以来逝去时间(tRAS+tRP)时，才不能访问下一个地址；否则就双重地选择字线。原因是所有存储单元被共同地控制。

要克服该缺点，存储器设备被分成许多存储器组，并且每一个存储器组都受独立控制。由许多存储器组构成的存储器设备，即使当某一个存储器组中的存储单元正在被访问，也可以立即访问不同存储器组中的存储单元。

下面将讲述读取具有许多存储器组的快速周期RAM中的数据的操作。在输入对应于数据读取操作的第一命令的同时，输入存储器组地址，用于确定要访问哪一个存储器组。因此，在接受了第一命令之后，选择对应于输入的存储器组地址的存储器组。存储器组处于被选择状态的时段的长度相当于字线被驱动的时段的长度。用于选择存储器组的存储器组选择信号受到控制，以在某一段时间逝去之后使存储器组被自动取消选定。此控制由存储器组计时器电路执行。存储器组计时器电路确定恢复时间的长度以及恢复时间之后的预先充电操作的起始时间。

传统的存储器组计时器电路包括RC延迟电路，该电路由电阻元件和电容元件构成。在RC延迟电路中，设置了由RC时间常量确定的延迟时间。然后，延迟时间确定恢复时间的长度以及预先充电操作的起始时间。

RC延迟电路中使用的电阻元件高度依赖于进程。即，随制造过程的不同，电阻元件大大地不同。此外，它还随诸如温度和电压之类的外部因素的不同而大大地不同。因此，在传统的存储器组计时器电路中，恢复时间的长度和预先充电操作的起始时间会发生改变。结果，例如，当恢复时间的长度比确定的长度短时，恢复时间不能得到充分的保证，导致写入的数据的量减少，因此导致恢复不足，从而无法保证下一个周期的读出余量。因此，要求存储器组计时器电路对进程没有依赖，并始终使恢复时间的长度和预先充电操作的起始时间保持稳定。

发明内容

根据本发明的一个方面，提供了一种同步半导体存储器设备，包括：许多存储器组，每一个存储器组都包括许多连接到许多字线的存储单元，并从存储单元读取数据并将数据写入存储单元，一种命令解码器电路，该电路接收与外部时钟信号同步输入的命令，检测该命令是读取命令还是写入命令，并且，当检测到读取命令或写入命令时，输出一个第一控制信号，该信号能促使在许多存储器组中进行读取操作或写入操作；许多存储器组选择电路，它们是为许多存储器组提供的，并形成一对一的对应关系，接收第一控制信号，激活第二控制信号以根据第一控制信号激活每一个存储器组，并将第二控制信号输出到许多存储器组，以及许多存储器组计时器电路，它们连接到许多存储器组选择电路，并形成一对一的对应关系，并且，在第二控制信号被激活之后，与内部时钟信号同步地停用被激活的第二控制信号，内部时钟信号与外部时钟信号同步，并且执行控制的方式可以使第二控制信号在测试模式下被停用的时间不同于在正常模式下被停用的时间。

附图说明

图1是显示根据本发明的一个实施例的快速周期RAM的总体配置的方框图；

图2是显示图1的快速周期RAM的一部分的配置的电路图，该部分包括存储单元阵列和读出放大器电路；

图3概要地显示了图1中的快速周期RAM的状态的变化；

图4是一个时间图，以帮助说明图1的快速周期RAM的概要操作；

图5是显示输入接收器的详细配置和与图1的快速周期RAM中的存储器组地址相关的闩锁电路的一部分的电路图；

图6是显示图1的快速周期RAM中的存储器组地址解码器的详细配置的电路图；

图7是显示图1的快速周期RAM中的存储器组选择电路的详细配置的电路图；

图8是显示图1的快速周期RAM中的存储器组计时器电路的内部配置的方框图；

图9是显示图8的存储器组计时器电路中的第三控制电路的详细配置的电路图；

图10是显示图8的存储器组计时器电路中的第一控制电路的详细配置的电路图；

图11A到11G是显示图8的存储器组计时器电路中的第四个控制电路的详细配置的电路图；

图12是显示图8的存储器组计时器电路中的第二控制电路的详细配置的电路图；

图13是帮助说明存储器组计时器电路的操作的示例的时间图；

图14是帮助说明在存储单元中形成BS电阻的状态的电路图；

图15A和15B是帮助说明BS电阻引起的问题的波形图；以及

图16是显示与图8的存储器组计时器电路的内部配置不同的配置的方框图。

具体实施方式

下面，将参考附图，讲述本发明的实施例。

图1是显示根据本发明的一个实施例的快速周期RAM的总体配置的方框图。

输入接收器(IREC)11接收下列从外部提供的信号：补充时钟信号VCLK、VbCLK，第一命令VFN、第二命令VBCS、2位存储器组地址VBA<0：1>，以及用于进行存储单元选择的15位地址VA<0：14>。输入接收器11接收到的信号、命令和地址被发送到闩锁电路12，该电路将它们闭锁起来。与时钟信号VCLK、VbCLK同步输入两个命令VFN、VBCS。在输入第一命令的同时输入存储器组地址。

被闭锁在闩锁电路12中的命令被发送到命令解码器(命令DEC)13。命令解码器13读出被闭锁的命令，然后对其进行解码。当读出读取命令和写入命令时，命令解码器13生成各种信号，包括在从稍后将要讲述的存储单元阵列中的存储单元读取数据时使用的读取控制信号READ，在将数据写入存储单元时使用的写入控制信号WRITE，控制信号bACTV，用于在读/写操作中激活四个存储器组BANK0到BANK3，以及测试模式信号。这些信号被并行地提供到四个存储器组BANK0到BANK3。

被闭锁在闩锁电路12中的存储器组地址被发送到存储器组地址解码器(BS DEC)14。存储器组地址解码器14对存储器组地址进行解码并激活存储器组选择信号BANKS0到BANKS3中的任何一个信号，以选择四个存储器组BANK0到BANK3。这些存储器组选择信号BANKS0到BANKS3分别被提供到存储器组BANK0到BANK3。

被闭锁在闩锁电路12中的用于进行存储单元选择的地址被发送到地址解码器15。地址解码器15对地址进行解码，并生成行地址和列地址，以选择存储器组BANK0到BANK3中的存储单元。这些行地址和列地址被并行地提供到四个存储器组BANK0到BANK3。

四个存储器组BANK0到BANK3彼此具有等效的配置。例如，如存储器组BANK0所示，每一个存储器组都包括存储器组选择电路(BNK选择)16、存储器组计时器电路(BNK计时器)17、字线驱动延迟电路(WL延迟)18、字线驱动延迟监视电路(WL延迟监视)19、字线驱动启用电路(WL启用)20、读出放大器驱动启用电路(S/A启用)21、列驱动启用电路(列启用)22、存储单元阵列23、行解码器(行DEC)24，以及列解码器、读出放大器，以及列选择门电路(列DEC、S/A，以及CSL门)25。

当对应的存储器组选择信号BANKSi(i＝0到3)中的任何一个被激活时，存储器组选择电路16根据命令解码器13输出的控制信号bACTV激活存储器组选择信号BK、BKb。

在自从信号BKb被激活以来指定的时间逝去之后，存储器组计时器电路17输出存储器组计时器信号bBNKTRMb。存储器组计时器信号bBNKTRMb被反馈到存储器组选择电路16。存储器组选择电路16根据存储器组计时器信号bBNKTRMb停用信号BK、BKb。

字线驱动延迟电路18将信号BK延迟特定的时间并输出被延迟的信号。字线驱动延迟电路18的输出信号被提供到字线驱动启用电路20。字线驱动启用电路20根据字线驱动延迟电路18的输出信号，输出控制信号，以激活行解码器24。

字线驱动延迟监视电路19接收字线驱动延迟电路18的输出信号，并监视从字线驱动启用电路20的输出信号被激活直到实际选择并驱动字线之间的时间。监视的结果被提供到读出放大器驱动启用电路21和列驱动启用电路22。

根据监视的结果，读出放大器(S/A)驱动启用电路21确定列解码器、读出放大器(S/A)、列选择门电路(CSL门)25中的读出放大器被激活的时间。同样，根据监视的结果，列驱动启用电路22确定列解码器、读出放大器(S/A)和列选择门电路25中的列选择门被激活的时间。

存储单元阵列23包括许多字线、许多位线，以及许多存储单元。

尽管在实施例中使用了四个存储器组BANK0到BANK3，但是也可以使用四个以上或四个以下的存储器组数量。

图2显示了图1的电路的一部分的详细配置，该部分包括存储单元阵列23和列解码器、读出放大器以及列选择门电路25中的读出放大器电路。

许多存储单元CEL(CEL1、CEL2，…)由存储单元晶体管和存储单元电容器构成。在许多字线WL(WL1、WL2，…)和许多位线对BL、bBL(在图2中，只显示了一个位线对)的每一个交集中放置每一个存储单元。在对应的字线上由信号选择每一个存储单元。从选择的存储单元中读出的信号被传输到对应的位线。

选择对应于将从中读取数据的地址的字线WL(WL1、WL2，…)。然后，从连接到字线WL的存储单元CEL将非常低的电势读取到位线BL或bBL。由预先充电补偿电路201以固定的电势VBLEQ对位线BL、bBL中的每一个位线进行预先充电。然后，从存储单元读取对应于存储单元数据的非常小的电势导致在位线BL、bBL之间产生非常小的电位差。非常小的电位差被读出放大器电路202放大，该电路由p通道读出放大器和n通道读出放大器构成，该电路将放大的位差作为数据输出。

在读取数据之后，字线WL的电势将会降低。然后，预先充电补偿电路201以固定的电势VBLEQ对位线BL、bBL进行预先充电。

许多字线WL是由图1的行解码器24有选择地驱动的，向行解码器24提供地址之间的行地址，以便进行存储单元选择。？？？由列解码器、读出放大器和列选择门电路25中的列选择门选择许多位线对BL、bBL。列解码器将驱动列选择门，向列解码器提供地址之间的列地址，以便进行存储单元选择。

这里，存储器组选择电路16激活用于驱动对应的存储器组中的字线的存储器组选择信号BK。在自从存储器组选择信号BK被激活以来特定的时间逝去之后，存储器组计时器电路17停用信号BK。此外，存储器组计时器电路17以这样的方式执行控制，以使被激活的信号BK在测试模式下被停用的时间不同于在正常模式下被停用的时间。

图3概要显示了图1的快速周期RAM中的命令输入和操作模式之间的关系。下面将讲述根据命令输入设置的操作模式的示例。与外部时钟信号同步，输入RDA作为第一命令，输入LAL作为第二命令，从而设置了读取模式(READ)。此外，输入WRA作为第一命令，输入LAL作为第二命令，从而设置了写入模式(WRITE)。

图4是一个时间图，以帮助说明图1的快速周期RAM的概要操作。

当在正常模式下与外部时钟信号VCLK同步输入第一命令时，信号bACTV与外部时钟信号VCLK的上升同步变低。此后，信号BK被激活并变高，打开存储器组选择的状态。在激活信号BK之后，字线WL的驱动过程将会启动。

接下来，当与外部时钟信号VCLK同步输入第二命令时，与外部时钟信号VCLK的下降同步，列选择信号CSL变高，从而从存储单元中选择列和读取数据。

然后，在第二命令的低边缘出现之后的外部时钟信号VCLK的1.5个时钟(1.5CLK移位)，存储器组计时器电路17开始执行停用操作以使信号BK的电平降低。

另一方面，在测试模式下，通过选择的状态中的信号BK，在自从第二命令的低边缘以来特定的时间逝去之后，存储器组计时器电路17执行控制以使信号BK的电平降低。可以根据测试模式的设置状态调整第二命令的低边缘的延迟时间。

具体来说，在测试模式下，开始执行控制以使信号BK的电平降低比正常模式早外部时钟信号VCLK的1.5个时钟。在图4中，对应于字线WL被以高电平驱动的时段的tRAS对应于恢复时间，tRP对应于预先充电时间，tRAS和tRP的总和对应于周期(tRC)。

接下来，将详细地讲述图1中的每一个电路。

图5显示了图1的输入接收器11和闩锁电路12的一部分的详细电路配置，部分与存储器组地址相关。

从外部提供的2位存储器组地址VBA<0>、VBA<1>被通过输入接收器11中的存储器组地址的两个相应的接收器提供到闩锁电路12。闩锁电路12包括两个1位闩锁电路，每一个闩锁电路都由两个时钟反相器26、27和反相器28构成。两个时钟反相器26、27与从外部时钟信号VCLK、VbCLK产生的内部时钟信号CLK、bCLK同步地运行。时钟反相器26运行的时段不同于时钟反相器27运行的时段。两个1位闩锁电路闭锁2位存储器组地址VBA<0>、VBA<1>并产生内部地址BA<0>、BA<1>。

图6显示了图1的存储器组地址解码器14的详细配置。存储器组地址解码器14由两个将内部存储器组地址BA<0>、BA<1>反转的反相器29、向其中输入内部存储器组地址BA<0>、BA<1>中的任何一个地址和两个反相器29反转的任何一个地址的四个NAND门30构成。然后，四个NAND门30输出存储器组选择信号BANKS0到BANKS3。

图7显示了图1的存储器组地址解码器16的详细配置。

图1的命令解码器生成的控制信号bACTV通过由相互串联的奇数数量(在本实施例中，五个)的反相器构成的延迟电路31被提供到NOR门32的一个输入终端。控制信号bACTV也被直接提供到NOR门32的其他输入终端。NOR门32的输出被通过反相器33提供到由两个NAND门34、35构成的触发器电路36的一个NAND门34。图6显示的存储器组地址解码器14输出的四个存储器组选择信号BANKS0到BANKS3中的对应的一个被提供到NAND门34。图7显示了输入对应于存储器组BANK0的存储器组选择信号BANKS0的情况。NAND门35的输出被提供到NAND门34。

当电源被打开时变低的控制信号CHRDY、当存储器组被取消选择时变低的存储器组计时器信号bBNKTRMb，以及NAND门34的输出被提供到触发器电路36的其他NAND门35。然后，NAND门34的输出被作为存储器组选择信号BK提供到图1的字线驱动延迟电路18。NAND门35的输出被反相器37反转，从而产生信号BKb。

图8是显示图1的存储器组计时器电路17的内部配置的方框图。

存储器组计时器电路17大致由第一到第四个控制电路211到214构成。第一控制电路211与内部时钟信号CKTRCNT、bCKTRCNT同步接收存储器组选择信号BKb并延迟信号BKb。在第一控制电路211中，测试模式下的延迟时间不同于正常模式下的延迟时间。第二控制电路212从第一控制电路211接收输出，并根据测试模式状态以不同的延迟时间延迟第一控制电路211的输出。根据第二控制电路212的输出，第三控制电路213输出存储器组计时器信号bBNKTRMb，该信号将被提供到图7的存储器组选择电路16。第四个控制电路214接收，例如，3位测试模式信号TMTWRMIN<0：2>，并生成控制信号，以根据测试模式信号控制第一到第三控制电路211到213的操作。3位测试模式信号TMTWRMIN<0：2>被从图1的命令解码器13输出。

图9显示了图8的第三控制电路213的详细配置。控制信号BNKCKTMRb被通过微调延迟电路41和反相器42以此顺序提供到AND门43的一个输入终端。在正常模式下变高的控制信号bTMTWRMIND被提供到AND门43的其他输入终端。控制信号bBNKTMRRCb与对控制信号bTMTWRMIND的补充的控制信号TMTWRMIND一起，被提供到AND门44。AND门43、44的输出被提供到NOR门45。NOR门45的输出被反相器46反转，从而生成控制信号bBNKTRMb。

图10显示了图8的第一控制电路211的详细配置。当电源被打开时变高的控制信号CHRDY和信号BKb被提供到NAND门51。信号BKb被提供到反相器52。NAND门51的输出被提供由相互串联的奇数数量(在实施例中，三个)的反相器构成的延迟电路53，从而生成信号Bkdelay。

此外，第一控制电路211包括六个半位移位电路57到62，每一个电路都由NAND门54和两个时钟反相器55、56构成。这六个半位移位电路57到62以多级形式连接。具体来说，与补充内部时钟信号CKTRCNT、bCKTRCNT同步，反相器52的输出被延迟时钟信号CKTRCNT、bCKTRCNT中的每一个信号中的半位，从而将输出移位到后面的阶段。内部时钟信号CKTRCNT、bCKTRCNT与外部时钟信号VCLK、VbCLK同步。

在半位移位电路57到62中的每一个电路中，反相器52的输出或前面半位移位电路的NAND门54的输出被提供到时钟反相器55。时钟反相器55的输出被提供到对应的半位移位电路中的NAND门54的一个输入终端。信号Bkdelay被提供到每一个NAND门54的其他输入终端。连接时钟反相器56，以便将对应的NAND门54的输出反馈到其他输入终端。

然后，在奇数编号阶段一第一阶段、第三阶段、第五阶段一的半位移位电路57、59、61，当内部时钟信号CKTRCNT的状态为低以及其补充内部时钟信号bCKTRCNT状态为高并反转输入信号时，每一个时钟反相器55运行。此外，当内部时钟信号CKTRCNT的状态为高以及其补充内部时钟信号bCKTRCNT的状态为低并反转输入信号时，奇数编号阶段的半位移位电路中的每一个时钟反相器56运行。

相反，在偶数编号阶段一第二阶段、第四阶段、第六阶段一的半位移位电路58、60、62，当内部时钟信号CKTRCNT的状态为高以及其补充内部时钟信号bCKTRCNT状态为低并反转输入信号时，每一个时钟反相器55运行。此外，当内部时钟信号CKTRCNT的状态为低以及其补充内部时钟信号bCKTRCNT的状态为高并反转输入信号时，每一个时钟反相器56运行。

然后，半位移位电路57到62分别输出移位信号CLKTM05、CLKTM10、CLKTM15、CLKTM20、CLKTM25、CLKTM30。每一个移位信号的结尾处添加的数字表示移位信号被从信号BKb移位(或延迟)了多少时钟的内部时钟信号CKTRCNT、bCKTRCNT。例如，移位信号CLKTM05表示从信号BKb移位了半个时钟的内部时钟信号CKTRCNT、bCKTRCNT的信号。移位信号CLKTM30表示从信号BKb移位了三个时钟的内部时钟信号CKTRCNT、bCKTRCNT的信号。

从信号BKb移位了一个半时钟的内部时钟信号CKTRCNT、bCKTRCNT的移位信号CLKTM15被提供到由p通道和n通道MOS晶体管构成的传输门63的一个末尾。同样，从信号BKb移位了三个时钟的内部时钟信号CKTRCNT、bCKTRCNT的移位信号CLKTM30被提供到由p通道和n通道MOS晶体管构成的传输门64的一个末尾。每一个传输门63、64的传导都受彼此补充的信号TMTWRMIN、bTMTWRMIN的控制。

当控制信号TMTWRMIN的状态为高，控制信号bTMTWRMIN的状态为低时，一个传输门63进行传导。当控制信号TMTWRMIN的状态为低，控制信号bTMTWRMIN的状态为高时，另外一个传输门64进行传导。

传输门63、64的其他末尾彼此连接，使另外一个末尾成为共同的连接点。共同的连接点上的信号被反相器65反转，从而产生控制信号BNKCKTMRb。此外，传输门63、64的共同连接点上的信号被由相互串联的奇数数量(在本实施例中，三个)的反相器构成的延迟电路66反转和延迟。延迟电路66生成控制信号BNKCKTMRDVb。控制信号BNKCKTMRb被提供到图9的微调延迟电路41

图11A到11G显示了图8的第四个控制电路214的详细配置。在测试模式下，第四个控制电路214对测试模式信号进行解码，以根据测试模式的设置状态调整存储器组计时器信号的延迟时间。在此实施例中，输入三个位TMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>作为测试模式信号。从图1的命令解码器13输出测试模式信号TMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>。表1中显示了测试模式信号和为存储器组计时器信号调整的延迟时间之间的关系的示例。

表1

TMTWRMIN<0>	TMTWRMIN<1>	TMTWRMIN<2>	调整的值
				“0”	“0”	-	初始
“1”	“0”	“0”	+4.71(ns)
				“1”	“0”	“1”	+6.10(ns)
“0”	“1”	“0”	+2.35(ns)
				“1”	“1”	“1”	+3.42(ns)
“1”	“1”	“0”	+6.81(ns)
				“1”	“1”	“1”	+8.26(ns)

如表1所示，当两个测试模式信号TMTWRMIN<0>、TMTWRMIN<1>是“0”时，不调整延迟时间(初始)，不管测试模式信号TMTWRMIN<2>的电平如何。当两个测试模式信号TMTWRMIN<0>和TMTWRMIN<2>是“0”并且测试模式信号TMTWRMIN<1>是“1”时，向存储器组计时器信号添加2.35ns的延迟。此后，从存储器组计时器电路17输出延迟信号。当测试模式信号TMTWRMIN<0>是“0”并且两个测试模式信号TMTWRMIN<1>、TMTWRMIN<2>是“1”时，向存储器组计时器信号添加3.42 ns的延迟。此后，从存储器组计时器电路17输出延迟信号。在下文中，根据测试模式信号TMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>以同一方式向存储器组计时器信号添加特定的延迟。此后，从存储器组计时器电路17输出延迟信号。

在图11E和11F中，反相器71、72反转测试模式信号TMTWRMIN<0>、TMTWRMIN<1>并分别输出信号bTMTWRMIN<0>、bTMTWRMIN<1>。

如图11A所示，测试模式信号TMTWRMIN<0>和反转的信号bTMTWRMIN<1>被提供到NAND门73。NAND门73的输出，与稍后将要讲述的信号bFSTWRMIND一起，被提供到NOR门74。NOR门74输出第一解码信号TWRDEF1。NAND门73的输出，与信号FSTWRMIND一起，被提供到NOR门75。NOR门75输出第二解码信号TWRDEF2。

如图11B所示，反转的测试模式信号bTMTWRMIN<0>和测试模式信号TMTWRMIN<1>被提供到NAND门76。NAND门76的输出，与信号bFSTWRMIND一起，被提供到NOR门77。NOR门77输出第三解码信号TWRFST1。NAND门76的输出，与信号FSTWRMIND一起，被提供到NOR门78。NOR门78输出第四个解码信号TWRFST2。

如图11C所示，测试模式信号TMTWRMIN<0>和TMTWRMIN<1>被提供到NAND门79。NAND门79的输出，与信号bFSTWRMIND一起，被提供到NOR门80。NOR门80输出第五个解码信号TWRDLY1。NAND门79的输出，与信号FSTWRMIND一起，被提供到NOR门81。NOR门81输出第六个解码信号TWRDLY2。

下面，表2显示了测试模式信号  TMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>和第一到第六个解码信号的选择的状态之间的关系。

TMTWRMIN<0>	TMTWRMIN<1>	TMTWRMIN<2>	解码信号
				“0”	“0”	-	初始
“1”	“0”	“0”	TWRDEF1
				“1”	“0”	“1”	TWRDEF2
“0”	“1”	“0”	TWRFST1
				“0”	“1”	“1”	TWRFST2
“1”	“1”	“0”	TWRDLY1
				“1”	“1”	“1”	TWRDLY2

在图11D中，由XOR门82构成的电路和反相器83用于生成信号FSTWRMIND、bFSTWRMIND。XOR门82的一个输入终端连接到电源节点。高信号始终被提供到输入终端。测试模式信号TMTWRMIN<2>被提供到XOR门82的另外一个输入终端。然后，XOR门82输出信号FSTWRMIND。信号FSTWRMIND被反相器83反转，从而输出信号bFSTWRMIND。

图11G显示了从图11A到11C的电路输出的第一到第六个解码信号生成控制信号TMTWRMIND、bTMTWRIND。在图8中的第一到第三控制电路211到214中使用了控制信号TMTWRMIND、bTMTWRMIND。第一、第三和第五个解码信号TWRDEF1、TWRFST1、TWRDLY1被提供到NOR门85。第二、第四个和第六个解码信号TWRDEF2、TWRFST2、TWRDL2被提供到NOR门86。NOR门85、86的输出被提供到NAND门87。NAND门87输出信号TMTWRMIND。信号TMTWR1MIND被反相器88反转，从而生成信号bTMTWRMIND。

图12显示了图8的第二控制电路212的详细配置。图11G的电路输出的信号BNKCKTMRDVb和信号TMTWRMIND被提供到NAND门91。 NAND门91的输出不仅被提供到NOR门92的一个输入终端，而且还被提供到反相器93。反相器93的输出被提供到p通道MOS晶体管94的门和n通道MOS晶体管95的门。p通道MOS晶体管94的源连接到电源节点。n通道MOS晶体管95的源连接到接地电位的节点。n通道MOS晶体管96的源漏极插入在p通道的漏极和n通道MOS晶体管94、95之间。信号bTMTWRMIND被提供到n通道MOS晶体管96的门。

由相互串联的偶数数量(在本实施例中，两个)的反相器构成的延迟电路97的输入终端连接到MOS晶体管94的漏极。延迟电路97的输出终端连接到NOR门92的另外一个输入终端。许多相互串联的(在本实施例中，六个)延迟电路98到103的一端连接到MOS晶体管94的漏极。然后，n通道MOS晶体管104到109中的每一个的源漏极插入在相互串联的延迟电路98到103的对应的输出节点和MOS晶体管95的漏极之间。图11A到11C的电路输出的第一到第六个解码信号被分别提供到n通道MOS晶体管104到109。具体来说，第三解码信号TWRFST1被提供到n通道MOS晶体管104的门。第四个解码信号TWRFST2被提供到n通道MOS晶体管105的门。第一解码信号TWRDEF1被提供到n通道MOS晶体管106的门。第二解码信号TWRDEF2被提供到n通道MOS晶体管107的门。第五个解码信号TWRDLY1被提供到n通道MOS晶体管108的门。第六个解码信号TWRDLY2被提供到n通道MOS晶体管109的门。

然后，在图12的第二控制电路212调整其延迟时间的信号bBNKTMRRCb由反相器110生成，该反相器反转NOR门92的输出。信号bBNKTMRRCb被提供到图9的第三控制电路213中的AND门44。

下面将讲述具有上述配置的快速周期RAM，集中讨论存储器组选择电路和存储器组计时器电路的操作。

当打开电源时，信号CHRDY变低，导致构成图7的触发器电路36的NAND门35的输出变高，从而促使信号BKb的电平降低。此时，信号bACTV处于较高电平，NOR门32的输出处于低电平，反相器33的输出处于高电平。

此后，假设，与存储器组地址一起，输入第一命令，以指定存储器组BANK0。指定存储器组BANK0会导致存储器组选择信号BANKS0变高，促使信号BK、NAND门34的输出的电平降低，从而打开存储器组未选定的状态。

当输入第一命令之后控制信号bACTV变低时，在延迟电路31中的延迟时间消逝之后，延迟电路31的输出从低电平变为到高电平之前，NOR门32的输出变高，反相器33的输出变低。此后，NAND门34的输出，或信号BK变高，从而打开存储器组选择状态。在存储器组选择状态，字线驱动延迟电路18、字线驱动延迟监视电路19、字线驱动启用电路20、读出放大器驱动启用电路21，以及列驱动启用电路22运行，从而执行字线的驱动操作和读出放大器的读出操作，从而在存储单元阵列23中启动数据读取和写入操作。

此时，假设信号CHRDY已经变为高电平，信号bBNKTMRb处于高电平。然后，NAND门35的输出被反转到低电平，信号BKb变高。信号BKb被输入到图10的第一控制电路211。

在第一控制电路211中，因为信号CHRDY已经处于高电平，当信号BKb变高时，NAND门51的输出变低，使信号Bkdelay、延迟电路53的输出变高。当信号Bkdelay变高时，这就启用半位移位电路57到62中的每一个NAND门54，从而使半位移位电路56到62可以运行。即，在它们可以运行之后，反相器52的输出与内部时钟信号CKTRCNT、bCKTRCNT按顺序在六个半位移位电路57到62上被移位(或延迟)半位的内部时钟信号CKTRCNT、bCKTRCNT。结果，移位信号CLKTM05、CLKTM10、CLKTM15、CLKTM20、CLKTM25、CLKTM30按顺序从高电平更改为低电平。

在正常模式下，图11G的电路输出的信号TMTWRMIN处于低电平，信号bTMTWRMIN处于高电平。因此，图10的传输门64打开。结果，在信号BKb出现之后三个时钟变低的半位移位电路62的移位信号CLKTM30穿过传输门64并被提供到反相器65和延迟电路66。

即，在正常模式下，在信号BKb变高之后三个时钟的内部时钟，信号BNKCKTMRb和BNKCKTMRDVb与内部时钟信号CKTRCNT、bCKTRCNT同步变高。

当信号BNKCKTMRb变高时，图9的第三控制电路213中的反相器42的输出变低。在正常模式下，由于被提供到图9的AND门43的信号bTMTWRMIND处于高电平，反相器42的输出变低，然后AND门43的输出变低。结果，图9的NOR门45的输出变高，促使信号bBNKTMRb、反相器46的输出的电平降低。因此，向其提供信号bBNKTMRb的图7的NAND门35的输出变高，促使信号BKb、反相器37的输出的电平降低。此外，在NAND门35的输出变高之后，NAND门34的输出或信号BK变低，从而再次打开存储器组未选定的状态。

如上文所述，在正常模式下，在输入第一命令并且信号bACTV变低之后，信号BK和BKb变高，从而打开存储器组选择状态。此后，在三个时钟的内部时钟信号之后，信号BK和BKb变低。即，在选择了存储器组之后三个时钟，以这样的方式执行控制，以便存储器组未选定的状态自动打开。

接下来，将讲述测试模式下的操作。

由于从当信号BK和BKb变高直到选择了存储器组之间的操作与正常模式下的操作相同，这里将不再赘述。

在测试模式下，当输入测试模式时，图11G的电路输出的信号TMTWRMIN变高，信号bTMTWRMIN变低，从而打开图10的第一控制电路211中的传输门63。结果，在信号BK和BKb变高之后一个半时钟变低的半位移位电路59中的移位信号CLKTM15穿过传输门63并被提供到反相器65和延迟电路66。

即，在测试模式下，在信号BK和BKb变高之后，一个半时钟之后与内部时钟信号同步，信号BNKCKTMRb和BNKCKTMRDVb变高。

由于信号TMTWRMIND已经处于高电平，当信号BNKCKTMRb变高，图12的第二控制电路212中的NAND门91的输出变低，反相器93的输出变高。这将打开图12的n通道MOS晶体管95。

在测试模式下，由于信号bTMTWRMIND处于低电平，n通道MOS晶体管96关闭，将p通道MOS晶体管94的漏极与n通道MOS晶体管95的漏极分开。

另一方面，在信号BNKCKTMRb变高之前，图12的NAND门91的输出处于高电平，反相器93的输出处于低电平，从而打开图12的p通道MOS晶体管94。当p通道MOS晶体管94被打开时，到图12的延迟电路97的输入变高。然后，延迟电路97的输出变高。结果，NOR门92的输出变低，促使反相器110的输出升级。

在此状态，当n通道MOS晶体管95打开，p通道MOS晶体管94的漏极通过许多相互串联的延迟电路98到103中的任何一个、许多n通道MOS晶体管104到109，以及n通道MOS晶体管95中的任何一个的串联连接被放电到接地电位。例如，测试模式信号bTMTWRMIN<0>、TMTWRMIN<1>、TMTWRMIN<2>是“0”、“1”和“0”，第三解码信号在图11B的电路中变高。结果，向其提供信号TWRFST1的n通道MOS晶体管104打开，导致p通道MOS晶体管94的漏极通过延迟元件98、n通道MOS晶体管104和n通道MOS晶体管95的一串联连接被放电到接地电位。

此外，例如，当输入诸如导致第四个解码信号TWRFST2变高之类的测试模式信号时，向其提供信号TWRFST2的n通道MOS晶体管105打开，导致p通道MOS晶体管94的漏极通过延迟电路98、99、n通道MOS晶体管105，以及n通道MOS晶体管95的串联连接被放电到接地电位。

当p通道MOS晶体管94的漏极由于放电而变低时，延迟电路97的输出也变低，导致NOR门92的输出被反转到高电平，从而导致信号bBNKTMRRCb、反相器110的输出，被反转到低电平。

这里，在从输入到NAND门91的信号BNKCKTMRDVb变高直到反相器110输出的信号bBNKTMRRCb被反转到低电平的这一段时间内，可以根据测试模式的设置状态从表1选择适当的值。

在测试模式下，由于被提供到图9的AND门44的信号TMTWRMIND处于高电平，当信号bBNKTM1RRCb变低时，图9的AND门44的输出变低。结果，图9的NOR门45的输出变高，导致信号bBNKTMRb、反相器46的输出变低。此外，向其提供信号bBNKTMRb的NAND门35的输出变高，导致信号BKb、反相器37的输出变低。在NAND门35的输出被反转到高电平之后，NAND门34的输出，或信号BK，也被反转到低电平。

如上文所述，在测试模式下，在输入第一命令并且信号bACTV变低之后，信号BK和BKb变高，从而打开存储器组选择状态。然后，一个半时钟的内部时钟信号之后，信号BNKCKTMRDVb变高。在图12的第二控制电路212中，信号BNKCKTMRDVb被延迟对应于测试模式设置状态的延迟时间。然后，信号BK和BKb变低，从而促使存储器组进入未选定的状态。

即，提供存储器组计时器电路使得执行如图4所述的存储器组控制成为可能。

由于使用具有上述配置的存储器组计时器电路17能使存储器组选择信号BK在存储器组选择信号BK被激活之后1.5个时钟或3时钟内部时钟信号被停用，则可以始终稳定恢复时间的长度和预先充电操作的起始时间，而不依赖于任何进程。

此外，通过存储器组计时器电路，使得在测试模式下停用被激活的存储器组选择信号BK的延迟时间不同于正常模式下的延迟时间。这里，将考虑被激活的存储器组选择信号BK用常量时间激活的情况。

图13是帮助说明这样的情况下的操作的时间图：在存储器组选择信号BK被激活(或变高)之后3个时钟的时钟信号VCLK信号BK被停用。

当信号BKb处于低电平时，信号bBNKTMRc处于高电平。接下来，与外部时钟信号VCLK同步输入第一命令，导致信号BK变高(进入存储器组选择状态)。然后，3个时钟的外部时钟信号之后，信号bBNKTMRc变低。此后，信号BK变低。

具体来说，当被激活的存储器组选择信号BK被用常数时间停用之后，这能以这样的方式执行控制，以便字线WL在输入第一命令之后三个时钟变低，不管具有短周期的短周期还是具有长周期的长周期。因此，在控制信号CSL变高之前字线WL不可能变低。

由于存储器组选择信号BK的下降与时钟信号同步受到控制，实施例的存储器组计时器电路与使用RC延迟电路的传统的存储器组计时器电路相比具有对进程(例如，电阻中的变化)，电源电压、和温度的依赖性较小，以及甚至在长周期中充分地保护恢复时间的优点。

然而，与时钟信号同步也会引起问题。问题是在模分类试验中筛选存储单元时，不能筛选由于BS电阻等等而产生的缺陷。

这里，在图14中，BS电阻是在存储单元中的存储单元晶体管241和存储单元电容器242之间产生的寄生电阻，即，在存储节点243上或依赖于进程的电阻。

下面将参考图15A和15B讲述BS电阻引起的问题。图15A和15B是显示存储单元的恢复和预先充电的信号波形图表，并将BS电阻考虑在内。BS电阻的问题是由于由位线BL上的电阻值和寄生电容的值构成的RC延迟导致的存储单元的恢复不足。即，随着BS电阻值变大，由于RC延迟，将需要更多时间恢复存储单元(BAS恢复)。

如图15A所示，由于即使当因BS电阻而使RC组件增大，tCK长周期有足够的恢复时间剩下，考虑图中的实线显示的BS电阻的存储单元CE1的恢复电平到达虚线显示的理想恢复电平。即，在tCK长周期中，可以将存储单元CE1充分地写入。

然而，如图15B所示，BS电阻在tCK短周期中具有较大的影响。即，考虑图15B中的实线显示的BS电阻的存储单元CE1的恢复电平比虚线显示的理想恢复电平小得多，结果，存储单元CE1的不足的恢复变得比较严重。

通常情况下，制造的存储器要经过模分类试验。此时，确定是次品的存储器芯片被丢弃。其BS电阻值由于与制造过程相关的原因而增大的存储器芯片必须在模分类试验中筛选掉。由于模分类试验的性质，一般来讲必须使用速度相对较低的测试器。模分类试验中使用的测试器的周期tCK是32ns或更长，对于长周期，取决于测试器。因此，使用低速度测试器使得筛选诸如BS电阻之类的有缺陷的存储单元不可能进行。

由于在存储单元被密封在封装包之后不使用高速测试器的测试不能筛选掉缺陷，这使得恢复有缺陷的存储单元不可能实现，从而降低合格率。

在本实施例的存储器中，在测试模式下停用被激活的存储器组选择信号时的延迟时间不同于存储器组计时器电路中的正常模式下的延迟时间。即，在测试模式下，使恢复时间比正常模式更短。这使得使用速度相对较低的测试器执行模分类试验，以筛选其BS电阻值增大的有缺陷的存储单元。即，在存储单元被密封在封装包中之后用高速测试器进行测试是没有必要的，可以使用冗余功能执行恢复，从而防止合格率降低。

在存储器组计时器电路中，当与时钟信号同步时取消选定存储器组的时间简单地被调整到列选择操作，调整取消选定存储器组的时间以便满足存储单元的所需要的筛选条件可能是困难的。

在本实施例中，在存储器组计时器电路17中提供了具有如图12所示的配置的第二控制电路212，从而能使根据测试模式状态取消选定存储器组的时间的微调。这样可以实现最佳的筛选条件。

然而，当调整取消选定存储器组以便满足存储单元的所需要的筛选条件的时间变得容易时，可以消除存储器组计时器电路17中的第二控制电路212。图16的方框图中显示了没有第二控制电路212的存储器组计时器电路17的内部配置。在这种情况下，第一控制电路211输出的信号  BNKCKTMRDVb被反转并作为信号bBNKTMRRCb输入到图9的第三控制电路213。

本发明不仅限于上述实施例，也可以以各种方式进行修改。例如，在图10的第一控制电路211中，在测试模式下在信号BKb之后一个半时钟的时钟信号，移位信号CLKTM15变低。然而，代替CLKTM15，可以使用比正常模式下使用的移位信号CLKTM30更早地变低的移位信号。此外，微调延迟时间不仅限于表1中列出的值。

Claims (16)

1.一种同步半导体存储器设备，包括：

许多存储器组，每个存储器组都包括许多连接到许多字线的存储单元，并且从存储单元读取数据并且将数据写入到存储单元中；

一种命令解码器电路，该电路接收与外部时钟信号同步输入的命令，检测该命令是读取命令还是写入命令，并且，当检测到读取命令或写入命令时，输出一个第一控制信号，该信号能促使在许多存储器组中进行读取操作或写入操作；

许多存储器组选择电路，它们是为许多存储器组提供的，并形成一对一的对应关系，接收第一控制信号，激活一个第二控制信号，以根据第一控制信号激活每一个存储器组，并且向许多存储器组输出第二控制信号；以及

许多存储器组计时器电路，它们连接到许多存储器组选择电路，并形成一对一的对应关系，并且，在第二控制信号被激活之后，与内部时钟信号同步地停用被激活的第二控制信号，内部时钟信号与外部时钟信号同步，并且以这样的方式执行控制，以使第二控制信号在测试模式下被停用的时间不同于在正常模式下被停用的时间。

2.根据权利要求1所述的存储器设备，其特征在于，许多存储单元中的每一个存储单元都分别包括一个存储单元晶体管和一个存储单元电容器。

3.根据权利要求1所述的存储器设备，其特征在于，测试模式是筛选有缺陷的存储单元所采用的测试模式。

4.根据权利要求1所述的存储器设备，其特征在于，许多存储器组选择电路中的每一个电路都包括触发器电路，该电路接收对应于第一控制信号的信号和存储器组计时器电路的输出信号。

5.根据权利要求1所述的存储器设备，进一步包括字线驱动启用电路，该电路接收从许多存储器组选择电路中的每一个电路输出的第二控制信号，并且在要根据第二控制信号选择的所说的许多存储器组的对应的一个存储器组中，启用字线。

6.根据权利要求1所述的存储器设备，其特征在于，许多存储器组计时器电路中的每一个电路通过用如下这种方式与内部时钟信号同步对第二控制信号进行移位来停用被激活的第二控制信号：在测试模式下，在对第二控制信号移位内部时钟信号的第一时钟的数量之后，存储器组计时器电路停用第二控制信号，在正常模式下，在对第二控制信号移位大于内部时钟信号的第一时钟的数量的第二时钟的数量之后，存储器组计时器电路停用第二控制信号。

7.根据权利要求6所述的存储器设备，其特征在于，在第二控制信号被激活之后，许多存储器组计时器电路的每一电路，在测试模式下，在对第二控制信号移位内部时钟信号的1.5个时钟之后停用第二控制信号，在正常模式下，在对第二控制信号移位内部时钟信号的3个时钟之后停用第二控制信号。

8.根据权利要求1所述的存储器设备，其特征在于，许多存储器组计时器电路中的每一个电路包括一个调整电路，在测试模式下，该电路根据测试模式的设置状态调整第二控制信号的激活时段。

9.根据权利要求1所述的存储器设备，其特征在于，许多存储器组计时器电路中的每一个电路包括

以多级形式连接的许多移位电路，它们与第二控制信号同步移位第三控制信号，第二控制信号与内部时钟信号同步，以及

选择电路，该电路根据第四控制信号选择许多移位电路中的任何一个电路的移位输出信号。

10.根据权利要求9所述的存储器装置，其特征在于，许多存储器组计时器电路中的每一个电路都包括一个延迟电路，该电路根据测试模式的设置状态将选择电路输出的移位输出信号延迟一个特定的时段。

11.根据权利要求1所述的存储器设备，其特征在于，许多存储器组计时器电路中的每一个电路包括

以多级形式连接的许多半位移位电路，它们与内部时钟信号同步地将与第二控制信号同步的第三控制信号按顺序移位半个位的内部时钟信号，

第一选择电路，该电路在测试模式下选择一个第一移位输出信号，该第一移位输出信号是通过从许多半位移位电路的移位输出信号对第三控制信号移位1.5个时钟的内部时钟信号而获得的，以及

第二选择电路，其输出节点连接到第一选择电路的输出节点，在正常模式下，该电路选择一个第二移位输出信号，该第二移位输出信号是通过从许多半位移位电路的移位输出信号对第三控制信号移位3个时钟的内部时钟信号而获得的。

12.一种控制同步半导体存储器设备的方法，该设备具有许多存储器组，每一个存储器组都包括许多连接到许多字线的存储单元，并从存储单元读取数据并将数据写入存储单元，该方法包括：

与外部时钟信号同步接收命令输入，检测该命令是读取命令还是写入命令，并且，当检测到读取命令或写入命令时，输出第一控制信号，该信号能促使在许多存储器组中进行读取操作或写入操作，

根据第一控制信号激活第二控制信号，以激活许多存储器组中的每一个存储器组；以及

在第二控制信号被激活之后，与内部时钟信号同步地停用被激活的第二控制信号，内部时钟信号与外部时钟信号同步，并使第二控制信号在测试模式下被停用的时间不同于在正常模式下被停用的时间。

13.根据权利要求12所述的方法，其特征在于，测试模式是筛选有缺陷的存储单元所采用的测试模式。

14.根据权利要求12所述的方法，其特征在于，将被激活的第二控制信号停用的控制是通过与内部时钟信号同步地移位第二控制信号来执行的，以及

在测试模式下，在第二控制信号被移位内部时钟信号的第一时钟的数量之后，第二控制信号被停用，以及，

在正常模式下，在第二控制信号被移位大于内部时钟的第一时钟的数量的第二时钟的数量之后，第二控制信号被停用。

15.根据权利要求14所述的方法，其特征在于：

在第二控制信号被激活之后，

在测试模式下，在第二控制信号被移位1.5个时钟的内部时钟信号之后，第二控制信号被停用，以及，

在正常模式下，在第二控制信号被移位3个时钟的内部时钟信号之后，第二控制信号被停用。

16.根据权利要求14所述的方法，其特征在于：

在测试模式下，根据测试模式的设置状态调整第二控制信号的激活时段。

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