CN101038791A - 半导体存储装置 - Google Patents

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CN101038791A
CN101038791A CNA2007100886135A CN200710088613A CN101038791A CN 101038791 A CN101038791 A CN 101038791A CN A2007100886135 A CNA2007100886135 A CN A2007100886135A CN 200710088613 A CN200710088613 A CN 200710088613A CN 101038791 A CN101038791 A CN 101038791A
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仓田胜一
林光昭
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Abstract

本发明涉及一种半导体存储装置，在现有的半导体存储装置中使用空位线构成的复制电路在将空位线充电时，因非导通漏泄电流而不能充电到所希望的电位。其结果是，由于向空位线充电的时间或放电的时间也与所希望的时间不同，故不能进行最佳的动作定时的设定。为解决该问题，本发明提供一种半导体存储装置，通过在虚拟存储元件阵列中在相同定时用与空位线充电电路相同结构的充电电路将虚拟存储元件的源极线充电，由此抑制非导通漏泄，从而生成合适的定时。

Description

半导体存储装置
                        技术领域
本发明涉及掩模型ROM等半导体存储装置。
                        背景技术
在现有的掩模型ROM等半导体存储装置中，作为降低消耗电流的方法，为控制适宜的读出动作时间，而利用具有与通常的读出放大器电路及存储元件电路相同构成的虚拟读出放大器电路及虚拟存储元件电路的复制电路。下面，参照附图说明现有的掩模型ROM的复制电路的动作方法。
图8是现有的掩模型ROM的读出电路图。读出放大器电路1由如下部件构成：将预充电信号NPR作为栅极输入的P型晶体管2；与P型晶体管2串联连接的N型晶体管3；将N型晶体管3的源极节点SA作为输入，将输出作为N型晶体管3的栅极输入的反相器4；将源极节点SA作为输入，将输出SOUT0作为输出的反相传输链5；将预充电信号NPR作为输入，将源极节点SA作为输出的充电电路6。
充电电路6由P型晶体管6(1)和N型晶体管6(2)构成。列选通器7由以列选择信号CL1～CLn作为栅极输出，在源极节点SA与位线BL1～BLn之间连接的n个N型晶体管8(1)～8(n)构成。
存储元件阵列9由以字线WL1～WLm为栅极输入，将源极与接地电位连接，阵列状配置的存储元件10(1、1)～10(n、m)构成。这些存储元件根据存储的数据在制造工序中决定漏极是否与位线连接。在此，全部存储元件的漏极与位线连接。列选择电路16以Y地址信号ADY作为输入，以列选择信号CL1～CLn作为输出。行选择电路17以X地址信号ADX作为输入，以字线WL1～WLm作为输出。
在定时生成电路21中，虚拟读出放大器电路11具有与读出放大器电路1相同的结构。虚拟列选通器12由电源连接栅极输入，与列选通器7相同结构的晶体管13(1)构成。虚拟存储元件阵列14由以栅极输入作为接地电位，与空位线DBL(Dummy Bit Line)连接，与存储元件10相同结构的虚拟存储元件15(1)～15(m)构成。NAND栅极18以外部时钟信号CLK和反相器20的输出作为输入，输出预充电信号NPR。反相器20以虚拟读出放大器电路11的输出SOUTD作为输入。反相器19以时钟信号CLK作为输入，输出向虚拟读出放大器电路11的预充电信号NDPR。
之后，使用图9的定时图，说明图8的电路动作。当外部时钟信号CLK在时刻t0从L电平达到H电平时，经由NAND栅极18的预充电信号NPR成为L电平。由此，P型晶体管2导通，进而充电电路6的P型晶体管6(1)导通，由此源极节点SA被充电。但是，由于通过由列选择电路16选择的列选择信号CL1～CLn、及由行选择电路17选择的字线WL1～WLm选择的存储元件的漏极与位线连接，故源极节点SA的电平不会被充电至反相传输链5的判定电平(读出放大器判定电平)，使输出SOUT0成为L电平的输出。此时，预充电信号NPR为L电平的期间经由存储元件10继续流过贯通电流。
同样，当外部时钟信号CLK在时刻t0从L电平达到H电平时，经由反相器19的预充电信号NDPR成为L电平，将虚拟源极节点DSA进行充电。虚拟存储元件15(1)～15(m)全部与虚拟位线DBL1连接，且虚拟字线全部被固定在接地电位，因此，虚拟源极节点DSA的电平被充电至反相传输链的判定电平(读出放大器判定电平)，输出SOUTD输出H电平。由于输出SOUTD经由反相器20被输入到NAND栅极18，故预充电信号NPR变为H电平，使P型晶体管2截止，停止贯通电流。其结果是，源极节点SA的电位降低。因此，输出SOUT一直保持为L电平。
在时刻t100，当外部时钟CLK从H电平变为L电平时，预充电信号NDPR变为H电平，虚拟源极节点DSA的电位降低。
如上所述，在读出放大器动作期间，构成利用了与通常的存储元件及读出放大器电路相同结构的虚拟存储元件及虚拟读出放大器的复制电路，因此，能得到适宜的定时(例如，参照日本专利特开平08-036895号公报)。
但是，近年来，随着制造技术的微细化晶体管的非导通漏泄电流大幅度增加，作为现有的复制电路的第一课题，由于利用将虚拟存储元件全部连接的空位线，因此，存在从充电电路向空位线供给的电流不足，而不能将空位线充电至规定的电位，进而不能确保所期望的定时余量的问题。另外，作为第二课题，存在位线的充电因存储元件的非导通漏泄而延迟，进而产生存取延迟、或读取放大器的数据输出比由复制电路产生的定时迟，而进行错误读出的问题。
                        发明内容
本发明的目的在于，可提供一种半导体存储装置，抑制非导通漏泄电流，确保定时余量，或可防止存取延迟。
为解决上述课题，本发明提供半导体存储装置，具备：
将多个第一存储元件在位线方向及字线方向阵列状配置存储容量的量而成的第一存储元件阵列；
对应地址输入，来分别选择所述第一存储元件阵列的第一位线及字线的列选择电路及行选择电路；
对由所述列选择电路选择的所述第一位线进行充电的第一位线充电电路；
具有至少包括两个第二位线组，且在所述第二位线组的方向配置，在所述第二位线组的至少一个位线上连接漏极，在其它位线上连接源极，向栅极输入规定电压的多个第二存储元件的第二存储元件阵列；
对连接有所述第二存储元件阵列的所述漏极的所述位线进行充电的第二位线充电电路；以及
对连接有所述第二存储元件阵列的所述源极的所述位线进行充电的第三位线充电电路，
连接有所述第二存储元件阵列的漏极的位线和连接有源极的位线实质上同时被充电。
在上述构成中，第二存储元件阵列中与一个位线上配置的存储元件的源极连接的另一个位线上连接的存储元件的数量为所述一个位线上配置的存储元件数量以下。
本发明还提供半导体存储装置，具备：
将多个第一存储元件在位线方向及字线方向上阵列状配置存储容量的量而成的第一存储元件阵列；
对应地址输入，来分别选择所述第一存储元件阵列的第一位线及字线的列选择电路及行选择电路；
对由所述列选择电路选择的所述第一位线进行充电的第一位线充电电路；
具有所述第一存储元件阵列的位线方向上配置的第二存储元件，且具有所述第二存储元件的漏极和源极公共连接的第二位线的第二存储元件阵列；以及
对所述第二存储元件阵列的所述第二位线进行充电的第二位线充电电路。
本发明还提供半导体存储装置，具备：
具有位线及字线，且将漏极连接到所述位线上栅极连接到所述字线上的多个存储元件在位线方向及字线方向上阵列状配置存储容量的量而成的存储元件阵列；
对应地址输入，来分别选择所述存储元件阵列的所述位线及所述字线的列选择电路及行选择电路；
对由所述列选择电路选择的所述位线进行充电的位线充电电路；
对与所述存储元件的源极连接的源极线进行充电使其激活的源极线充电电路；以及
将对应所述地址输入选择的所述存储元件的所述源极线非激活，同时将非选择的所述存储元件的所述源极线激活的控制电路，
非选择的所述存储元件的所述位线和所述源极线同时被充电。
本发明还提供半导体存储装置，具备：
具有第一位线及字线，且将漏极连接到所述第一位线上栅极连接到所述字线上的多个存储元件在位线方向及字线方向上阵列状配置存储容量的量而成的存储元件阵列；
对应地址输入，来分别选择所述存储元件阵列的所述第一位线及所述字线的列选择电路及行选择电路；
对由所述列选择电路选择的所述第一位线进行充电的第一位线充电电路；
具有与所述存储元件阵列的所述第一位线相同数量的第二位线、且所述第二位线与所述存储元件的源极连接，且与连接于同一所述第一位线的存储元件数量对应的数量的位线阵列；
选择所述位线阵列的所述第二位线的第二列选择电路；
对由所述第二选择电路选择的所述第二位线进行充电的第二位线充电电路；以及
在所述行选择电路将连接有非选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路激活，在所述行选择电路将连接有选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路非激活的控制电路，
非选择的所述存储元件的所述第一位线和所述第二位线同时被充电。
本发明还提供半导体存储装置，具备：
具有第一位线及字线，且将漏极连接到所述第一位线上栅极连接到所述字线上的多个存储元件在位线方向及字线方向上阵列状配置存储容量的量而成的存储元件阵列；
对应地址输入，来分别选择所述存储元件阵列的所述第一位线及所述字线的列选择电路及行选择电路；
将对由所述列选择电路选择的所述第一位线进行充电的第一位线充电电路；
具有与所述存储元件阵列的所述第一位线相同的数量、且在连接于同一所述位线的多个所述存储元件的源极公共连接的第二位线的位线阵列；
选择所述位线阵列的所述第二位线的第二列选择电路；
对由所述第二选择电路选择的所述第二位线进行充电的第二位线充电电路；以及
在所述行选择电路将连接有非选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路激活，在所述行选择电路将连接有选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路非激活的控制电路，
非选择的所述存储元件的所述第一位线和所述第二位线同时被充电。
本发明还提供半导体存储装置，具备：
具有第一位线及字线，且将漏极连接到所述第一位线上栅极连接到所述字线上的多个存储元件在位线方向及字线方向上阵列状配置存储容量的量而成的存储元件阵列；
对应地址输入，来分别选择所述存储元件阵列的所述第一位线及所述字线的列选择电路及行选择电路；
对由所述列选择电路选择的所述第一位线进行充电的第一位线充电电路；
具有与所述存储元件阵列的同一所述字线上的所述存储元件的源极连接的所述第二位线，且与连接于同一所述第一位线的存储元件数量对应的数量的位线阵列；
对所述第二位线进行充电的第二位线充电电路；以及
在所述行选择电路将连接有非选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路激活，在所述行选择电路将连接有选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路非激活的控制电路，
非选择的所述存储元件的所述第一位线和所述第二位线同时被充电。
本发明还提供半导体存储装置，具备：
具有第一位线及字线，且将漏极连接到所述第一位线上栅极连接到所述字线上的多个存储元件在位线方向及字线方向上阵列状配置存储容量的量而成的存储元件阵列；
对应地址输入，来分别选择所述存储元件阵列的所述第一位线及所述字线的列选择电路及行选择电路；
对由所述列选择电路选择的所述第一位线进行充电的第一位线充电电路；
具有所述存储元件阵列的同一或多个所述字线上的所述存储元件的源极上公共连接的第二位线的多个位线阵列；
对所述第二位线进行充电的第二位线充电电路；以及
在所述行选择电路将连接有非选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路激活，在所述行选择电路将连接有选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路非激活的控制电路，
非选择的所述存储元件的所述第一位线和所述第二位线同时被充电。
在上述构成中，将存储元件阵列的位线上配置的存储元件数量以下的存储元件配置在位线阵列的位线上。
根据本发明的半导体存储装置，通过抑制虚拟存储元件的非导通漏泄电流，可充分进行从充电电路向空位线的电流供给，且能将空位充电至规定的电位，从而能够确保所希望的定时余量。
另外，根据其它半导体存储装置，通过抑制存储元件的非导通漏泄，可实现高速存取。
                        附图说明
图1是表示本发明实施例1的掩模型ROM的读出电路结构的电路图；
图2是本发明实施例1的掩模型ROM的定时图；
图3是表示本发明实施例2的掩模型ROM的读出电路结构的电路图；
图4是表示本发明实施例3的掩模型ROM的读出电路结构的电路图；
图5是表示本发明实施例4的掩模型ROM的读出电路结构的电路图；
图6是表示本发明实施例5的掩模型ROM的读出电路结构的电路图；
图7是表示本发明实施例6的掩模型ROM的读出电路结构的电路图；
图8是表示现有的掩模型ROM的读出电路结构的电路图；
图9是现有的掩模型ROM的定时图。
                      具体实施方式
下面，参照附图说明本发明的实施例。
使用图1，说明本发明实施例1的半导体存储装置。图1是表示实施例1的掩模型ROM的读出电路结构的电路图。图中，由于与图8相同的符号的部位具有相同的作用，故只对不同的部分进行说明。
在定时生成电路25中，虚拟读出放大器电路22具有与读出放大器电路1相同的结构。虚拟列选通器24由栅极输入与电源连接，并与列选通器7相同结构的晶体管13(1)及晶体管13(2)构成。虚拟存储元件阵列23由虚拟存储元件15(1)～15(m)构成，虚拟存储元件15(1)～15(m)的源极与相当于与空位线DBL分体设置的位线的源控制线DBLS连接。
之后，使用图2的定时图，说明图1的电路动作。当外部时钟信号CLK在时刻t0从L电平达到H电平时，经由NAND栅极18的预充电信号NPR成为L电平。由此，P型晶体管2导通，源极节点SA被充电。但是，由于通过由列选择电路16选择的列选择信号CL1～CLn、及由行选择电路17选择的字线WL1～WLm选择的存储元件的漏极与位线连接，故源极节点SA的电平不会被充电至反相传输链5的判定电平(读出放大器判定电平)，使输出SOUT0输出L电平。此时，在预充电信号NPR为L电平的期间经由存储元件10继续流过贯通电流。同样，当外部时钟信号CLK在时刻t0从L电平达到H电平时，经由反相器19的预充电信号NDPR成为L电平，并由虚拟读出放大器电路11对虚拟源极节点DSA进行充电，同时由虚拟读出放大器电路22对节点DSAS进行充电。虚拟存储元件15(1)～15(m)全部与空位线DBL连接，且虚拟字线全部固定在接地电位，与源极连接的源极控制线DBLS与空位线DBL一起被充电。因此，基于虚拟存储元件15(1)～15(m)不产生非导通漏泄，而虚拟源极节点DSA的电平被充电至反相传输链的判定电平(读出放大器判定电平)，且输出SOUTD输出H电平。由于输出SOUTD经由反相器20被输入到NAND栅极18，故预充电信号NPR变为H电平，使P型晶体管2截止，停止贯通电流。其结果是，源极节点SA的电位降低。因此，输出SOUT一直保持为L电平。
在时刻t100，当外部时钟CLK从H电平变为L电平时，预充电信号NDPR变为H电平，虚拟源极节点DSA的电位降低。
如上所述，由于没有虚拟存储元件的非导通漏泄的影响，故可将空位线的充电电位设定为与存储器阵列内的通常的位线相同，可生成最佳的定时。
另外，源控制线DBLS与通常的位线相同，形成存储元件图案，通过连接的存储元件数量，可进行定时调整。该情况下，将虚拟存储元件阵列23中与配置于空位线DBL上的存储元件15的源极连接的源极控制线DBLS上配置的存储元件优选为配置于空位线DBL上的存储元件数量以下。
另外，作为位线充电电路的读出放大器1有多个，其与列选择电路16的位线BL连接，有时将由列选择电路16选择的多个位线BL分别充电。
再有，可在虚拟存储元件阵列23的虚拟列选通器24上设置列选择电路。
使用图3，对本发明实施例2的半导体存储装置进行说明。图3是表示实施例2的掩模型ROM的读出电路结构的电路图。图中，由于与图8相同的符号的部位具有相同的作用，故只说明不同的部分。
在定时生成电路28中，虚拟存储元件阵列26由虚拟存储元件27(1)～27(m/2)构成，其以通常的每一位线的存储元件数量m个的一半的数量构成。虚拟存储元件27(1)～27(m/2)的漏极和源极与源极控制线(空位线)DBL2连接。
通过以上的构成，由于没有虚拟存储元件的非导通漏泄的影响，故可将空位线的充电电位设为与存储阵列内的通常的位线相同，可生成最佳的定时。
另外，可在虚拟存储元件阵列26的虚拟列选通器12上设置列选择电路。
使用图4，说明本发明实施例3的半导体存储装置。图4是表示实施例3的掩模型ROM的读出电路结构的电路图。图中，由于与图8相同的符号的部位具有相同的作用，故只说明不同的部分。
源极电位控制电路29(1)～29(m/2)由与读出放大器电路1相同结构的读出放大器电路30(1)～30(m/2)、与列选通器7相同结构的列选通器31(1)～31(m/2)、具有与列选通器连接的源控制线(位线)的位线阵列、以及控制读出放大器电路的控制电路构成。由读出放大器电路30(1)～30(m/2)和列选通器31(1)～31(m/2)控制的节点BLS1(1)～BLSn(m/2)分别与存储元件10(1、1)和存储元件10(1、2)的公共源极节点～存储元件10(n、m-1)和存储元件10(n、m)的公共源极节点连接。通过构成控制电路的NOR栅极32(1)～32(m/2)、反相器33(1)～33(m/2)、NOR栅极34(1)～34(m/2)、以及反相器35(1)～35(m/2)，将字线WL1、WL2的OR逻辑和预充电信号NPR的OR逻辑～字线WLm-1、WLm的OR逻辑和预充电信号NPR的OR逻辑输入到读出放大器电路30(1)～30(m/2)。
通过以上结构，选择的存储元件的源极被L电平控制，非选择的存储元件的源极被H电平控制。由此，由于可抑制非选择的存储元件的非导通漏泄，故可对位线进行高速充电，可进行高速存取。
另外，源极控制线(位线)BLS1(1)～BLSn(m/2)为与通常的位线相同，形成有存储元件图案的存储元件阵列，可通过连接的存储元件数量进行定时调节。
另外，源极电位控制电路虽然为与同一位线连接的存储元件数量的一半，但可设为相同的数量。
使用图5，说明本发明实施例4的半导体存储装置。图5是表示实施例4的掩模型ROM的读出电路结构的电路图。图中，由于与图4相同的符号的部位具有相同的作用，故只说明不同的部分。
源极电位控制电路36(1)～36(m/4)由与读出放大器电路1相同结构的读出放大器电路37(1)～37(m/4)、与列选通器7相同结构的列选通器38(1)～38(m/4)、具有与列选通器连接的源控制线(位线)的位线阵列、以及控制读出放大器电路的控制电路构成。由读出放大器电路37(1)～37(m/4)和列选通器38(1)～38(m/4)控制的位线(节点)BLS1(1)～BLSn(m/4)分别与存储元件10(1、1)、存储元件10(1、2)、存储元件10(1、3)、存储元件10(1、4)的源极～存储元件10(n、m-3)、存储元件10(n、m-2)、存储元件10(n、m-1)、存储元件10(n、m)的源极连接。通过构成控制电路的NOR栅极39(1)～39(m/4)、反相器40(1)～40(m/4)、NOR栅极41(1)～41(m/4)、反相器42(1)～42(m/4)，将字线WL1、WL2、WL3、WL4的OR逻辑和预充电信号NPR的OR逻辑～字线WLm-3、WLm-2、WLm-1、WLM的OR逻辑和预充电信号NPR的OR逻辑输入到读出放大器电路37(1)～37(m/4)。
通过以上结构，选择的含有存储元件的存储元件阵列的源极被L电平控制，全部非选择的存储元件阵列的源极被H电平控制。由此，由于可通过小规模的电路结构抑制非选择的存储元件阵列的非导通漏泄，故基于对位线进行高速充电的高速存取可在小面积实行。
另外，源极控制线(位线)BLS1(1)～BLSm(m/4)与通常的位线相同，形成存储元件图案，可通过连接的存储元件数量进行定时调节。
使用图6，说明本发明实施例5的半导体存储装置。图6是表示实施例5的掩模型ROM的读出电路结构的电路图。图中，由于与图4相同的符号的部位具有相同的作用，故只说明不同的部分。
源极电位控制电路43(1)～43(m/2)由与读出放大器电路1相同结构的读出放大器电路44(1)～44(m/2)、由与列选通器7相同结构的晶体管46构成且栅极输入与电源连接的列选通器45(1)～45(m/2)构成。由读出放大器电路44(1)～44(m/2)和列选通器45(1)～45(m/2)控制的源极控制线(位线)BLS1～BLSm/2分别与存储元件10(1、1)到存储元件10(n、1)和存储元件10(1、2)到存储元件(n、2)的源极～存储元件10(1、m-1)到存储元件10(n、m-1)和存储元件10(1、m)到存储元件10(n、m)的源极连接。通过NOR栅极47(1)～47(m/2)、反相器48(1)～48(m/2)、NOR栅极49(1)～49(m/2)、以及反相器50(1)～50(m/2)，将字线WT1、WL2的OR逻辑和预充电信号NPR的OR逻辑～字线WLm-1、WLm的OR逻辑和预充电信号NPR的OR逻辑输入到读出放大器电路44(1)～44(m/2)。
通过以上结构，选择的含有存储元件的存储元件阵列的源极被L电平控制，全部非选择的存储元件阵列的源极被H电平控制。由此，由于可通过小规模的电路结构抑制非选择的存储元件阵列的非导通漏泄，故基于对位线进行高速充电的高速存取可在小面积实行。
另外，源极控制线BLS1～BLSm/2为与通常的位线相同，形成有存储元件图案的存储元件阵列，可通过连接的存储元件数量进行定时调节。
另外，源极电位控制电路虽然为与同一位线连接的存储元件数量的一半，但可设为相同的数量。
使用图7，说明本发明实施例6的半导体存储装置。图7是实施例6的掩模型ROM的读出电路图。图中，由于与图5相同的符号的部位具有相同的作用，故只说明不同的部分。
源极电位控制电路51(1)、51(m/4)由与读出放大器电路1相同结构的读出放大器电路51(1)、51(m/4)、与列选通器7相同结构的列选通器53(1)、53(m/4)构成。由读出放大器电路52(1)、52(m/4)和列选通器53(1)、53(m/4)控制的节点BLS1～BLSm/4分别与存储元件10(1、1)、存储元件10(1、2)、存储元件10(1、3)、存储元件10(1、4)的源极～存储元件10(n、m-3)、存储元件10(n、m-2)、存储元件10(n、m-1)、存储元件10(n、m)的源极连接。通过NOR栅极54(1)～54(m/4)、反相器55(1)～55(m/4)、NOR栅极56(1)～56(m/4)、反相器57(1)～57(m/4)，将字线WL1、WL2、WL3、WL4的OR逻辑和预充电信号NPR的OR逻辑～字线WLm-3、WLm-2、WLm-1、WLm的OR逻辑和预充电信号NPR的OR逻辑输入到读出放大器电路52(1)～52(m/4)。
通过以上结构，选择的包含存储元件的存储元件阵列的源极被L电平控制，全部非选择的存储元件阵列的源极被H电平控制。由此，由于可通过小规模的电路结构抑制非选择的存储元件阵列的非导通漏泄，故基于对位线进行高速充电的高速存取可在小面积实行。
另外，源极控制线BLS1～BLSm/4为与通常的位线相同，形成有存储元件图案的存储元件阵列，可通过连接的存储元件数量进行定时调节。
产业上的可利用性
本发明的半导体存储装置具有能够抑制虚拟存储元件的非导通漏泄，且能够确保读出动作中的适当的定时余量等效果，在掩模型ROM等中是有用的。另外，其它半导体存储装置具有能够抑制存储元件的非导通漏泄，且能够实现读出动作中高速存取等的效果，在掩模型ROM等中是有用的。

Claims (12)

1.一种半导体存储装置，具备：
将多个第一存储元件在位线方向及字线方向阵列状配置存储容量的量而成的第一存储元件阵列；
对应地址输入，来分别选择所述第一存储元件阵列的第一位线及字线的列选择电路及行选择电路；
对由所述列选择电路选择的所述第一位线进行充电的第一位线充电电路；
具有至少包括两个第二位线组，且在所述第二位线组的方向配置，在所述第二位线组的至少一个位线上连接漏极，在其它位线上连接源极，向栅极输入规定电压的多个第二存储元件的第二存储元件阵列；
对连接有所述第二存储元件阵列的所述漏极的所述位线进行充电的第二位线充电电路；以及
对连接有所述第二存储元件阵列的所述源极的所述位线进行充电的第三位线充电电路，
连接有所述第二存储元件阵列的漏极的位线和连接有源极的位线实质上同时被充电。
2.如权利要求1所述的半导体存储装置，
第二存储元件阵列中与一个位线上配置的存储元件的源极连接的另一个位线上连接的存储元件的数量为所述一个位线上配置的存储元件数量以下。
3.一种半导体存储装置，具备：
将多个第一存储元件在位线方向及字线方向上阵列状配置存储容量的量而成的第一存储元件阵列；
对应地址输入，来分别选择所述第一存储元件阵列的第一位线及字线的列选择电路及行选择电路；
对由所述列选择电路选择的所述第一位线进行充电的第一位线充电电路；
具有所述第一存储元件阵列的位线方向上配置的第二存储元件，且具有所述第二存储元件的漏极和源极公共连接的第二位线的第二存储元件阵列；以及
对所述第二存储元件阵列的所述第二位线进行充电的第二位线充电电路。
4.一种半导体存储装置，具备：
具有位线及字线，且将漏极连接到所述位线上栅极连接到所述字线上的多个存储元件在位线方向及字线方向上阵列状配置存储容量的量而成的存储元件阵列；
对应地址输入，来分别选择所述存储元件阵列的所述位线及所述字线的列选择电路及行选择电路；
对由所述列选择电路选择的所述位线进行充电的位线充电电路；
对与所述存储元件的源极连接的源极线进行充电使其激活的源极线充电电路；以及
将对应所述地址输入选择的所述存储元件的所述源极线非激活，同时将非选择的所述存储元件的所述源极线激活的控制电路，
非选择的所述存储元件的所述位线和所述源极线同时被充电。
5.一种半导体存储装置，具备：
具有第一位线及字线，且将漏极连接到所述第一位线上栅极连接到所述字线上的多个存储元件在位线方向及字线方向上阵列状配置存储容量的量而成的存储元件阵列；
对应地址输入，来分别选择所述存储元件阵列的所述第一位线及所述字线的列选择电路及行选择电路；
对由所述列选择电路选择的所述第一位线进行充电的第一位线充电电路；
具有与所述存储元件阵列的所述第一位线相同数量的第二位线、且所述第二位线与所述存储元件的源极连接，且与连接于同一所述第一位线的存储元件数量对应的数量的位线阵列；
选择所述位线阵列的所述第二位线的第二列选择电路；
对由所述第二选择电路选择的所述第二位线进行充电的第二位线充电电路；以及
在所述行选择电路将连接有非选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路激活，在所述行选择电路将连接有选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路非激活的控制电路，
非选择的所述存储元件的所述第一位线和所述第二位线同时被充电。
6.一种半导体存储装置，具备：
具有第一位线及字线，且将漏极连接到所述第一位线上栅极连接到所述字线上的多个存储元件在位线方向及字线方向上阵列状配置存储容量的量而成的存储元件阵列；
对应地址输入，来分别选择所述存储元件阵列的所述第一位线及所述字线的列选择电路及行选择电路；
将对由所述列选择电路选择的所述第一位线进行充电的第一位线充电电路；
具有与所述存储元件阵列的所述第一位线相同的数量、且在连接于同一所述位线的多个所述存储元件的源极公共连接的第二位线的位线阵列；
选择所述位线阵列的所述第二位线的第二列选择电路；
对由所述第二选择电路选择的所述第二位线进行充电的第二位线充电电路；以及
在所述行选择电路将连接有非选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路激活，在所述行选择电路将连接有选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路非激活的控制电路，
非选择的所述存储元件的所述第一位线和所述第二位线同时被充电。
7.一种半导体存储装置，具备：
具有第一位线及字线，且将漏极连接到所述第一位线上栅极连接到所述字线上的多个存储元件在位线方向及字线方向上阵列状配置存储容量的量而成的存储元件阵列；
对应地址输入，来分别选择所述存储元件阵列的所述第一位线及所述字线的列选择电路及行选择电路；
对由所述列选择电路选择的所述第一位线进行充电的第一位线充电电路；
具有与所述存储元件阵列的同一所述字线上的所述存储元件的源极连接的所述第二位线，且与连接于同一所述第一位线的存储元件数量对应的数量的位线阵列；
对所述第二位线进行充电的第二位线充电电路；以及
在所述行选择电路将连接有非选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路激活，在所述行选择电路将连接有选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路非激活的控制电路，
非选择的所述存储元件的所述第一位线和所述第二位线同时被充电。
8.一种半导体存储装置，具备：
具有第一位线及字线，且将漏极连接到所述第一位线上栅极连接到所述字线上的多个存储元件在位线方向及字线方向上阵列状配置存储容量的量而成的存储元件阵列；
对应地址输入，来分别选择所述存储元件阵列的所述第一位线及所述字线的列选择电路及行选择电路；
对由所述列选择电路选择的所述第一位线进行充电的第一位线充电电路；
具有所述存储元件阵列的同一或多个所述字线上的所述存储元件的源极上公共连接的第二位线的多个位线阵列；
对所述第二位线进行充电的第二位线充电电路；以及
在所述行选择电路将连接有非选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路激活，在所述行选择电路将连接有选择的所述存储元件的源极的所述第二位线上连接的所述第二位线充电电路非激活的控制电路，
非选择的所述存储元件的所述第一位线和所述第二位线同时被充电。
9.如权利要求5所述的半导体存储装置，
将存储元件阵列的位线上配置的存储元件数量以下的存储元件配置在位线阵列的位线上。
10.如权利要求6所述的半导体存储装置，
将存储元件阵列的位线上配置的存储元件数量以下的存储元件配置在位线阵列的位线上。
11.如权利要求7所述的半导体存储装置，
将存储元件阵列的位线上配置的存储元件数量以下的存储元件配置在位线阵列的位线上。
12.如权利要求8所述的半导体存储装置，
将存储元件阵列的位线上配置的存储元件数量以下的存储元件配置在位线阵列的位线上。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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