JP2016170833A - 半導体装置 - Google Patents

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Abstract

【課題】一つの実施形態は、メモリセルの検査時間を短縮することに適した半導体装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、ノーマルセルとレプリカセルとワードラインと第１のビットラインとバイアス生成回路と第２のビットラインと電流生成回路とを有する半導体装置が提供される。ノーマルセルは、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）型のメモリセルである。レプリカセルは、ノーマルセルと等価な特性を有する。ワードラインは、ノーマルセルの制御端子とレプリカセルの制御端子とに共通に接続されている。第１のビットラインは、レプリカセルの入出力端子に接続されている。バイアス生成回路は、第１のビットラインに接続されている。第２のビットラインは、ノーマルセルの入出力端子に接続されている。電流生成回路は、バイアス生成回路及び第２のビットラインに接続されている。
【選択図】図２

Description

実施形態は、半導体装置に関する。
ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）型のメモリセルを有する半導体装置では、出荷前の検査工程において、所定の情報がメモリセルにプログラムされる。そして、適正にプログラムが行われているかについてメモリセルが検査される。このとき、検査時間を短縮することが望まれる。
特開２００５−１９５７４６号公報
一つの実施形態は、メモリセルの検査時間を短縮することに適した半導体装置を提供することを目的とする。
一つの実施形態によれば、ノーマルセルとレプリカセルとワードラインと第１のビットラインとバイアス生成回路と第２のビットラインと電流生成回路とを有する半導体装置が提供される。ノーマルセルは、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）型のメモリセルである。レプリカセルは、ノーマルセルと等価な特性を有する。ワードラインは、ノーマルセルの制御端子とレプリカセルの制御端子とに共通に接続されている。第１のビットラインは、レプリカセルの入出力端子に接続されている。バイアス生成回路は、第１のビットラインに接続されている。第２のビットラインは、ノーマルセルの入出力端子に接続されている。電流生成回路は、バイアス生成回路及び第２のビットラインに接続されている。
図１は、実施形態にかかる半導体装置の構成を示すブロック図である。 図２は、実施形態におけるＯＴＰ回路の構成を示す回路図である。 図３は、実施形態におけるノーマルセルへのプログラム動作を示す回路図である。 図４は、実施形態におけるノーマルセルのプログラム特性を示すグラフである。 図５は、実施形態におけるノーマルセルからの読み出し動作を示す回路図である。 図６は、実施形態における読み出しディスターブに追従したレプリカセルの平均特性を示す図である。 図７は、実施形態におけるプログラムディスターブに追従したレプリカセルの平均特性を示す図である。 図８は、実施形態における経年変化に追従したレプリカセルの平均特性を示す図である。 図９は、実施形態の変形例におけるＯＴＰ回路の構成を示す図である。 図１０は、実施形態の他の変形例におけるＯＴＰ回路の構成を示す図である。 図１１は、実施形態の他の変形例における読み出しディスターブに追従して生成されるレファレンス電流を示す図である。
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（実施形態）
実施形態にかかる半導体装置１について図１を用いて説明する。図１は、半導体装置１の構成を示すブロック図である。
半導体装置１は、例えばＭＣＵ（マイコン）であり、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）回路１０、レジスタ２０、アナログ回路３０、メモリ４０、及び論理回路５０を有する。ＯＴＰ回路１０は消去コマンドを受け付けないように構成されており、ＯＴＰ回路１０に１回書き込まれたデータは消去できないようになっている。ＯＴＰ回路１０には、アナログ回路３０、メモリ４０、及び論理回路５０に対する動作パラメータが予め出荷前に記憶される。
例えば、メモリ４０には、複数のメモリセル及び複数の冗長セルが配列されている。ＯＴＰ回路１０には、メモリ４０におけるどのメモリセルを冗長セルで置き換えるかというリダンダンシ置き換え情報が記憶されている。また、ＯＴＰ回路１０には、チップ固有のＩＤ情報、アナログ回路３０及び論理回路５０のチューニング情報などが記憶されている。
半導体装置１は、電源回路（図示せず）を有しており、電源回路が起動されると、ＯＴＰ回路１０に記憶された動作パラメータを読み出してレジスタ２０に転送し記憶する。これにより、動作パラメータは、アナログ回路３０、メモリ４０、及び論理回路５０により使用可能な状態に設定される。アナログ回路３０、メモリ４０、及び論理回路５０は、必要に応じて、レジスタ２０から動作パラメータを取得してその動作に使用する。
そのため、半導体装置１の出荷前において、複数のＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）型のメモリセルを含むＯＴＰ回路１０における選択されたメモリセルに動作パラメータのデータを書き込む。
ここで、仮に、そのメモリセルにデータが適正にプログラムされることを補償するために、書き込みが成功したと判定（ベリファイ）されるまでプログラム電圧を増加させながら書き込み動作とベリファイ動作とが交互に繰り返されるループ処理を行う場合を考える。この場合、ループ回数が増加すると、適正にプログラムが行われているかについてのメモリセルの検査時間が長時間化する傾向にある。
そこで、実施形態では、半導体装置１において、ＯＴＰ型のメモリセル（ノーマルセル）と等価な特性を有するレプリカセルを用いてバイアスを生成し、生成されたバイアスに応じたレファレンス電流を用いてプログラムの成否を判定させることで、ループ処理を行わずにメモリセルのプログラムの検査を行わせる。
具体的には、ＯＴＰ回路１０は、図２に示す構成を有する。図２は、ＯＴＰ回路１０の構成を示す回路図である。ＯＴＰ回路１０は、ノーマルセルアレイ１１、レプリカセルアレイ１２、複数のワードラインＷＬ−１〜ＷＬ−ｍ、複数のソースラインＳＬ−１〜ＳＬ−（ｎ＋２）、複数のビットラインＢＬ−１〜ＢＬ−（ｎ＋２）、バイアス生成回路１３、電流生成回路１４、ローデコーダ１５、バイアス制御回路１６、書き込み回路１７、及びセンスアンプ１８を有する。
ノーマルセルアレイ１１では、複数のノーマルセルＮＣ（１，１）〜ＮＣ（ｍ，ｎ）が複数行（ｍ行）及び複数例（ｎ列）を構成するように２次元的に配列されている。ｍ，ｎはそれぞれ２以上の整数であり、例えばｍ＝８、ｎ＝５１２である。各ノーマルセルＮＣは、ＯＴＰ型のメモリセルであり、１回書き込まれたデータは消去できないようになっている。各ノーマルセルＮＣは、例えば、ＮＭＯＳトランジスタであり、ゲート酸化膜に電荷を蓄積することで１ビットのデータをプログラム可能に構成されている。
複数行のノーマルセルＮＣは、複数のワードラインＷＬ−１〜ＷＬ−ｍに対応している。各行のノーマルセルＮＣの制御端子Ｇは、対応するワードラインＷＬに電気的に接続されている。各行のノーマルセルＮＣの制御端子Ｇは、例えばＮＭＯＳトランジスタのゲートである。
複数列のノーマルセルＮＣは、複数のソースラインＳＬ−１〜ＳＬ−ｎに対応している。各列のノーマルセルＮＣの基準端子Ｓは、対応するソースラインＳＬに電気的に接続されている。各列のノーマルセルＮＣの基準端子Ｓは、例えばＮＭＯＳトランジスタのソース又はドレインである。
複数列のノーマルセルＮＣは、複数のビットラインＢＬ−１〜ＢＬ−ｎに対応している。各列のノーマルセルＮＣの入出力端子Ｄは、対応するビットラインＢＬに電気的に接続されている。各列のノーマルセルＮＣの入出力端子Ｄは、例えばＮＭＯＳトランジスタのドレイン又はソースである。
レプリカセルアレイ１２では、複数のレプリカセルＲＣ（１，ｎ＋１）〜ＲＣ（ｍ，ｎ＋２）が複数行（ｍ行）及び複数例（２列）を構成するように２次元的に配列されている。各レプリカセルＲＣは、ノーマルセルＮＣと等価な電気的特性を有するように構成されている。例えばノーマルセルＮＣがＮＭＯＳトランジスタである場合、各レプリカセルＲＣは、ノーマルセルＮＣと等価なディメンジョン（＝Ｗ／Ｌ、Ｗ：チャネル幅、Ｌ：チャネル長）を有するＮＭＯＳトランジスタである。
複数行のレプリカセルＲＣは、複数のワードラインＷＬ−１〜ＷＬ−ｍに対応している。各行のレプリカセルＲＣの制御端子Ｇは、対応するワードラインＷＬに電気的に接続されている。各行のレプリカセルＲＣの制御端子Ｇは、例えばＮＭＯＳトランジスタのゲートである。
複数列のレプリカセルＲＣは、複数のソースラインＳＬ−（ｎ＋１），ＳＬ−（ｎ＋２）に対応している。各列のレプリカセルＲＣの基準端子Ｓは、対応するソースラインＳＬに電気的に接続されている。各列のレプリカセルＲＣの基準端子Ｓは、例えばＮＭＯＳトランジスタのソース又はドレインである。
複数列のレプリカセルＲＣは、複数のビットラインＢＬ−（ｎ＋１），ＢＬ−（ｎ＋２）に対応している。各列のレプリカセルＲＣの入出力端子Ｄは、対応するビットラインＢＬに電気的に接続されている。各列のレプリカセルＲＣの入出力端子Ｄは、例えばＮＭＯＳトランジスタのドレイン又はソースである。
各ソースラインＳＬ−１〜ＳＬ−（ｎ＋２）には、電流源１９−１〜１９−（ｎ＋２）が挿入されている。電流源１９−１〜１９−（ｎ＋２）は、例えば書き込み回路１７により制御され、ノーマルセルＮＣからの読み出し動作時に動作して、ソースラインＳＬ−１〜ＳＬ−（ｎ＋２）の電位をグランド電位に引き込む。電流源１９−１〜１９−（ｎ＋２）は、例えば、ゲートが書き込み回路１７に接続されソースがグランド電位に接続されドレインがソースラインＳＬに接続されたＮＭＯＳトランジスタである。
バイアス生成回路１３は、ノーマルセルＮＣからの読み出し動作時に、ビットラインＢＬ−（ｎ＋１）に流れる電流とビットラインＢＬ−（ｎ＋２）に流れる電流とに応じたバイアスを生成する。バイアス生成回路１３は、ビットラインＢＬ−（ｎ＋１）に流れる電流とビットラインＢＬ−（ｎ＋２）に流れる電流とを平均化して得られるレファレンス電流に応じたバイアスを生成する。すなわち、バイアス生成回路１３は、第（ｎ+１）列のレプリカセルＲＣの閾値特性と第（ｎ+２）列のレプリカセルＲＣの閾値特性とを平均化して得られる平均特性（平均化された閾値特性）に対応したバイアスを生成する。バイアス生成回路１３は、生成されたバイアスを電流生成回路１４へ供給する。電流生成回路１４は、ノーマルセルＮＣからの読み出し動作時に、バイアス生成回路１３で生成されたバイアスに応じたレファレンス電流を生成して各ビットラインＢＬ−１〜ＢＬ−ｎに供給する。
例えば、バイアス生成回路１３は、複数のビットラインＢＬ−（ｎ＋１），ＢＬ−（ｎ＋２）に対応した複数のバイアストランジスタ１３１−（ｎ＋１），１３１−（ｎ＋２）を有する。電流生成回路１４は、複数のビットラインＢＬ−１〜ＢＬ−ｎに対応した複数の電流源トランジスタ１４１−１〜１４１−ｎを有する。各バイアストランジスタ１３１−（ｎ＋１），１３１−（ｎ＋２）は、各電流源トランジスタ１４１−１〜１４１−ｎとカレントミラー回路を形成する。これにより、ビットラインＢＬ−（ｎ＋１）に流れる電流とビットラインＢＬ−（ｎ＋２）に流れる電流とを平均化して得られるレファレンス電流は、所定のミラー比で各ビットラインＢＬ−１〜ＢＬ−ｎにコピーされる。例えば、各バイアストランジスタ１３１−（ｎ＋１），１３１−（ｎ＋２）のディメンジョンと各電流源トランジスタ１４１−１〜１４１−ｎのディメンジョンとが均等である場合、ミラー比が略１であり、バイアス生成回路１３で平均化されるレファレンス電流と略均等なレファレンス電流が各ビットラインＢＬ−１〜ＢＬ−ｎにコピーされる。
ローデコーダー１５は、複数のワードラインＷＬ−１〜ＷＬ−ｍに電気的に接続されている。ローデコーダー１５は、各ワードラインＷＬ−１〜ＷＬ−ｍの電圧を制御し、各行のノーマルセルＮＣの制御端子Ｇと各行のレプリカセルＲＣの制御端子Ｇとに印加される電圧を制御する。例えば、ノーマルセルＮＣへのプログラム動作では、ローデコーダー１５は、選択行のワードラインＷＬにプログラム電圧Ｖｗｐ（例えば、８Ｖ）を印加し、非選択行のワードラインＷＬに非選択電圧Ｖｗｕ（例えば、０Ｖ）を印加する。ノーマルセルＮＣからの読み出し動作では、ローデコーダー１５は、選択行のワードラインＷＬに読み出し電圧Ｖｗｒ（例えば、１Ｖ）を印加し、非選択行のワードラインＷＬに非選択電圧Ｖｗｕ（例えば、０Ｖ）を印加する。
バイアス制御回路１６は、各電流源トランジスタ１４１−１〜１４１−ｎ及び各バイアストランジスタ１３１−（ｎ＋１），１３１−（ｎ＋２）の動作を制御する。例えば、バイアス制御回路１６は、ノーマルセルＮＣへのプログラム動作において、オフレベルの基準バイアスを各電流源トランジスタ１４１−１〜１４１−ｎ及び各バイアストランジスタ１３１−（ｎ＋１），１３１−（ｎ＋２）のゲートへ供給する。これにより、ノーマルセルＮＣへのプログラム動作において、各電流源トランジスタ１４１−１〜１４１−ｎ及び各バイアストランジスタ１３１−（ｎ＋１），１３１−（ｎ＋２）がオフされる。バイアス制御回路１６は、ノーマルセルＮＣからの読み出し動作において、オンレベルの基準バイアスを各電流源トランジスタ１４１−１〜１４１−ｎ及び各バイアストランジスタ１３１−（ｎ＋１），１３１−（ｎ＋２）のゲートへ供給する。これにより、ノーマルセルＮＣからの読み出し動作において、各電流源トランジスタ１４１−１〜１４１−ｎ及び各バイアストランジスタ１３１−（ｎ＋１），１３１−（ｎ＋２）がオンされる。
書き込み回路１７は、複数のビットラインＢＬ−１〜ＢＬ−（ｎ＋２）に電気的に接続されている。書き込み回路１７は、各ビットラインＢＬ−１〜ＢＬ−（ｎ＋２）の電圧を制御する。書き込み回路１７は、ノーマルセルＮＣへのプログラム動作において、各ビットラインＢＬ−１〜ＢＬ−ｎのうち選択行（プログラム対象の行）のビットラインＢＬに選択電圧Ｖｂｐを供給し、非選択行のビットラインＢＬに非選択電圧Ｖｂｕを供給する。それとともに、書き込み回路１７は、ビットラインＢＬ−（ｎ＋１），ＢＬ−（ｎ＋２）のうち一方に選択電圧Ｖｂｐを供給し、他方に非選択電圧Ｖｂｕを供給する。書き込み回路１７は、ノーマルセルＮＣからの読み出し動作において、各ビットラインＢＬ−１〜ＢＬ−（ｎ＋２）の電圧の制御を休止する。
書き込み回路１７は、各ビットラインＢＬ−１〜ＢＬ−ｎと各接続ラインＣＬ−１〜ＣＬ−ｎとの接続を制御してもよい。複数のビットラインＢＬ−１〜ＢＬ−ｎと複数の接続ラインＣＬ−１〜ＣＬ−ｎとは、互いに対応している。書き込み回路１７は、ノーマルセルＮＣへのプログラム動作において、各ビットラインＢＬ−１〜ＢＬ−ｎと対応する接続ラインＣＬ−１〜ＣＬ−ｎとの接続を遮断してもよい。書き込み回路１７は、ノーマルセルＮＣからの読み出し動作において、各ビットラインＢＬ−１〜ＢＬ−ｎと対応する接続ラインＣＬ−１〜ＣＬ−ｎとを接続してもよい。
書き込み回路１７は、電流源１９−１〜１９−（ｎ＋２）の制御端子（例えば、ＮＭＯＳトランジスタのゲート）に接続されていてもよい。書き込み回路１７は、電流源１９−１〜１９−（ｎ＋２）の動作を制御してもよい。書き込み回路１７は、ノーマルセルＮＣへのプログラム動作において、電流源１９−１〜１９−（ｎ＋２）をオフさせ、ノーマルセルＮＣからの読み出し動作において、電流源１９−１〜１９−（ｎ＋２）をオンさせ動作させる。
センスアンプ１８は、複数の接続ラインＣＬ−１〜ＣＬ−ｎ及び書き込み回路１７を介して複数のビットラインＢＬ−１〜ＢＬ−ｎに電気的に接続可能である。センスアンプ１８は、レプリカセルＲＣに対応したビットラインＢＬ−（ｎ＋１），ＢＬ−（ｎ＋２）に電気的に接続不可能である。センスアンプ１８は、ノーマルセルＮＣへのプログラム動作において、書き込み回路１７を介して複数のビットラインＢＬ−１〜ＢＬ−ｎから電気的に遮断される。センスアンプ１８は、ノーマルセルＮＣからの読み出し動作において、複数の接続ラインＣＬ−１〜ＣＬ−ｎ及び書き込み回路１７を介して、複数のビットラインＢＬ−１〜ＢＬ−ｎに電気的に接続される。これにより、センスアンプ１８は、各ビットラインＢＬ−１〜ＢＬ−ｎの電位を検知する。例えば、センスアンプ１８は、各ビットラインＢＬ−１〜ＢＬ−ｎにレファレンス電流が所定時間供給されたタイミングで、各ビットラインＢＬ−１〜ＢＬ−ｎの電位を検知し、検知結果を外部のコントローラ（図示せず）に供給する。これにより、外部のコントローラは、各ビットラインＢＬ−１〜ＢＬ−ｎの検知された電位と基準電位とを比較し、比較結果に応じて、選択行の読み出し対象のノーマルセルＮＣに適正にデータがプログラムされているか否か検査できる。
なお、各ノーマルセルＮＣ及び各レプリカセルＲＣは、信頼性を考慮してゲート酸化膜の厚いトランジスタで形成され得るのに対して、書き込み回路１７及びセンスアンプ１８を構成するトランジスタは、面積縮小のためにゲート酸化膜の薄いトランジスタで形成され得る。そのため、書き込み回路１７が各ビットラインＢＬ−１〜ＢＬ−ｎに印加する選択電圧Ｖｂｐと非選択電圧Ｖｂｕとの差を１Ｖ程度にすることが好ましい。
次に、ＯＴＰ回路１０におけるノーマルセルＮＣへのプログラム動作について図３及び図４を用いて説明する。図３は、ノーマルセルＮＣへのプログラム動作を示す回路図である。図４は、ノーマルセルＮＣのプログラム特性を示すグラフである。図４では、ゲート及びソース・ドレイン間の電圧が５．０Ｖ，６．０Ｖ，７．０Ｖ，８．０Ｖの場合におけるノーマルセルＮＣのプログラム特性が、それぞれ、実線、破線、一点鎖線、二点鎖線で示されている。
ノーマルセルＮＣへのプログラム動作では、図３に示すように、バイアス制御回路１６は、各電流源トランジスタ１４１−１〜１４１−ｎ及び各バイアストランジスタ１３１−（ｎ＋１），１３１−（ｎ＋２）をオフさせる。これにより、各ビットラインＢＬ−１〜ＢＬ−（ｎ＋２）は、電流源トランジスタ１４１−１〜１４１−ｎにより駆動されなくなり、その電圧を容易に変更可能な状態になる。また、書き込み回路１７は、各ビットラインＢＬ−１〜ＢＬ−ｎと対応する接続ラインＣＬ−１〜ＣＬ−ｎとの接続を遮断するとともに、各電流源１９−１〜１９−（ｎ＋２）をオフさせる。これにより、各ソースラインＳＬ−１〜ＳＬ−（ｎ＋２）はフローティング状態になる。
例えば２行１列目のノーマルセルＮＣ（２，１）にビット「１」をプログラムし他のノーマルセルＮＣにプログラムしない場合、ローデコーダー１５は、選択行（第２行）のワードラインＷＬ−２にプログラム電圧Ｖｗｐ（例えば、８Ｖ）を印加し、非選択行（第１，３〜ｍ行）のワードラインＷＬ−１，ＷＬ−３〜ＷＬ−ｍに非選択電圧Ｖｗｕ（例えば、０Ｖ）を印加する。また、書き込み回路１７は、１，（ｎ＋１）列目のビットラインＢＬ−１，ＢＬ−（ｎ＋１）に選択電圧Ｖｂｐ（例えば、０Ｖ）を供給し、他の２〜ｎ，（ｎ＋２）列目のビットラインＢＬ−２〜ＢＬ−ｎ，ＢＬ−（ｎ＋２）に非選択電圧Ｖｂｕ（例えば、１Ｖ）を供給する。
選択行（第２行）では、プログラム対象のノーマルセルＮＣ（２，１）は、オンしているので、基準端子Ｓ及び入出力端子Ｄがともに選択電圧Ｖｂｐ（例えば、０Ｖ）になる。制御端子Ｇに印加されるプログラム電圧Ｖｗｐ（８Ｖ）と選択電圧Ｖｂｐ（例えば、０Ｖ）との電圧差で電荷がゲート酸化膜側に引き寄せられる。図４に示すように、プログラム電圧Ｖｗｐの印加時間がＰＴ１であれば、制御端子Ｇと入出力端子Ｄと電圧差が約８ＶであるノーマルセルＮＣ（２，１）において、そのゲート酸化膜に電荷が蓄積され、閾値電圧が約０．５Ｖ→約０．７Ｖと変化する。
図３に示す選択行（第２行）では、非プログラム対象のノーマルセルＮＣ（２，２）〜ＮＣ（２，ｎ）は、オンしているので、基準端子Ｓ及び入出力端子Ｄがともに非選択電圧Ｖｂｕ（例えば、１Ｖ）になる。制御端子Ｇに印加されるプログラム電圧Ｖｗｐ（８Ｖ）と非選択電圧Ｖｂｕ（例えば、１Ｖ）との電圧差で電荷がゲート酸化膜側に引き寄せられる。図４に示すように、制御端子Ｇと入出力端子Ｄと電圧差が約７Ｖである他のノーマルセルＮＣ（２，２）〜ＮＣ（２，ｎ）において、そのゲート酸化膜に電荷が蓄積されず、閾値電圧が約０．５Ｖのままほとんど変化しない。
これにより、選択行（第２行）では、ノーマルセルＮＣ（２，１）と他のノーマルセルＮＣ（２，２）〜ＮＣ（２，ｎ）との間で閾値電圧を異ならせることができる。すなわち、ノーマルセルＮＣ（２，１）をプログラム状態（図３の実線の矢印参照）、他のノーマルセルＮＣ（２，２）〜ＮＣ（２，ｎ）を非プログラム状態（図３の破線の矢印参照）とすることができる。
このとき、レプリカセルＲＣ（２，ｎ＋１）は、オンしているので、基準端子Ｓ及び入出力端子Ｄがともに選択電圧Ｖｂｐ（例えば、０Ｖ）になる。制御端子Ｇに印加されるプログラム電圧Ｖｗｐ（８Ｖ）と選択電圧Ｖｂｐ（例えば、０Ｖ）との電圧差で電荷がゲート酸化膜側に引き寄せられる。このとき、図４に示すように、プログラム電圧Ｖｗｐの印加時間がＰＴ１であれば、制御端子Ｇと入出力端子Ｄと電圧差が約８ＶであるレプリカセルＲＣ（２，ｎ＋１）において、そのゲート酸化膜に電荷が蓄積され、閾値電圧が約０．５Ｖ→約０．７Ｖと変化する。すなわち、レプリカセルＲＣ（２，ｎ＋１）は、ノーマルセルＮＣ（２，１）のプログラム状態をレプリケートすることができる。
レプリカセルＲＣ（２，ｎ＋２）は、オンしているので、基準端子Ｓ及び入出力端子Ｄがともに非選択電圧Ｖｂｕ（例えば、１Ｖ）になる。制御端子Ｇに印加されるプログラム電圧Ｖｗｐ（８Ｖ）と非選択電圧Ｖｂｕ（例えば、１Ｖ）との電圧差で電荷がゲート酸化膜側に引き寄せられる。図４に示すように、制御端子Ｇと入出力端子Ｄと電圧差が約７ＶであるレプリカセルＲＣ（２，ｎ＋２）において、そのゲート酸化膜に電荷が蓄積されず、閾値電圧が約０．５Ｖのままほとんど変化しない。すなわち、レプリカセルＲＣ（２，ｎ＋２）は、ノーマルセルＮＣ（２，２）〜ＮＣ（２，ｎ）の非プログラム状態をレプリケートすることができる。
一方、非選択行（第１，３〜ｍ行）では、ノーマルセルＮＣがいずれもオフしている。非選択行（第１，３〜ｍ行）且つ非選択列（第２〜ｎ列）のノーマルセルＮＣ（１，２）〜ＮＣ（１，ｎ），ＮＣ（２，２）〜ＮＣ（２，ｎ），・・・，ＮＣ（ｍ，２）〜ＮＣ（ｍ，ｎ）では、制御端子Ｇに非選択電圧Ｖｗｕ（０Ｖ）が印加され、入出力端子Ｄに非選択電圧Ｖｂｕ（１Ｖ）が印加される。これにより、非選択行（第１，３〜ｍ行）且つ非選択列（第２〜ｎ列）のノーマルセルＮＣでは、制御端子Ｇと入出力端子Ｄとの間に逆バイアスが印加されるので、プログラム状態である場合にゲート絶縁膜から電荷が抜けるプログラムディスターブ（図３の一点鎖線の矢印参照）が発生する可能性がある。プログラムディスターブが発生すると、ノーマルセルＮＣの閾値特性が変化する。
このとき、非選択行（第１，３〜ｍ行）且つ第（ｎ＋２）列のレプリカセルＲＣ（１，ｎ＋２），ＲＣ（３，ｎ＋２）〜ＲＣ（ｍ，ｎ＋２）では、いずれもオフしているが、制御端子Ｇに非選択電圧Ｖｗｕ（０Ｖ）が印加され、入出力端子Ｄに非選択電圧Ｖｂｕ（１Ｖ）が印加される。これにより、非選択行（第１，３〜ｍ行）且つ第（ｎ＋２）列のレプリカセルＲＣでは、制御端子Ｇと入出力端子Ｄとの間に逆バイアスが印加されるので、プログラム状態である場合にゲート絶縁膜から電荷が抜けるプログラムディスターブ（図３の一点鎖線の矢印参照）が発生する可能性がある。すなわち、レプリカセルＲＣ（１，ｎ＋２），ＲＣ（３，ｎ＋２）〜ＲＣ（ｍ，ｎ＋２）は、非選択行（第１，３〜ｍ行）且つ非選択列（第２〜ｎ列）のノーマルセルＮＣのプログラムディスターブをレプリケートすることができる。
次に、ＯＴＰ回路１０におけるノーマルセルＮＣからの読み出し動作について図５を用いて説明する。図５は、ノーマルセルＮＣからの読み出し動作を示す回路図である。
ノーマルセルＮＣからの読み出し動作では、図５に示すように、バイアス制御回路１６は、各電流源トランジスタ１４１−１〜１４１−ｎ及び各バイアストランジスタ１３１−（ｎ＋１），１３１−（ｎ＋２）をオンさせる。これにより、バイアス生成回路１３はビットラインＢＬ−（ｎ＋１）に流れる電流とビットラインＢＬ−（ｎ＋２）に流れる電流とに応じたバイアスを生成し、電流生成回路１４はバイアス生成回路１３で生成されたバイアスに応じたレファレンス電流Ｉｒｅｆを生成して各ビットラインＢＬ−１〜ＢＬ−ｎに供給する。また、書き込み回路１７は、各ビットラインＢＬ−１〜ＢＬ−ｎと対応する接続ラインＣＬ−１〜ＣＬ−ｎとを接続するとともに、各電流源１９−１〜１９−（ｎ＋２）をオンさせる。これにより、各ソースラインＳＬ−１〜ＳＬ−（ｎ＋２）は、その電位がグランド電位に引き込まれる。
例えば２行１列目のノーマルセルＮＣ（２，１）にビット「１」が適正にプログラムされているか読み出し動作を行って確認したい場合、ローデコーダー１５は、選択行（第２行）のワードラインＷＬ−２に読み出し電圧Ｖｗｒ（例えば、１Ｖ）を印加し、非選択行（第１，３〜ｍ行）のワードラインＷＬ−１，ＷＬ−３〜ＷＬ−ｍに非選択電圧Ｖｗｕ（例えば、０Ｖ）を印加する。また、電流生成回路１４は、各ビットラインＢＬ−１〜ＢＬ−ｎにレファレンス電流Ｉｒｅｆを供給する。
選択行（第２行）では、プログラム対象のノーマルセルＮＣ（２，１）は、閾値電圧が約０．７Ｖ（＋閾値ばらつき分）であるため、制御端子Ｇに印加される読み出し電圧Ｖｗｒ（例えば、１Ｖ）とグランド電位（０Ｖ）に引き込まれる基準端子Ｓとの電圧差で弱くオンする（又はオフする）。プログラム対象のノーマルセルＮＣ（２，１）において、基準端子Ｓと入出力端子Ｄとの間の領域は、レファレンス電流Ｉｒｅｆの流れにくい高抵抗状態（図５の破線の矢印参照）にあると見なすことができる。
選択行（第２行）では、非プログラム対象のノーマルセルＮＣ（２，２）〜ＮＣ（２，ｎ）は、閾値電圧が約０．５Ｖ（＋閾値ばらつき分）であるため、制御端子Ｇに印加される読み出し電圧Ｖｗｒ（例えば、１Ｖ）とグランド電位（０Ｖ）に引き込まれる基準端子Ｓとの電圧差でオンする。非プログラム対象のノーマルセルＮＣ（２，２）〜ＮＣ（２，ｎ）において、基準端子Ｓと入出力端子Ｄとの間の領域は、レファレンス電流Ｉｒｅｆの流れやすい低抵抗状態（図５の実線の矢印参照）にあると見なすことができる。
このとき、レプリカセルＲＣ（２，ｎ＋１）は、閾値電圧が約０．７Ｖ（＋閾値ばらつき分）であるため、制御端子Ｇに印加される読み出し電圧Ｖｗｒ（例えば、１Ｖ）とグランド電位（０Ｖ）に引き込まれる基準端子Ｓとの電圧差で弱くオンする（又はオフする）。プログラム対象のノーマルセルＮＣ（２，１）において、基準端子Ｓと入出力端子Ｄとの間の領域は、レファレンス電流Ｉｒｅｆの流れにくい高抵抗状態（図５の破線の矢印参照）にあると見なすことができる。すなわち、レプリカセルＲＣ（２，ｎ＋１）は、プログラム対象のノーマルセルＮＣ（２，１）の閾値特性（プログラムセルの特性）をレプリケートすることができ、レプリケートした閾値特性に応じた電流をバイアス生成回路１３に供給できる。
レプリカセルＲＣ（２，ｎ＋２）は、閾値電圧が約０．５Ｖ（＋閾値ばらつき分）であるため、制御端子Ｇに印加される読み出し電圧Ｖｗｒ（例えば、１Ｖ）とグランド電位（０Ｖ）に引き込まれる基準端子Ｓとの電圧差でオンする。レプリカセルＲＣ（２，ｎ＋２）において、基準端子Ｓと入出力端子Ｄとの間の領域は、レファレンス電流Ｉｒｅｆの流れやすい低抵抗状態（図５の実線の矢印参照）にあると見なすことができる。すなわち、レプリカセルＲＣ（２，ｎ＋２）は、非プログラム対象のノーマルセルＮＣ（２，２）〜ＮＣ（２，ｎ）の閾値特性（非プログラムセルの特性）をレプリケートすることができ、レプリケートした閾値特性に応じた電流をバイアス生成回路１３に供給できる。
なお、選択行（第２行）では、プログラム対象のノーマルセルＮＣ（２，１）からの読み出し動作が行われると、非プログラム対象のノーマルセルＮＣ（２，２）〜ＮＣ（２，ｎ）は、制御端子Ｇと入出力端子Ｄと電圧差で弱くプログラムされる読み出しディスターブ（図５の一点鎖線の矢印参照）が発生する可能性がある。読み出しディスターブが発生すると、ノーマルセルＮＣ（２，２）〜ＮＣ（２，ｎ）の閾値特性が変化する。
このとき、選択行（第２行）における非プログラムセルの特性をレプリケートしているレプリカセルＲＣ（２，ｎ＋２）は、制御端子Ｇと入出力端子Ｄと電圧差で弱くプログラムされる読み出しディスターブ（図５の一点鎖線の矢印参照）が発生する可能性がある。すなわち、レプリカセルＲＣ（２，ｎ＋２）は、選択行（第２行）のノーマルセルＮＣ（２，２）〜ＮＣ（２，ｎ）の読み出しディスターブをレプリケートすることができる。
バイアス生成回路１３は、プログラムセルの特性に応じた電流と非プログラムセルの特性に応じた電流とを受け、両者の平均化された特性（レプリカセルの平均特性）に応じたレファレンス電流を発生させるバイアスを生成できる（図６〜図８参照）。これにより、プログラムセルの特性と非プログラムセルの特性とがそれぞれ変化しても、電流生成回路１４は、その変化に追従して、プログラムセルの特性と非プログラムセルの特性との中間的な特性に相当するレファレンス電流Ｉｒｅｆを生成できる。電流生成回路１４は、生成されたレファレンス電流Ｉｒｅｆを各ビットラインＢＬ−１〜ＢＬ−ｎに供給できる。
読み出し動作時では、プログラム対象のノーマルセルＮＣ（２，１）が高抵抗状態にあるので、ビットラインＢＬ−１は、レファレンス電流Ｉｒｅｆで充電されやすく電位が上昇可能である。それに対して、非プログラム対象のノーマルセルＮＣ（２，２）〜ＮＣ（２，ｎ）が低抵抗状態にあるので、ビットラインＢＬ−２〜ＢＬ−ｎは、レファレンス電流Ｉｒｅｆで充電されずに電位が下がりやすい。
センスアンプ１８は、各ビットラインＢＬ−１〜ＢＬ−ｎの電位を検知し、検知結果を外部のコントローラ（図示せず）に供給する。これにより、外部のコントローラは、各ビットラインＢＬ−１〜ＢＬ−ｎの検知された電位と基準電位とを比較し、ビットラインＢＬ−１の電位が基準電位以上であれば、プログラム対象のノーマルセルＮＣ（２，１）にデータが適正にプログラムされていることを検査できる。
このとき、レファレンス電流Ｉｒｅｆがプログラムセルの特性と非プログラムセルの特性との中間的な特性に相当する電流になっているので、プログラムセルの特性と非プログラムセルの特性とがそれぞれ変化しても、各ビットラインＢＬ−２〜ＢＬ−ｎの電位は、その特性の変化の影響を受けにくい。これにより、プログラムセルの特性と非プログラムセルの特性とがそれぞれ変化しても、その変化の影響を抑制しながら、プログラム対象のノーマルセルＮＣ（２，１）にデータが適正にプログラムされていることを検査できる。
次に、プログラムセルの特性と非プログラムセルの特性との中間的な特性に相当するレファレンス電流Ｉｒｅｆを生成できる点について、図６〜図８に示す３つの理想的な場合を想定して説明する。図６は、読み出しディスターブに追従したレプリカセルの平均特性を示す図である。図７は、プログラムディスターブに追従したレプリカセルの平均特性を示す図である。図８は、経年変化に追従したレプリカセルの平均特性を示す図である。なお、プログラムセルの特性と非プログラムセルの特性とは、実際には、図６〜図８に示す３つの理想的な場合が混合されたものとなる。
読み出しディスターブによりノーマルセルの閾値特性が変化する場合、図６に示すように、該当行の読み出し回数の増加に従い、プログラムセルの特性があまり変化しないのに対し、非プログラムセルの特性はプログラムセルの特性に近づくように変化する。
このとき、仮に、固定レベルのレファレンス電流が各ビットラインＢＬ−１〜ＢＬ−ｎに供給されると、そのレファレンス電流に相当する特性は、図６に二点鎖線で示されるような特性になる。この場合、該当行の読み出し回数の増加に従い、レファレンス電流に相当する特性と非プログラムセルの特性との上下関係が逆転するので、本来非プログラム状態であると判定されるべき非プログラムセルがプログラム状態であると誤判定される傾向にある。この傾向は、図６に実線の矢印で示すように、プログラムセル及び非プログラムセルのそれぞれのイニシャルの特性がプログラム時の条件（温度、電圧など）に応じて変動した場合に顕著になる可能性がある。
それに対して、実施形態では、図６に一点鎖線で示すように、バイアス生成回路１３が、プログラムセルの特性と非プログラムセルの特性との中間的な特性に相当するレプリカセルの平均特性に応じたバイアスを生成し電流生成回路１４へ供給する。これにより、プログラムセルの特性と非プログラムセルの特性とがそれぞれ変化しても、電流生成回路１４は、その変化に追従して、プログラムセルの特性と非プログラムセルの特性との中間的な特性に相当するレファレンス電流Ｉｒｅｆを生成できる。また、プログラムセル及び非プログラムセルのそれぞれのイニシャルの特性がプログラム時の条件（温度、電圧など）に応じて変動した場合でも、その変化に追従して、プログラムセルの特性と非プログラムセルの特性との中間的な特性に相当するレファレンス電流Ｉｒｅｆを生成できる。電流生成回路１４は、生成されたレファレンス電流Ｉｒｅｆを各ビットラインＢＬ−１〜ＢＬ−ｎに供給できる。
プログラムディスターブによりノーマルセルの閾値特性が変化する場合、図７に示すように、該当行のプログラム回数の増加に従い、非プログラムセルの特性があまり変化しないのに対し、プログラムセルの特性は非プログラムセルの特性に近づくように変化する。
これに対して、実施形態では、図７に一点鎖線で示すように、バイアス生成回路１３が、プログラムセルの特性と非プログラムセルの特性との中間的な特性に相当するレプリカセルの平均特性に応じたバイアスを生成し電流生成回路１４へ供給する。これにより、プログラムセルの特性と非プログラムセルの特性とがそれぞれ変化しても、電流生成回路１４は、その変化に追従して、プログラムセルの特性と非プログラムセルの特性との中間的な特性に相当するレファレンス電流Ｉｒｅｆを生成できる。電流生成回路１４は、生成されたレファレンス電流Ｉｒｅｆを各ビットラインＢＬ−１〜ＢＬ−ｎに供給できる。
経年変化によりノーマルセルの閾値特性が変化する場合、図８に示すように、時間の経過に従い、非プログラムセルの特性があまり変化しないのに対し、プログラムセルの特性は非プログラムセルの特性に近づくように変化する。すなわち、プログラムセルのゲート酸化膜に蓄積された電荷は、ゲート酸化膜の劣化等により、時間の経過に従い、ゲート酸化膜から抜けやすくなる。
これに対して、実施形態では、図８に一点鎖線で示すように、バイアス生成回路１３が、プログラムセルの特性と非プログラムセルの特性との中間的な特性に相当するレプリカセルの平均特性に応じたバイアスを生成し電流生成回路１４へ供給する。これにより、プログラムセルの特性と非プログラムセルの特性とがそれぞれ変化しても、電流生成回路１４は、その変化に追従して、プログラムセルの特性と非プログラムセルの特性との中間的な特性に相当するレファレンス電流Ｉｒｅｆを生成できる。電流生成回路１４は、生成されたレファレンス電流Ｉｒｅｆを各ビットラインＢＬ−１〜ＢＬ−ｎに供給できる。
以上のように、実施形態では、バイアス生成回路１３は、読み出し動作時に、ビットラインＢＬ−（ｎ＋１）に流れる電流とビットラインＢＬ−（ｎ＋２）に流れる電流とに応じたバイアスを生成する。これにより、プログラムセルをレプリケートしたレプリカセルの電流と非プログラムセルをレプリケートしたレプリカセルの電流との平均化されたレファレンス電流に相当するバイアスを生成できる。電流生成回路１４は、バイアス生成回路１３で生成されたバイアスに応じた電流を生成して各ビットラインＢＬ−１〜ＢＬ−ｎに供給する。これにより、プログラムセルの特性と非プログラムセルの特性とがそれぞれ変化しても、電流生成回路１４は、その変化に追従して、プログラムセルの特性と非プログラムセルの特性との中間的な特性に相当するレファレンス電流Ｉｒｅｆを生成できる。この結果、プログラムセルの特性と非プログラムセルの特性とのそれぞれ変化に追従してノーマルセルへのプログラムの成否を判定させることができるので、ループ処理を行わずにメモリセルのプログラムの検査を行うことができる。したがって、適正にプログラムが行われているかについてのメモリセルの検査時間を容易に短縮できる。
また、ループ処理を行う場合、ベリファイ動作を行うためのベリファイ回路をＯＴＰ回路１０に追加搭載する必要があるが、ベリファイ回路の回路面積はＯＴＰ回路１０の数倍の面積になる可能性が高い。このため、ループ処理によるメモリセルの検査を行う場合、半導体装置１のチップ面積が顕著に増大して、半導体装置１の製造コストが顕著に増大する可能性がある。
それに対して、実施形態では、ループ処理を行わずにメモリセルのプログラムの検査を行うことができるので、ベリファイ回路をＯＴＰ回路１０に追加搭載する必要がない。また、追加するレプリカセルアレイは、例えばｍ行×２列のレプリカセルに相当する面積なので、わずかな面積増加で済む。これにより、半導体装置１のチップ面積の増大を抑制でき、半導体装置１の製造コストの増大を抑制できる。
なお、上記の実施形態では、各ノーマルセルに２値のデータを記憶させる場合について例示しているが、各ノーマルセルに多値のデータを記憶させてもよい。例えば、図４に示すように、制御端子Ｇと入出力端子Ｎとの電圧差が７Ｖである場合、プログラム時間が短い時間ＰＴ１であれば、ノーマルセルＮＣの閾値電圧が約０．５Ｖのままほとんど変化しないが、プログラム時間が長い時間ＰＴ２であれば、ノーマルセルＮＣの閾値電圧が約０．５Ｖ→約０．５７Ｖと変化する。
例えば、ノーマルセルＮＣについて、閾値電圧が約０．５Ｖであればビット「００」がプログラムされ（非プログラム状態にあり）、閾値電圧が約０．５７Ｖであればビット「０１」がプログラムされ、閾値電圧が約０．７Ｖであればビット「１０」がプログラムされていると見なすことができる。
これに応じて、図９に示すように、レプリカセルアレイ１２ｉにおいて、ビット「１０」のプログラムセルをレプリケートするレプリカセルＲＣ（１，ｎ＋１）〜ＲＣ（ｍ，ｎ＋１）、非プログラムセルをレプリケートするレプリカセルＲＣ（１，ｎ＋２）〜ＲＣ（ｍ，ｎ＋２）に加えて、ビット「０１」のプログラムセルをレプリケートするレプリカセルＲＣ（１，ｎ＋３）〜ＲＣ（ｍ，ｎ＋３）を追加することができる。
また、バイアス生成回路１３ｉは、バイアストランジスタ１３１−（ｎ＋３）、スイッチＳＷ−（ｎ＋１）〜ＳＷ−（ｎ＋３）をさらに有してもよい。各スイッチＳＷ−（ｎ＋１）〜ＳＷ−（ｎ＋３）は、レプリカ制御回路１９ｉによりオン・オフ制御される。複数のスイッチＳＷ−（ｎ＋１）〜ＳＷ−（ｎ＋３）は、複数のバイアストランジスタ１３１−（ｎ＋１）〜１３１−（ｎ＋３）に対応している。各スイッチＳＷ−（ｎ＋１）〜ＳＷ−（ｎ＋３）は、オンすることで、対応するバイアストランジスタ１３１を活性化し、オフすることで、対応するバイアストランジスタ１３１を非活性化する。各バイアストランジスタ１３１−（ｎ＋１）〜１３１−（ｎ＋３）は、対応するスイッチＳＷにより活性化された際に、各電流源トランジスタ１４１−１〜１４１−ｎとカレントミラー回路を形成する。
レプリカ制御回路１９ｉは、外部のコントローラでどの閾値を判定したいかに応じて、オンさせるスイッチＳＷを選択する。例えば、ビット「００」の非プログラム状態とビット「０１」のプログラム状態とのいずれであるかを外部のコントローラで判定させたい場合、レプリカ制御回路１９ｉは、スイッチＳＷ−（ｎ＋１）をオフさせ、スイッチＳＷ−（ｎ＋２），ＳＷ−（ｎ＋３）をオンさせる。例えば、ビット「０１」のプログラム状態とビット「１０」のプログラム状態とのいずれであるかを外部のコントローラで判定させたい場合、レプリカ制御回路１９ｉは、スイッチＳＷ−（ｎ＋２）をオフさせ、スイッチＳＷ−（ｎ＋１），ＳＷ−（ｎ＋３）をオンさせる。
これにより、ビット「１０」のプログラムセルの特性とビット「０１」のプログラムセルの特性と非プログラムセルの特性とのそれぞれ変化に追従してノーマルセルへのプログラムの成否を判定させることができるので、ループ処理を行わずにメモリセルのプログラムの検査を行うことができる。したがって、メモリセル（ノーマルセル）に多値のデータがプログラムされる場合に、適正にプログラムが行われているかについてのメモリセルの検査時間を容易に短縮できる。
あるいは、図１０に示すように、レプリカセルアレイ１２ｊで、プログラムセルの特性と非プログラムセルの特性との一方をレプリケートさせてもよい。例えば、半導体装置１の出荷後において、ＯＴＰ回路１０は、主として読み出し動作が行われるという特性上、読み出しディスターブを受けることが多いと考えられる。このため、図６に示すように、変化の大きい非プログラムセルの特性をレプリケートすれば、プログラムセルの特性と非プログラムセルの特性との変化に追従した中間的な特性に相当するレファレンス電流Ｉｒｅｆを生成できると考えられる。そのため、レプリカセルアレイ１２ｊでは、レプリカセルアレイ１２（図２参照）から、プログラムセルをレプリケートするレプリカセルＲＣ（１，ｎ＋１）〜ＲＣ（ｍ，ｎ＋１）が省略された構成になっている。
また、非プログラムセルの特性からプログラムセルの特性と非プログラムセルの特性との変化に追従した中間的な特性を作り出すために、バイアス生成回路１３ｊの構成を工夫する。バイアス生成回路１３ｊは、バイアス生成回路１３（図２参照）からバイアストランジスタ１３１−（ｎ＋１）が省略されるとともに、バイアストランジスタ１３１−（ｎ＋２）に代えてバイアストランジスタ１３１ｊ−（ｎ＋２）を有する。バイアストランジスタ１３１ｊ−（ｎ＋２）のディメンジョンは、各電流源トランジスタ１４１−１〜１４１−ｎのディメンジョンより小さくなるように構成される。例えば、バイアストランジスタ１３１ｊ−（ｎ＋２）のディメンジョンが各電流源トランジスタ１４１−１〜１４１−ｎのディメンジョンの略１／２である場合、ミラー比が略１／２である。この場合、図１１に示すように、バイアス生成回路１３ｊがビットラインＢＬ−（ｎ＋２）経由で受ける電流に対して略１／２の大きさのレファレンス電流が各ビットラインＢＬ−１〜ＢＬ−ｎにコピーされる。すなわち、電流生成回路１４は、プログラムセルの特性と非プログラムセルの特性との中間的な特性に相当するレファレンス電流Ｉｒｅｆを生成でき、生成されたレファレンス電流Ｉｒｅｆを各ビットラインＢＬ−１〜ＢＬ−ｎに供給できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体装置、１０ ＯＴＰ回路、１１ ノーマルセルアレイ、１２，１２ｉ，１２ｊ レプリカセルアレイ、１３，１３ｉ，１３ｊ バイアス生成回路、１４ 電流生成回路、１５ ローデコーダー、１６ バイアス制御回路、１７ 書き込み回路、１８ センスアンプ、１９ｉ レプリカ制御回路。

Claims (5)

  1. ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）型のメモリセルであるノーマルセルと、
    前記ノーマルセルと等価な特性を有するレプリカセルと、
    前記ノーマルセルの制御端子と前記レプリカセルの制御端子とに共通に接続されたワードラインと、
    前記レプリカセルの入出力端子に接続された第１のビットラインと、
    前記第１のビットラインに接続されたバイアス生成回路と、
    前記ノーマルセルの入出力端子に接続された第２のビットラインと、
    前記バイアス生成回路及び前記第２のビットラインに接続された電流生成回路と、
    を備えたことを特徴とする半導体装置。
  2. 前記ノーマルセルと等価な特性を有し、制御端子が前記ワードラインに接続された第２のレプリカセルと、
    前記第２のレプリカセルの入出力端子に接続された第３のビットラインと、
    をさらに備え、
    前記バイアス生成回路は、前記第１のビットライン及び前記第３のビットラインに接続されている
    ことを特徴とする請求項１に記載の半導体装置。
  3. ＯＴＰ型のメモリセルであり、制御端子が前記ワードラインに接続された第２のノーマルセルと、
    前記第２のノーマルセルの入出力端子に接続された第４のビットラインと、
    をさらに備え、
    前記電流生成回路は、前記バイアス生成回路、前記第２のビットライン、及び前記第４のビットラインに接続されている
    ことを特徴とする請求項２に記載の半導体装置。
  4. ＯＴＰ型のメモリセルであり、入出力端子が前記第２のビットラインに接続された第３のノーマルセルと、
    前記第３のノーマルセルと等価な特性を有し、入出力端子が前記第１のビットラインに接続された第３のレプリカセルと、
    前記第３のノーマルセルの制御端子と前記第３のレプリカセルの制御端子とに共通に接続された第２のワードラインと、
    前記ワードラインと前記第２のワードラインとに接続されたデコーダと、
    をさらに備えた
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記第１のビットライン、前記第２のビットライン、前記第３のビットライン、及び前記第４のビットラインに接続された書き込み回路と、
    前記書き込み回路を介して前記第２のビットライン及び前記第４のビットラインに接続可能であるセンスアンプと、
    をさらに備えた
    ことを特徴とする請求項３又は４に記載の半導体装置。
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