TW201521026A - 非揮發性記憶體 - Google Patents

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wei-chang Wang
Sheng-Tai Young
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Abstract

一種非揮發性記憶體，包含：記憶單元，包括：第一字元線；第二字元線；控制線；邏輯電路，具有二輸入端連接至二字元線以及輸出端連接至控制線；位元線；第一晶胞，具有控制端連接至第一字元線、第一端連接至控制線、及第二端選擇性地連接至第一位元線；及第二晶胞，具有控制端連接至第二字元線、第一端連接至控制線、及第二端選擇性地連接至位元線。當二字元線其中之一係為選定字元線時，邏輯電路輸出端提供第一準位至控制線；及二字元線並非為選定字元線時，邏輯電路輸出端提供第二準位至控制線。

Description

非揮發性記憶體
本發明係為一種非揮發性記憶體，尤指一種可降低晶胞(cell)內部次臨界漏電流(sub-threshold leakage current)的非揮發性記憶體。
眾所周知，非揮發性記憶體在斷電之後仍舊可以保存其資料內容。一般來說，當非揮發性記憶體製造完成並出廠後，使用者即可以程式(program)非揮發性記憶體，進而將資料記錄在非揮發性記憶體中。而根據程式的次數，非揮發性記憶體可進一步區分為多次程式的記憶體(multi-time programming memory，簡稱MTP記憶體)，或者一次程式的記憶體(one time programming memory，簡稱OTP記憶體)。基本上，使用者可以對MTP記憶體進行多次的儲存資料修改。相反地，使用者僅可以程式一次OTP記憶體。一旦OTP記憶體程式完成之後，其儲存資料將無法修改。
另一種非揮發式記憶體，稱為光罩式唯獨記憶體(Mask ROM)。當光罩式唯獨記憶體出廠後，所有的儲存資料已經記錄在其中，使用者僅能夠讀取光罩式唯獨記憶體中的儲存資料，而無法程式資料。也就是說，使用者必須先將儲存資料提供給光罩式唯獨記憶體的製造商，當記憶體製造完成後送到使用者的手中時，所有的儲存資料已經記錄在其中，並且無法再進行任何程式動作。
基本上，光罩式唯獨記憶體具有低成本、高信賴度 及大容量之優點。已經被廣泛應用於各類電子產品。
請參照第1A圖，其所繪示為習知光罩式唯讀記憶體示意圖。光罩式唯讀記憶體100包括字元線WL1~WLn、位元線BL1~BL4、以及(n×4)個晶胞(cell)S1,1~Sn,4，其中每個晶胞中包括一電晶體。以第n字元線WLn為例，第n字元線WLn與四條位元線BL1~BL4共可對應出四個晶胞Sn,1~Sn,4。其中，四個電晶體的閘極(gate)連接至第n字元線WLn，源極(source)連接至接地端G，汲極(drain)可以選擇性地連接或者不連接至對應的位元線。
基本上，在製造光罩式唯讀記憶體100的過程中，可選擇性地利用穿透洞(via)將電晶體汲極連接至對應的位元線，並據以定義該晶胞的儲存狀態。當電晶體汲極連接至對應的位元線時，該晶胞係為第一儲存狀態(例如狀態0)，當電晶體汲極未連接至對應的位元線時，該晶胞係為第二儲存狀態(例如狀態1)。
在第1A圖中，以方形黑色實心的節點(node)代表電晶體汲極連接至位元線；以方形白色空心的節點代表電晶體汲極未連接至位元線。因此，晶胞Sn,1的儲存狀態為第二儲存狀態(狀態1)，晶胞Sn,2的儲存狀態為第一儲存狀態(狀態0)，並依此類推不再贅述。
請參照第1B圖，其所繪示為光罩式唯讀記憶體在讀取周期時，相關信號的示意圖。其中，第x字元線WLx係為選定字元線(selected word line)，其他字元線WL_other則為非選定字元線(non-selected word line)。於讀取周期中的時間點t0，所有位元線BL需要預充電(pre-charge)至高準位(Hi)。當字元線BL預充電至高準位後，於時間點t1，提供高準位(Hi)至第x字元線WLx，而提供低準位(Lo)至其他字元線WL_other。於時間點t3時，即可取樣(sample)所有位元線BL上的電壓大小，並據以得知對應晶胞的儲存狀態。
基本上，高準位(Hi)的電壓可為核心電壓(core voltage)，如1V，而低準位(Lo)為接地端G的接地電壓(ground voltage)。以下係以第1A圖中，第n字元線WLn為選定字元線，並讀取光罩式唯讀記憶體100中的資料來做說明。
首先，於時間點t0時，所有位元線BL1~BL4預充電至高準位(Hi)。接著，於時間點t1，提供高準位(Hi)至第n字元線WLn，而提供低準位(Lo)至其他字元線(亦即，第一字元線WL1至第n-1字元線WLn-1)。
由於第一字元線WL1至第n-1字元線WLn-1皆為低準位(Lo)，因此第一字元線WL1至第n-1字元線WLn-1所對應的晶胞S1,1~Sn-1,4皆無法動作。
再者，由於第n字元線WLn為高準位(Hi)，且晶胞Sn,2中電晶體汲極連接至對應的第二位元線BL2，所以晶胞Sn,2中的電晶體內部會產生驅動電流(driving current)，並將第二位元線BL2的電壓由高準位(Hi)拉低(pull down)至低準位(Lo)。亦即如第1B圖中位元線BL的虛線所示，於時間點t1之後，第二位元線BL2上的電壓會逐漸降低至低準位(Lo)。
另外，由於第n字元線WLn為高準位(Hi)，且晶胞Sn,1、Sn,3、Sn,4的汲極並未連接至對應的第一位元線BL1、第三位元線BL3、第四位元線BL4，所以晶胞Sn,1、Sn,3、Sn,4中的電晶體內部不會產生驅動電流，所以無法拉低(pull down)第一位元線BL1、第三位元線BL3、第四位元線BL4的電壓。亦即，如第1B圖中位元線BL的實線所示，於時間點t1之後，第一位元線BL1、第三位元線BL3、第四位元線BL4會維持在高準位(Hi)。
之後，於時間點t2時，即可取樣位元線BL1~BL4，並判斷出位元線BL1~BL4依序為高準位(Hi)、低準位(Lo)、高準位(Hi)、高準位(Hi)之結果。並據以決定晶胞Sn,1 Sn,2、Sn,3、Sn,4的儲存狀態依序為狀態1、狀態0、狀態1、狀態1。
同理，當第n-1字元線WLn-1為選定字元線時，可以獲得晶胞Sn-1,1 Sn-1,2、Sn-1,3、Sn-1,4的儲存狀態依序為狀 態0、狀態1、狀態1、狀態0。當然，利用相同的方式，可以獲得光罩式唯讀記憶體100中所有晶胞的儲存狀態，此處不再贅述。
然而，習知光罩式唯讀記憶體100中，晶胞內部的次臨界漏電流(sub-threshold leakage current)會造成儲存狀態的誤判。詳細說明如下：
以第2A圖所示之第一位元線BL1為例，晶胞Sn,1中電晶體汲極未連接至第一位元線BL1，晶胞S1,1~Sn-1,1中電晶體汲極皆連接至第一位元線BL1。因此，晶胞Sn,1的儲存狀態為狀態1；其他晶胞S1,1~Sn-1,1的儲存狀態為狀態0。
於讀取周期中，當第n字元線WLn為選定位元線時，第n字元線WLn為高準位(Hi)。理論上，第一位元線BL1會維持在高準位(Hi)。
然而，當第n字元線WLn為選定位元線時，雖然晶胞S1,1~Sn-1,1不會動作，但由於晶胞S1,1~Sn-1,1中電晶體汲極皆連接至第一位元線BL1，因此電晶體汲極與源極之間的電壓差，將使得晶胞S1,1~Sn-1,1內部產生次臨界漏電流(IL)。
以第2A圖為例，共有(n-1)個晶胞S1,1~Sn-1,1會產生次臨界漏電流(IL)，所以總漏電流的大小為(n-1)×IL。換句話說，當字元線(WL)的數目太多時，其總漏電流的量就會很大，並導致第一位元線BL1的電壓由高準位(Hi)被拉低(pull down)至低準位(Lo)。使得應該要被判斷為狀態1的晶胞Sn,1被誤判為狀態0。
請參照第2B圖所示之讀取周期。於時間點t0時，第一位元線BL1預充電至高準位(Hi)。接著，於時間點t1，提供高準位(Hi)至第n字元線WLn，而提供低準位(Lo)至第一字元線WL1至第n-1字元線WLn-1。
由於晶胞S1,1~Sn-1,1的總漏電流的量太大，所以在時間點t1之後，第一位元線BL1上的電壓會逐漸降低至低準位(Lo)。最後，於時間點t3對第一位元線BL1進行取樣時，產生狀態0的誤判。
由於無法有效地降低晶胞內部次臨界漏電流(IL)的大小。因此，為了解決晶胞內部的次臨界漏電流(IL)所造成的誤判，需要限制字元線WL的數目。舉例來說，限制每一條位元線BL所搭配的字元線WL數目n的上限為128。當位元線BL所搭配的字元線WL之數目超過128條時，儲存狀態誤判的情況就很可能會發生。
本發明之目的在於提出一種非揮發性記憶體，利用簡單之一邏輯電路搭配一控制線，且該控制線係做為共享源極線(shared source line)。利用邏輯電路操作控制線上的電壓，達成抑制(suppress)晶胞內部次臨界漏電流之目的。
本發明係為一種非揮發性記憶體，包含：一第一記憶單元，包括：一第一字元線；一第二字元線；一第一控制線；一第一邏輯電路，具有一第一輸入端連接至該第一字元線、一第二輸入端連接至該第二字元線、以及一輸出端連接至該第一控制線；其中，該第一字元線與該第二字元線其中之一係為一選定字元線時，該輸出端提供一第一準位至該第一控制線；以及，該第一字元線與該第二字元線並非為選定字元線時，該輸出端提供一第二準位至該第一控制線；一第一位元線；一第一晶胞，具有一控制端連接至該第一字元線、一第一端連接至該第一控制線、以及一第二端選擇性地連接至該第一位元線；以及一第二晶胞，具有一控制端連接至該第二字元線、一第一端連接至該第一控制線、以及一第二端選擇性地連接至該第一位元線。
本發明另一方面係為一種非揮發性記憶體，包含：一位元線；M條字元線，M為大於2之正整數；一控制線；一邏輯電路，具有M個輸入端連接至該M條字元線，具有一輸出端連接至該控制線，其中，該M條字元線其中之一係為一選定字元線時，該輸出端提供一第一準位至該控制線；以及，該M條字元 線並非為該選定字元線時，該輸出端提供一第二準位至該控制線；以及，M個晶胞；其中，每一該晶胞的一控制端連接至該M條字元線其中之一；每一該晶胞的一第一端連接至該控制線；以及每一該晶胞的一第二端選擇性地連接至該位元線。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100、300、400、500、600‧‧‧光罩式唯讀記憶體
310、410‧‧‧第一記憶單元
312‧‧‧第一邏輯電路
320、420‧‧‧第二記憶單元
322‧‧‧第二邏輯電路
416‧‧‧第一註腳電路
426‧‧‧第二註腳電路
510、610‧‧‧記憶單元
512‧‧‧邏輯電路
516‧‧‧註腳電路
第1A圖所繪示為習知光罩式唯讀記憶體示意圖。
第1B圖所繪示為光罩式唯讀記憶體在讀取周期時，相關信號的示意圖。
第2A圖所繪示為習知光罩式唯讀記憶體示意圖。
第2B圖所繪示為光罩式唯讀記憶體在讀取周期時，第一位線BL1及其相關信號的示意圖。
第3圖所繪示為本發明非揮發性記憶體之第一實施例。
第4圖所繪示為本發明非揮發性記憶體之第二實施例。
第5圖所繪示為本發明非揮發性記憶體之第三實施例。
第6圖所繪示為本發明非揮發性記憶體之第四實施例。
請參照第3圖，其所繪示為本發明非揮發性記憶體之第一實施例。該非揮發性記憶體係以光罩式唯讀記憶體300為例來進行說明。當然，也可以運用於相同結構的其他非揮發性記憶體。
如圖所示，光罩式唯讀記憶體300中以二個字元線為一組區分為多個記憶單元310、320。其中，每個記憶單元310、320僅以二條位元線來進行說明。當然，記憶單元310、320中可以隨著位元線BL數目的增加，而增加內部的晶胞數目，或者僅 有一條位元線BL。並且，光罩式唯讀記憶體300也可以隨著字元線WL數目的增加，而增加記憶單元的數目。
其中，第一記憶單元310包括：一第一邏輯電路312、一第一控制線CL1、第一字元線WL1、第二字元線WL2、第一位元線BL1、第二位元線BL2、及該些位元線與字元線所對應的四個晶胞S1,1~S2,2，且每個晶胞S1,1~S2,2中包括一電晶體。
第一記憶單元310中的第一邏輯電路312係為一反或閘(NOR)，第一邏輯電路312的二個輸入端連接至第一字元線WL1與第二字元線WL2，邏輯電路312之輸出端連接至第一控制線CL1。
第一字元線WL1對應的二個晶胞S1,1~S1,2中，其電晶體閘極連接至第一字元線WL1，源極(source)連接至第一控制線CL1，汲極(drain)可以選擇性地連接或者不連接至對應的位元線。
第二字元線WL2對應的二個晶胞S2,1~S2,2中，其電晶體閘極連接至第二字元線WL2，源極(source)連接至第一控制線CL1，汲極(drain)可以選擇性地連接或者不連接至對應的位元線。很明顯地，第一記憶單元310中利用第一控制線CL1作為共享源極線(shared source line)，並連接至所有電晶體源極。
再者，第3圖中係以方形黑色實心的節點(node)代表電晶體汲極連接至位元線；以方形白色空心的節點代表電晶體汲極未連接至位元線。換句話說，上述晶胞S1,1~S2,2中，當電晶體汲極連接至對應的位元線時，該晶胞係為第一儲存狀態(例如狀態0)，當電晶體汲極未連接至對應的位元線時，該晶胞係為第二儲存狀態(例如狀態1)。
再者，第二記憶單元320之電路結構類似於第一記憶單元320，其連接關係不再贅述。以下詳細說明本發明光罩式唯讀記憶體300的動作原理。
由本發明光罩式唯讀記憶體300的結構可知，所有 晶胞中電晶體源極並非直接連接至接地端，而是連接至控制線。亦即，第一記憶單元310內所有晶胞S1,1~S2,2中電晶體源極皆連接至第一控制線CL1；第二記憶單元320內所有晶胞S3,1~S4,2中電晶體源極皆連接至第二控制線CL2。並依此類推。
再者，每個記憶單元310、320中皆包括一邏輯電路312、322，輸入端連接至對應的字元線，輸出端連接至各別的控制線CL1、CL2。
於光罩式唯讀記憶體300在讀取周期時，所有的字元線中僅會有一條為選定字元線，而其他字元線則為非選定字元線。而本發明及根據此特性，來設計邏輯電路310、320，用以降低晶胞內部的次臨界漏電流。以下係以第四字元線WL4為選定字元線來進行說明。
當所有位元線BL1~BL2預充電至高準位(Hi)之後，選定字元線(第四字元線WL4)為高準位(Hi)，而其他字元線(第一字元線WL1至第三字元線WL3)為低準位(Lo)。因此，第一邏輯電路312將高準位(Hi)提供至第一控制線CL1，第二邏輯電路322將低準位(Lo)提供至第二控制線CL2。
於第二記憶單元320中，由於第四字元線WL4為高準位(Hi)，且晶胞S4,1中電晶體汲極未連接至對應的第一位元線BL1，所以晶胞S4,1中的電晶體不會產生驅動電流，使得第一位元線BL1維持在高準位(Hi)；另外，由於第四字元線WL4為高準位(Hi)，且晶胞S4,2的汲極連接至對應的第二位元線BL2，所以晶胞S4,2中電晶體會產生驅動電流，並將第二位元線BL2的電壓拉低至低準位(Lo)。因此，取樣位元線BL2~BL2，即可獲得晶胞S4,1 S4,2的儲存狀態依序為狀態1、狀態0。
另外，在第一記憶單元310中，由於第一位元線BL1以及第一控制線CL1皆為高準位(Hi)，晶胞S1,1、S2,1中電晶體汲極與源極之間並未有任何電壓差。因此，晶胞S1,1、S2,1中不會產生任何次臨界漏電流，並且能夠確保第一位元線BL1可以 維持在高準位(Hi)，而不會被次臨界漏電流所影響。
運用本發明第一實施例的光罩式唯讀記憶體300，字元線WL的數目可以增加到256條以上，仍可以正確的判斷每個晶胞中的儲存狀態，並且不會有誤判的情況發生。
請參照第4圖，其所繪示為本發明非揮發性記憶體之第二實施例。相較於第一實施例，第二實施例的光罩式唯讀記憶體400新增第一註腳電路(footer circuit)416與第二註腳電路426於第一記憶單元410以及第二記憶單元420中。以下僅介紹第一註腳電路416與第二註腳電路426的結構及其動作原理，而其他部分與第一實施例相同，不再贅述。
第一註腳電路416包括一第一開關電路M1，連接於第一控制線CL1與接地端(G)之間，且第一開關電路M1受控於第一字元線WL1；以及，一第二開關電路M2，連接於第一控制線CL1與接地端(G)之間，且第二開關電路M2受控於第二字元線WL2。
第二註腳電路426包括一第三開關電路M3，連接於第二控制線CL2與接地端(G)之間，且第三開關電路M3受控於第三字元線WL3；以及，一第四開關電路M4，連接於第二控制線CL2與接地端(G)之間，且第四開關電路M4受控於第四字元線WL4。其中，四個開關電路皆為電晶體，閘極連接於字元線，汲極與源極分別連接於接地端(G)與對應的控制線。
舉例來說，在讀取周期時，設定第四字元線WL4為選定字元線，此時，第四開關電路M4為導通狀態(close)，而第一開關電路M1至第三開關電路M3為斷開狀態(open)。因此，接地端(G)的接地電壓會經由第四開關電路M4提供至第二控制線CL2。另外，由於第一開關電路M1至第三開關電路M3為斷開狀態(open)，這些開關M1~M3無法改變控制線CL1、CL2上的電壓。
根據本發明的第二實施例，第二記憶單元420中的第二註腳電路426係為了防止第二控制線CL2過長，導致第二控 制線遠近兩端電壓不相同的狀況發生。亦即，將第二註腳電路426連接至第二控制線CL2中，可以讓整段第二控制線CL2在低準位(Lo)時電壓幾乎完全相同。
同理，第一記憶單元410中的第一註腳電路416也是具有相同之功效，此處不再贅述。
在上述的第一實施例與第二實施例中，皆由二個字元線為一組並區分為多個記憶單元。然而，本發明並不限定於此，在此技術領域的技術人員也可以將多個字元線區分為一組並形成記憶單元。
請參照第5圖，其所繪示為本發明非揮發性記憶體之第三實施例。以下實施例僅以一個記憶單元為例來進行說明，而組合多個相同結構的記憶單元即可形成完整的非揮發性記憶體。
光罩式唯讀記憶體500中的記憶單元510由四條字元線WL1~WL4組成。再者，記憶單元510包括：一邏輯電路512、控制線CL、第一字元線WL1、第二字元線WL2、第三字元線WL3、第四字元線WL4、第一位元線BL1、第二位元線BL2、及該些位元線與字元線所對應的八個晶胞S1,1~S4,2，且每個晶胞S1,1~S4,2中包括一電晶體。
第一字元線WL1對應的二個晶胞S1,1~S1,2中，其電晶體閘極連接至第一字元線WL1，源極(source)連接至控制線CL，汲極(drain)可以選擇性地連接或者不連接至對應的位元線。
第二字元線WL2對應的二個晶胞S2,1~S2,2中，其電晶體閘極連接至第二字元線WL2，源極(source)連接至控制線CL，汲極(drain)可以選擇性地連接或者不連接至對應的位元線。
第三字元線WL3對應的二個晶胞S3,1~S3,2中，其電晶體閘極連接至第三字元線WL3，源極(source)連接至控制線CL，汲極(drain)可以選擇性地連接或者不連接至對應的位元線。
第四字元線WL4對應的二個晶胞S4,1~S4,2中，其 電晶體閘極連接至第四字元線WL4，源極(source)連接至控制線CL，汲極(drain)可以選擇性地連接或者不連接至對應的位元線。
再者，記憶單元510中的邏輯電路512由二或閘(OR)以及一反或閘(NOR)連接而成，邏輯電路512之輸出端連接至控制線CL。當連接至邏輯電路512的其中一條字元線為選定字元線時，該邏輯電路512會輸出低準位(Lo)並傳遞至控制線CL；反之，當連接至邏輯電路512的所有字元線皆為未選定字元線時，該邏輯電路512會輸出高準位(Hi)並傳遞至控制線CL。再者，本發明並不限定於邏輯電路512的實際電路，在此領域的技術人員也可以利用具有四個輸入端的反或閘來實現。
很明顯地，利用控制線CL上的不同電壓可以有效地抑制晶胞內部產生的次臨界漏電流。
請參照第6圖，其所繪示為本發明非揮發性記憶體之第四實施例。相較於第三實施例，第四實施例的光罩式唯讀記憶體600中，於記憶單元610中新增註腳電路(footer circuit)516。以下僅介紹註腳電路516的結構及其動作原理，而其他部分與第三實施例相同，不再贅述。
註腳電路516包括四個開關電路M1~M4，連接於控制線CL與接地端(G)之間，且四個開關電路M1~M4受控於對應的字元線。
相同的原理，當第一字元線WL1至第四字元線WL4中，有任一字元線為選定字元線時，對應的開關電路即提供接地端(G)的接地電壓至控制線CL。亦即，將註腳電路516連接至控制線CL中，可以讓整段控制線CL在低準位(Lo)時電壓幾乎完全相同。
由以上的說明可知，本發明之優點在於提出一種非揮發性記憶體，利用簡單之一邏輯電路搭配一控制線，且該控制線係做為共享源極線(shared source line)。而利用邏輯電路操作控制線上的電壓，可以大幅度地降低晶胞內部次臨界漏電流，防止 晶胞誤判的情形發生。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300‧‧‧光罩式唯讀記憶體
310‧‧‧第一記憶單元
312‧‧‧第一邏輯電路
320‧‧‧第二記憶單元
322‧‧‧第二邏輯電路

Claims (14)

  1. 一種非揮發性記憶體，包含：一第一記憶單元，包括：一第一字元線；一第二字元線；一第一控制線；一第一邏輯電路，具有一第一輸入端連接至該第一字元線、一第二輸入端連接至該第二字元線、以及一輸出端連接至該第一控制線；其中，該第一字元線與該第二字元線其中之一係為一選定字元線時，該輸出端提供一第一準位至該第一控制線；以及，該第一字元線與該第二字元線並非為該選定字元線時，該輸出端提供一第二準位至該第一控制線；一第一位元線；一第一晶胞，具有一控制端連接至該第一字元線、一第一端連接至該第一控制線、以及一第二端選擇性地連接至該第一位元線；以及一第二晶胞，具有一控制端連接至該第二字元線、一第一端連接至該第一控制線、以及一第二端選擇性地連接至該第一位元線。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，其中該第一邏輯電路為一反或閘，具有一第一輸入端連接至該第一字元線，具有一第二輸入端連接至該第二字元線，具有一輸出端連接至該第一控制線。
  3. 如申請專利範圍第2項所述之非揮發性記憶體，其中該第一準位為一低準位，該第二準位為一高準位。
  4. 如申請專利範圍第1項所述之非揮發性記憶體，其中該第一晶胞包括一第一電晶體，其閘極為該控制端，源極與汲極為該第一 端與該第二端；且該第二晶胞包括一第二電晶體，其閘極為該控制端，源極與汲極為該第一端與該第二端。
  5. 如申請專利範圍第1項所述之非揮發性記憶體，其中當該第一晶胞的該第二端連接至該第一位元線時，該第一晶胞具有一第一儲存狀態；當該第一晶胞的該第二端未連接至該第一位元線時，該第一晶胞具有一第二儲存狀態；當該第二晶胞的該第二端連接至該第一位元線時，該第二晶胞具有該第一儲存狀態；以及，當該第二晶胞的該第二端未連接至該第一位元線時，該第二晶胞具有該第二儲存狀態。
  6. 如申請專利範圍第1項所述之非揮發性記憶體，其中該第一記憶單元更包括：一第二位元線；一第三晶胞，具有一控制端連接至該第一字元線、一第一端連接至該第一控制線、以及一第二端選擇性地連接至該第二位元線；以及一第四晶胞，具有一控制端連接至該第二字元線、一第一端連接至該第一控制線、以及一第二端選擇性地連接至該第二位元線。
  7. 如申請專利範圍第1項所述之非揮發性記憶體，更包括一第二記憶單元，包括：一第三字元線；一第四字元線；一第二控制線；一第二邏輯電路，具有一第一輸入端連接至該第三字元線、一第二輸入端連接至該第四字元線、以及一輸出端連接至該第二控制線；其中，該第三字元線與該第四字元線其中之一係為該選定字元線時，該輸出端提供該第一準位至該第二控制線；以及， 該第三字元線與該第四字元線並非為該選定字元線時，該輸出端提供該第二準位至該第二控制線；該第一位元線；一第五晶胞，具有一控制端連接至該第三字元線、一第一端連接至該第二控制線、以及一第二端選擇性地連接至該第一位元線；以及一第六晶胞，具有一控制端連接至該第四字元線、一第一端連接至該第二控制線、以及一第二端選擇性地連接至該第一位元線。
  8. 如申請專利範圍第1項所述之非揮發性記憶體，其中該第一記憶單元具有一第一註腳電路，包括：一第一開關電路，具有一控制端連接至該第一字元線，具有一第一端連接至該第一控制線，以及具有一第二端連接至一接地端；以及一第二開關電路，具有一控制端連接至該第二字元線，具有一第一端連接至該第一控制線，以及具有一第二端連接至該接地端；其中，當該第一字元線係為該選定字元線時，一接地電壓經由該第一開關元件供應至該第一控制線；以及，當該第二字元線係為該選定字元線時，該接地電壓經由該第二開關元件供應至該第一控制線。
  9. 如申請專利範圍第8項所述之非揮發性記憶體，其中該第一開關電路為一第一電晶體，其閘極為該控制端，源極與汲極為該第一端與該第二端；且該第二開關電路為一第二電晶體，其閘極為該控制端，源極與汲極為該第一端與該第二端。
  10. 一種非揮發性記憶體，包含：一位元線； M條字元線，M為大於2之正整數；一控制線；一邏輯電路，具有M個輸入端連接至該M條字元線，具有一輸出端連接至該控制線，其中，該M條字元線其中之一係為一選定字元線時，該輸出端提供一第一準位至該控制線；以及，該該M條字元線並非為該選定字元線時，該輸出端提供一第二準位至該控制線；以及M個晶胞；其中，每一該晶胞的一控制端連接至該M條字元線其中之一；每一該晶胞的一第一端連接至該控制線；以及每一該晶胞的一第二端選擇性地連接至該位元線。
  11. 如申請專利範圍第10項所述之非揮發性記憶體，其中該M個晶胞為M個電晶體，每一該電晶體的閘極為該控制端，源極與汲極為該第一端與該第二端。
  12. 如申請專利範圍第10項所述之非揮發性記憶體，其中該邏輯電路為一反或閘，具有M個輸入端連接至該M個字元線，具有一輸出端連接至該控制線。
  13. 如申請專利範圍第10項所述之非揮發性記憶體，其中當該晶胞的該第二端連接至該位元線時，該晶胞具有一第一儲存狀態；當該晶胞的該第二端未連接至該位元線時，該晶胞具有一第二儲存狀態。
  14. 如申請專利範圍第10項所述之非揮發性記憶體，更包括一註腳電路，其包括：M個開關電路，每一該開關電路的一控制端連接至該M條字元線其中之一；每一該開關電路具有一第一端連接至該控制線，以及每一該開關電路具有一第二端連接至一接地端；其中，當該M條字元線其中之一係為該選定字元線時，一接 地電壓被供應至該控制線。
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