CN1828771A - 半导体存储器件及其操作方法 - Google Patents

半导体存储器件及其操作方法 Download PDF

Info

Publication number
CN1828771A
CN1828771A CNA2006100597198A CN200610059719A CN1828771A CN 1828771 A CN1828771 A CN 1828771A CN A2006100597198 A CNA2006100597198 A CN A2006100597198A CN 200610059719 A CN200610059719 A CN 200610059719A CN 1828771 A CN1828771 A CN 1828771A
Authority
CN
China
Prior art keywords
storage unit
time
activity pattern
count cycle
refresh
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100597198A
Other languages
English (en)
Other versions
CN1828771B (zh
Inventor
高桥弘行
广田卓哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1828771A publication Critical patent/CN1828771A/zh
Application granted granted Critical
Publication of CN1828771B publication Critical patent/CN1828771B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

根据本发明实施例的半导体存储器件，包括：多个字线，对应于多个字线的多个存储单元，和基于计时周期顺序驱动多个字线以刷新多个存储单元中的每一个的刷新电路，其根据活动模式期间一旦从活动模式转换到待命模式的扰动量来设置计时周期。

Description

半导体存储器件及其操作方法
技术领域
本发明涉及半导体存储器件、和该半导体存储器件的操作方法。特别地，本发明涉及执行刷新操作的半导体存储器件、和该半导体存储器件的操作方法。
背景技术
在例如DRAM和伪SRAM的半导体存储器件中，存储单元的电容器聚集电荷以存储数据。由于漏电流等引起电容器中聚集的电荷量随时间而减少。为了防止数据丢失，DRAM或伪SRAM需要周期性地执行用于各存储单元的数据读取和数据重写的刷新操作。作为刷新模式的一个例子，现有技术中已经公知一种“自刷新模式”，其内部电路响应于内部时钟自动执行刷新操作。
图1示例一种典型的自刷新操作。更具体地，图1示出了存储单元阵列100的一般构造和自刷新操作的操作时序。在图1中，多个字线WL0至WLn与多个位线BL0至BLm交叉，在其间的各交点处设置存储单元110。图1的时序图中示出，通过顺序和重复地驱动多个字线WL0至WLn来执行自刷新操作。基于由预定的计时电路所产生的时钟信号驱动字线，并且将用于驱动所有多个字线WL0至WLn所必须的周期称为“计时周期”。例如，在每一个计时周期处刷新连接到字线WLa的存储单元110a。
较长的计时周期带来自刷新操作的功耗减小。然而，太长的计时周期增大了电荷泄漏量，导致存储数据丢失。至于DRAM或伪SRAM，将用于保持数据的评估周期称为“保持特征”。该保持特征依赖于各存储单元阵列100的状态(活动或待命态)而变化。例如，在活动态时，保持特征(扰动保持)约为30ms。在待命态时，保持特征(静态保持)约为150ms。在活动模式中，由于进行存储单元110的存取，因此与待命模式相比漏电流增大。结果是，与待命模式相比活动模式的保持特征变差。已公知一种将待命模式的计时周期设定得比活动模式的计时周期更长的技术，旨在于通过利用保持特征的差异而节省功耗。
图2是国际专利申请公开第WO 02/082454号中公开的半导体存储器件的自刷新操作的时序图。图2示出芯片选择信号“/CS”、计时周期、字线WLa(见图1)的刷新脉冲、和另一字线WLb的刷新脉冲。芯片选择信号“/CS”是用于控制半导体存储器件操作状态的信号。当芯片选择信号“/CS”处于低电平时，半导体存储器件进入活动模式，而当芯片选择信号“/CS”处于高电平时，半导体存储器件进入待命模式。在图2所示的例子中，在t1时刻芯片选择信号“/CS”从低电平转换到高电平，相应地操作状态从活动模式转变为待命模式。在活动模式中在计时周期T1期间对给定的字线WL进行刷新、并且在待命模式中在计时周期T2刷新给定字线WL。基于“扰动保持”确定计时周期T1。另一方面，基于“静态保持”确定计时周期T2，并将其设定得比计时周期T1要长。
如图2所示，从活动模式中对字线WLa的最后一次刷新时间到时刻t1的一个周期表示为Da。此外，从活动模式中对字线WLb的最后一次刷新时间到时刻t1的一个周期表示为Db。周期Da设定得比周期Db要长，并且更接近计时周期T1。这里假定在时刻t1处，马上将计时周期设为T2，预想在时刻t1之后就要立刻被刷新的存储单元110a在时刻t1之后却暂时不能被刷新。在一些情形中，存储单元110a中存储的数据存在丢失的可能性。
为了防止这种数据丢失，根据国际专利申请公开第WO 02/082454号中公开的自刷新方法，在操作状态转变为待命模式之后的预定周期期间(时刻t1至时刻t2)，计时周期保持为T1。在该预定周期期间，驱动所有多个字线WL0至WLn。即，从时刻t1至时刻t2的周期等于计时周期T1。如上所述，即使在操作状态从活动态转变到待命态之后，直至所有字线都被刷新，才在与活动模式相同的条件下执行字线的刷新操作。结果是，能够防止在从活动模式转换为待命模式时存储单元中存储数据的丢失。总之，改善了半导体存储器件的可靠性。从时刻t2往前，计时周期设定为比T1要长的T2。因此，能够避免待命模式中过多的自刷新操作，并节省功耗。
国际专利申请公开第WO 02/082454号中公开的技术包括图3中所示的最坏情形。图3示出了芯片选择信号“/CS”、计时周期、和刷新操作的耗电流。在图3中，芯片选择信号“/CS”以几十毫秒(ms)的规则间隔间歇地转换为低电平。因此，半导体存储器件以几十ms的规则间隔间歇地处于活动模式。这样的待命模式周期(几十ms)等价于上面的“扰动保持”和计时周期T1。因此，根据国际专利申请公开第WO 02/082454号中公开的技术，在操作状态转变至待命模式之后，该操作状态在该计时周期设为T2之前返回至活动模式。结果是，如图3所示，将计时周期保持为T1，而与待命模式无关。因此，耗电流与活动模式相同。
在这种最坏的情形下，对应于活动模式的周期最长为几ms。即，半导体存储器件处于活动模式的周期约为器件处于待命模式的周期的1/10。因此，推想减小了功耗。然而，如上所述，在计时周期设为T2之前，转变为待命模式的操作状态返回至活动模式。因此，在最坏情形的图3中，不能获得预期的效果。尤其对于使用在手机中的存储器来说，越来越要求节省待命模式期间的功耗，因此严格限制了它的规范。因此，需要一种即使在图3的最坏情形下也能够节省功耗的技术。
发明内容
根据本发明的第一方面的半导体存储器件，包括：多个字线，对应于该多个字线中每一个而提供的多个存储单元，和基于计时周期顺序驱动多个字线以刷新多个存储单元的刷新电路，其根据活动模式期间一旦从活动模式转换到待命模式存储单元的扰动量来设置计时周期。
因此，能够防止紧跟活动模式结束之后存储单元中存储数据的丢失。即，改善半导体存储器件的可靠性。此外，对于活动模式中具有相对较小扰动量的存储单元来说，转换的计时周期设置得较长。因此，能够防止待命模式开始时过度的刷新操作并节省功耗。因此，能够改善半导体存储器件的质量。
根据本发明的第二方面，涉及一种对半导体存储器件的操作方法，该半导体存储器件包括：对应于多个字线而提供的多个存储单元、以及基于计时周期顺序驱动多个字线以刷新多个存储单元中的每一个，该操作方法包括：(A)在活动模式中以第一周期刷新每一存储单元；(B)根据活动模式期间从活动模式转换为待命模式时存储单元的扰动量来改变计时周期；和(C)在待命模式中以长于第一周期的第二周期刷新每一存储单元。
因此，能够防止紧跟活动模式结束之后存储单元中存储数据的丢失。即，改善半导体存储器件的可靠性。此外，对于活动模式中具有相对较小扰动量的存储单元来说，转换的计时周期设置得相对较长。因此，能够防止待命模式开始时过度的刷新操作并节省功耗。因此，能够改善半导体存储器件的质量。
根据本发明的第三方面的半导体存储器件包括：多个字线，对应于多个字线中的每一个而提供的多个存储单元，和刷新电路，该刷新电路用于在活动模式中以第一刷新周期驱动多个字线、在待命模式中以长于第一刷新周期的第二刷新周期驱动多个字线、以及在从活动模式转换为待命模式时以长于第一刷新周期而短于第二刷新周期的第三刷新周期驱动多个字线刷新。因此，能够改善半导体存储器件的质量。
根据本发明的半导体存储器件及其操作方法，改善了半导体存储器件的可靠性和质量。
附图说明
从结合附图的下述说明中，本发明的上述和其它目的、优点和特征将更清楚，其中：
图1示例了传统半导体存储器件的自刷新操作；
图2示出了传统半导体存储器件的自刷新操作的时序图；
图3示出了传统半导体存储器件的自刷新操作的另一时序图；
图4示出了根据本发明的半导体存储器件的构造的方框图；
图5示出了根据本发明的半导体存储器件中计时电路构造的方框图；
图6示出了根据本发明第一实施例的半导体器件的自刷新操作的时序图；
图7示出了根据本发明第一实施例的调整电路的构造的电路图；
图8示例了本发明第一实施例的有益效果；
图9示出了根据本发明第二实施例的半导体器件的自刷新操作的时序图；
图10示出了根据本发明第二实施例的调整电路的构造的电路图；
图11示出了根据本发明第二实施例的计数器操作的概念图；
图12示例了本发明第二实施例的有益效果。
具体实施方式
现在将在这里结合示例性实施例描述本发明。本领域技术人员将意识到能够利用本发明的技术启示实现多种可选择的实施例，并且本发明不局限于用于解释而提出的示例性实施例。
根据本发明的半导体存储器件具有多个字线，对应于多个字线中的每一个而提供的多个存储单元，和刷新电路。该刷新电路驱动多个字线，从而基于计时周期顺序地刷新多个存储单元。而且，刷新电路根据在活动模式期间一旦从活动模式转换到待命模式存储单元的扰动量来设置计时周期。参照附图，来描述半导体存储器件和该半导体存储器件的操作方法。
图4示出了根据本发明的半导体存储器件的构造的方框图。半导体存储器件1包括存储单元阵列10、行解码器20、读出放大器21、列解码器22、R/W控制电路30、和自刷新电路40。存储单元阵列10包括多组排列的存储单元11。每一存储单元11具有一个电容器。电容器聚集电荷从而存储数据。即，作为半导体存储器件1的例子有DRAM或伪SRAM。因此，根据该实施例的半导体存储器件1需要被刷新。在该实施例中，执行自刷新操作。
在存储单元阵列10中，布置了多个字线WL0至WLn，多个位线BL0至BLm与该多个字线WL0至WLn交叉。在它们之间的各交叉点上布置多个存储单元11。各存储单元11的栅电极连接到对应的字线之一。多个字线WL0至WLn连接到行解码器20。多个位线BL0至BLm通过读出放大器21与列解码器22连接。
R/W控制电路30是用于对从/向存储单元阵列10读出/写入数据的操作进行控制的电路。R/W控制电路30接收来自半导体存储器件1外部的地址信号ADD和芯片选择信号“/CS”。地址信号ADD表示作为存取目标的存储单元11的地址。芯片选择信号“/CS”是用于控制半导体存储器件1的操作状态(活动/待命状态)的信号。当芯片选择信号“/CS”处于“低”电平时，半导体存储器件1工作在“活动模式”。当芯片选择信号“/CS”处于“高”电平时，半导体存储器件1工作在“待命模式”。仅在活动模式中，从/向存储单元阵列10读取/写入数据。
当芯片选择信号“/CS”转换到“低”时，R/W控制电路30被激活。R/W控制电路30向行解码器20发送行启动信号RE和内部地址信号LADD，向读出放大器21发送读出放大启动信号SE，以及向列解码器22发送列启动信号CE和内部地址信号LADD。因此，行解码器20、读出放大器21、和列解码器22都被各自激活。行解码器20驱动对应于内部地址信号LADD的字线WL。列解码器22选择对应于内部地址信号LADD的位线BL。读出放大器21向所选择的位线BL施加写入电压、或放大所选择的位线BL上的信号以向外部输出信号作为读取的数据。以这种方式，向/从存储单元阵列10写入/读取数据。
自刷新控制电路40控制对存储单元阵列10的自刷新操作，并被合并入半导体存储器件1。自刷新控制电路40在预定的时刻向行解码器20发送行启动信号RE和刷新地址信号RADD，并向读出放大器21发送读出放大启动信号SE。因此，行解码器20和读出放大器21各自被激活。行解码器20驱动对应于刷新地址信号RADD的字线WL。读出放大器21读取多个存储单元11每一个中所存储的数据，该多个存储单元11经由多个位线BL0至BLm与被驱动的字线WL连接。所读取的数据被读出放大器21放大，并被重新写入到多个所选择的存储单元11的每一个中。以这种方式执行对一个字线WL的刷新操作。
通过顺序地扫描要被驱动的字线WL来执行自刷新操作。即，自刷新控制电路40执行控制使得多个字线WL0至WLn顺序和重复地被驱动。驱动所有多个字线WL0至WLn所必需的周期称为“计时周期”。例如，基于该计时周期，刷新与字线WLa连接的存储单元11a被刷新。进一步，基于该计时周期刷新，与字线WLb连接的存储单元11b也被刷新。
在本发明中，前述的自刷新控制电路40、行解码器20和读出放大器21构成“自刷新电路80”。即，自刷新电路80顺序驱动多个字线WL0至WLn，从而在对应的计时周期刷新了各个存储单元11。如后面所述，该计时周期是可变的。可以基于预定的时钟信号确定计时周期。因此，在自刷新电路80中设置的自刷新控制电路40包括用于输出可变的时钟信号的计时电路50。自刷新电路80能够基于从计时电路50输出的时钟信号来确定计时周期。
图5示出了根据本发明的计时电路50的构造的方框图。计时电路50包括：可变电流源51、PMOS晶体管52和53、环形振荡器54、和调整电路60。可变电流源51响应于控制信号SC改变输出电流ID。PMOS晶体管52的源极与电源连接，其漏极与可变电流源51连接。另外，PMOS晶体管52是二极管状连接的(diode-connected)，其漏极和栅极相连接。PMOS晶体管53的栅极、源极和漏极分别与PMOS晶体管52的栅极、电源和环形振荡器54相连接。即，PMOS晶体管52和53构成电流镜像电路构造。由于电流镜像电路构造，与从可变电流源51流出的电流ID相当的电流作为驱动电流ID被施加到环形振荡器54上。环形振荡器54由环形连接的三个倒相器组成，并产生对应于驱动电流ID的频率的时钟信号CLK。
调整电路60向可变电流源51输出用于调整输出电流ID的控制信号SC。这里，调整电路60根据半导体存储器件1的操作模式，即芯片选择信号“/CS”的电平来调整控制信号SC。具体地，调整电路60控制可变电流源51，使得待命模式中的电流ID的量小于其在活动模式中的电流量。因此，待命模式中由环形振荡器54所产生的时钟信号CLK的频率低于活动模式中所产生的频率。因此，待命模式中的计时周期长于活动模式中的计时周期。
如后面具体所描述的，基于一旦从活动模式转换到待命模式时相对于存储单元阵列10或存储单元11的“扰动”量，本发明的调整电路60对可变电流源51进行控制。例如，基于在活动模式期间从存储单元11最后一次被刷新到该活动模式周期结束所用的时间，来限定相对于给定的存储单元11的扰动量。此外，例如基于在活动模式结束之前的预定周期期间对存储单元阵列10的读取/写入操作的次数(读取/写入命令的次数)，来限定相对于存储单元阵列10的扰动量。
在下文中，详细描述了根据本发明的半导体存储器件1的自刷新操作。
(第一实施例)
图6是根据本发明第一实施例的自刷新操作的时序图。图6示出了芯片选择信号“/CS”、计时周期、字线WLa的刷新脉冲(见图4)、和字线WLb的刷新脉冲。在图6的示例中，在t1时刻，芯片选择信号“/CS”从低变为高，操作状态从活动态转换到待命态。在活动模式中的计时周期T1期间和在待命模式中的计时周期T2期间，对给定的字线WL执行刷新操作。基于活动模式中存储单元11的保持特性(扰动保持)来确定计时周期T1。另一方面，基予待命模式中存储单元11的保持特性(静态保持)来确定计时周期T2，并且将T2设置得比计时周期T1要长。
如图6所示，从活动模式中对字线WLa的最后刷新时间到芯片选择信号“/CS”转换为“高”(电平)的时刻t1的周期(所经历的时间)表示为Da。此外，从活动模式中对字线WLb的最后刷新时间到芯片选择信号“/CS”转换为“高”的时刻t1的周期表示为Db。在该例中，周期Da设得长于周期Db。在周期Da和Db期间，由于施加到对应位线BL的写入电压引起存储单元11a或11b的扰动。即，从活动模式中的最后一次刷新操作到作为活动模式结束时间的时刻t1所经历的时间(Da，Db)对应于每个存储单元11的扰动量。基于所经历的时间(Da，Db)来确定扰动量。经历的时间Da长于经历的时间Db，因此在时刻t1，存储单元11a的扰动量更可能大于存储单元11b的扰动量。如上面所提及的，在活动模式结束时刻的扰动量根据刷新操作的执行次序而变化。
根据本实施例，一旦操作状态从活动模式转换为待命模式，则根据各个存储单元11所经历的时间(扰动量)来可变地设置时间周期。更具体地，设置计时周期使得经历的时间较长的存储单元11优先被刷新。这使得当从活动模式转换为待命模式时能够避免存储单元11中存储数据的丢失。另一方面，设置计时周期使得经历的时间较短的存储单元11不被优先刷新。因此，能够防止在待命模式开始时过度地执行刷新操作。
详述图6所示，在从时刻t1到时刻t2的期间，计时周期从第一周期T1单调增大(加长)到第二周期T2。第一周期T1是活动模式的计时周期，第二周期T2是待命模式的计时周期。即，计时周期主要在两个阶段中转变；希望该周期慢慢转变。换句话说，在预定的期间(时刻t1到时刻t2)上，该周期一点点地从第一周期T1转变到第二周期T2，而不是阶梯式的。仅仅要求预定的期间(时刻t1至时刻t2)足够驱动所有的多个字线WL0至WLn。如上所述，一旦转换为待命模式，则计时周期就从第一周期T1逐渐地单调增大至第二周期。因此，能够为多个字线WL0至WLn中的每一个设置足够的计时周期。即，一旦从活动模式转换为待命模式，计时周期就从第一周期T1单调增大至第二周期T2，从而为每个字线设置足够的计时周期。由此从一个存储单元到另一个存储单元的计时周期可以是变化的。
一旦从第一周期T1转换为第二周期T2，计时周期就单调增大，从而较长的经历时间意味着转换中较短的计时周期，而较短的经历时间意味着转换中较长的计时周期。即，一旦从活动模式转换为待命模式，在相对短的计时周期Ta期间刷新对具有相对大扰动量的存储单元11a进行刷新，而在相对长的计时周期Tb期间刷新对具有相对小扰动量的存储单元11b进行刷新。结果是，能够防止转换期间存储单元11中存储数据的丢失。而且，能够防止转换期间过度的刷新操作。因此，改善了半导体存储器件1的可靠性并降低了功耗。即，提高了半导体存储器件1的质量。在时刻t3，芯片选择信号“/CS”从“高”变为“低”，操作状态从待命模式转变为活动模式。当操作状态变为活动模式时，存在立即干扰存储单元11的可能性。因此，在待命模式结束时，计时周期从第二周期即刻转变为第一周期T1。用于从第二周期T2缩短至第一周期T1的计时周期所花费的时间比用于从第一周期T1增大至第二周期T2的计时周期所花费的时间要短。
图7示出了用于执行图6操作的调整电路60的构造的例子。根据本实施例的调整电路60包括：PMOS晶体管61、NMOS晶体管62、电阻器63、和电容器64。对调整电路60进行构造使得倒相器合并了电阻器63和电容器64。具体说，PMOS晶体管61的源极与电源连接，其漏极经电阻器63与节点连接。NMOS晶体管62的源极接地，其漏极与该节点连接。该节点与外部端子连接。电容器64放置在外部端子和地端子之间。调整电路60接收芯片选择信号“/CS”。将芯片选择信号“/CS”提供给PMOS晶体管61和NMOS晶体管62的栅极。
依据由电阻器63和电容器64所确定的RC常数更加缓慢地改变提供给调整电路60的芯片选择信号“/CS”。向调整电路60输入指定活动模式或待命模式的芯片选择信号“/CS”。调整电路60基于以电阻器63和电容器64所确定的时间常数来改变芯片选择信号“/CS”。基于时间常数而改变的芯片选择信号“/CS”作为控制信号SC而输出。即，调整电路60向可变电流源51输出所产生的信号作为控制信号SC。因此，一旦从活动模式转换为待命模式，可变电流源51就慢慢降低电流ID。因此，慢慢降低由环形振荡器54所产生的时钟信号CLK的频率。慢慢增大基于时钟信号CLK所确定的计时周期。如上所述，根据本实施例的自刷新电路80使计时周期在依据RC时间常数的预定期间上从第一周期T1单调增大至第二周期T2。
图8示例出本实施例与图3的最坏情形相比的有益效果。图8示出了芯片选择信号“/CS”、计时周期、和由刷新操作所消耗的电流I。芯片选择信号“/CS”以几十ms的规则间隔(至T1)间歇转换至低电平。对应于活动模式的周期最长为几ms。即，半导体存储器件处于活动模式的周期约为该器件处于待命模式的周期的1/10。因此，推测耗电流将减小。
如图8所示，根据本实施例，计时周期仅在活动模式结束之后慢慢增大。与图3的情形相比较，消除了使得计时周期与待命模式无关地保持为T1的期间。结果是，避免了待命模式中过度的自刷新操作。因此，即使在传统的最坏情形中，也能够获得节省功耗的期望效果。
此外，根据本实施例，计时周期仅在活动模式结束之后没有立即改变为第二周期T2。基于活动模式中的扰动量来确定待命模式开始时的计时周期。因此，防止了在待命模式开始时存储单元11中存储数据的丢失。即，改善了半导体堆存储器件1的可靠性。
如上所述，提高了根据本发明的半导体存储器件1的质量。根据本发明的半导体存储器件1特别优选应用于手机中，其非常需要减小待命模式中的功耗。
(第二实施例)
图9是根据本发明第二实施例的自刷新操作的时序图。图9示出了芯片选择信号“/CS”、计时周期、字线WLa的刷新脉冲、和字线WLb的刷新脉冲。在t1时刻，芯片选择信号“/CS”从低变为高，操作状态从活动模式转换到待命模式。
根据本实施例，自刷新电路80分三步设置计时周期：第一周期T1、第二周期T2、和第三周期T3。更具体地，自刷新电路80把活动模式中的计时周期设为第一周期T1，并把待命模式中的计时周期设为第二周期T2。然而，仅在活动模式结束之后的预定周期期间(时刻t1到时刻t2)，自刷新电路80把计时周期设为第三周期T3。第二周期T2长于第一周期T1。第三周期设置为在第一周期T1到第二周期T2的范围内是可变的。即，在时刻t1，计时周期从T1增大到T3。将计时周期设为T3的期间是驱动所有多个字线WL0至WLn的必要期间。即，从时刻t1至时刻t2的期间对应于计时周期T3，且在该期间中，计时周期保持为T3。在时刻t2，计时周期从T3增大至T2。在时刻t3，计时周期从T2缩短至T1。
根据活动模式结束之前的预定周期期间中的扰动量，可变地设置第三周期T3和第一周期T1之间的差ΔT。以活动模式结束之前的预定周期期间，读取/写入操作(读取/写入命令)的数目为基础来限定扰动量。根据本实施例，当预定周期期间读取/写入操作的数目较少时，自刷新电路80将第三周期T3(差ΔT)设置得较长。即，自刷新电路80将第三周期T3设置得更接近与第二周期T2。相反，当预定周期期间读取/写入操作的数目较大时，自刷新电路80将第三周期T3(差ΔT)设置得较短。即，自刷新电路80将第三周期设置得更接近于第一周期T1。
如上所述，根据本实施例，自刷新电路80以活动模式结束之前的预定周期期间的扰动量为基础来设置计时周期T3。更具体地，如果活动模式结束之前的预定周期期间的扰动量大，则将待命模式开始时的计时周期T3设得较短。因此，能够防止待命模式开始时(一旦转换)存储单元11中存储数据的丢失。另一方面，如果活动模式结束之前的预定周期期间的扰动量小，则将待命模式开始时的计时周期T3设得较长。因此，能够防止待命模式开始时过度的刷新操作。
图10示出用于执行图9的操作的调整电路60的构造的一个例子。根据本实施例的调整电路60包括用于对活动模式结束之前的预定周期期间的扰动量进行探测的扰动探测器件70。扰动探测器件70包括计数器71和电压产生电路72。计数器71接收芯片选择信号“/CS”和读取/写入命令R/W。计数器71在芯片选择信号“/CS”从“低”转换为“高”的时刻之前预定周期(判定周期PJ)期间对读取/写入命令R/W的数目进行计数。当芯片选择信号“/CS”从“低”转换为“高”时，计数器71向电压产生电路72发送表示这个点的计数值的计数信号CNT。电压产生电路72向可变电流源51输出具有对应于该计数值的信号电压的控制信号SC。
预测芯片选择信号“/CS”变化的时刻是可能的。因此，该实施例的计数器71来确定例如基于图11的方法在判定周期PJ期间的扰动量。以预定的R/W循环周期(操作循环)执行从/向存储单元阵列10的读取/写入操作。一个操作循环例如是100nsec。例如，如果计时周期T1是30ms，则活动模式中的一个计时周期包括了300个操作循环。将对应于一个计时周期之内的操作循环的预定数目的期间设置为判定周期PJ。
考虑将对应于8个操作循环的周期确定为判定周期PJ的情形。在该情形中，计数器71设置初始值并将最大计数值设为“8”。然后，计数器71确定每个操作循环是否输入读取/写入命令R/W。如果输入了读取/写入命令R/W(扰动)，则计数器71对计数值减1。如果没有输入读取/写入命令R/W(静态)，则计数器71对计数值加1。计数值的上限为“8”。例如，在操作循环C10，虽然没有输入读取/写入命令R/W，但计数值保持为“8”。
以这种方式，计数器71持续监视在8个操作循环期间读取/写入命令R/W的最近历史记录。然后，在输入芯片选择信号“/CS”的点上，计数器71输出关于电流计数值的信息。在图11的示例中，在操作循环C12之后，芯片选择信号“/CS”变为“高”，并输出关于计数值“6”的信息。顺带提一下，在图11的示例中，较大的计数值意味着判定周期PJ期间的扰动量较小，而较小的计数值意味着判定周期PJ期间的扰动量较大。进一步，当操作状态从待命模式改变为活动模式时，计数值被重置。即，计数值被初始化。
如上所述，根据本实施例，无论芯片选择信号“/CS”在哪个时刻改变，仅在该时刻之前的预定周期(判定周期PJ)期间对读取/写入操作的数目进行探测。自刷新电路80基于读取/写入操作的数目可变地设置第三周期。即，将与在从活动模式转换之前预定周期期间的读取/写入命令R/W的数目对应的周期设置为第三周期T3。因此，通常每一次操作状态从活动模式转变，第三周期T3就被重新设置。以这种方式，执行图9的自刷新操作。顺带提一下，可以为存储单元阵列10的每个区域提供扰动探测器件70。在该情形中，计数器71参考地址信号ADD来对每个区域的读取/写入命令R/W的数目进行计数。即，从一个字线到另一个字线变化的第三周期T3被设置为依据扰动量的计时周期。因此，能够执行更精细的控制。如上所述，如果读取/写入操作的数目较少，则自刷新电路80将第三周期和第一周期之间的差设得较大。
图12示例了本实施例与图3的最坏情形相比的有益效果。图12示出了芯片选择信号“/CS”、计时周期、和刷新操作的功耗。芯片选择信号“/CS”以几十ms的规则间隔(小于T1)间歇地被激活。对应于活动模式的周期最长为几ms。即，半导体存储器件处于活动模式的周期约为该器件处于待命模式的周期的1/10。因此，推测会降低耗电流。
如图12所示，根据本实施例，一旦活动模式结束，计时周期就被设为第三周期T3。与图3的情形相比较，消除了使得计时周期与待命模式无关地保持为T1的期间。结果是，避免了待命模式中过度的自刷新操作。因此，即使在传统的最坏情形下，也能够获得节省功耗的期望效果。
此外，根据本实施例，计时周期仅在活动模式结束之后没有立即改变为第二周期T2。基于活动模式中的扰动量来确定待命模式开始时的计时周期。因此，防止了在待命模式开始时存储单元11中存储数据的丢失。即，改善了半导体存储器件1的可靠性。
如上所述，提高了根据本发明的半导体存储器件1的质量。
根据本发明的半导体存储器件1特别优选地应用于手机中，其非常需要减小待命模式中的功耗。
显而易见，本发明并不限于上述各实施例，可以在不脱离本发明的保护范围和精神的情况下对本发明作出修改和改变。

Claims (20)

1.一种半导体存储器件，包括：
多个字线，
对应于该多个字线中的每一个而提供的多个存储单元；和
基于计时周期顺序地驱动该多个字线以刷新该多个存储单元的刷新电路，其根据在活动模式期间一旦从活动模式转换到待命模式时存储单元的扰动量来设置该计时周期，该扰动量对应于最后一次刷新操作所经历的时间。
2.根据权利要求1的半导体存储器件，其中根据从活动模式期间最后一次刷新操作到活动模式结束所经历的时间来确定每个存储单元的扰动量，和刷新电路为每个字线设置计时周期。
3.根据权利要求2的半导体存储器件，其中在活动模式结束之后，该刷新电路为每个存储单元设置计时周期，使得对于较长的经历时间来说计时周期变得较短。
4.根据权利要求2的半导体存储器件，其中该刷新电路在活动模式中将计时周期设为第一周期，并在该活动模式结束之后，将计时周期从第一周期单调增大至长于第一周期的第二周期。
5.根据权利要求4的半导体存储器件，其中该刷新电路在活动模式结束之后，将计时周期从第一周期一直单调增大至第二周期，直到驱动了所有多个字线。
6.根据权利要求4的半导体存储器件，其中该刷新电路在待命模式结束之后，将计时周期从第二周期缩短至第一周期，和
计时周期从第一周期缩短到第二周期所花费的时间要比计时周期从第二周期增大到第一周期所花费的时间要长。
7.根据权利要求4的半导体存储器件，其中该刷新电路基于从计时电路输出的时钟信号来确定计时周期，
该计时电路包括：
用于产生对应于驱动电流频率的时钟信号的振荡器，
用于为该振荡器提供驱动电流的电流源，
调整电路，包括电阻器和电容器，并向该电流源输出控制信号以调整该驱动电流，和
向该调整电路输入指定活动模式或待命模式的芯片选择信号，并且将该芯片选择信号作为控制信号输出，所述芯片选择信号是以基于电阻器和电容器所确定的时间常数为基础而改变的。
8.根据权利要求1的半导体存储器件，其中基于在活动模式结束之前的预定周期期间，从该多个存储单元读取数据或向该多个存储单元写入数据的操作数目来确定该扰动量。
9.根据权利要求8的半导体存储器件，其中在活动模式结束之后，如果操作数目较小，则该刷新电路将计时周期设置得较长。
10.根据权利要求8的半导体存储器件，其中该刷新电路把活动模式中的计时周期设为第一周期，并在从活动模式转换为待命模式时把计时周期设为长于第一周期的第三周期，然后把该计时周期设为长于第三周期的第二周期。
11.根据权利要求10的半导体存储器件，其中在活动模式结束之后，该刷新电路把计时周期一直保持为第三周期，直到驱动了所有多个字线。
12.根据权利要求10的半导体存储器件，其中如果操作数目较小，则该刷新电路把第三周期和第一周期之间的差设置得较大。
13.一种半导体存储器件的操作方法，该器件包括：对应于多个字线而提供的多个存储单元，并且基于计时周期顺序驱动该多个字线以刷新该多个存储单元中的每一个，该操作方法包括：
(A)在活动模式中以第一周期刷新每一存储单元；
(B)根据在活动模式期间从活动模式转换为待命模式时存储单元的扰动量来改变计时周期；和
(C)在待命模式中以长于第一周期的第二周期刷新每一存储单元。
14.根据权利要求13的半导体存储器件的操作方法，其中根据从活动模式期间最后一次刷新操作到活动模式结束所经历的时间来确定每个存储单元的扰动量，和
为每个字线设置计时周期。
15.根据权利要求14的半导体存储器件的操作方法，其中(B)该改变包括：为每个存储单元设置计时周期，使得对于较长的经历时间来说，计时周期变得较短。
16.根据权利要求14的半导体存储器件的操作方法，其中(B)该改变包括：使计时周期从第一周期单调增大至第二周期。
17.根据权利要求16的半导体存储器件的操作方法，其中(B)该改变包括：在活动模式结束之后，使计时周期从第一周期一直单调增大至第二周期，直到驱动了所有的多个字线。
18.根据权利要求13的半导体存储器件的操作方法，其中根据在活动模式结束之前的预定周期期间，从该多个存储单元读取数据或向该多个存储单元写入数据的操作数目来确定该扰动量。
19.根据权利要求18的半导体存储器件的操作方法，，其中(B)该改变包括：如果操作数目较小，则把计时周期设置得较长。
20.一种半导体存储器件，包括：
多个字线，
对应于该多个字线中每一个而提供的多个存储单元；和
刷新电路，用于在活动模式期间以第一刷新周期来驱动该多个字线、在待命模式期间以长于第一刷新周期的第二刷新周期来驱动该多个字线、以及一旦从活动模式转换为待命模式则以长于第一刷新周期而短于第二刷新周期的第三刷新周期来驱动该多个字线刷新。
CN2006100597198A 2005-03-04 2006-03-03 半导体存储器件及其操作方法 Expired - Fee Related CN1828771B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP2005-060987 2005-03-04
JP2005060987A JP5019410B2 (ja) 2005-03-04 2005-03-04 半導体記憶装置及びその動作方法
JP2005060987 2005-03-04

Publications (2)

Publication Number Publication Date
CN1828771A true CN1828771A (zh) 2006-09-06
CN1828771B CN1828771B (zh) 2010-06-16

Family

ID=36943991

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006100597198A Expired - Fee Related CN1828771B (zh) 2005-03-04 2006-03-03 半导体存储器件及其操作方法

Country Status (3)

Country Link
US (1) US7277344B2 (zh)
JP (1) JP5019410B2 (zh)
CN (1) CN1828771B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103093806A (zh) * 2011-11-04 2013-05-08 海力士半导体有限公司 自刷新脉冲产生电路
CN101689395B (zh) * 2007-07-06 2014-07-23 惠普开发有限公司 用于基于rf活动确定存储器刷新率的系统和方法
CN109979502A (zh) * 2017-12-27 2019-07-05 华邦电子股份有限公司 动态随机存取存储器

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4765084B2 (ja) * 2008-04-22 2011-09-07 スパンション エルエルシー メモリシステム、および該メモリシステムに搭載されるリフレッシュ動作が必要なメモリ
US9257169B2 (en) * 2012-05-14 2016-02-09 Samsung Electronics Co., Ltd. Memory device, memory system, and operating methods thereof
KR20130136343A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US9171605B1 (en) 2012-12-21 2015-10-27 Samsung Electronics Co., Ltd. Concentrated address detecting method of semiconductor device and concentrated address detecting circuit using the same
KR102118520B1 (ko) * 2013-08-09 2020-06-04 에스케이하이닉스 주식회사 메모리, 메모리 시스템 및 메모리의 동작 방법
US9424951B2 (en) * 2013-08-27 2016-08-23 Synopsys, Inc. Dynamic static random access memory (SRAM) array characterization using an isolated bit-line
US9857409B2 (en) 2013-08-27 2018-01-02 Synopsys, Inc. Negative bias thermal instability stress testing of transistors
KR102204240B1 (ko) * 2014-09-11 2021-01-19 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01116994A (ja) * 1987-10-28 1989-05-09 Nec Corp 記憶装置
JPH02123592A (ja) * 1988-11-02 1990-05-11 Nec Corp ダイナミック型半導体メモリ
JPH0536274A (ja) * 1990-08-30 1993-02-12 Nec Corp 半導体メモリ装置
JPH0773682A (ja) * 1993-06-12 1995-03-17 Hitachi Ltd 半導体記憶装置
JP3489906B2 (ja) * 1995-04-18 2004-01-26 松下電器産業株式会社 半導体メモリ装置
JPH1186536A (ja) * 1997-09-12 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
US6275437B1 (en) * 2000-06-30 2001-08-14 Samsung Electronics Co., Ltd. Refresh-type memory with zero write recovery time and no maximum cycle time
JP2002298574A (ja) * 2001-03-29 2002-10-11 Internatl Business Mach Corp <Ibm> Ｄｒａｍ及びｄｒａｍのリフレッシュ方法
US6947345B2 (en) * 2001-04-02 2005-09-20 Nec Electronics Corporation Semiconductor memory device
KR100455393B1 (ko) * 2002-08-12 2004-11-06 삼성전자주식회사 리프레시 플래그를 발생시키는 반도체 메모리 장치 및반도체 메모리 시스템.
JP4194561B2 (ja) * 2003-04-23 2008-12-10 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP4282408B2 (ja) * 2003-08-22 2009-06-24 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US6967886B2 (en) * 2004-02-13 2005-11-22 Elite Semiconductor Memory Technology, Inc. Pseudo static random access memory and data refresh method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101689395B (zh) * 2007-07-06 2014-07-23 惠普开发有限公司 用于基于rf活动确定存储器刷新率的系统和方法
CN103093806A (zh) * 2011-11-04 2013-05-08 海力士半导体有限公司 自刷新脉冲产生电路
CN109979502A (zh) * 2017-12-27 2019-07-05 华邦电子股份有限公司 动态随机存取存储器
CN109979502B (zh) * 2017-12-27 2021-03-16 华邦电子股份有限公司 动态随机存取存储器

Also Published As

Publication number Publication date
US7277344B2 (en) 2007-10-02
CN1828771B (zh) 2010-06-16
US20060198226A1 (en) 2006-09-07
JP5019410B2 (ja) 2012-09-05
JP2006244641A (ja) 2006-09-14

Similar Documents

Publication Publication Date Title
CN1828771A (zh) 半导体存储器件及其操作方法
US11227649B2 (en) Apparatuses and methods for staggered timing of targeted refresh operations
US10839868B2 (en) Redundancy area refresh rate increase
JP5343544B2 (ja) 半導体メモリ、半導体装置およびシステム
US7301844B2 (en) Semiconductor device
KR100992470B1 (ko) 반도체 메모리 및 시스템
CN100578665C (zh) 半导体存储器
US7548468B2 (en) Semiconductor memory and operation method for same
KR20180042488A (ko) 메모리 장치
US7266032B2 (en) Memory device having low Vpp current consumption
US20110194358A1 (en) Semiconductor memory device using internal high power supply voltage in self-refresh operation mode and related method of operation
US6834021B2 (en) Semiconductor memory having memory cells requiring refresh operation
US7564730B2 (en) Memory
CN102194513B (zh) 自动调整存储器刷新操作频率的电路、方法及其存储器
US11037616B2 (en) Apparatuses and methods for refresh operations in semiconductor memories
US20020054530A1 (en) Method and apparatus for refreshing semiconductor memory
CN1459797A (zh) 可转换为双存储单元结构的半导体存储器
KR100771810B1 (ko) 고전압 공급장치 및 이를 이용한 고전압 공급방법
KR101102051B1 (ko) 자동 부분 어레이 셀프 리프레쉬 장치
KR20120098055A (ko) 메모리 장치 및 이의 리프레쉬 제어방법
CN1489154A (zh) 基于伪单元方法的半导体存储器件
JPH1153882A (ja) 半導体記憶装置
KR20240049940A (ko) 리프레쉬 제어 회로를 포함하는 메모리 장치 및 그의 동작 방법
JP2006139851A (ja) 半導体メモリのリフレッシュ制御方法及び半導体メモリ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: CHINA NATIONAL HEAVY DUTY TRUCK GROUP JINAN POWER

Free format text: FORMER OWNER: JINAN TECH CENTER CO., LTD., CHINA HEAVY TRUCK GROUP

Effective date: 20101027

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20101105

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100616

Termination date: 20140303