CN100578665C - 半导体存储器 - Google Patents

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Abstract

本发明提供一种半导体存储器。其包括：存储核心，包括多个存储单元；刷新请求产生电路，用于在预定周期内产生内部刷新请求；外部刷新输入电路，用于接收外部刷新请求；以及核心控制电路，用于响应所述内部刷新请求和所述外部刷新请求，将操作控制信号输出到所述存储核心，以执行刷新操作，以及将响应所述外部刷新请求所刷新的存储单元的数目设置为大于响应所述内部刷新请求所刷新的存储单元的数目。通过相对地增加响应一个外部刷新请求进行刷新操作的存储单元的数目，能够减少刷新所有存储单元所必须的外部刷新请求的数目。因此，能够降低将外部刷新请求提供给半导体存储器的频率，从而提高访问效率。

Description

半导体存储器
技术领域
本发明涉及一种半导体存储器，这种半导体存储器包括多个DRAM存储单元，并包括SRAM接口。
背景技术
伪SRAM(pseudo SRAM)包括DRAM存储单元(动态存储单元)，并通过在内部自动执行存储单元的刷新操作而用作SRAM。当没有执行读取和写入操作时，伪SRAM执行刷新操作，而不会被控制器识别。为了插入刷新操作，例如，作为读取命令最小提供时间间隔的读取周期时间被设定为将读取操作时间加上刷新操作时间所得到的值。此外，为了优先于读取操作执行刷新操作，从发出读取命令直到输出读取数据的读取访问时间包括了刷新操作时间。对于写入操作也是如此。如上所述，在传统的伪SRAM中，读取操作时间和写入操作时间变得比较长，因此数据传输率下降。
另一方面，为了提高数据传输率，提出了一种当在伪SRAM内部产生刷新请求时，向外部输出刷新请求的方法(例如日本未审查专利申请No.2005-332538)。在这种方法中，访问伪SRAM的控制器响应伪SRAM的内部刷新请求，向伪SRAM提供外部刷新请求。伪SRAM响应外部刷新请求执行刷新操作。外部刷新请求是多个外部访问请求中的一个。因此，响应外部刷新请求的刷新操作不会与读取操作以及写入操作发生冲突。因此，读取操作周期中不必包括刷新操作时间。
但是，当控制器响应伪SRAM的内部刷新请求输出外部刷新请求时，例如，控制器需要在执行连续的读取操作过程中插入外部刷新请求。由于在控制器不希望的时间中断了读取操作，所以存取效率下降。
发明内容
本发明的目的是提高能接收外部刷新请求的伪SRAM的访问效率。
在本发明的半导体存储器中，核心控制电路响应刷新请求产生电路的内部刷新请求，和经由外部刷新输入电路从半导体存储器外提供的外部刷新请求将操作控制信号输出到存储核心以执行刷新操作。所述核心控制电路将响应外部刷新请求进行刷新操作的存储单元的数目设置为大于响应内部刷新请求进行刷新操作的存储单元的数目。通过相对地增加响应一个外部刷新请求进行刷新操作的存储单元的数目，能够减少刷新所有存储单元所需的外部刷新请求的数目。因此，能够降低将外部刷新请求提供给半导体存储器的频率，从而提高存取效率。
在本发明中，可以提高能接收外部刷新请求的伪SRAM的访问效率。
附图说明
根据以下的详细说明并结合附图，本发明的特性、原理以及用途将变得更加明显，在附图中，相似的部分使用相同的附图标记，其中：
图1为示出本发明第一实施例的方框图；
图2为示出图1所示刷新控制电路16细节的方框图；
图3为示出图1所示刷新地址产生电路20细节的方框图；
图4为示出图1所示存储体BK0-1细节的方框图；
图5为示出图1所示FCRAM的操作命令的示意图；
图6为示出第一实施例中刷新操作实例的时序图；
图7为示出第一实施例中刷新操作另一实例的时序图；
图8为示出本发明第二实施例的方框图；
图9为示出图8所示编程电路细节的方框图；以及
图10为示出本发明另一结构实例的方框图。
具体实施方式
以下参照附图说明本发明的具体实施例。在附图中，各条用加黑线表示的信号线由多条信号线组成。加黑线所连接的方框部分由多个电路组成。信号传输经过的各条信号线用与该信号相同的附图标记表示。各个在词首带有“/”的信号表示负逻辑。各个在词尾带有“Z ”的信号表示正逻辑。附图中的各个双圆表示外部端子。
图1示出本发明的第一实施例。半导体存储器MEM例如为时钟同步型FCRAM(快周期RAM)，其与外部时钟CLK同步操作。FCRAM为伪SRAM，包括DRAM存储单元(memory cell)，并包括SRAM接口。存储器MEM包括：命令解码器10、操作控制电路12、刷新计时器14(刷新请求产生电路)、刷新控制电路16、地址缓冲器18、刷新地址产生电路20、地址开关电路22，24、存储体(bank)控制电路26，28、计时调节电路30、数据输入/输出缓冲器32以及存储体BK0，BK1。存储体BK0，BK1为包括存储单元和向/从存储单元输入/输出数据的电路的存储核心。在以下描述的图4中将说明BK0-1的细节。FCRAM在时钟端子接收时钟CLK，并通过时钟缓冲器(未示出)向各个电路块发出接收到的时钟CLK。
命令解码器10输出根据芯片使能信号/CE、地址有效信号/ADV、写入使能信号/WE以及自动刷新信号/RF的逻辑电平所识别的命令作为访问命令CMD，以执行对存储体BK0-1的访问操作。在下文中，例如，有时候将芯片使能信号/CE简写为/CE信号，将写入使能信号/WE简写为/WE信号。在访问命令CMD中，包括读取命令RD、写入命令WR、自动刷新命令AREF等等。在以下描述的图5中将说明操作命令的细节。
芯片使能信号/CE、地址有效信号/ADV、写入使能信号/WE以及自动刷新信号/RF用作接收读取命令、写入命令以及自动刷新命令(外部刷新请求)的命令端子。也就是说，命令解码器10同时用作接收外部刷新请求的外部刷新输入电路。此外，命令解码器10在自刷新模式(内部刷新模式)期间激活自刷新模式信号SMDZ，而在自动刷新模式(外部刷新模式)期间不激活自刷新模式信号SMDZ。当在自刷新模式期间接收到自动刷新命令AREF时，命令解码器10还充当模式转换电路，其响应自动刷新命令AREF将操作模式从自刷新模式转换为自动刷新模式。在以下描述的图6中将说明自刷新模式和自动刷新模式的细节。
操作控制电路12输出读取/写入信号RWZ作为基本计时信号，以响应读取命令RD和写入命令WR，在存储体BK0-1中执行读取操作和写入操作。操作控制电路12包括仲裁器(未示出)，用于确定在读取命令RD和写入命令WR、以及自刷新请求SREF之间的优先级。例如，当同时接收到读取命令RD和自刷新请求SREF时，操作控制电路12将优先级给予自刷新请求SREF。读取命令RD被暂时保留，读取/写入信号RWZ的输出被禁能(即，不能输出读取/写入信号RWZ)，直到响应自刷新请求SREF的刷新操作完成。此外，有时候，如果连续发出多个读取命令RD或写入命令WR，或者执行突发读取操作或突发写入操作，则不能执行响应自刷新请求SREF的刷新操作。在这种情况下，如图2所述，自刷新请求SREF由刷新控制电路16暂时保留。
刷新计时器14包括振荡器，振荡器在预定周期内产生自刷新请求SREF(内部刷新请求)。刷新控制电路16在自动刷新模式期间屏蔽自刷新请求SREF，并响应自动刷新命令AREF输出刷新启动信号REFSZ。此外，刷新控制电路16响应自刷新请求SREF输出刷新启动信号REFSZ。在以下描述的图2中将说明刷新控制电路16的细节。
地址缓冲器18接收地址AD0-22，并输出接收的地址作为列地址CAD0-7(AD0-7)、行地址RAD 9-22(AD9-22)以及存储体地址BAD8(AD8)。列地址CAD0-7用于选择位线对BL，/BL。行地址RAD9-22用于选择字线WL。存储体地址BAD 8用于选择存储体BK0-1。本实施例的FCRAM为地址非多路复用型半导体存储器，其每次在彼此不同的地址端子AD接收列地址CAD0-7、行地址RAD 9-22以及存储体地址BAD 8。
当在存储体BK0-1中执行刷新操作时，刷新地址产生电路20与感测放大器激活信号LE0Z、LE1Z同步地依次产生刷新存储体地址RBAD 8和刷新行地址RRAD 9-22，以操作将在下文中说明的感测放大器SA。也就是说，每次在存储体BK0-1的任一个中执行刷新操作时，依次更新刷新行地址RRAD 9-22和刷新存储体地址RBAD 8。刷新信号REFZ是在刷新操作期间通过存储体BK0-1激活的信号进行OR逻辑运算得到的信号。刷新存储体地址RBAD 8是用以选择执行刷新操作的存储体BK0-1的内部地址。刷新行地址RRAD 9-22是用以选择各存储体BK0-1的字线WL的地址。在以下描述的图3中将说明刷新地址产生电路20的细节。
当刷新启动信号REFSZ和刷新信号REFZ都不激活时，地址开关电路22输出存储体地址BAD 8作为内部存储体地址IBAD8，并且在刷新启动信号REFSZ或者刷新信号REFZ激活时，地址开关电路22输出刷新存储体地址RBAD 8作为内部存储体地址IBAD8。当刷新启动信号REFSZ和刷新信号REFZ都不激活时，地址开关电路24输出行地址RAD9-22作为内部行地址IRAD9-22，并且在刷新启动信号REFSZ或者刷新信号REFZ激活时，地址开关电路24输出刷新行地址RRAD9-22作为内部行地址IRAD9-22。因此，响应地址端子AD接收到的外部地址AD执行读取操作和写入操作，并且响应刷新地址产生电路20产生的内部地址RRAD9-22，RBAD8执行自刷新操作和自动刷新操作。
为了控制对存储体BK1的访问，当内部存储体地址IBAD8的逻辑电平为高时，存储体控制电路26(第一存储体控制电路)与读取/写入信号RWZ或者刷新启动信号REFSZ同步地输出操作控制信号CNT1。为了控制对存储体BK0的访问，当内部存储体地址IBAD8的逻辑电平为低时，存储体控制电路28(第二存储体控制电路)与读取/写入信号RWZ、刷新启动信号REFSZ或者计时信号BK0ACTZ同步地输出操作控制信号CNT0。
如以下描述的图4所示，操作控制信号CNT0-1分别包括：字线激活信号WL0Z、WL1Z，分别用于确定字线WL的激活时间；感测放大器激活信号LE0Z、LE1Z，分别用于确定感测放大器SA的激活时间；列选择信号CL0Z、CL1Z，分别用于确定列开关CSW的导通时间；和位线复位信号BRS0Z、BRS1Z，分别用于确定位线对BL、/BL的预充电时间。在读取操作、写入操作以及刷新操作中，操作控制信号CNT0-1的输出时间可以相同，也可以不同。
在自动刷新模式(SMDZ信号＝低逻辑电平)期间，计时调节电路30将存储体控制电路26输出的感测放大器激活信号LE1Z作为计时信号BK0ACTZ输出到存储体控制电路28。在自刷新模式(SMDZ信号＝高逻辑电平)期间，计时调节电路30停止将计时信号BK0ACTZ(对应于存储体控制电路26输出的感测放大器激活信号LE1Z)输出到存储体控制电路28。在通过计时调节电路30操作的自动刷新模式期间，当在存储体BK1中执行刷新操作时，存储体BK0中的刷新操作与存储体BK1的感测放大器SA被激活的时间同步被启动。这样，除了当刷新存储体地址RBAD8显示存储体BK0之外，对于每一个自动刷新命令AREF，在存储体BK1、BK0中都执行自动刷新操作。对于每一个自刷新请求SREF，在存储体BK0-1的任一个中执行自刷新操作。因此，自动刷新操作所刷新的存储单元数目变为自刷新操作所刷新的存储单元数目的两倍。
存储体控制电路26、28和计时调节电路30用作核心控制电路，其响应自刷新请求SREF和自动刷新命令AREF将操作控制信号CNT0-1输出到存储体BK0-1。换而言之，核心控制电路响应自刷新请求SREF将操作控制信号CNT输出到存储体BK0-1中的任一个，以及响应自动刷新命令AREF将操作控制信号CNT输出到存储体BK0或者存储体BK0-1两者。此外，如上所述，核心控制电路将响应自动刷新命令AREF进行刷新操作的存储单元MC的数目设置为响应自刷新请求SREF进行刷新操作的存储单元MC的数目的两倍。在以下描述的图6和图7中将说明刷新操作的细节。
数据输入/输出缓冲器32通过数据端子DQ接收写入数据，并将接收的数据输出到数据总线DB。此外，数据输入/输出缓冲器32通过数据总线DB从存储单元MC接收所读取的数据，并将接收的数据输出到数据端子DQ。
在本实施例中，作为读取命令最小提供时间间隔规范(specification)的读取周期时间(外部访问周期时间)被设定为长于各个存储体BK0-1的一次读取操作时间。类似地，作为写入命令最小提供时间间隔规范的写入周期时间(外部访问周期时间)被设定为长于各个存储体BK0-1的一次写入操作时间。也就是说，外部访问周期时间等于将存储体BK0-1的读取操作时间(写入操作时间)加上一个富余时间(margin time)所得到的值。读取周期时间与写入周期时间彼此相等，并且读取操作时间与写入操作时间彼此相等。各个存储体BK0-1的实际刷新操作时间差不多是读取操作时间和写入操作时间的一半。
当自刷新请求SREF与读取命令或者写入命令发生冲突时，利用上述富余时间执行自刷新操作。具体而言，例如，读取周期时间是读取操作时间的1.5倍，写入周期时间是写入操作时间的1.5倍。此时，上述富余时间是读取操作时间(写入操作时间)的一半。因此，例如，同样是优先于读取操作执行刷新操作，通过执行包括富余时间(为读取操作时间的一半)的一次读取周期，就可以保证执行一次自刷新操作的时间。换而言之，因为将优先级给予刷新操作而导致的读取操作相对于读取命令RD的延迟可以包含在一次读取周期时间内。
此外，在自动刷新模式(其中，刷新操作仅响应自动刷新命令AREF而执行)期间，刷新操作的插入时机由控制器来控制。因此，读取周期时间和写入周期时间不需要包括上述富余时间。也就是说，读取周期时间和写入周期时间可等于读取操作时间和写入操作时间。因此，可以缩短在自动刷新模式期间的读取周期时间和写入周期时间，从而提高存取效率。
图2示出图1所示刷新控制电路16的细节。刷新控制电路16包括：刷新请求屏蔽电路34，36、复位电路38以及刷新请求存储电路40。
刷新请求屏蔽电路34(内部请求屏蔽电路)在自刷新模式信号SMDZ激活时(自刷新模式)，将自刷新请求SREF输出到刷新请求存储电路40，在自刷新模式信号SMDZ不激活时(自动刷新模式)，禁能自刷新请求SREF的输出。这样就可以避免在自动刷新模式中执行响应自刷新请求SREF的自刷新操作。输出被禁能的自刷新请求SREF被擦除而不会保留。在自动刷新模式中，访问FCRAM的控制器周期性地提供自动刷新命令AREF。因此，即使自刷新请求SREF被擦除，保留在存储单元MC中的数据也不会消失。
刷新请求屏蔽电路36(外部请求屏蔽电路)将自动刷新命令AREF输出到刷新请求存储电路40。但是应注意，当执行自刷新操作(REFZ信号＝高逻辑电平)时，刷新请求屏蔽电路36禁能自动刷新命令AREF的输出。因此，当执行自刷新操作时，如果提供自动刷新命令AREF以将操作模式从自刷新模式转换为自动刷新模式，自动刷新命令AREF不起作用。因此，例如，当自刷新请求SREF与读取命令RD发生冲突，并且在自刷新操作之后执行读取操作时，能够避免读取操作因为自动刷新操作而引起的进一步延迟。此外，即使取消自动刷新命令AREF，自刷新操作同时还在执行，因此保留在存储单元MC中的数据不会消失。
复位电路38与自刷新模式信号SMDZ的不激活(下降沿)同步地激活复位信号RSTZ。也就是说，每次进入自动刷新模式的时候就输出复位信号RSTZ。
刷新请求存储电路40响应自刷新请求SREF和自动刷新命令AREF输出刷新启动信号REFSZ。此外，当由于连续执行读取操作或写入操作而不能执行自刷新操作时，或者当由于突发读取操作或突发写入操作而不能执行自刷新操作时，刷新请求存储电路40存储自刷新请求SREF。刷新请求存储电路40例如包括5位计数器，并能够存储32个自刷新请求SREF。
在未执行读取操作或写入操作的待机期间，刷新请求存储电路40依次输出已存储的自刷新请求SREF。读取操作或写入操作的执行周期由读取/写入信号RWZ确定。响应刷新启动信号REFSZ的输出，存储的自刷新请求SREF减1。
此外，响应复位信号RSTZ的激活，刷新请求存储电路40擦除所有已存储的自刷新请求SREF。当操作模式从自刷新模式转换为自动刷新模式时，通过擦除在刷新请求存储电路40中存储的自刷新请求SREF，可以在自动刷新模式期间避免执行响应自刷新请求SREF的自刷新操作。将在不能由访问FCRAM的控制器控制的时间执行的自刷新操作不会执行，因此如上所述，读取周期时间和写入周期时间能够被最小化。
图3示出图1所示刷新地址产生电路20的细节。刷新地址产生电路20包括计数器控制电路42和15个串联连接的二进制计数器COUNT。计数器控制电路42响应存储体BK0-1中的刷新操作，产生加总(count-up)信号CUP(正脉冲信号)。存储体BK0-1中的刷新操作通过感测放大器激活信号LE0Z、LE1Z和存储体地址信号BA8Z、BA8X来检测。当存储体地址BAD8的逻辑电平为高时，存储体地址信号BA8Z变为高逻辑电平。当存储体地址BAD8的逻辑电平为低时，存储体地址信号BA8X变为高逻辑电平。
第一阶段的计数器COUNT与加总信号CUP的上升沿同步地执行计数操作。第二阶段以及随后阶段的计数器COUNT分别与前一阶段的计数器COUNT的输出信号的上升沿同步地执行计数操作。第一阶段的计数器COUNT输出刷新存储体地址RBAD8，第二阶段以及随后阶段的计数器COUNT分别输出刷新行地址RRAD9-22。通过刷新地址产生电路20，每次在存储体BK0-1中执行刷新操作时，刷新存储体地址RBAD8都被更新，并且每次刷新存储体地址RBAD8经过一个循环时，刷新行地址RRAD9-22被依次更新。
图4示出图1所示存储体BK0-1的细节。存储体BK0-1的结构相同，彼此独立操作。存储体BK0-1的每一个包括行地址解码器RDEC、列地址解码器CDEC、感测放大器SA、列开关CSW、读取放大器RA、写入放大器WA以及存储单元阵列ARY。存储单元阵列ARY包括动态存储单元MC、字线WL以及位线对BL、/BL，其中字线WL以及位线对BL、/BL连接到动态存储单元MC。存储单元MC形成于字线WL与位线对BL、/BL相互交叉的位置。
行地址解码器RDEC将行地址IRAD9-22解码，以选择任一字线WL的。行地址解码器RDEC与字线激活信号WL1Z(或WL0Z)同步地激活任一字线WL。字线WL的激活电平(高电平)是比电源电压高的升压电压(boostvoltage)。因此，FCRAM包括升压电路(未示出)，以产生升压电压。列地址解码器CDEC将列地址CAD0-7解码，以选择位线对BL、/BL。感测放大器SA与感测放大激活信号LE1Z(或LE0Z)同步地被激活，并将从位线对BL、/BL读取的数据信号之间的信号量差值放大。
列开关CSW与列选择信号CL1Z(或CL0Z)同步地将对应于列地址CAD的位线对BL、/BL连接到读取放大器RA和写入放大器WA。当位线复位信号BRS1Z(或BRS0Z)的逻辑电平为高时，位线对BL、/BL被设置为预充电电压。在读取访问操作期间，读取放大器RA将通过列开关CSW输出的补充读取数据放大。在写入访问操作期间，写入放大器WA将通过数据总线DB提供的补充写入数据放大，并将其提供给位线对BL、/BL。
图1所示的存储体控制电路26响应RWZ信号、REFSZ信号，依次激活WL1Z信号、LE1Z信号以及CL1Z信号。类似地，存储体控制电路28响应RWZ信号、REFSZ信号或者BK0ACTZ信号，依次激活WL0Z信号、LE0Z信号以及CL0Z信号。也就是说，由WL1Z信号产生LE1Z信号，由WL0Z信号产生LE0Z信号。
图5示出图1所示FCRAM的操作命令。图1所示的命令解码器10与时钟信号CLK的上升沿同步地接收/CE信号、/RF信号、/ADV信号、以及/WE信号，并确定各自的操作命令。当/CE信号为低逻辑电平(L)、/RF信号为高逻辑电平(H)、/ADV信号为低逻辑电平(L)、以及/WE信号为高逻辑电平(H)时，读取命令RD被识别。当/CE信号、/RF信号、/ADV信号、以及/WE信号的逻辑电平为L、H、L、L时，写入命令WR被识别。
当/CE信号、/RF信号、/ADV信号、以及/WE信号的逻辑电平为L、L、H、L时，自动刷新命令AREF被识别。在自刷新模式期间，当提供自动刷新命令AREF时，操作模式转换为自动刷新模式。也就是说，自动刷新命令AREF还用作自动刷新模式的进入命令。当/CE信号、/RF信号、/ADV信号、以及/WE信号的逻辑电平为L、L、H、H时，自刷新使能命令SREN被识别。在自动刷新模式期间，当操作模式回到自刷新模式时，提供自刷新使能命令SREN。
图6示出第一实施例中刷新操作的实例。在本实施例中，自刷新请求SREF的产生周期以及自动刷新命令AREF的平均提供间隔为2μs。图6中，在自刷新模式SMD期间，提供自动刷新命令AREF(图6中的(a))，并且操作模式转换为自动刷新模式AMD(图6中的(b))。自动刷新模式AMD为从自刷新模式SMD期间接收到自动刷新命令AREF直到接收到自刷新使能命令SREN的周期。在本实例中，提供第二自动刷新命令AREF之后(图6中的(c))，提供自刷新使能命令SREN(图6中的(d))。然后，操作模式再次回到自刷新模式SMD(图6中的(e))。
当产生第一自刷新请求SREF时，刷新地址产生电路20输出高逻辑电平H的刷新存储体地址RBAD8(图6中的(f))。因此，对应于存储体BK1的存储体控制电路26工作，并且LE1Z信号被激活(图6中的(g))。然后，在刷新信号REFZ的激活周期期间，在存储体BK1中执行自刷新操作(图6中的(h))。刷新地址产生电路20响应LE1Z信号(图6中的(i))进行加总处理，并将刷新存储体地址RBAD8变为低逻辑电平L(图6中的(i))。
当产生下一个自刷新请求SREF时，刷新存储体地址RBAD8处于低逻辑电平L。因此，对应于存储体BK0的存储体控制电路28工作，LE0Z信号被激活(图6中的(k))。在REFZ信号的激活周期期间，在存储体BK0中执行自刷新操作(图6中的(1))。刷新地址产生电路20响应LE0Z信号进行加总处理，并将刷新存储体地址RBAD8和刷新行地址RRAD9分别变为高逻辑电平H和低逻辑电平L(图6中的(m))。
当接着提供自动刷新命令AREF时，操作模式从自刷新模式SMD转换为自动刷新模式AMD。刷新控制电路16相对于刷新计时器14屏蔽自刷新请求SREF。这样就可以在不需要停止刷新计时器14的情况下避免响应自刷新请求SREF执行自刷新操作。在自动刷新模式期间，使得不能响应自刷新请求SREF执行自刷新操作，就可以避免读取操作和写入操作由于自刷新操作而引起的延迟。因此，可以避免访问效率下降。
当提供自动刷新命令AREF时，刷新存储体地址RBAD8处于高逻辑电平H。因此，对应于存储体BK1的存储体控制电路26工作，并且LE1Z信号被激活(图6中的(n))。因为自动刷新模式AMD，响应LE1Z信号而激活BK0ACTZ信号(图6中的(o))。与BK0ACTZ信号同步，存储体控制电路28依次激活WL0Z、LE0Z信号以及CL0Z信号等等(图6中的(p))。
在自动刷新模式AMD中，响应自动刷新命令AREF，与刷新存储体地址RBAD8的变化同步地分别依次输出LE1Z信号和LE0Z信号，直到刷新行地址最低位RRAD9的值改变。这种操作通过刷新地址产生电路20、存储体控制电路26，28以及计时调节电路30来实现。通过这些电路，刷新存储体地址RBAD8在自动刷新操作之后总是变为高逻辑电平H。因此，即使每次刷新的存储单元MC的数量在操作模式SMD、AMD之间不同，也可以利用共同刷新地址产生电路20来产生共同刷新地址RBAD8、RRAD9-22。特别地，利用作为操作控制信号的LE1Z、LE0Z信号加总刷新地址产生电路20来操作存储体BK1、BK0，就会产生刷新地址RBAD8、RRAD9-22，并且，即使每次刷新的存储单元MC的数量在操作模式SMD、AMD之间不同，也可以正确地保持更新次序。
当在自动刷新模式AMD期间连续执行刷新操作时，包括LE1Z信号、LE0Z信号的操作控制信号CNT的部分激活周期彼此重叠。因此，部分刷新操作周期彼此重叠。因此，当同样响应一个自动刷新命令AREF分别在存储体BK1、BK0中执行刷新操作时，能够使刷新操作周期(REFZ信号的激活周期)最小化。因此，能够缩短自动刷新操作周期，从而避免读取命令和写入命令的提供频率下降。也就是说，能够避免访问效率下降。此外，存储体BK1、BK0中的刷新操作周期彼此重叠，因此从存储体BK1中的刷新操作开始到存储体BK0中的刷新操作结束，REFZ信号被激活(图6中的(q))。
此外，如图4所示，从WL1Z、WL0Z信号产生LE1Z、LE0Z信号的激活时间。虽然没有具体示出，WL1Z信号和WL0Z信号的部分激活周期如同LE1Z信号和LE0Z信号的情况一样彼此重叠。换而言之，WL1Z信号和WL0Z信号的激活时间(上升沿)彼此错开(shift)。通过依次启动存储体BK1、BK0中的刷新操作，能够避免在自动刷新操作期间峰值电流的增加。特别地，利用升压电压产生字线WL的高电平。因此，将各字线的激活时间彼此错开，就可以避免升压电路的能力变得不足。换而言之，不一定需要升压电压能力很强的升压电路。因此，可以避免增加升压电路的电路尺寸，从而避免连接到升压电路的电源线导线宽度增加。这样，就可以避免FCRAM的芯片尺寸增加。
类似地，对于第二个以及随后的自动刷新命令AREF，响应自动刷新命令AREF依次激活LE1Z信号和LE0Z信号，存储体BK1、BK0中的刷新操作彼此重叠地执行。此外，刷新地址产生电路20执行两次计数操作(图6中的(r))。将响应自动刷新命令AREF而刷新的存储单元MC的数目增加到响应自刷新请求SREF而刷新的存储单元MC的数目的两倍，就可以降低提供自动刷新命令AREF的频率。这样，就可以相对地降低提供读取命令RD和写入命令WR的频率，从而提高FCRAM的访问效率。
接着，在提供自刷新使能命令SREN之后，刷新控制电路16解除对自刷新请求SREF的屏蔽。这样，如上所述，对于每个自刷新请求SREF，更新刷新存储体地址RBAD8，并依次执行存储体BK1、BK0中的自刷新操作(图6中的(s)和(t))。
自动刷新操作的插入时机由访问FCRAM的控制器控制，因此自动刷新操作不会与读取和写入操作发生冲突。也就是说，读取和写入操作不会在自动刷新操作之后立即执行。因此，自动刷新操作时间可以设计得相对富余。因此，容易将存储体BK0-1中的自动刷新操作的启动时间彼此错开，从而降低峰值电流。因此，可以扩大响应一个自动刷新命令AREF而待刷新的区域，并且降低提供自动刷新命令AREF的频率。
图7为示出第一实施例中刷新操作的另一实例。与图6中相同操作的详细说明被省略。与图6的区别在于：当提供自动刷新命令AREF时，输出低逻辑电平L的刷新存储体地址RBAD8。因此，第一自动刷新操作与图6中的情况不同。其它操作与图6中相同。
由于刷新存储体地址RBAD8处于低逻辑电平L，响应第一自动刷新命令AREF，只有对应于存储体BK0的存储体控制电路28工作，以激活LE0Z信号(图7中的(a))。当刷新存储体地址RBAD8处于低逻辑电平L时，此操作与自刷新操作相同。在图7中，通过响应自动刷新命令AREF的一次刷新操作，刷新存储体地址RBAD8经过一个循环变为高逻辑电平H(图7中的(b))，并且刷新行地址最低位RRAD9的值改变(图7中的(c))。在这种情况下，响应自动刷新命令AREF，只有LE0Z信号激活。由于不执行不必要的刷新操作(这里指存储体BK1中的刷新操作)，就可以避免电路无谓的工作。此外，还可以避免由于无谓的刷新操作使得计时调节电路30的计数值发生偏离从而导致故障。
通过第一自动刷新操作，刷新存储体地址RBAD8变为高逻辑电平H。因此，响应第二个以及随后的自动刷新命令AREF的自动刷新操作与图6中的情况相同。
如上所述，在第一实施例中，相比于其中响应自刷新模式请求SREF执行刷新操作的存储体BK的数目(即存储单元MC的数目)，增加其中响应自动刷新命令AREF执行刷新操作的存储体BK的数目，可以减少刷新所有存储单元MC所需的自动刷新命令AREF的数目。因此，可以降低向FCRAM提供自动刷新命令AREF的频率，从而提高存取效率。
图8示出本发明的第二实施例。与第一实施例中所述相同的元件使用相同的附图标记，并且省略其详细说明。本实施例的FCRAM包括：命令解码器10A和计时调节电路30A，分别取代第一实施例中的命令解码器10和计时调节电路30。此外，还新加入了编程电路44。其它结构与第一实施例中相同。
命令解码器10A是将接收调节命令ADJC的功能加入第一实施例中的命令解码器10而构成的。调节命令ADJC为测试命令，在FCRAM的制作过程中使用。FCRAM的使用者不能使用这个命令。例如，调节命令ADJC仅在测试模式下为有效。通过向FCRAM提供使用者不常使用的组合操作命令来进入测试模式。
编程电路44响应调节命令ADJC接收地址AD0-2，并根据地址AD0-2的逻辑值存储调节值。调节值通过例如锁存器等等来存储，并且调节值仅当FCRAM被供电时被保留。此外，如以下描述的图9所示，编程电路44包括保险丝电路46，其用以存储调节值。编程电路44根据已存储的调节值输出具有逻辑值的调节信号ADJ。
计时调节电路30A包括可变延迟电路DLY，可变延迟电路DLY的延迟时间根据调节信号ADJ而改变，以调节计时信号BK0ACTZ的输出时间。这样，可以调节在自动刷新模式AMD期间执行刷新操作的存储体BK0的刷新启动时间。
图9示出图8所示编程电路的细节。编程电路44包括：保险丝电路46、测试电路48和选择器50。保险丝电路46包括多个保险丝，并根据保险丝的编程状态输出具有逻辑值的调节信号ADJ。测试电路48响应调节命令ADJC接收地址AD0-2，并根据地址AD0-2的逻辑值存储调节值。输出已存储的调节值作为调节信号TADJ。
当调节命令ADJC有效时，即，在测试模式期间，选择器50从测试电路48输出调节信号TADJ作为调节信号ADJ。此外，当调节命令ADJC无效时，即，除了测试模式之外，选择器50从保险丝电路46输出调节信号FADJ作为调节信号ADJ。
本实施例中，首先，在制作过程中，使调节命令ADJC有效，当调节信号ADJ的值改变时评估FCRAM。接着，功耗在规范内、自动刷新操作时间最短的自动刷新操作的启动时间被确定。之后，对用以获得确定的启动时间的保险丝编程，并组装FCRAM。
如上所述，在第二实施例中也可以获得与第一实施例中同样的效果。此外，在本实施例中，响应自动刷新命令AREF而操作的存储体BK0的刷新启动时间可得到最佳调节。在峰值电流处于规范内的情况下，可以使自动刷新操作时间降到最短。因此，可以相对地增加提供读取命令RD和写入命令WR的频率，从而提高FCRAM的访问效率。
此外，在上述各实施例中，描述了将本发明应用于包括两个存储体BK0-1的FCRAM的实例。本发明不限于这些实施例。例如，如图10所示，本发明可应用于包括四个存储体BK0-3的FCRAM。在这种情况下，FCRAM包括对应于存储体BK3的存储体控制电路26、分别对应于存储体BK2-0的存储体控制电路28以及计时调节电路30。此附图中操作控制信号CNT0-3的编号分别对应于存储体BK的号码。
虽然没有具体示出，刷新地址产生电路产生的低阶两位刷新地址为用以选择存储体BK0-3的刷新存储体地址RBAD8-9。此时，刷新行地址为RRAD10-22。因此，存储体控制电路26、28接收存储体地址IBAD8-9。在响应第一自动刷新命令AREF的刷新操作中，在根据刷新存储体地址RBAD8-9选择的至少一个存储体BK中执行刷新操作。在响应第二个以及随后的自动刷新命令AREF的刷新操作中，在存储体BK0-3中依次执行彼此重叠的刷新操作。
此外，在上述各实施例中，描述了将本发明应用于FCRAM的实例。本发明不限于这些实施例。例如，本发明可应用于时钟同步型伪SRAM。
在上述各实施例中，描述了在自动刷新模式AMD期间与存储体BK1的LE1Z信号同步地启动存储体BK0中的刷新操作的实例。本发明不限于这些实施例。例如，可与WL1Z信号或CL1Z信号同步地启动存储体BK0中的刷新操作。或者，也可以使用与第二实施例中所示的选择器44类似的选择器，使用保险丝电路可以选择WL1Z信号、LE1Z信号以及CL1Z信号中的任一个。

Claims (16)

1、一种半导体存储器，包括：
存储核心，包括多个存储单元；
刷新请求产生电路，用于以预定周期产生内部刷新请求；
外部刷新输入电路，用于接收外部刷新请求；以及
核心控制电路，用于响应所述内部刷新请求和所述外部刷新请求，将操作控制信号输出到所述存储核心以执行刷新操作，其中将响应所述外部刷新请求所刷新的存储单元的数目设置为大于响应所述内部刷新请求所刷新的存储单元的数目。
2、如权利要求1所述的半导体存储器，其中
所述存储核心包括彼此独立工作的多个存储体；以及
所述核心控制电路输出所述操作控制信号，以在所述多个存储体中分别执行刷新操作，其中所述核心控制电路响应所述内部刷新请求将所述操作控制信号输出到所述多个存储体中的任一个，以及响应所述外部刷新请求将所述操作控制信号输出到所述多个存储体中的两个或更多个。
3、如权利要求2所述的半导体存储器，还包括：
多条字线，形成于所述多个存储体的每一存储体中，并且每条字线均连接到所述多个存储单元；以及
刷新地址产生电路，用于响应所述操作控制信号产生用以表示该存储体的地址和用以表示执行刷新操作的字线的刷新地址。
4、如权利要求3所述的半导体存储器，其中
所述刷新地址产生电路包括：
计数器控制电路，用于响应所述操作控制信号产生加总信号；
串联连接的多个二进制计数器，其中，所述多个二进制计数器中的一个计数器与所述计数器控制电路连接而作为第一计数器，且所述第一计数器接收所述加总信号；
所述第一计数器输出刷新存储体地址以选择所述存储体，而除了输出所述刷新存储体地址的计数器之外的其它计数器输出刷新行地址以选择所述字线。
5、如权利要求4所述的半导体存储器，其中
响应所述外部刷新请求，所述核心控制电路与所述刷新存储体地址的改变分别同步地依次输出所述操作控制信号，直到所述刷新地址产生电路输出的所述刷新行地址最低位的值改变。
6、如权利要求2所述的半导体存储器，其中
所述半导体存储器具有外部刷新模式和内部刷新模式，在所述外部刷新模式中仅响应所述外部刷新请求执行所述刷新操作，在所述内部刷新模式中仅响应所述内部刷新请求执行所述刷新操作，
所述核心控制电路包括：
多个存储体控制电路，分别对应于所述多个存储体而形成，在所述外部刷新模式期间，所述存储体控制电路输出所述操作控制信号，以响应一个外部刷新请求在两个或更多个所述存储体中执行所述刷新操作；以及
计时调节电路，用于接收第一存储体控制电路输出的操作控制信号，并将所接收的操作控制信号作为计时信号输出到第二存储体控制电路，所述第一存储体控制电路为对应于相对较早执行刷新操作的存储体的存储体控制电路，所述第二存储体控制电路为对应于相对较晚执行刷新操作的存储体的存储体控制电路，以及
所述第二存储体控制电路将其操作控制信号与所述计时信号同步地输出。
7、如权利要求6所述的半导体存储器，其中
所述多个存储体的每一个包括：多条字线，分别连接到所述多个存储单元；和感测放大器，响应所述多条字线的其中一个的选择，将从所述存储单元读取的数据的信号量放大，
所述操作控制信号包括：字线激活信号，用于选择所述多条字线的其中一个；和感测放大器激活信号，用于激活所述感测放大器，以及
所述计时信号为所述感测放大器激活信号。
8、如权利要求6所述的半导体存储器，其中
所述计时调节电路具有用以调节所述计时信号的输出时间的功能。
9、如权利要求8所述的半导体存储器，还包括：
编程电路，用于根据预设值输出具有逻辑值的调节信号，其中
所述计时调节电路包括可变延迟电路，用于根据所述调节信号的逻辑值调节所述计时信号的输出时间。
10、如权利要求9所述的半导体存储器，其中
所述编程电路包括保险丝，并根据所述保险丝的编程状态输出具有逻辑值的调节信号。
11、如权利要求2所述的半导体存储器，其中
当响应所述外部刷新请求在所述多个存储体的两个或更多个中执行所述刷新操作时，所述核心控制电路在部分刷新操作周期彼此重叠的时机输出所述操作控制信号。
12、如权利要求11所述的半导体存储器，还包括：
多条字线，形成于所述多个存储体的每一存储体中，并且所述多条字线分别连接到所述多个存储单元；其中
当执行响应所述外部刷新请求的刷新操作时，所述核心控制电路将所述多条字线的激活时机彼此错开。
13、如权利要求1所述的半导体存储器，还包括：
模式转换电路，用于当在内部刷新模式期间接收到所述外部刷新请求时，响应所述外部刷新请求将所述内部刷新模式转换为外部刷新模式；以及
内部请求屏蔽电路，用于在所述内部刷新模式期间，将所述内部刷新请求输出到所述核心控制电路，以及在所述外部刷新模式期间，使得所述内部刷新请求不能提供到所述核心控制电路，其中
所述内部刷新模式为仅响应所述内部刷新请求执行所述刷新操作的操作模式，所述外部刷新模式为仅响应所述外部刷新请求执行所述刷新操作的操作模式。
14、如权利要求13所述的半导体存储器，还包括：
复位电路，响应从所述内部刷新模式向所述外部刷新模式的转换而输出复位信号；以及
刷新请求存储电路，用于接收从所述内部请求屏蔽电路输出的所述内部刷新请求，响应由于与读取操作或写入操作发生冲突而不能执行所述刷新操作来保留所述内部刷新请求，当所述读取操作和所述写入操作不执行时将保留的内部刷新请求输出到所述核心控制电路，以及响应所述复位信号擦除已保留的内部刷新请求。
15、如权利要求13所述的半导体存储器，还包括：
外部请求屏蔽电路，在响应所述内部刷新请求的刷新操作期间，使得所述外部刷新请求不能输出到所述核心控制电路。
16、如权利要求1所述的半导体存储器，其中
所述核心控制电路响应读取命令或写入命令，将所述操作控制信号输出到所述存储核心，以执行读取操作或写入操作，
作为读取命令或写入命令最小提供时间间隔规范，外部访问周期时间等于将所述存储核心执行一次读取操作或写入操作的核心操作时间加上一个富余时间所获得的值，其中，该富余时间使得将优先级给予刷新操作而导致的读取操作相对于读取命令的延迟或写入操作相对于写入命令的延迟包含在一次读取周期时间内或一次写入周期时间内，以及
利用所述富余时间执行响应所述内部刷新请求的刷新操作。
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