TWI702611B - 記憶體電路 - Google Patents

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Abstract

記憶體電路的資料接收級電路接收串列輸入信號及晶片致能信號。記憶體電路的資料寫入電路依據串列輸入信號以產生命令信號以及資料信號的至少其中之一。記憶體電路的電源電路產生操作電壓，以提供記憶胞陣列執行資料存取動作。記憶體電路的資料輸出級電路輸出讀出資料。記憶體電路的控制器依據晶片致能信號的變化，以執行記憶體電路的操作狀態的切換動作。控制器並依據操作狀態，以決定資料接收級電路、資料寫入電路、電源電路以及資料輸出級電路的禁能或致能狀態。

Description

記憶體電路
本發明是有關於一種記憶體電路，且特別是有關於一種具有軌到軌輸入緩衝器以及狀態控制器的記憶體電路。
圖1A繪示習知的快閃記憶體架構的示意圖。請見圖1A，記憶體控制器110提供晶片致能信號CS#、參考電壓VREF、時脈信號CLK以及串列輸入信號SIO至快閃記憶體120。快閃記憶體120依據串列輸入信號SIO中的命令，以對快閃記憶體120中的記憶胞陣列（圖未示）執行存取操作，並以串列方式輸出讀出資料以及數據選通信號DQS。
對於快閃記憶體來說，符合殘餘連續終結邏輯（Stub Series Terminated Logic，SSTL）標準或是高溫儲存壽命（High Temperature Storage Life，HTSL）標準的輸入緩衝區雖無靜態電流，但無法在高速信號下操作。而差分類型的輸入緩衝區雖可在適當的高速信號下操作，但具有靜態電流。另外，快閃記憶體120的輸入緩衝器的噪聲容限容易變動。圖1B繪示習知的快閃記憶體（flash memory）的輸入緩衝器的示意圖。請見圖1B，在輸入緩衝器121在依據致能信號EN致能的狀況下，輸入信號IN在轉態點附近（例如由低邏輯準位轉為高邏輯準位的過程）時，輸出信號OUT的狀態會因為輸入信號中的雜訊而產生擾動。
本發明提供一種記憶體電路，可以在高速信號下操作，並具有低耗能、低失真、低雜訊等功效。
本發明的記憶體電路包括資料接收級電路、資料寫入電路、記憶胞陣列、電源電路、資料輸出級電路以及控制器。資料接收級電路用以接收串列輸入信號以及晶片致能信號。資料寫入電路耦接資料接收級電路，用以依據串列輸入信號以產生命令信號以及資料信號的至少其中之一。電源電路用以產生操作電壓，以提供記憶胞陣列執行資料存取動作。資料輸出級電路耦接記憶胞陣列，用以輸出讀出資料。控制器耦接資料寫入電路以及電源電路，用以依據晶片致能信號的變化狀態，以執行記憶體電路的操作狀態的切換動作。控制器並用以依據記憶體電路的操作狀態，以決定資料接收級電路、資料寫入電路、電源電路以及資料輸出級電路的禁能或致能狀態。
基於上述，本發明的記憶體電路具有可在高速信號下操作、低失真、低雜訊等優點。另外，本發明透過設置狀態控制器來控制記憶體電路中各元件的致能與禁能狀態，達到低功耗的效果。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖2繪示本發明一實施例的記憶體電路的示意圖。請見圖2，記憶體電路200包括資料接收級電路210、資料寫入電路220、電源電路230、記憶胞陣列240、資料輸出級電路250、狀態控制器260以及位址產生器270。資料接收級電路210用以接收外部控制器提供的串列輸入信號SIO以及晶片致能信號CS#。資料接收級電路210可以包括多個輸入緩充器，以分別接收串列輸入信號SIO、時脈信號CLK以及晶片致能信號CS#。
資料寫入電路220耦接資料接收級電路210，用以依據串列輸入信號SIO以及時脈信號CLK來產生命令信號以及資料信號的至少其中之一。資料寫入電路220可以依據串列輸入信號SIO的內容來產生對應的命令信號。命令信號可以是寫入命令、讀出命令或斷電命令。
電源電路230用以產生操作電壓，以提供記憶胞陣列240執行資料存取動作。其中，記憶胞陣列240可以包含行解碼器241以及列解碼器242。資料輸出級電路250耦接記憶胞陣列240，用以輸出讀出資料。控制器260耦接資料寫入電路220以及電源電路230，用以依據該晶片致能信號CS#的變化狀態，以執行記憶體電路200的操作狀態的切換動作。控制器260並依據記憶體電路200的操作狀態，以決定資料接收級電路210、資料寫入電路220、電源電路230以及資料輸出級電路250的禁能或致能狀態。
晶片致能信號CS#可以經由資料暫存器221以及命令解碼器222被提供至狀態控制器260。資料暫存器221可以接收及暫存資料接收級電路210所接收的輸入信號以及輸入緩衝器213的輸出信號。命令解碼器222可以依據資料暫存器221的輸出信號來產生命令信號以及資料信號中的至少一個。
位址產生器270可以依據輸入緩衝器212產生的輸出信號以及輸入緩衝器213產生的輸出信號，來產生對應資料存取動作的記憶胞位址。記憶胞位址經由行解碼器241以及列解碼器242進行解碼，使資料信號被寫入對應至記憶胞陣列240中指定的記憶胞，或是自指定的記憶胞讀出資料信號。
電源電路230可以包含高電壓產生與分配器231以及待機電泵232。高電壓產生與分配器231以及待機電泵232分別產生第一電壓與第二電壓以提供該記憶胞陣列240執行資料存取動作。
在本實施例中，資料接收級電路210可以包含輸入緩衝器211~213。資料寫入電路220可以包括資料暫存器221以及命令解碼器222。電源電路230可以包括高電壓產生與分配器231以及待機電泵232。資料輸出級電路250可以包括感測放大器251、資料多工器252以及輸出緩衝器253。其中，感測放大器251耦接240記憶胞陣列，用以產生至少一感測信號。多工器252耦接感測放大器251，用以接收至少一感測信號，並輸出至少一感測信號中的一個做為讀出資料。輸出緩衝器253用以輸出讀出資料以及資料選通信號（Data Strobe Signal, DQS）。狀態控制器260可以產生致能信號EN1~EN5以分別控制輸入緩衝器212與213、位址產生器270、高電壓產生與分配器231、待機電泵232以及資料輸出級電路250的致能狀態與禁能狀態。
依據前面的說明，本發明所屬領域中具有通常知識者應可以理解以及實施上述的輸入緩衝器211、資料寫入電路220、位址產生器270、記憶胞陣列240以及資料輸出級電路250，故在此不再贅述。下面將針對狀態控制器260進行詳細的說明。
請同時參照下表與圖2。下表列出記憶體電路200中的各元件對應各種操作狀態的致能與禁能情形。狀態控制器260依據命令解碼器222產生的輸出信號以及晶片致能信號CS#的狀態變化，來執行記憶體電路200的操作狀態的切換動作。在一實施例中，記憶體電路200的操作狀態包括激活狀態、待機狀態以及斷電狀態。記憶體電路200的各元件依據狀態控制器260所決定的操作狀態被致能或禁能，以達成低功耗的功效。在另一實施例中，記憶體電路200的操作狀態可以更包括深度斷電狀態。相較於斷電狀態，狀態控制器260在深度斷電狀態下可以禁能更多的元件。其中，狀態控制器260可以是依據有限狀態機（Finite State Machine）由硬體描述語言（Hardware Description Language）或其他任意本領域通常知識者所熟知的設計方法，來進行設計的電路。
  激活狀態 待機狀態 斷電狀態 深度斷電 狀態
輸入緩衝器211 致能 致能 致能 致能
輸入緩衝器212、213 致能 致能 禁能 禁能
資料暫存器221 致能 致能 致能 致能
命令解碼器222 致能 致能 致能 致能
位址產生器270 致能 致能 致能 致能
待機電泵232 致能 致能 致能 禁能
高電壓產生與分配器231 致能 禁能 禁能 禁能
感測放大器251 致能 禁能 禁能 禁能
資料多工器252 致能 禁能 禁能 禁能
輸出緩衝器253 致能 禁能 禁能 禁能
需說明的是，上表雖示例記憶體電路中的各元件對應各種操作狀態的致能與禁能情形，惟本發明不以此為限制。在其他實施例中，記憶體電路中的各元件對應各種操作狀態的致能與禁能情形可以依據實際需求設計而不同於上表。只要能夠達到低功秏的效果，皆在本發明的範疇之內。
圖3繪示本發明一實施例的狀態機示意圖，圖4繪示本發明一實施例的波形示意圖。請同時參照圖2、圖3以及圖4，記憶體電路200的操作狀態可以包括待機狀態、激活狀態以及斷電狀態，上述的操作狀態受控於狀態控制器260。在動作細節上，首先在斷電狀態PD1下，狀態控制器260偵測晶片致能信號CS#上的脈波信號P（例如為低電壓脈波），並在脈波信號P後，狀態控制器260判斷晶片致能信號CS#維持為第一預設邏輯準位（例如為高邏輯準位）達時間區間t1時，狀態控制器260可進入待機狀態SB1。狀態控制器260用以在待機狀態SB1以決定致能資料接收級電路210以及資料寫入電路220，並禁能電源電路230以及資料輸出級電路250。更具體來說，在待機狀態SB1下，狀態控制器260透過產生致能信號EN1使輸入緩衝器212與213被禁能，狀態控制器260並透過產生致能信號EN3使電源電路230的高電壓產生與分配器231被禁能，狀態控制器260並透過產生致能信號EN4使電源電路230的待機電泵232則被致能。
承續上述的實施例，在晶片致能信號CS#變更為第二預設邏輯準位（例如為低邏輯準位）後，狀態控制器260進入激活狀態AC1，並接收到讀寫命令R/W_cmd。狀態控制器260用以依據激活狀態AC1以決定致能資料接收級電路210、資料寫入電路220、電源電路230以及資料輸出級電路。更具體來說，在激活狀態AC1下，狀態控制器260透過產生致能信號EN3與EN4以分別使電源電路230的高電壓產生與分配器231以及待機電泵232被致能。
承續上述的實施例，在晶片致能信號CS#變更為第一預設邏輯準位後，狀態控制器260判斷晶片致能信號CS#維持為第一預設邏輯準位達時間區間t2時，重新進入待機狀態SB2。
承續上述的實施例，在晶片致能信號CS#變更為第二預設邏輯準位後，狀態控制器260進入激活狀態AC2，並接收到讀寫命令R/W_cmd。
承續上述的實施例，在晶片致能信號CS#變更為第一預設邏輯準位後，狀態控制器260判斷晶片致能信號CS#維持為第一預設邏輯準位達時間區間t2時，重新進入待機狀態SB3。
承續上述的實施例，在晶片致能信號CS#變更為第二預設邏輯準位後，狀態控制器260進入激活狀態AC3，並接收到斷電命令PWD_cmd。
承續上述的實施例，在晶片致能信號CS#變更為第一預設邏輯準位後，狀態控制器260判斷晶片致能信號CS#維持為第一預設邏輯準位達時間區間tx時，重新進入斷電狀態PD1。狀態控制器260用以依據斷電狀態以決定致能資料寫入電路220，並禁能資料接收級電路210、電源電路230以及資料輸出級電路250。更具體來說，在斷電狀態下，狀態控制器260透過產生致能信號EN1使資料接收級電路210的輸入緩衝器212與213被禁能，狀態控制器260並透過產生致能信號EN3使電源電路230的高電壓產生與分配器231被禁能，狀態控制器260並透過產生致能信號EN4使電源電路230的待機電泵232被致能。
由上可知，在兩次斷電狀態PD1之間，輸入緩衝器211~213保持致能的狀態。在本實施例中，晶片致能信號CS#的第一預設邏輯準位為高邏輯準位，第二預設邏輯準位為低邏輯準位。然而本發明並不對此進行任何限制，在其他實施例中，設計者可以設計第一預設邏輯準位為低邏輯準位，第二預設邏輯準位為高邏輯準位。圖5繪示本發明另一實施例的波形示意圖。圖5與圖4實施例之間的差異僅在於，在斷電狀態結束時，晶片致能信號CS#不會產生低電壓脈波，而是由高邏輯準位轉為低邏輯準位並維持在低邏輯準位。請同時參照圖2與圖5，在斷電狀態下，狀態控制器260偵測晶片致能信號CS#上的脈波信號P，並在判斷晶片致能信號CS#維持為第一預設邏輯準位達時間區間t1時，進入激活狀態AC1。
圖6繪示本發明另一實施例的狀態機示意圖，圖7繪示本發明另一實施例的波形示意圖。圖6與圖3實施例的差異在於多了深度斷電狀態，下面將針對深度斷電狀態進行說明。請同時參照圖2、圖6與圖7，在深度斷電狀態PD2下，狀態控制器260偵測晶片致能信號CS#上的脈波信號P（例如為低電壓脈波），並在脈波信號P後，狀態控制器260判斷晶片致能信號CS#維持為第一邏輯準位達時間區間t3時，進入待機狀態SB1。在晶片致能信號CS#變更為第二預設邏輯準位後，狀態控制器260進入激活狀態AC3，並接收到深度斷電信號DPWD_cmd。接著，在晶片致能信號CS#變更為第一預設邏輯準位後，狀態控制器260判斷晶片致能信號CS#維持為第一預設邏輯準位達時間區間ty時，重新進入深度斷電狀態PD2。狀態控制器260在深度斷電狀態PD2決定禁能資料接收級電路210、電源電路230以及資料輸出級電路250。與斷電狀態相較，在深度斷電狀態PD2下，狀態控制器260更決定禁能電源電路230的待機電泵232。
請重新參照圖2，輸入緩衝器212與輸入緩衝器213的架構可以是相同的。輸入緩衝器212用以接收時脈信號CLK以及參考信號VREF。輸入緩衝器212用以接收串列輸入信號SIO以及參考信號VREF。在本實施例中，輸入緩衝器212與213可以是軌對軌輸入緩衝器。軌到軌輸入緩衝器的輸出信號的電壓擺幅可以接近電源電壓的範圍，具有低失真、低雜訊等優點。
圖8繪示本發明一實施例的軌到軌輸入緩衝器的示意圖。請見圖8，輸入緩衝器300包含兩個差動放大器OP1與OP2。差動放大器OP1包含電晶體Q1~Q5，差動放大器OP2包含電晶體Q6~Q10。在差動放大器OP1中，電晶體Q1的第一端接收工作電壓VDD，以做為電流源並提供偏壓電流。電晶體Q2與電晶體Q3的第一端相互耦接以形成差動對，並連接至電晶體Q1的第二端。電晶體Q4與Q5形成主動負載，電晶體Q4的第一端耦接電晶體Q2的第二端，電晶體Q5的第一端耦接電晶體Q3的第二端。電晶體Q4與Q5的第二端經由電晶體Q11接收參考接地電壓VSS。
類似地，在差動放大器OP2中，電晶體Q6與Q7形成主動負載。電晶體Q6的第一端與電晶體Q7的第一端相互耦接並接收工作電壓VDD。電晶體Q8的第一端耦接電晶體Q6的第二端，電晶體Q9的第一端耦接電晶體Q7的第二端。電晶體Q8與Q9的第二端相互耦接並連接至電晶體Q10的第一端。電晶體Q10的第二端經由電晶體Q11耦接至參考接地電壓VSS，以提供偏壓電流。
其中，電晶體Q2的控制端接收輸入信號IN（例如時脈信號CLK或是串列輸入信號SIO），電晶體Q3與Q9的控制端相互耦接並接收參考信號VREF。電晶體Q4與Q5的控制端相互耦接並連接至電晶體Q2的第二端，電晶體Q10的控制端耦接至電晶體Q2的第二端。電晶體Q1的控制端接收電晶體Q2的第二端的電壓。電晶體Q6與Q7的控制端相互耦接並連接至電晶體Q8的第一端。電晶體Q5的第一端與電晶體Q7的第二端相互耦接並提供輸出信號OUT。電晶體Q12的第一端接收工作電壓VDD，電晶體Q12的第二端耦接輸出信號OUT。電晶體Q11與Q12的控制端接收致能信號EN1，致能信號EN1由狀態控制器260產生。輸入緩衝器300可依據致能信號EN1致能或禁能。
在本實施例中，電晶體Q1~Q3、Q6、Q7與Q12可以是P型電晶體，電晶體Q4、Q5、Q8~Q11可以是N型電晶體。在另一實施例中，輸入緩衝器300也可以為非軌到軌式的差動放大器。在本發明其他實施例中，輸入緩衝器300也可只包括差動放大器OP1或是差動放大器OP2。
綜上所述，本發明可以透過設置狀態控制器來控制記憶體電路中各元件的致能與禁能狀態，達到低功耗的效果。另外，記憶體電路的軌到軌輸入緩衝器的輸出信號的電壓擺幅可以接近電源電壓的範圍，而具有可在高速信號下操作、低失真、低雜訊等優點。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
110：記憶體控制器 120：快閃記憶體 121：輸入緩衝器 200：記憶體電路 210：資料接收級電路 211~213：輸入緩衝器 220：資料寫入電路 221：資料暫存器 222：命令解碼器 230：電源電路 240：記憶胞陣列 241：行解碼器 242：列解碼器 250：資料輸出級電路 251：感測放大器 252：資料多工器 253：輸出緩衝器 260：狀態控制器 270：位址產生器 300：軌到軌輸入緩衝器 AC1~AC3：激活狀態 CLK：時脈信號 CS#：晶片致能信號 DQS：數據請求信號 EN、EN1~EN5：致能信號 IN：輸入信號 OP1、OP2：差動放大器 OUT：輸出信號 P：脈波信號 PD1：斷電狀態 PD2：深度斷電狀態 PWD_cmd：斷電命令 DPWD_cmd：深度斷電命令 Q1~Q12：電晶體 R/W_cmd：讀寫命令 SB1~SB3：待機狀態 SIO：串列輸入信號 t1~t3、tx、ty：時間區間 VDD：工作電壓 VREF：參考信號 VSS：參考接地電壓
圖1A繪示習知的快閃記憶體架構的示意圖。 圖1B繪示習知的快閃記憶體的輸入緩衝器的示意圖。 圖2繪示本發明一實施例的記憶體電路的示意圖。 圖3繪示本發明一實施例的狀態機示意圖。 圖4繪示本發明一實施例的波形示意圖。 圖5繪示本發明另一實施例的波形示意圖。 圖6繪示本發明另一實施例的狀態機示意圖。 圖7繪示本發明另一實施例的波形示意圖。 圖8繪示本發明一實施例的輸入緩衝器的示意圖。
CLK：時脈信號 CS#：晶片致能信號 DQS：數據請求信號 EN1~EN5：致能信號 SIO：串列輸入信號 VREF：參考信號 200：記憶體電路 210：資料接收級電路 211~213：輸入緩衝器 220：資料寫入電路 221：資料暫存器 222：命令解碼器 230：電源電路 240：記憶胞陣列 241：行解碼器 242：列解碼器 250：資料輸出級電路 251：感測放大器 252：資料多工器 253：輸出緩衝器 260：狀態控制器 270：位址產生器

Claims (10)

  1. 一種記憶體電路，具有一記憶胞陣列，包括：一資料接收級電路，用以接收一串列輸入信號以及一晶片致能信號；一資料寫入電路，耦接該資料接收級電路，該資料寫入電路依據該串列輸入信號以產生一命令信號以及一資料信號的至少其中之一；一電源電路，用以產生一操作電壓，提供該記憶胞陣列執行資料存取動作；一資料輸出級電路，耦接該記憶胞陣列，該資料輸出級電路輸出一讀出資料；以及一控制器，耦接該資料寫入電路以及該電源電路，用以：依據該晶片致能信號的變化狀態，以執行該記憶體電路的一操作狀態的切換動作；以及依據該記憶體電路的該操作狀態，以決定該資料接收級電路、該資料寫入電路、該電源電路以及該資料輸出級電路的禁能或致能狀態，其中該操作狀態包含一待機狀態、一激活狀態以及一斷電狀態，該控制器更用以：依據該待機狀態以決定致能該資料接收級電路以及該資料寫入電路，並禁能該電源電路以及該資料輸出級電路。
  2. 如申請專利範圍第1項所述的記憶體電路，其中該控制器更用以：依據該激活狀態以決定致能該資料接收級電路、該資料寫入電路、該電源電路以及該資料輸出級電路；以及依據該斷電狀態以決定致能該資料寫入電路，並禁能該資料接收級電路、該電源電路以及該資料輸出級電路。
  3. 如申請專利範圍第2項所述的記憶體電路，其中該控制器用以：在該斷電狀態下，該控制器偵測該晶片致能信號上的一脈波信號，並在該脈波信號後，該控制器判斷該晶片致能信號維持為一預設邏輯準位達一第一時間區間時，進入該待機狀態；在該待機狀態下，該控制器在接收到一讀寫命令時，進入一激活狀態；在該激活狀態下，該控制器判斷該晶片致能信號維持為一第二預設邏輯準位達一第二時間區間時，進入該待機狀態；以及在該待機狀態下，該控制器在接收到一斷電命令時，進入該斷電狀態。
  4. 如申請專利範圍第2項所述的記憶體電路，其中該電源電路包括：一電壓產生器，耦接該控制器，在該激活狀態下產生一工作電壓；以及 一待機電壓泵，耦接該控制器，在該待機狀態下產生一待機電壓；其中，該電壓產生器依據該激活狀態致能，並依據該待機狀態以及該斷電狀態禁能，該待機電壓泵依據該激活狀態、該待機狀態以及該斷電狀態致能。
  5. 如申請專利範圍第2項所述的記憶體電路，其中該操作狀態更包含一深度斷電狀態，該控制器更用以依據該深度斷電狀態以決定禁能該資料接收級電路、該電源電路以及該資料輸出級電路。
  6. 如申請專利範圍第5項所述的記憶體電路，其中該控制器更用以：在該待機狀態下，該控制器在接收到一深度斷電信號後達一第三時間區間後進入該深度斷電狀態；在該深度斷電狀態下，該控制器判斷該晶片致能信號維持為該第一邏輯準位達一第四時間區間時，進入該待機狀態
  7. 如申請專利範圍第6項所述的記憶體電路，其中該電源電路包括：一電壓產生器，耦接該控制器，在該激活狀態下產生一工作電壓；以及一待機電壓泵，耦接該控制器，在該待機狀態下產生一待機電壓； 其中該電壓產生器依據該激活狀態致能，並依據該待機狀態、該斷電狀態以及該深度斷電狀態禁能，該待機電壓泵依據該激活狀態、該待機狀態以及該斷電狀態致能，並依據該深度斷電狀態禁能。
  8. 如申請專利範圍第6項所述的記憶體電路，其中該資料接收級電路、該電源電路以及該資料輸出級電路依據該深度斷電狀態禁能。
  9. 如申請專利範圍第1項所述的記憶體電路，其中該資料接收級電路包括：一第一輸入緩衝器，用以接收該串列輸入信號；以及一第二輸入緩衝器，用以接收該晶片致能信號；其中該資料寫入電路包括：一暫存電路，耦接該第一輸入緩衝器以及該第二輸入緩衝器，用以暫存該串列輸入信號以及該晶片致能信號；一解析電路，耦接該暫存電路，該解析電路依據該串列輸入信號以產生該命令信號以及該資料信號的至少其中之一。
  10. 如申請專利範圍第1項所述的記憶體電路，其中該資料輸出級電路包括：一感測放大器，耦接該記憶胞陣列，用以產生至少一感測信號； 一多工器，耦接該感測放大器，該多工器接收該至少一感測信號，並輸出該至少一感測信號中的一個做為該讀出資料；一輸出緩衝器，耦接該多工器，用以輸出該讀出資料以及一遮蓋指示信號。
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