CN1926633B - 半导体存储器以及半导体存储器的操作方法 - Google Patents

Abstract

向将位线连接到预充电电压线上的nMOS晶体管(预充电电路)的栅极提供位线复位信号。将位线复位信号的高电平电压在刷新操作之后的预充电操作过程中保持为第一电压，在存取操作之后的预充电操作过程中保持为第二电压。因此，在刷新操作之后的预充电操作过程中不使用第二电压，从而减小了第二电压的生成电路的消耗电流。特别是能够减小连续产生内部刷新请求的待机期间中的消耗电流(待机电流)。

Description

半导体存储器以及半导体存储器的操作方法

技术领域

本发明涉及具有需要刷新操作的动态存储器单元的半导体存储器及其操作方法。

背景技术

近期，被称为虚拟SRAM(Pseudo-SRAM，虚拟静态随机存取存储器)的半导体存储器引起了人们的关注。虚拟SRAM具有DRAM的存储器单元，并通过在内部自动执行存储单元的刷新操作来作为SRAM进行操作。为了延长便携式设备的可操作时间，要求安装在以电池作为电源来进行工作的便携式电话等便携式设备上的虚拟SRAM降低消耗电流。特别是由于待机电流的减少可带来便携式设备不操作时的消耗电流的下降，因而对减少待机电流的要求也比较多。例如在便携式电话中，可以通过减少不操作时的消耗电流来延长待机时间。

另一方面，最近以来，为了满足由于晶体管结构小型化而导致的栅极耐压下降以及低消耗电流的要求，半导体集成电路的操作电压被降低，从外部提供的电源电压也降低了。晶体管的阈值几乎不依存于电源电压。因此，通过降低操作电压，晶体管的阈值与电源电压的比值变大。例如，在nMOS晶体管的源极电压高于接地电压的电路中，栅极、源极之间的电压相对变小。其结果是，晶体管的导通电阻上升，开关速度下降。通过向栅极提供比电源电压高的电压，晶体管的导通电阻下降。

一般地，在虚拟SRAM和DRAM等半导体存储器中，通过升压电路来生成比外部电源电压高的电压(升压电压)。升压电压用作字线的高电平电压和位线复位信号的高电平电压等。这里，字线与用于将位线连接到存储器单元电容器上的传输晶体管的栅极相连接。位线复位信号的信号线与用于将位线连接到预充电电压线上的晶体管的栅极连接。通过将升压电压用作字线的高电平电压，能够增大写入存储器单元的电荷量，从而能够提高存储器单元的数据保持特性。通过将升压电压用作字线复位信号的高电平电压，能够在短时间内对位线进行预充电，从而能够缩短存取时间。

但是，由于升压电压在半导体存储器内部生成，因此需要其自身生成所需的电力。因此，升压电压的使用导致了消耗电流的增加。尤其是在待机期间使用升压电压会给待机电流带来很大的影响。

在日本专利文献特开平7-85658号公报中公开了下述技术：在DRAM中，将自预刷新模式中的位线的高电平电压下降到低于通常操作模式中的位线的高电平电压。但在自预刷新模式中降低位线的高电平电压时，由于蓄积在存储器单元中的电荷量减少，因此使刷新周期变短。其结果是，减弱了待机电流的削减效果。

下述资料记载了与本发明有关的在先技术文献。

专利文献1：日本专利文献特开平7-85658号公报。

发明内容

本发明的目的在于减小具有动态存储器单元的半导体存储器的消耗电流。特别是减小虚拟SRAM的待机电流。

在本发明的一个方式中，半导体存储器的存储器核心具有：多个动态存储器单元、与动态存储器单元连接的位线、以及预充电电路。预充电电路具有将位线连接到预充电电压线上的nMOS晶体管。根据开关控制信号，将提供给nMOS晶体管栅极的位线复位信号的高电平电压切换成第一电压或者比该第一电压高的第二电压。例如，第一电压是对经由电源端子而提供的外部电源电压进行降压而生成的内部电源电压。第二电压是对外部电源电压进行升压而生成的升压电压。

当将第一电压提供给栅极时，nMOS晶体管的栅极、源极间电压相对下降。因此，导通电阻上升，位线的预充电操作时间延长。另一方面，当将第二电压提供给栅极时，nMOS晶体管的栅极、源极间电压相对升高。因此，导通电阻下降，位线的预充电操作时间缩短。通过将第一电压提供给栅极，降低了第二电压的使用频率，因此，例如可以减小生成第二电压的升压电路等的消耗电流。从而可以根据存储器核心的操作状态，通过将第一电压提供给栅极来减小半导体存储器的消耗电流。

在本发明另外的方式中，在伴随响应存取请求的存取操作的预充电操作过程中，将位线复位信号保持为第二电压，并在伴随响应内部刷新请求的刷新操作的预充电操作过程中，将位线复位信号保持为第一电压。在刷新操作之后的预充电操作过程中不使用第二电压。因此，尤其能够减小连续产生内部刷新请求的待机期间中的消耗电流(待机电流)。

在本发明另外的方式中，响应所述存取操作之后的第一个内部刷新请求而将用于位线复位信号的高电平电压的电源线的电压设定为第一电压，并响应刷新操作之后的第一个存取请求而将用于位线复位信号的高电平电压的电源线的电压设定为第二电压。因此，在开始预充电操作之前能够有余量地设定高电平电压。其结果是，能够容易地进行电路设计和定时设计。

在本发明另外的方式中，在位线复位信号为低逻辑电平的期间，将用于位线复位信号的高电平电压的电源线的电压切换成第一电压或者第二电压。即，在位线的非预充电期间切换电源线的电压。因此，当将位线复位信号的高电平电压设定成第二电压时，可通过从第二电压切换到第一电压来防止位线复位信号的信号线的电荷(第二电压)流入第一电压的电源线。其结果是，能够防止第一电压的变动，从而能够使半导体存储器稳定地操作。尤其重要的是，在对外部电源电压进行降压以生成第一电压时，能够防止第一电压的变动。

在本发明另外的方式中，当存取请求和内部刷新请求发生冲突时，判优电路确定响应存取请求的存取操作和响应内部刷新请求的刷新操作的执行顺序。判优电路按照所确定的执行顺序依次输出用于执行存取操作的存取控制信号和用于执行刷新操作的刷新控制信号。响应刷新控制信号而将用于位线复位信号的高电平电压的电源线的电压设定为第一电压，并响应存取控制信号而将用于位线复位信号的高电平电压的电源线的电压设定为第二电压。因此，能够与存取操作的开始或者刷新操作的开始同步地设定电源线的电压。其结果是，在刷新操作之后的预充电操作和存取操作之后的预充电操作过程中，能够有余量地将位线复位信号设定成第一电压和第二电压。

在本发明另外的方式中，当在对应内部刷新请求的刷新操作过程中提供了存取请求时，响应该存取请求，将用于位线复位信号的高电平电压的电源线的电压从第一电压切换成第二电压。因此，在使用第二电压时执行伴随刷新操作的预充电操作，从而能够缩短预充电时间。其结果是，能够尽早开始跟在刷新操作之后的存取操作，从而能够缩短存取周期时间。

在本发明另外的方式中，当不夹杂存取请求地连续产生内部刷新请求时，将位线复位信号的高电平电压从第二电压切换成第一电压。并且，当产生了存取请求时，将位线复位信号的高电平电压从第一电压切换成第二电压。因此，在频繁执行存取操作的通常操作期间中，能够防止响应内部刷新请求而将用于位线复位信号的高电平电压的电源线的电压从第二电压切换成第一电压。由于在通常操作期间不切换电源线的电压，因此能够减小切换电压所需的消耗电流。

在本发明另外的方式中，当存取请求和内部刷新请求发生冲突时，判优电路确定响应存取请求的存取操作和响应内部刷新请求的刷新操作的执行顺序。判优电路按照所确定的执行顺序依次输出用于执行存取操作的存取控制信号和用于执行刷新操作的刷新控制信号。当在伴随内部刷新请求的预充电操作过程中提供了存取请求时，在预充电操作过程中响应存取请求而将位线复位信号的高电平电压从第一电压切换成第二电压。因此，当内部刷新请求和存取请求发生冲突，在预充电操作之后执行存取操作时，能够缩短伴随刷新操作的预充电操作时间。其结果是，能够尽早开始跟在刷新操作之后的存取操作，从而能够缩短存取周期时间。

在本发明另外的方式中，第一脉冲生成电路生成具有第一脉冲宽度的第一预充电定时信号。第二脉冲生成电路生成具有比第一脉冲宽度小的第二脉冲宽度的第二预充电定时信号。当位线复位信号的高电平电压被设定为第一电压时，选择电路选择所述第一预充电定时信号，当位线复位信号的高电平电压被设定为第二电压时，选择电路选择第二预充电定时信号。信号生成电路生成位线复位信号，该位线复位信号具有对应所选择的第一或者第二预充电定时信号的脉冲宽度的高电平电压期间。因此，能够对应向第一电压的切换或者向第二电压的切换来容易地改变位线复位信号的生成定时。即，能够根据位线复位信号的高电平电压来生成适当的位线复位信号的定时。

在本发明另外的方式中，信号生成电路具有输出位线复位信号的CMOS逆变器。CMOS逆变器的pMOS晶体管的源极与输出第一电压或者第二电压的某一个的开关电路的输出节点相连接。因此，可以通过改变pMOS晶体管的源极电压而容易地将位线复位信号的高电平电压设定为第一电压或者第二电压。

在本发明另外的方式中，开关电路包括pMOS晶体管和nMOS晶体管。电平转换器将开关控制信号的高电平电压(用于使nMOS晶体管导通的电压)设定为第二电压。pMOS晶体管在源极接收第二电压，漏极与输出节点连接，并在栅极接收开关控制信号。nMOS晶体管在漏极接收第一电压，源极与输出节点连接，并在栅极接收开关控制信号。因此，当使nMOS晶体管导通时，能够提高nMOS晶体管的栅极、源极间电压，从而能够将第一电压作为高电平电压而可靠地输出到输出节点。这样，可以通过简单的开关电路，根据开关控制信号而可靠地输出第一和第二电压。

附图说明

图1是示出本发明的半导体存储器的第一实施方式的框图；

图2是详细示出图1所示的判优电路的电路图；

图3是详细示出图1所示的PREZ生成电路的电路图；

图4是详细示出图1所示的BRSVPPZ生成电路和BRS生成电路的电路图；

图5是详细示出图1所示的存储器核心的主要部分的电路图；

图6是示出在第一实施方式中虚拟SRAM的待机中的操作的时序图；

图7是示出在第一实施方式中，在执行刷新操作之后执行读出操作的示例的时序图；

图8是示出在第一实施方式中，在刷新操作过程中提供读出指令，并在此之后提供写入指令的示例的时序图；

图9是示出在第一实施方式中，紧接在读出请求之后产生刷新请求的示例的时序图；

图10是示出在第一实施方式中，紧接在刷新请求之后产生读出请求的示例的时序图；

图11是示出本发明的半导体存储器的第二实施方式的框图；

图12是示出第二实施方式的虚拟SRAM的操作示例的时序图；

图13是示出本发明的半导体存储器的第三实施方式的框图；

图14是示出在第三实施方式中，在刷新操作之后的预充电期间中提供存取指令的示例的时序图。

具体实施方式

下面使用附图对本发明的实施方式进行说明。图中的双重圆表示外部端子。图中用粗线表示的信号线由多条信号线构成。另外，粗线连接的框的一部分由多个电路构成。对经由外部端子提供的信号使用与端子名称相同的标号。对传输信号的信号线使用与信号名称相同的标号。前头标有“/”的信号以及末尾标有“X”的信号表示负逻辑。末尾标有“Z”的信号表示正逻辑。

图1示出了本发明半导体存储器的第一实施方式。半导体存储器被形成为具有DRAM存储器单元(动态存储器单元)并具有SRAM接口的虚拟SRAM。虚拟SRAM不是从外部接收刷新指令，而是定期在芯片内部执行刷新操作来保持写入到存储器单元的数据。该虚拟SRAM例如用于安装在便携式电话机上的工作存储器中。

虚拟SRAM包括：指令解码器10、刷新定时器12、判优电路14、行操作控制电路16、核心控制电路18、PREZ生成电路20、BRSVPPZ生成电路22(开关控制电路)、VII生成电路24(内部电源电压生成电路)、VPP生成电路26(升压电压生成电路)、BRS生成电路28、刷新计数器30、地址输入电路32、地址选择电路34、数据输出电路36、数据输入电路38以及存储器核心40。

指令解码器10接受经由指令端子CMD而提供的指令信号CMD(芯片使能信号/CE、输出使能信号/OE、以及写入使能信号/WE等)，解读该指令信号CMD，并输出用于执行读出操作的读出请求信号RDPX或者用于执行写入操作的写入请求信号WRPX。

刷新定时器12以预定的周期输出刷新请求信号SREFPX。刷新请求信号SREFPX以下述周期来生成，所述周期是指能够在不丢失保持在存储器单元MC中的数据的情况下依次刷新存储器单元MC的周期。例如，以在300ms以内对所有的存储器单元MC进行一次刷新的方式设定刷新请求信号SREFPX的生成周期。刷新定时器12例如由环形振荡器和为了生成刷新请求信号SREFPX而对从环形振荡器输出的周期信号进行分频的分频器构成。

判优电路14通过比较读出请求信号RDPX、写入请求信号WRPX(存取请求)的转换边沿和刷新请求信号SREFPX(内部刷新请求)的转换边沿来判断这些请求的冲突，并确定先执行读出操作、写入操作(存取操作)和刷新操作中的哪一个。判优电路14接收并响应读出请求信号RDPX或写入请求信号WRPX，从而输出存取锁定信号ACTLATZ。当判优电路14判定优先进行存取操作时，暂时保持刷新请求信号SREFPX，并响应读出请求信号RDPX或写入请求信号WRPX来激活存取定时信号ACTRASZ(存取控制信号)。存取定时信号ACTRASZ是确定存储器核心40的存取操作定时的基本的定时信号。存取定时信号ACTRASZ在激活从PREZ生成电路20输出的预充电定时信号PREZ之前保持高电平。

另外，当判优电路14判定优先进行刷新操作时，暂时保持读出请求信号RDPX或者写入请求信号WRPX，并响应刷新请求信号SREFPX来激活刷新定时信号REFRASZ(刷新控制信号)和刷新信号PEFZ。刷新定时信号REFRASZ是确定存储器核心40的刷新操作定时的基本的定时信号。刷新信号REFZ是表示正在执行刷新操作、或者可以执行刷新操作的信号。刷新定时信号REFRASZ在激活从PREZ生成电路20输出的预充电定时信号PREZ之前保持高电平。当根据接下来的存取请求输出存取定时信号ACTRASZ时，使刷新信号REFZ去激活。

行操作控制电路16与存取定时信号ACTRASZ或者刷新定时信号REFRASZ同步输出行定时信号RASZ。行定时信号RASZ是确定字线WL的激活期间(tRAS)的信号。核心控制电路18具有图中未示出的字线控制电路和感测放大器控制电路。字线控制电路响应行控制信号RASZ来输出后述的选择字线WL的字线控制信号TWZ。感测放大器控制电路响应行控制信号RASZ来输出后述的用于激活感测放大器部SA的感测放大器的感测放大器激活信号PSA、NSA。

行操作控制电路16和核心控制电路18作为使得存储器核心40响应存取定时信号ACTRASZ而执行存取操作，并使得存储器核心40响应刷新定时信号REFRASZ而执行刷新操作的操作控制电路来进行操作。

PREZ生成电路20根据存取定时信号ACTRASZ和刷新定时信号REFRASZ，分别以预定的定时激活预充电定时信号PREZ。预充电定时信号PREZ的激活期间确定了位线BL、/BL的预充电期间(tRP)。

BRSVPPZ生成电路22与存取操作和刷新操作的开始定时相应地将BRS设定信号BRSVPPZ(开关控制信号)设定成高电平或低电平。BRS设定信号BRSVPPZ用于将对后述的存储器核心40的预充电电路部PRE的操作进行控制的位线复位信号BRS的高电平电压设定为升压电压VPP或内部电源电压VII。

VII生成电路24对经由外部端子提供的外部电源电压VDD进行降压，从而生成内部电源电压VII(第一电压)。内部电源电压VII被用作虚拟SRAM的主要逻辑电路(不包括指令解码器10的输入缓冲器和数据输出电路36的输出缓冲器等的I/O电路)的电源电压。VPP生成电路26对外部电源电压VDD进行升压，从而生成升压电压VPP(第二电压)。升压电压VPP被用作字线WL的高电平电压、预充电电路部PRE的控制电压等。BRS生成电路28与预充电定时信号PREZ同步地生成控制预充电电路部PRE的位线复位信号BRS。根据BRS设定信号BRSVPPZ的逻辑电平来设定位线复位信号BRS的高电平电压。

刷新计数器30响应内部刷新请求信号SREFPX来进行计数操作，并依次生成刷新地址信号REFAD。地址输入电路32通过地址端子ADD接收地址信号ADD，并将接收的信号作为行地址信号RAD(上位地址)和列地址信号CAD(下位地址)输出。该虚拟SRAM是同时接收上位地址和下位地址的地址非复用类型的存储器。当刷新信号REFZ是高电平时，地址选择电路34将刷新地址信号REFAD作为内部行地址信号IRAD输出，当刷新信号REFZ是低电平时，地址选择电路34将行地址信号RAD作为内部行地址信号IRAD输出。即，当执行刷新操作时，刷新地址信号REFAD被提供给存储器核心40，而当执行读出操作或者写入操作时，行地址信号RAD被提供给存储器核心40。

数据输出电路36经由公共数据总线CDB接收来自存储器核心MC的读出数据，并将接收的数据输出到数据端子DQ(DQ0-7)。数据输入电路38经由数据端子DQ(DQ0-7)接收写入数据，并将接收的数据输出到公共数据总线CDB。

存储器核心40包括：存储器单元阵列ARY、字解码器部WDEC、感测放大器部SA、预充电电路部PRE、列解码器部CDEC、感测缓冲器部(sense buffer unit)SB、以及写入放大器部WA。存储器单元阵列ARY具有多个易失性存储器单元MC(动态存储器单元)和连接在存储器单元MC上的多个字线WL以及多个位线BL、/BL(互补位线)。各个存储器单元MC和一般的DRAM存储器单元相同，具有用于将数据保持为电荷的电容器和配置在该电容器和位线BL(或者/BL)之间的转移晶体管。转移晶体管的栅极与字线WL连接。通过选择字线WL来执行读出操作、写入操作、以及刷新操作中的某一个。

当接收到高电平的字线控制信号TWZ时，字解码器部WDEC根据内部行地址信号IRAD来选择某一个字线WL，并使选择的字线WL变成高电平。列解码器部CDEC根据列地址信号CAD输出列线信号，该列线信号使分别与位线BL、/BL和数据总线DB连接的列开关接通。

感测放大器部SA具有多个感测放大器。各个感测放大器响应感测放大器激活信号PAS、NSA来进行操作，放大位线BL、/BL上的数据的信号量。用感测放大器放大的数据在进行读出操作时经由列开关被传输给数据总线DB，当进行写入操作时经由位线被写入存储器单元MC。

预充电电路部PRE具有多个预充电电路。预充电电路在执行读出操作、写入操作以及刷新操作的某一个之后所输出的位线复位信号BRS的高电平期间产生响应，执行将位线BL、/BL预充电至预定电压的预充电操作。

感测缓冲器部SB放大数据总线DB上的读出数据的信号量，并输出到公共数据总线CBD。写入放大器部WA放大公共数据总线CDB上的写入数据的信号量，并输出到数据总线BD。

图2示出了图1所示的判优电路14的具体结构。判优电路14包括：触发器FF1～FF5；与非门NAND1、NAND2；或电路OR1；以及与这些电路相连接的多个逻辑门。触发器FF1响应刷新请求信号SREFPX的激活来激活刷新闭锁信号REFLATZ，并响应刷新定时信号REFRASZ的激活来使刷新闭锁信号REFLATZ去激活。即，在执行刷新操作之前，触发器FF1将刷新请求作为刷新闭锁信号REFLATZ来进行保持。

触发器FF2响应读出请求信号RDPX或者写入请求信号WRPX的激活来激活存取闭锁信号REFLATZ，并响应存取定时信号ACTRASZ的激活来使存取闭锁信号ACTLATZ去激活。即，在执行存取操作之前，触发器FF2将存取请求作为存取闭锁信号ACTLATZ来进行保持。触发器FF1、FF2自我调节地进行复位。

与非门NAND1在激活信号ACTVZ的低电平期间(存储器核心40的不操作期间)使刷新闭锁信号REFRATZ反转，或者将刷新信号REFX传输给触发器FF4。与非门NAND2在激活信号ACTVZ的低电平期间使存取闭锁信号ACTLATZ反转，或者将存取信号ACTX传输给触发器FF5。

触发器FF3响应刷新信号REFX的激活来使刷新信号REFZ变成高电平，并响应存取信号ACTX的激活来使刷新信号REFZ变成低电平。

触发器FF4响应刷新信号REFX的激活(低电平)来激活刷新定时信号REFRASZ，并响应与刷新操作对应的预充电定时信号PREZ的激活来使刷新定时信号REFRASZ去激活。刷新定时信号REFRASZ是用于确定刷新操作时的字线WL的激活期间的信号。

触发器FF5响应存取信号ACTX的激活(低电平)来激活存取定时信号ACTRASZ，并响应与存取操作对应的预充电定时信号PREZ的激活来使存取定时信号ACTRASZ去激活。存取定时信号ACTRASZ是确定存取操作时的字线WL的激活期间的信号。

当激活刷新定时信号REFRASZ、存取定时信号ACTRASZ、或者预充电定时信号PREZ中的某一个时，或电路OR1输出高电平的激活信号ACTVZ。激活信号ACTVZ的激活期间是刷新定时信号REFRASZ或者存取定时信号ACTRASZ的激活期间与预充电定时信号PREZ的激活期间之和，其表示刷新操作或者存取操作过程中的存储器核心40的激活期间。

图3示出了图1所示的PREZ生成电路20具体结构。PREZ生成电路20包括：触发器FF6、脉冲生成电路PLS1～PLS3、选择器SEL1、与非门NAND3、以及与这些电路连接的多个逻辑门。与存取定时信号ACTRASZ或者刷新定时信号REFRASZ的激活同步地设定触发器FF6，并与预充电定时信号PREZ的激活同步来复位触发器FF6。脉冲生成电路PLS1响应触发器FF6的设定，并在预定时间之后输出低电平脉冲。

当刷新信号REFZ为高电平时，选择器SEL1将脉冲生成电路PLS1生成的低电平脉冲传送给脉冲生成电路PLS2，当刷新信号REFZ为低电平时，将脉冲生成电路PLS1生成的低电平脉冲传送给脉冲生成电路PLS3。脉冲生成电路PLS2(第一脉冲生成电路)生成使低电平脉冲的低电平期间(脉冲宽度)延长的负脉冲。脉冲生成电路PLS3(第二脉冲生成电路)使低电平脉冲延迟预定时间，并生成低电平期间(脉冲宽度)短的负脉冲。

与非门NAND3对从脉冲生成电路PLS2、PLS3输出的负脉冲进行反转，并作为预充电定时信号PREZ(第一预充电定时信号、第二预充电定时信号)来输出。选择器SEL1和与非门NAND3作为选择电路进行操作，用于选择为生成预充电定时信号PREZ而使用的脉冲生成电路PLS2、PLS3。

通过脉冲生成电路PLS2、PLS3，响应刷新定时信号REFRASZ而生成的预充电定时信号PREZ的高电平期间(预充电时间；后述的图7的时间P1)长，响应存取定时信号ACTRASZ而生成的预充电定时信号PREZ的高电平期间(预充电时间；图7的时间P2)短。另外，从刷新定时信号REFRASZ的激活开始到预充电定时信号PREZ被激活为止的时间(图7的D1)比从存取定时信号ACTRASZ的激活开始到预充电定时信号PREZ被激活为止的时间(图7的D2)短。时间D1、D2表示存储器核心40的操作时间。即，基于刷新操作的存储器核心40的操作时间被设定得比基于存取操作的存储器核心40的操作时间短。

图4具体示出了图1所示的BRSVPPZ生成电路22(开关控制电路)以及BRS生成电路28。BRSVPPZ生成电路22具有选择器SEL2、触发器FF7、以及与这些电路连接的多个逻辑门。当存取闭锁信号ACTLATZ为高电平时，选择器SEL2将刷新定时信号REFRASZ传送给触发器FF7的设置端子，当存取闭锁信号ACTLATZ为低电平时，选择器SEL2将刷新定时信号REFRASZ传送给触发器FF7的复位端子。触发器FF7具有两个设置端子，当分别收到存取定时信号ACTRASZ和刷新定时信号REFRASZ的激活时，使BBS设定信号BRSVPPZ变成高电平。另外，触发器FF7与刷新定时信号REFRASZ的激活同步地使BBS设定信号BRSVPPZ变成低电平。

BRS生成电路28包括：电平转换器SFT、源极与升压电源线VPP连接的pMOS晶体管PM1、漏极与内部电源线VII连接的nMOS晶体管NM1、控制电路CNT以及CMOS逆变器INV1。电平转换器SFT具有由pMOS晶体管的源极与升压电源线VPP连接的两个CMOS逆变器构成的锁存器(latch)，并将BRS设定信号BRSVPPZ的低电平电压(VSS)变换成升压电压VPP。

pMOS晶体管PM1在栅极接收电平转换器SFT的输出(开关控制信号)，当BRS设定信号BRSVPPZ为高电平时导通，从而将升压电压VPP提供给逆变器INV1的pMOS晶体管的源极。nMOS晶体管NM1在栅极接收电平转换器SFT的输出，当BRS设定信号BRSVPPZ为低电平时导通，从而将内部电源电压VII提供给逆变器INV1的pMOS晶体管的源极。pMOS晶体管PM1和nMOS晶体管NM1作为开关电路来进行操作，用于根据BRS设定信号BRSVPPZ而将升压电压VPP或者内部电源电压VII输出给CMOS逆变器INV。

控制电路CNT响应预充电定时信号PREZ来生成位线复位信号BRSX。当存储器核心40处于待机状态时，即，当没有存取请求提供给虚拟SRAM时，为了将位线BL、/BL保持在预充电状态，控制电路CNT在不依存于预充电定时信号PREZ的逻辑电平的情况下输出低电平的位线复位信号BRSX。

CMOS逆变器INV1对位线复位信号BRSX进行反转，并作为位线复位信号BRS进行输出。当BRS设定信号BRSVPPZ为高电平时，将位线复位信号BRS的高电平电压设定为升压电压VPP，当BRS设定信号BRSVPPZ为低电平时，将位线复位信号BRS的高电平电压设定为内部电源电压VII。控制电路CNT和逆变器INV1作为信号生成电路来进行操作，用于生成位线复位信号BRS，并将位线复位信号BRS的高电平电压设定成升压电压VPP或者内部电源电压VII。

图5详细示出了图1所示的存储器核心40的主要部分。在该实施方式中，由预充电电路PRE、感测放大器SA以及列开关CSW构成的存取控制电路40a被相邻的两个存储器阵列ARY共有。存储器阵列ARY通过由位线控制信号BT(L)、BR(R)控制的位线控制开关(nMOS晶体管)与存储控制电路40a连接。

预充电电路PRE由用于将互补位线BL、/BL分别连接到预充电电压线VPR(VII/2)上的一对nMOS晶体管、和用于相互连接位线BL、/BL的nMOS晶体管构成。预充电电路PRE的nMOS晶体管的栅极接收位线复位信号BRS。当位线复位信号BRS被设定为升压电压VPP时，由于nMOS晶体管的栅极、源极间的电压升高(VPP-VII/2)、导通电阻下降，因此，位线BL、/BL在短时间内被充电。当位线复位信号BRS被设定为内部电源电压VII时，由于nMOS晶体管的栅极、源极间的电压降低(VII/2)、导通电阻升高，因此，位线BL、/BL要花较长时间来进行充电。

感测放大器SA由电源端子分别与感测放大器激活信号PSA、NSA的信号线连接的闭锁电路构成。感测放大器激活信号PSA、NSA的信号线分别与构成闭锁电路的pMOS晶体管和nMOS晶体管的源极连接。列开关CSW由连接位线BL与局部数据总线LDB的nMOS晶体管以及连接位线/BL与局部数据总线/LDB的nMOS晶体管构成。各nMOS晶体管的栅极接收在列解码器部CDEC生成的列线信号CL。

图6示出的是第一实施方式的虚拟SRAM的待机期间的操作。待机期间是从虚拟SRAM的外部没有提供存取请求(RDPX、WRPX)的期间，存储器核心40仅在产生了刷新请求(SREFPX)时才执行刷新操作REF。

图2所示的判优电路14与刷新请求信号SREFPX同步地激活刷新闭锁信号REFRATZ、刷新定时信号REFRASZ、刷新信号REFZ(图6中的(a、b、c))。判优电路14与刷新定时信号REFRASZ的激活同步地将激活信号ACTVZ激活，并使刷新闭锁信号REFRATZ去激活(图6中的(d、e))。行操作控制电路16与刷新定时信号REFRASZ同步地激活行定时信号RASZ(图6中的(f))。根据刷新地址信号REFAD选择字线WL，激活感测放大器SA，开始刷新操作REF(图6中的(g))。

图3所示的PREZ生成电路20的选择器SEL1接收高电平刷新信号REFZ，并选择包含脉冲生成电路PLS2的路径。因此，预充电定时信号PREZ在从刷新定时信号REFRASZ的激活开始经过时间D1之后，仅被激活期间P1(第一脉冲宽度)(图6中的(h))。判优电路14响应预充电定时信号PREZ的激活而使刷新定时信号REFRASZ去激活(图6中的(i))。通过刷新定时信号REFRASZ的去激活而使行定时信号RASZ去激活(图6中的(j))，从而不选择字线WL(图6中的(k))。

由于图4所示的BRSVPPZ生成电路22仅接收刷新定时信号REFRASZ的激活，因此将BRS设定VPPZ保持为低电平(图6中的(1))。因此，BRS生成电路28将内部电源电压VII用作位线复位信号BRS的高电平电压VBRS。BRS生成电路28响应预充电定时信号PREZ的激活而使位线复位信号BRS变成内部电源电压VII(图6中的(m))。图5所示的预充电电路PRE响应高电平的位线复位信号BRS而将位线BL、/BL连接到预充电电压线VPR(VII/2)上。即，执行预充电操作。

此时，由于预充电电路PRE的nMOS晶体管的栅极、源极之间的电压比较小，因此，位线BL、/BL花费与预充电定时信号PREZ的激活期间P1相对应的长时间来进行充电(图6中的(n))。一般地，由于刷新请求信号SREFPX的生成周期为数十μs，因此，在待机期间中，即使延长刷新操作REF之后的预充电时间，电路也会正常进行操作而不会出现问题。通过将位线复位信号BRS的高电平电压VBRS设定为内部电源电压VII而不是设定为升压电压VPP，能够将待机期间的升压电压VPP的使用降到最低限度。因此能够抑制VPP生成电路26的消耗电流，从而能够减小待机电流。之后，当刷新定时器12再次输出刷新请求信号SREFPX时，与上述相同地执行刷新操作REF。

图7示出了在第一实施方式中执行刷新操作REF之后执行读出操作RD的示例。在完成刷新操作REF之后提供读出指令RD(存取请求)(图7中的(a))。即，在本示例中不发生刷新请求和存取请求的冲突。响应刷新请求信号SREFPX的刷新操作REF与上述图6中的相同，因此省略说明。

图2所示的判优电路14与读出请求信号RDPX同步地激活存取闭锁信号ACTLATZ(图7中的(b))。由于激活信号ACTVZ是低电平，因此，判优电路14与存取闭锁信号ACTLATZ同步地使刷新信号REFZ去激活(图7中的(c))，并激活存取定时信号ACTRASZ(图7中的(d))，将激活信号ACTVZ激活(图7中的(e))。行操作控制电路16与存取定时信号ACTRASZ同步地激活行定时信号RASZ(图7中的(f))。根据刷新地址信号REFAD来选择字线WL，激活感测放大器SA，开始读出操作RD(图7中的(D))。在字线WL被选择的过程中，选择对应列地址信号CAD的列线信号CL(图7中的(h))，将在感测放大器放大的信号作为读出数据传送给数据总线。在闭锁之后，读出信号经由数据端子DQ被输出到虚拟SRAM的外部(图7中的(i))。将从读出指令RD到读出数据的输出定义为外部指令存取时间tCE。

图3所示的PREZ生成电路20的连接器SEL1接收低电平的刷新信号REFZ，并选择包含脉冲生成电路PLS1的路径。因此，预充电定时信号PREZ在从存取定时信号ACTRASZ的激活开始经过时间D2之后，仅被激活期间P2(第二脉冲宽度)  (图7中的(j))。判优电路14响应预充电定时信号PREZ的激活而使存取定时信号ACTRASZ去激活(图7中的(k))。通过存取定时信号ACTRASZ的去激活而使行定时信号RASZ去激活(图7中的(1))，从而不选择字线WL(图7中的(m))。

图4所示的BRSVPPZ生成电路22响应存取定时信号ACTRASZ，将BRS设定信号BRSVPPZ从低电平变化到高电平(图7中的(n))。因此，BRS生成电路28将位线复位信号BRS的高电平电压VBRS设定为升压电压VPP(图7中的(o))。BRS生成电路28响应预充电定时信号PREZ的激活而使位线复位信号BRS变成升压电压VPP(图7中的(p))。图5所示的预充电电路PRE响应高电平的位线复位信号BRS而将位线BL、/BL连接到预充电电压线VPR(VII/2)上。即，执行预充电操作。

此时，由于预充电电路PRE的nMOS晶体管的栅极、源极之间的电压比较大，因此，用与预充电定时信号PREZ的激活期间P2相对应的较短时间来对位线BL、/BL进行充电(图7中的(q))。这样，通过在刷新操作REF之后的预充电操作过程中以及读出操作RD之后(存取操作之后)的预充电操作过程中改变位线复位信号BRS的高电平电压VBRS，可以在不影响读出周期时间(图8的tRC)的情况下减小待机期间的消耗电流(待机电流)。

图8示出了在第一实施方式中，在刷新操作REF中(除预充电期间之外的再写入操作过程中)提供读出指令RD，并在此之后提供写入指令WR的示例。对于与上述的图6和图7相同的操作，省去详细说明。由于虚拟SRAM在接收刷新请求(SREFPX)时不接收存取请求，因此，和图7相同地开始刷新操作REF(图8中的(a))。

在刷新操作REF中的表示字线WL的激活期间的刷新定时信号REFRASZ被去激活之后提供读出指令RD(图8中的(b、c))。更为详细地说，在刷新定时信号REFRASZ被去激活之后将响应读出指令RD(RDPX)而生成的存取闭锁信号ACTLATZ激活(图8中的(d))。因此，图4所示的BRSVPPZ生成电路22的选择器SEL2不设置触发器FF7。

BRS设定信号BRSVPPZ被保持为低电平(VSS)(图8中的(e))，位线复位信号BRS的高电平电压VBRS被继续设定为内部电源电压VII(图8中的(f))。从而在刷新操作REF之后的预充电操作过程中，位线复位信号BRS被设定为内部电源电压VII。即，和图6以及图7相同，花费较长时间P1来执行预充电操作。换言之，当从提供读出指令RD到开始向数据端子DQ输出读出数据为止的外部指令存取时间tCE和读出周期时间tRC满足产品规格时，位线复位信号BRS可以被设定为内部电源电压VII。

判优电路14响应预充电定时信号PREZ的去激活(预充电操作结束)而使激活信号ACTVZ去激活，并激活存取定时信号ACTRASZ(图8中的(g、h))。通过存取定时信号ACTRASZ的激活来使存取闭锁信号ACTLATZ去激活(图8中的(i))。

BRSVPPZ生成电路22的选择器SEL2响应存取定时信号ACTRASZ的激活来设置触发器FF7，并使BRS设定信号BRSVPPZ变成高电平(图8中的(j))。因此，BRS生成电路28将位线复位信号BRS的高电平电压VBRS从内部电源电压VII切换成升压电压VPP(图8中的(k))。

然后，和图7相同地执行读出操作RD和伴随读出操作RD的预充电操作(图8中的(l、m))。由于位线复位信号BRS的高电平电压VBRS被设定为升压电压VPP，因此，预充电电路PRE的nMOS晶体管的栅极、源极间的电压升高。因此，在短时间P2内执行了预充电操作。

然后，空出预定的读出周期时间tRC后提供写入指令WR(WRPX)(图8(n))。虚拟SRAM以与图7所示的读出操作RD相同的定时进行操作，并在写入周期时间tWC内完成写入操作WR(图8中的(o))。在写入操作WR中，在激活感测放大器SA之后，经由数据总线将写入数据提供给位线BL、/BL。

图9示出了在第一实施方式中、在紧随读出请求之后产生刷新请求的示例。判优电路14在接收刷新请求(SREFPX)之前接收读出指令RD(RDPX)，并激活存取定时信号ACTRASZ(图9中的(a))。因此，在执行刷新操作REF之前执行读出操作RD(图9中的(b))。BRSVPPZ生成电路22接收存取定时信号ACTRASZ的激活，并将BRS设定信号BRSVPPZ保持为高电平(图9中的(c))。因此，位线复位信号BRS的高电平电压VBRS被设定为升压电压VPP，从而能以短时间P2来执行预充电操作(图9中的(d))。

判优电路14响应预充电定时信号PREZ的去激活来使激活信号ACTVZ去激活(图9中的(e))。通过激活信号ACTVZ的去激活，刷新定时信号REFRASZ被去激活(图9中的(f))。BRSVPPZ生成电路22在存取闭锁信号ACTLATZ的去激活期间接收刷新定时信号REFRASZ的激活，并使BRS设定信号BRSVPPZ从高电平变成低电平(图9中的(g))。在伴随读出操作RD的预充电操作结束并进入刷新操作期间之后，切换高电平电压VBRS，由此能够与上述图8相同，防止升压电压线VPP的电荷流入内部电源电压线VII，从而能够防止内部电源电压VII的变动。

BRSVPPZ生成电路22接收低电平的BRS设定信号BRSVPPZ，并将位线复位信号BRS的高电平电压VBRS设定为内部电源电压VII(图9中的(h))。因此，花费长时间P1来执行刷新操作REF之后的预充电操作(图9中的(i))。在伴随读出操作RD的预充电操作结束并进入刷新操作期间之后，切换高电平电压VBRS，即，在将位线复位信号BRS设定成接地电压VSS之后(非预充电期间)切换高电平电压VBRS，由此可以防止升压电压线VPP的电荷流入内部电源电压线VII，从而能够防止内部电源电压VII的变动。

然后，当在待机期间中产生刷新请求(SREFPX)时，与图6相同地执行刷新操作REF(图9中的(j、k))。在提供存取指令之前，位线复位信号BRS的高电平电压VBRS被持续设定成内部电源电压VII。

图10示出了在第一实施方式中，在紧接刷新请求之后产生读出请求的示例。更为详细地说，在刷行操作REF过程中提供读出请求。判优电路14在接收读出指令RD(RDPX)之前接收刷新请求(SREFPX)，并激活刷新定时信号REFRASZ(图10中的(a))。因此与图7相同，在执行读出操作RD之前先执行刷新操作REF(图10中的(b))。但是在该示例中，伴随刷新操作REF的预充电操作和图7不同。

判优电路14响应读出请求信号RDPX来激活存取闭锁信号ACTLATZ(图10中的(c))。BRSVPPZ生成电路22在刷新定时信号REFRASZ的激活期间过程中接收存取闭锁信号ACTLATZ的激活，使BRS设定信号BRSVPPZ从低电平变为高电平(图10中的(d))。BRSVPPZ生成电路22接收高电平的BRS设定信号BRSVPPZ，并将位线复位信号BRS的高电平电压VBRS设定为升压电压VPP(图10中的(e))。因此，可以较短时间P2来执行刷新操作REF之后的预充电操作(图10中的(f))。这样，当紧接刷新请求之后产生存取请求时，通过用较短的时间执行刷新操作REF之后的预充电操作，可以缩短作为读出指令RD的最小提供间隔的读出周期时间tRC和外部指令存取时间tCE。对于写入指令WR也同样如此。

然后与图7和图8相同，执行伴随读出指令RD和写入指令WR的读出操作RD和写入操作WR(图10中的(g、h))。

在上述的本实施方式中，在伴随刷新操作的预充电操作过程中，将位线复位信号BRS的电压设定为内部电源电压VII，而在伴随存取操作的预充电操作过程中，将位线复位信号BRS的电压设定为升压电压VPP。由于在伴随刷新操作的预充电操作过程中不使用升压电压VPP，因此在待机期间能够减小VPP生成电路26的消耗电流，从而能够减小虚拟SRAM的待机电流。由于在预充电操作过程中使用内部电源电压VII，故预充电操作时间相对延长了。但是，由于在虚拟SRAM中仅在待机期间执行刷新操作，因此，即使预充电时间延长也不会有问题。

响应存取操作之后的第一个内部刷新请求SREFPX而将位线复位信号BRS的高电平电压VBRS设定成内部电源电压VII，响应刷新操作之后的第一个存取请求RDPX(或WRPX)而将位线复位信号BRS的高电平电压VBRS设定成升压电压VPP。因此，在预充电操作开始之前，能够留有余量地将高电平电压VBRS设定成预定值。其结果是，能够容易地进行虚拟SRAM的电路设计和定时设计。

在位线复位信号BRS为低逻辑电平期间(非充电期间)切换高电平电压VBRS。因此，能够防止提供给位线复位信号BRS的信号线的升压电压VPP的电荷在切换时流入内部电源电压线VII。其结果是，能够防止内部电源电压VII的变动，从而能够使虚拟SRAM稳定地操作。

响应用于开始刷新操作的刷新控制信号REFRASZ而将高电平电压VBRS设定成内部电源电压VII，响应存取控制信号ACTRASZ将高电平电压VBRS设定成升压电压VPP。由此，能够在预充电操作之前，带有余量地将位线复位信号BRS设定成内部电源电压VII或者升压电压VPP。

当在刷新操作过程中提供存取请求RDPX(或者WRPX)时，响应该存取请求而将高电平电压VBRS从内部电源电压VII切换成升压电压VPP。因此，伴随刷新操作的预充电操作过程中的位线复位信号BRS的电压被例外地设定为升压电压VPP。从而可以缩短预充电操作时间，并可以尽早开始跟在刷新操作之后的存取操作。其结果是，能够缩短存取周期时间tRC、tWC、以及外部指令存取时间tCE。

通过选择器SEL1选择包含脉冲生成电路PLS2、PLS3中某一个的路径，生成用于生成位线复位信号BRS的预充电定时信号PREZ。因此，能够容易地对应虚拟SRAM的操作状态(存取操作或者刷新操作)来切换位线复位信号BRS的生成定时。

在BRS生成电路28中，pMOS晶体管PM1的漏极和nMOS晶体管NM1的源极与CMOS逆变器INV1的pMOS晶体管的源极连接。因此，可以仅通过改变CMOS逆变器INV1的pMOS晶体管的源极电压来容易地设定位线复位信号BRS的高电平电压。

在BRS生成电路28中，通过电平转换器SFT而将提供给pMOS晶体管PM1和nMOS晶体管NM1的栅极的高电平电压设定为升压电压VPP。因此，当使nMOS晶体管NM1导通时，能够升高栅极、源极间电压。其结果是，能够将内部电源电压VII作为高电平电压而可靠地提供给CMOS逆变器INV1。

图11示出了本发明半导体存储器的第二实施方式。对与在第一实施方式中说明的要素相同的要素标以相同的标号并省略其详细说明。在本实施方式中形成有BRSVPPZ生成电路42(开关控制电路)来代替第一实施方式的BRSVPPZ生成电路22。另外重新形成REFRASZ计数器44。其它结构和第一实施方式相同。即，半导体存储器被形成为具有DRAM的存储器单元(动态存储器)并具有SRAM接口的虚拟SRAM。该虚拟SRAM例如用于安装在便携式电话机上的工作存储器中。

REFRASZ计数器44与刷新定时信号REFRASZ的激活(上升沿)同步地进行计数操作，并与存取定时信号ACTRASZ的激活(上升沿)同步地来复位计数值。另外，当REFRASZ计数器44连续计数两次刷新定时信号REFRASZ的激活时，使使能信号ENZ变成高电平，当接收到存取定时信号ACTRASZ的激活时，使使能信号ENZ变成低电平。换言之，使能信号ENZ在计数值为“2”时变成高电平，在计数值超出“2”时保持高电平，当计数值复位为“0”时变成低电平。

BRSVPPZ生成电路42仅在使能信号ENZ为高电平的期间接收刷新定时信号REFRASZ的激活(上升沿)，并响应该激活使BRS设定信号BRSVPPZ从高电平变成低电平。即，在使能信号ENZ为低电平的期间，BRSVPPZ生成电路42禁止BRS设定信号BRSVPPZ变成低电平。

图12示出的是第二实施方式的虚拟SRAM的操作示例。在该示例中，在存取请求RDPX、WRPX(读出指令RD、写入指令WR)之间产生刷新请求SREFPX(存取期间)，然后，在不产生存取请求RDPX、WRPX的待机期间，仅周期性产生刷新请求SREFPX(待机期间)。

图11所示的REFRASZ计数器44分别与响应存取请求RDPX(或者WRPX)的存取定时信号ACTRASZ的激活同步地将计数值CNT复位为“0”  (图11中的(a、b、c))。另一方面，REFRASZ计数器44分别与响应刷新请求SREFPX的刷新定时信号REFRASZ的激活同步地进行计数操作，从而使计数值CNT增加(图11中的(d、e、f))。当计数值CNT变成“2”时，REFRASZ计数器44使使能信号ENZ从低电平变成高电平(图11中的(g))。

在使能信号ENZ为高电平的期间内，BRSVPPZ生成电路42与刷新定时信号REFRASZ的激活同步地将BRS设定信号BRSVPPZ从高电平变成低电平(图11中的(h))。另外，为了防止在使能信号ENZ变成高电平之前接收刷新定时信号REFRASZ的激活，BRSVPPZ生成电路42使刷新定时信号REFRASZ在内部延迟预定时间。

BRS生成电路28接收低电平的BRS设定信号BRSVPPZ，并将位线复位信号BRS的高电平电压VBRS从升压电压VPP变成内部电源电压VII(图11中的(i))。因此，在其后的待机期间花费较长时间来执行伴随刷新操作的预充电操作。另外，与第一实施方式相同，将从升压电压VPP变成内部电源电压VII的改变定时设定为位线复位信号BRS的低电平期间(非预充电期间)。

如上所述，通过是否连续产生刷新请求来判断存取期间和待机期间，并用较短时间执行存取期间中的预充电操作，而花费较长时间执行待机期间中的预充电操作，由此，在存取期间中，能够防止位线复位信号BRS的高电平电压VBRS从升压电压VPP切换到内部电源电压VII。其结果是，能够降低基于BRS生成电路28的高电平电压VBRS切换操作的频率，从而不仅能降低待机电流，还能够减小存取期间的消耗电流(操作电流)。另外，通过用较短的时间执行存取期间中的刷新操作之后的预充电操作，可以缩短作为存取指令RD、WR的最小提供间隔的读出周期时间tRC、写入周期时间tWC。

在本实施方式中也能够取得和上述第一实施方式相同的效果。另外在本实施方式中，当不夹杂存取请求RDPX(或者WRPX)地连续产生刷新请求SREFPX时，将高电平电压VBRS从升压电压VPP切换成内部电源电压VII。另外，当产生存取请求RDPX(或者WRPX)时，将高电平电压VBRS从内部电源电压VII切换成升压电压VPP。因此，在频繁执行存取操作的通常操作期间中，能够防止响应刷新请求SREFPX而将高电平电压VBRS从升压电压VPP切换成内部电源电压VII。其结果是，能够减小BRS生成电路28的消耗电流。

图13示出了本发明半导体存储器的第三实施方式。对与在第一实施方式中说明的要素相同的要素标以相同的标号并省略其详细说明。在本实施方式中形成有BRSVPPZ生成电路46(开关控制电路)来代替第一实施方式的BRSVPPZ生成电路22。其它结构和第一实施方式相同。即，半导体存储器被形成为具有DRAM的存储器单元(动态存储器)并具有SRAM的接口的虚拟SRAM。该虚拟SRAM例如用于安装在便携式电话机上的工作存储器中。

BRSVPPZ生成电路46具有下述功能：当在刷新操作之后的预充电操作过程中产生存取请求(RDPX或者WRPX)时，在预充电操作过程中将位线复位信号BRS的高电平电压VBRS从内部电源电压VII切换成升压电压VPP。

图14示出了在第三实施方式中、在刷新操作REF之后的预充电操作过程中提供存取指令(RD或者WR)的示例。BRSVPPZ生成电路46接收响应存取指令而被激活的存取闭锁信号ACTLATZ，并与该存取闭锁信号ACTLATZ同步地将BRS设定信号BRSVPPZ从低电平变成高电平(图14中的(a))。BRS生成电路28接收高电平的BRS设定信号BRSVPPZ，并将位线复位信号BRS的高电平电压VBRS从内部电源电压VII变成升压电压VPP(图14中的(b))。因此，在预充电操作过程中将位线复位信号BRS的高电平电压从内部电源电压VII变成升压电压VPP(图14中的(c))。从而能够缩短刷新操作REF之后的充电期间。其结果是，能够缩短从接收存取指令到开始进行存取操作(读出操作RD或者写入操作WR)为止的时间，并能够缩短存取周期时间tRC、tWC。

在本实施方式中也能够取得和上述第一实施方式相同的效果。另外在本实施方式中，当在伴随刷新请求SREFPX的预充电操作过程中提供存取请求RDPX(或者WRPX)时，在该预充电操作过程中将高电平电压VBRS从内部电源电压VII切换成升压电压VPP。与之相应，在预充电过程中将位线复位信号BRS的电压从内部电源电压VII切换成升压电压VPP。因此，当刷新请求SREFPX和存取请求RDPX(或者WRPX)相冲突，并在刷新操作之后执行存取操作时，能够缩短伴随刷新操作的预充电操作时间。其结果是，能够尽早开始存取操作，从而能够缩短存取周期时间(tRC、tWC)。

以上对本发明进行了详细地说明，但上述实施方式和其变形例仅是本发明的示例，本发明不限定于此。显而易见，在不脱离本发明的范围内可以进行变形。

工业实用性

根据本发明的半导体存储器，能够减小具有动态存储器单元的半导体存储器的消耗电流。特别是能够减小虚拟SRAM的待机电流。

Claims (22)

1.一种半导体存储器，其特征在于，包括：

存储器核心，该存储器核心具有动态存储器单元、与所述动态存储器单元连接的位线、以及包含将所述位线连接到预充电电压线上的nMOS晶体管的预充电电路；

开关电路，根据开关控制信号输出第一电压或者比该第一电压高的第二电压中的一个；以及

信号生成电路，生成提供给所述nMOS晶体管的栅极的位线复位信号，并将所述位线复位信号的高电平电压设定为从所述开关电路输出的所述第一或者第二电压中的一个；

其中，在响应于内部刷新请求的第一预充电操作过程中将所述位线复位信号保持为所述第一电压，在响应于存取请求的第二预充电操作过程中将所述位线复位信号保持为所述第二电压。

2.如权利要求1所述的半导体存储器，其特征在于，

所述第二预充电操作伴随响应所述存取请求的存取操作，所述第一预充电操作伴随响应所述内部刷新请求的刷新操作。

3.如权利要求2所述的半导体存储器，其特征在于，

还包括开关控制电路，所述开关控制电路响应所述存取操作之后的第一个内部刷新请求而将开关控制信号设定为第一逻辑电平，并响应所述刷新操作之后的第一个存取请求而将开关控制信号设定为第二逻辑电平，

所述开关电路在所述开关控制信号是第一逻辑电平时输出所述第一电压，在所述开关控制信号是第二逻辑电平时输出所述第二电压。

4.如权利要求2所述的半导体存储器，其特征在于，

还包括开关控制电路，所述开关控制电路为了在所述位线复位信号为低逻辑电平的期间内切换所述开关电路，在所述低逻辑电平期间切换所述开关控制信号的逻辑电平。

5.如权利要求2所述的半导体存储器，其特征在于，

还包括：开关控制电路和判优电路，该判优电路在存取请求和内部刷新请求发生冲突时，确定响应所述存取请求的存取操作和响应所述内部刷新请求的刷新操作的执行顺序，并按照该执行顺序依次输出用于执行所述存取操作的存取控制信号和用于执行所述刷新操作的刷新控制信号，

所述开关控制电路响应所述刷新控制信号而将所述开关控制信号设定为第一逻辑电平，并响应所述存取控制信号而将开关控制信号设定为第二逻辑电平，

所述开关电路在所述开关控制信号是第一逻辑电平时输出所述第一电压，在所述开关控制信号是第二逻辑电平时输出所述第二电压。

6.如权利要求5所述的半导体存储器，其特征在于，

当在对应所述内部刷新请求的刷新操作过程中提供了所述存取请求时，所述开关控制电路响应该存取请求，将所述开关控制信号从第一逻辑电平变为第二逻辑电平。

7.如权利要求1所述的半导体存储器，其特征在于，还包括：

升压电压生成电路，将外部电源电压升压从而生成升压电压；和

内部电源电压生成电路，将经由电源端子而提供的外部电源电压降压从而生成内部电源电压；

并且，

所述第一电压是所述内部电源电压，

所述第二电压是所述升压电压。

8.如权利要求1所述的半导体存储器，其特征在于，还包括：

开关控制电路，该开关控制电路输出所述开关控制信号，以使得当不夹杂所述存取请求地连续产生所述内部刷新请求时将所述位线复位信号的高电平电压从所述第二电压切换成所述第一电压，并且在产生了所述存取请求时将所述高电平电压从所述第一电压切换成所述第二电压。

9.如权利要求8所述的半导体存储器，其特征在于，

所述开关控制电路为了在所述位线复位信号为低逻辑电平的期间内切换所述开关电路，在所述低逻辑电平期间切换所述开关控制信号的逻辑电平。

10.如权利要求1所述的半导体存储器，其特征在于，还包括：

判优电路，该判优电路在存取请求和内部刷新请求发生冲突时，确定响应所述存取请求的存取操作和响应所述内部刷新请求的刷新操作的执行顺序，并按照该执行顺序依次输出用于执行所述存取操作的存取控制信号和用于执行所述刷新操作的刷新控制信号；和

开关控制电路，该开关控制电路输出所述开关控制信号，使得当在伴随所述内部刷新请求的预充电操作过程中提供所述存取请求时，在所述预充电操作过程中响应该存取请求，将所述位线复位信号的高电平电压从所述第一电压切换成所述第二电压。

11.如权利要求1所述的半导体存储器，其特征在于，还包括：

第一脉冲生成电路，生成具有第一脉冲宽度的第一预充电定时信号；

第二脉冲生成电路，生成具有比第一脉冲宽度小的第二脉冲宽度的第二预充电定时信号；以及

选择电路，该选择电路在所述开关电路输出所述第一电压时选择所述第一预充电定时信号，在所述开关电路输出所述第二电压时选择所述第二预充电定时信号；

其中，所述信号生成电路生成所述位线复位信号，该位线复位信号具有对应所选择的所述第一预充电定时或者第二预充电定时的脉冲宽度的高电平电压期间。

12.如权利要求1所述的半导体存储器，其特征在于，

所述信号生成电路具有输出所述位线复位信号的CMOS逆变器，

所述CMOS逆变器的pMOS晶体管的源极与所述开关电路的输出相连接。

13.如权利要求1所述的半导体存储器，其特征在于，

具有将所述开关控制信号的高电平电压设定为所述第二电压的电平转换器，

其中，所述开关电路包括：

pMOS晶体管，其在源极接收所述第二电压，漏极与输出节点连接，并在栅极接收所述开关控制信号；和

nMOS晶体管，其在漏极接收所述第一电压，源极与所述输出节点连接，并在栅极接收所述开关控制信号。

14.一种半导体存储器的操作控制方法，所述半导体存储器包括多个动态存储器单元、与所述动态存储器单元连接的位线、以及具有预充电电路的存储器核心，该预充电电路包括将所述位线连接到预充电电压线上的nMOS晶体管，所述方法的特征在于，

在响应于内部刷新请求的第一预充电操作过程中，将提供给所述nMOS晶体管的栅极的位线复位信号的高电平电压设定为第一电压，

在响应于存取请求的第二预充电操作过程中，将提供给所述nMOS晶体管的栅极的位线复位信号的高电平电压设定为比所述第一电压高的第二电压。

15.如权利要求14所述的半导体存储器的操作控制方法，其特征在于，所述第二预充电操作伴随响应所述存取请求的存取操作，所述第一预充电操作伴随响应所述内部刷新请求的刷新操作。

16.如权利要求15所述的半导体存储器的操作控制方法，其特征在于，响应所述存取操作之后的第一个内部刷新请求而将用于所述位线复位信号的高电平电压的电源线的电压设定为所述第一电压，并响应所述刷新操作之后的第一个存取请求而将用于所述位线复位信号的高电平电压的电源线的电压设定为所述第二电压。

17.如权利要求15所述的半导体存储器的操作控制方法，其特征在于，在所述位线复位信号为低逻辑电平的期间，将用于所述位线复位信号的高电平电压的电源线的电压切换成所述第一电压或者所述第二电压。

18.如权利要求15所述的半导体存储器的操作控制方法，其特征在于，

当存取请求和内部刷新请求发生冲突时，确定响应所述存取请求的存取操作和响应所述内部刷新请求的刷新操作的执行顺序，并按照该执行顺序依次输出用于执行所述存取操作的存取控制信号和用于执行所述刷新操作的刷新控制信号，

响应所述刷新控制信号而将用于所述位线复位信号的高电平电压的电源线的电压设定为所述第一电压，并响应所述存取控制信号而将用于所述位线复位信号的高电平电压的电源线的电压设定为所述第二电压。

19.如权利要求18所述的半导体存储器的操作控制方法，其特征在于，当在对应所述内部刷新请求的刷新操作过程中提供了所述存取请求时，响应该存取请求而将所述电源线的电压从所述第一电压切换到所述第二电压。

20.如权利要求14所述的半导体存储器的操作控制方法，其特征在于，当不夹杂所述存取请求地连续产生所述内部刷新请求时，将所述位线复位信号的高电平电压从所述第二电压切换成所述第一电压，并且，当产生了所述存取请求时，将所述高电平电压从所述第一电压切换成所述第二电压。

21.如权利要求20所述的半导体存储器的操作控制方法，其特征在于，在所述位线复位信号是低逻辑电平的期间内，将用于所述位线复位信号的高电平电压的电源线的电压切换成所述第一电压或者所述第二电压。

22.如权利要求14所述的半导体存储器的操作控制方法，其特征在于，

当存取请求和内部刷新请求发生冲突时，确定响应所述存取请求的存取操作和响应所述内部刷新请求的刷新操作的执行顺序，并按照该执行顺序依次输出用于执行所述存取操作的存取控制信号和用于执行所述刷新操作的刷新控制信号，

当在伴随所述内部刷新请求的预充电操作过程中提供了所述存取请求时，响应该存取请求而在所述预充电操作过程中将所述位线复位信号的高电平电压从所述第一电压切换成所述第二电压。

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