JPH01122095A - リフレッシュ競合裁定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はリフレッシュ競合裁定回路、特にダイナミック
ランダムアクセスメモリ（以下、ＤＲＡＭと略称す）使
用時に発生するメモリ・アクセス要求とリフレッシュ要
求との競合を裁定する回′路の改良に関するものである
。

［従来の技術］ 第３図は従来のリフレッシュ競合裁定回路である。図に
おいて、（１）はメモリアクセス回路性イレイ争ライン
、（２）はリフレッシュ用のデイレイ・ライン、（３）
及び（４）はリフレッシュ要求信号発生回路、（５）は
メモリ・アクセス可能かどうかを判定するＮＡＮＤゲー
ト、（６）はリフレッシュ可能かどうかを判定するＮＡ
ＮＤゲート、（７）はＣＡＳ用の信号を作成するための
ＡＮＤゲート、（８）はリフレッシュ要求信号発生回路
（３）、（４）をリセットするために使用されるインバ
ータである。

次に動作について説明する。

メモリ・アクセス要求信号（ｌａ）とリフレッシュ要求
信号（１１）が競合しない場合のメモリ・アクセスのタ
イミングチャートは第４図のようになる。

メモリ・アクセス要求信号（１ａ）はＮＡＮＤゲート（
５）に入力される。ここで、リフレッシュ動作中でない
のでＮＡＮＤゲート（５）の他の２人力は“Ｈ”となっ
ており、メモリ・アクセス要求信号（１ａ）はそのまま
反転され、ＲＡＳ信号（１ｄ）として出力される。

一方、ＮＡＮＤゲート（５）の出力信号（１ｄ）は、メ
モリ・アクセス用のデイレイ・ライン（１）にも入力さ
れていて、ある一定時間遅延させた後Ｔ１端子から行列
アドレス切換信号（１ｅ）として出力され、さらに一定
時間遅延させた後Ｔ２端子から信号を出力し負論理のＡ
ＮＤゲート（７）を通ってＣＡＳ信号（１ｆ）として送
出する。さらにＤＲＡＭのプリチャージ時間を満たすだ
けの時間を遅延させて、Ｔ３端子からリフレッシュ禁止
信号（１ｊ）として出力し、ＮＡＮＤゲート（６）の入
力端子に送出する。

また、リフレッシュのタイミングチャートは第５図のよ
うになる。リフレッシュ要求信号（１１）はクロック信
号（１ｂ）を基に、リフレッシュ要求信号発生回路（３
）、（４）によって生成され、ＮＡＮＤゲート（６）に
入力される。

ここで、メモリ・アクセス動作中でないのでＮＡＮＤゲ
ート（６）の他の２人力は”Ｈ”となっており、リフレ
ッシュ要求信号（１１）はそのまま反転され、ＣＡＳ信
号（１ｇ）として出力される。

一方、ＮＡＮＤゲート（６）の出力信号（１ｇ）は、リ
フレッシュ用のデイレイ・ライン（２）にも入力されて
いて、ある一定時間遅延させた後Ｊ１端子からＲＡＳ信
号（１ｈ）として出力され、さらにＤＲＡＭのプリチャ
ージ時間を満たすだけの時間を遅延させた後、Ｊ２端子
からメモリ・アクセス禁止信号（ＩＫ）として出力され
る。

ここで、使用されているＤＲＡＭはＲＡＳ信号の後にＣ
ＡＳ信号がきた場合メモリ・アクセスとして動作し、Ｃ
ＡＳ信号の後にＲＡＳ信号がきた場合、リフレッシュ動
作をする様な使用のものを使用している。

次にメモリ◆アクセス要求信号（ｌａ）とリフレッシュ
要求信号（１１）が競合した場合について説明する。

両信号（１ａ）、（１１）が競合した場合、その裁定を
行うのがＮＡＮＤゲート（５）とＮＡＮＤゲート（６）
で構成されるＲＳフリップ・フロップ回路である。

メモリ・アクセス動作中にリフレッシュ要求が生じた場
合、リフレッシュ動作はメモリ・アクセス動作が終了す
るまで禁止される。

逆にリフレッシュ動作中にメモリ・アクセス要求が生じ
た場合は、メモリ・アクセス動作はリフレッシュ動作が
終了するまで禁止される。

（イ）メモリ・アクセス動作中にリフレッシュ要求信号
が発生した場合 この場合の各信号のタイミングは第６図のようになる。

メモリ・アクセス要求信号がＮＡＮＤゲート（５）を通
過した場合、その出力信号（１ｄ）と、デイレイ−ライ
ン（１）に入ってＤＲＡＭのプリチャージ時間を満たす
だけの時間を遅延、させた信号（１ｊ）がＮＡＮＤゲー
ト（６）に入力され、メモリやアクセス動作が完全に終
了するまでリフレッシュが禁止される。

もしリフレッシュ要求信号（１１）がメモリ・アクセス
動作中に発生した場合、第６図のようにリフレッシュ要
求信号（１１）はメモリ・アクセス動作が終了するまで
待たされ、メモリ・アクセス動作が終了した時点で、リ
フレッシュ動作に入ることになる。

（ロ）リフレッシュ動作中にメモリ・アクセス要求信号
が発生した場合 この場合の各信号のタイミングは第７図のようになる。

リフレッシュ要求信号がＮＡＮＤゲート（６）を通過し
た場合、その出力信号（１ｇ）と、デイレイ・ライン（
２）に入ってＤＲＡＭのプリチャージ時間を満たすだけ
の時間を遅延させた信号（１ｋ）がＮＡＮＤゲート（５
）に入力され、リフレッシュ動作が完全に終了するまで
メモリ・アクセスが禁止される。もしメモリ・アクセス
要求信号（１ａ）がリフレッシュ動作中に発生した場合
、第７図の様にメモリ・アクセス要求信号（１ａ）は、
リフレッシュ動作が終了するまで待たされ、リフレッシ
ュ動作が終了した時点で、メモリ・アクセス動作に入る
ことになる。

［発明が解決しようとする問題点］ 従来のリフレッシュ競合裁定回路は以上のように構成さ
れているので、論理的には正常に動作するように見える
が、ゲートには必ず伝搬遅延が有り、その影響でメモリ
・アクセス要康信号とリフレッシュ要求信号がＮＡＮＤ
ゲート（５）とＮＡＮＤゲート（６）にそれぞれＮＡＮ
Ｄゲート（５）及び（６）の伝搬遅延の範囲内の差でほ
ぼ同時に人力された場合、第８図に示すようにＮＡＮＤ
ゲ−１（５）の出力（１ｄ）とＮＡＮＤゲート（６）の
出力（１ｇ）が共に発振を起してしまうという問題点が
あった。

この発明は上記のような問題点を解消するためになされ
たもので、メモリ・アクセス要求信号（１ａ）とリフレ
ッシュ要求信号（１１）がいかなるタイミングで発生し
ても、第８図のような発振が起らないようなリフレッシ
ュ競合裁定回路を得ることを目的とする。

Ｅ問題点を解決するための手段〕 この発明に係るリフレッシュ競合裁定回路は、メモリ・
アクセス要求信号（１ａ）とリフレッシュ要求信号（１
１）の同期化を図り、ＮＡＮＤゲ−）　（５）とＮＡＮ
Ｄゲート（６）に入力される各要求信号のタイミングに
ＮＡＮＤゲート（５）、（６）の伝搬遅延の最大値より
大きい一定の時間の差を持たせるように構成したもので
ある。

［作用］ この発明におけるリフレッシュ競合裁定回路は、ＡＮＤ
ゲート（５）に入力されるメモリ・アクセス要求信号と
ＮＡＮＤゲート（６）に入力されるリフレッシュ要求信
号との間にＮＡＮＤゲート（５）、（６）の伝搬遅延の
最大値より大きい一定の時間差を持たせることにより、
ＮＡＮＤゲート（５）、（６）の出力の発振をおさえる
ことができる。

［発明の実施例］ 以下、この発明の一実施例を図について説明する。

前記第２図と同一部分に同一符号を付した第１図におい
て、（９）はＤ型のＲ−Ｓフリップ・フロップ、（１０
）はＡＮＤゲ・−ト、（１１）はインバータ、（ＩＣ）
はイニシャル・す・セット信号である。

次に動作について説明する。第２図が第１図の回路のタ
イミングチャートである。

クロック信号（１ｂ）の立上りをリフレッシュ要求信号
（１１）の発生とメモリ・アクセス要求信号（１ａ）の
ラッチ用に用いる。

従って、メモリ・アクセス要求信号（１ａ）がいかなる
タイミングで発生しても実際にＮＡＮＤゲート（５）に
人力される信号（１ｍ）は、クロック信号（１ｂ）と同
期し、この信号（１ｂ）の立上りと一定の間隔（ｔ２）
をもって発生するようになる。この際の一定の間隔（ｔ
２）はＤ型フリップ・フロップ（９）及びＡＮＤゲート
（１０）の伝搬遅延によって生じた間隔である。

一方、リフレッシュ要求信号はクロック信号（１ｂ）を
リフレッシュ要求信号発生回路（３）、（４）によって
何分の１かに分周して発生させることにより、発生させ
るものであり、この際にもクロック信号（１ｂ）の立上
りとリフレッシュ要求信号（１１）の間には、インバー
タ（１１）とリフレッシュ要求信号発生回路（３）、（
４）の伝搬遅延により一定の間隔（ｔｌ）があくことに
なる。この際、ｔｌ−ｔ２をＮＡＮＤゲート（５）、（
６）の伝搬遅延の最大値よりも大きくなるよう設計する
ことにより、ＮＡＮＤゲート（５）に人力されるメモリ
・アクセス要求信号（１ｍ）とＮＡＮＤゲート（６）に
入力されるリフレッシュ要求信号（１１）との間には、
最悪の場合でもｔｌ−ｔ２の間隔があくことになり、Ｎ
ＡＮＤゲート（５）、（６）の出力が発振するようなこ
とは起きなくなる。

なお、上記実施例では、ＤＲＡＭにＣＡＳビフォアＲＡ
Ｓリフレッシュ方式のものを使用する際のリフレッシュ
競合裁定回路を示したが、ＲＡＳオンリー・リフレッシ
ュ方式、ヒドンリフレッシュ方式等のすべてのリフレッ
シュ方式用のリフレッシュ競合裁定回路に対しても、上
記実施例と同様の効果を奏する。

［発明の効果］ 以上のように、この発明によれば、メモリ・アクセス要
求信号と、リフレッシュ要求信号がクロック信号に同期
しそれぞれの要求信号にＮＡＮＤゲート（５）、（６）
の伝搬遅延の最大値よりも大きい間隔があくように構成
したので、ＮＡＮＤゲート（５）、（６）の出力が発振
し、非常動作をしてしまうという不具合が発生しないと
いう効果が得られる。

【図面の簡単な説明】

第１図は本発明に係るリフレッシュ競合裁定回路の一実
施例による回路図、第２図は第１図を説明するためのタ
イミングチャート、第３図は従来のリフレッシュ競合裁
定回路の回路図、第４図は第３図の回路のメモリ・アク
セス動作を示すタイミングチャート図、第５図は第３図
の回路のリフレッシュ動作を示すタイミングチャート図
、第６図及び第７図は第３図の回路において競合が生じ
た際の動作を説明するタイミングチャート図、第８図は
第３図の回路の問題点を説明するためのタイミングチャ
ート図である。 図において、（１）はメモリ・アクセス用のデイレイ・
ライン、（２）はリフレッシュ用のデイレイ・ライン、
（３）及び（４）はリフレッシュ要求信号発生回路、（
５）及び（６）はＮＡＮＤゲート、（７）は負論理のＡ
ＮＤゲート、（８）、（１１）はインバータ、（９）は
Ｄ型フリップψフロップ、（１０）はＡＮＤゲート、（
１ａ）はメモリ・アクセス要求信号、（１ｂ）はクロッ
ク信号、（Ｉｉ）はリフレッシュ要求信号である。 なお、図中、同一符号は同一、又はトロ当部分を示す。 代理人　弁理士　大　岩　増　雄 （他　２名） ｄ　　　ｏ　　　　（Ｌｌ　　　　＋４−　　　・−、
ｊ　　　　Ｐ＋　　　ｒ　　　ｒ 手続補正書　（自発） 昭和　　年　　月　　日 ２、発明の名称 リフレッンユ競合裁定回路 ３、補正をする者 事件との関係　特許出願人 代表者志岐守哉 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容

Claims (1)

1. 【特許請求の範囲】 メモリアクセス要求信号を読み込み、該メモリアクセス
   要求信号に応じてダイナミックランダムアクセスメモリ
   のアクセス動作を制御するメモリアクセス回路と、 リフレッシュ要求信号を発生し、該リフレッシュ要求信
   号に応じてダイナミックランダムアクセスメモリのリフ
   レッシュ動作を制御するリフレッシュ回路と、 メモリアクセス要求信号とリフレッシュ要求信号との競
   合が生じた場合の裁定を行う裁定回路と、を含むリフレ
   ッシュ競合裁定回路において、前記メモリアクセス要求
   信号とリフレッシュ要求信号との同期化を図るタイミン
   グ同期化回路と、前記メモリアクセス回路と前記リフレ
   ッシュ回路にそれぞれ入力される各要求信号のタイミン
   グに各回路の伝搬遅延の最大値より大きい一定時間の差
   を持たせるＲ−Ｓフリップ・フロップと、を含むことを
   特徴とするリフレッシュ競合裁定回路。