TWI333211B - Semiconductor memory - Google Patents

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TWI333211B TW096115548A TW96115548A TWI333211B TW I333211 B TWI333211 B TW I333211B TW 096115548 A TW096115548 A TW 096115548A TW 96115548 A TW96115548 A TW 96115548A TW I333211 B TWI333211 B TW I333211B
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Description

九、發明說明： 【明所屬之^技勒e領】 發明領域 本發明是關於一種具有DRAM記憶體單元且具有 SRAM介面的半導體記憶體。 t Λ* 發明背景 偽靜態隨機存取記憶體(pseudo SRAM)包括Dram$ 憶體單元(動態記憶體單元），且藉由在内部自動執行記憶體 單元之一刷新(refresh)操作，而操作如同一SRam。該偽 SRAM執行刷新操作，而沒有被一控制器識別出，而一讀取 操作及一寫入操作沒有被執行。為了插入刷新操作，例如， 一讀取週期時間（是一讀取指令之一最小供應期）被設定為 一值，該值藉由將一讀取操作時間加上一刷新操作時間而 獲得。此外，為了在讀取操作之前執行刷新操作，從讀取 指令被提供到讀取資料被輸出的讀取存取時間包括刷新操 作時間。對於寫入操作也是如此。如以上所描述的，在習 知的偽SRAM中，讀取週期時間及寫入週期時間變得較長， 因此資料傳輸速率減少。 另一方面，為了增加資料傳輸速率，一種用以當刷新 請求在該偽SRAM内部產生時將一刷新請求輸出到外部的 方法被提出（例如，序號為2005-332538的日本未審查的專利 申請公開案）。在此方法中，存取該偽SRAM的控制器根據 來自該偽SRAM的一内部刷新請求提供一外部刷新請求給 =_ AM。料狄颜根肋外部㈣請求執行刷新 °該外部刷新請求是外部存取請求t的-者1此，對 應該外=刷新請求的騎操作決*會與該讀轉作及寫入 ㈣衝大。因此，將該刷新操作相包括在—讀取操 期内並不是必需的。 。 然而，例如，當該控制器根據來自該偽张鳩的内部 刷新。月求輪出外部刷新請求，該控制器需要在連續的讀取 操作被執行時插人外部職請求4於在是該控制器 預期的時序内延緩讀取操作，存取效率會下降。 【明内容】 發明概要 本發明之-目的是為了增進能_收_外部刷新請求 的偽SRAM的存取效率。 。在本發明之一半導體記憶體中，一核心控制電路輸出 操作控制信號給-記憶體核心，以根據來自—刷新請求產 生電路的-内部刷新請求，及透過—外部刷新輸入電路自 該半導體記憶體外部提供的—外部刷新請求，來執行刷新 操作。該核心㈣電路將受關應料部刷新請求的刷新 :作的記憶體單元之數目設定為大於受到對應該内部刷新 請求的刷新操作的記憶體單元之數目。藉由相對地增加受 到對應一外部刷新請求的刷新操作的記憶體單元之數目， 刷新所有記憶體單元所需的外部刷新請求之數目可被減 少。因此’該外部刷新請求被提供給該半導體記憶體之頻 率可被降低，這可增進存取效率。 1333211 在本發明中，一種能夠接收·一外部刷新請求的偽 SRAM之存取效率可被增進。 圖式簡單說明 本發明之本質、原理及用途從以下結合附圖的詳細描 5 述將變得更加明顯，其中類似的部分由相同的參考符號表 示，其中： 第1圖是顯示了本發明之一第一實施例的一方塊圖； 第2圖是顯示了第1圖所示的一刷新控制電路16之細節 的方塊圖； 10 第3圖是顯示了第1圖所示的一刷新位址產生電路20之 細節的方塊圖； 第4圖是顯示了第1圖所示的記憶庫BK0-1之細節的方 塊圖； 第5圖是顯示了第1圖所示的一FCRAM之操作指令的 15 說明圖； 第6圖是顯示了第一實施例中的刷新操作之一例子的 時序圖； 第7圖是顯示了第一實施例中的刷新操作之另一例子 的時序圖， 20 第8圖是顯示了本發明之一第二實施例的一方塊圖； 第9圖是顯示了第7圖所示的一程式化電路之細節的方 塊圖；以及 第10圖是顯示了本發明之一另一結構性例子的方塊圖。 【實施方式3 5 1333211 較佳實施例之詳細說明 . 在此之後，利用附圖描述本發明之實施例。在該等附 圖中，以一粗線所示的每個信號線由複數個信號線組成。 該等粗線連接的部分區塊由複數個電路組成。一信號藉以 5發送的每個信號線由與該信號之名稱相同的參考符號表 示。在每個信號名稱前具有“/”的信號表示負邏輯。在每個 k说名稱後具有Z”的信號表示正邏輯。該等附圖中的每個 雙圓圈表示一外部終端。 第1圖顯示了本發明之一第一實施例。一半導體記憶體 10 MEM是（例如）一時鐘同步型快速循環RAM(FCRAM)，該 FCRAM與一外部時鐘CLK同步操作。該FCRAM是一包括 DRAM記憶體單元且包括一 SRAM介面的偽SRAM。該記憶 體MEM包括一指令解碼器1〇、一操作控制電路12、一刷新 計時器14(刷新請求產生電路）、一刷新控制電路16、一位址 15緩衝器18、一刷新位址產生電路2〇、一位址切換電路22、 24、s己憶庫控制電路26、28、一時序調整電路30、一資料 輸入/輸出緩衝器32及記憶庫ΒΚ0、BK1。該等記憶庫ΒΚ0、 BK1是包括記憶體單元及用以輸入資料給該等記憶體單元/ 自該等記憶體單元輸出資料的電路之一記憶體核心。該等 20記憶庫BKO·1之細節在之後所描述的第4圖中給出。該 FCRAM在一時鐘終端上接收一時鐘CLK，且透過一未顯示 的時鐘緩衝器提供該被接收的時鐘CLK給各個電路方塊。
該指令解碼器10將依據一晶片致能信號/CE、一位址有 效信號/ADV、一寫入致能信號八vE及一自動刷新信號/RF 8 :位準所組織的指令輸出視為存取指令 誠庫腦錢行存取操作。在以下描述中，例如該晶片 致忐彳s號/CE有時被縮寫為一/ ^ 彳5唬，以及該寫入致能信 號舰被縮寫為一舰信號。在該等存取指令CMD中，呈 =讀取指令RD、一寫入指令败、—自動刷新指令腑 等等。該等操作指令之細節在之後所描述的第5圖中給出。 -晶片致能終端/CE、—位址有效終端/續、一寫入 致能終端舰及-自動刷新終端/RF作為接收讀取指令、寫 入指令及自動刷新指令(外部刷新請求)的指令終端。即，該 指令解碼器10也以接收外部刷新請求的一外部刷新輸入電 路操作。料’該齡解碼㈣在—自我職模式（内部刷 新模式)期間起動一自我刷新模式信號咖2，以及在一自 動刷新模式（外侧新模式）期間未起_自我刷新模式信 號SMDZ。當在該自我刷新模式期間接收該自動刷新指令 AREF時，财令解碼器⑴也作為—模柄換電路，該模式 切換電路根據該自動刷新指令AREF，將—操作模式從該自 我刷新模式切換到該自動刷新模式。該自我刷新模式及自 動刷新模式之細節在之後所描述的第6圖中給出。 該操作控制電路I2輸出作為一基本時序信號的一讀取 /寫入信號RWZ，以根據該讀取指令RD及寫入指令概在該 記憶庫BK0-1内執行一讀取操作及一寫入操作。該操作控制 電路12包括一未被顯示的仲裁器，以決定該讀取指令rd、 寫入指令WR及一自我刷新請求SREF之間的優先權。例 如，當同時接收到該讀取指令RD及自我刷新請求8尺£?1時， 該操作控制電路12給予該自我刷新請求SREF優先權。該讀 取指令RD被暫時保持，且該讀取/寫入信號RWZ之一輪出被 禁忐，直到對應該自我刷新請求SREF的一刷新操作完成。 偶然地’有時，複數個讀取指令RD或寫入指令WR被連續 5提供’或者一叢發讀取操作或一叢發寫入操作被執行，從 而作為對應該自我刷新請求SREF的刷新操作不能被執 行。在此一情況下，如第2圖之後所描述的，該自我刷新請 求SREF暫時由該刷新控制電路16保持。 該刷新計時器14包括一振盪器，該振盪器在一預定週 10 期内產生自我刷新請求SREF(内部刷新請求）。該刷新控制 電路16在自動刷新模式期間屏蔽(masks)該自我刷新請求 SREF ’且根據該自動刷新指令AREF輸出一刷新啟動信號 REFSZ。此外，該刷新控制電路16根據該自我刷新請求 SREF輸出該刷新啟動信號REFSZ。該刷新控制電路16之細 15 節在之後所描述的第2圖中給出。 該位址緩衝器18接收一位址AD0-22，且將該被接收的 位址輸出為一行位址CAD0-7(AD0-7)、一列位址 RAD9-22(AD9-22)及一記憶庫位址BAD8(AD8) »該行位址 CAD0-7被提供以選擇一位元線對BL、/BL。該列位址 20 RAD9-22被提供以選擇一字線WL。該記憶庫位址BAD8被 提供以選擇該記憶庫BK0-1。此實施例之FCRAM是一位址 非多工塑半導體記憶體，其在位址終端AD上不同時刻接收 該行位址CAD0-7、該列位址RAD9-22及該記憶庫位址 BAD8。 10 該刷新位址產生電路20與一感測放大器起動信號 LE0Z、LE1Z同步依序地產生一刷新記憶庫位址RBAD8& 一刷新列位址RRAD9-22，以操作之後所描述的一感測放大 器SA，同時該刷新操作在該記憶庫ΒΚ〇_ι中執行。即，每 當該刷新操作在該記憶庫BK0-1中的任何一者中執行時，該 刷新列位址RRAD9-22及該刷新記憶庫位址rBAD8依序被 更新。一刷新信號REFZ是在該刷新操作期間由該記憶庫 BK0-1所起動的信號之或(〇R)邏輯所獲得的一信號。該刷新 記憶庫位址RBAD8是一内部位址’以選擇該刷新操作被執 行所在的記憶庫ΒΚ0-1。該刷新列位址rraD9-22是一用以 選擇每個記憶庫BK0-1之字線WL的位址。該刷新位址產生 電路20之細節在之後所描述的第3圖中給出。 當該刷新啟動信號REFSZ及該刷新信號REFZ都未被 起動時’該位址切換電路22將該記憶庫位址信號BAD8輸出 為一内部記憶庫位址IBAD8，且在該刷新啟動信號REFSZ 或該刷新信號REFZ起動期間，該位址切換電路22將該刷新 記憶庫位址RBAD8輸出為内部記憶庫位址IBAD8。當該刷 新啟動信號REFSZ及該刷新信號REFZ都未被起動時，該位 址切換電路24將該列位址RAD9-22輸出為一内部列位址 IRAD9-22 ’且在該刷新啟動信號REFSZ或該刷新信號REFZ 起動期間，該位址切換電路24將該刷新列位址RRAD9-22 輸出為内部列位址IRAD9-22 »因此，讀取操作及寫入操作 根據該位址終端AD上接收的外部位址AD被執行，且自我 刷新操作及自動刷新操作根據該刷新位址產生電路2〇產生 1333211 的内部位址RRAD9-22、RBAD8被執行。 為了控制該記憶庫BK1之存取，當該内部記憶庫位址 IBAD8處於-高邏輯位準時，該記憶庫控制電路26(第一記 憶庫控制電路)與該讀取/寫入信號Rwz或該刷新啟動信號 5 REFSZ同步輸出-操作控制信號CNT卜為了控制該記憶庫 BKO之存取，當_部域庫位㈣細處於—低邏輯:準 時’該記憶庫控制電路28(第二記憶庫控制電路)與該讀取/ 寫入信號RWZ、該刷新啟動信號REFSZ或一時序俨號 BKOACTZ同步輸出一操作控制信號CNT〇。 》 1〇 如之後所描述的第4圖所示，各個操作控制信號 CNT0-1&括各自蚊該找WL之㈣時序財線起動信 號WLOZ、WL1Z、各自決定該感測放大器从之一起動時序 的感測放大器起動信號LE0Z、LE1Z、各自決定一行開關 CSW之一工作時間的行選擇信號CL〇z、CL1Z，以及各自 I5決定該位兀線對BL、/BL之-預充電時序的位元線重設定 信號BRSGZ、BRS1Z。該等操偷翁號CNT(M之輸出時 序可與讀取操作、寫入操作及刷新操作相同或不同。 在自動刷新模式期間（SMDZ信號=低邏輯位準），該時 序調整電路30將自該記憶庫控制電路26輸出的感測放大器 20起動信號LE1Z以時序信號BK0ACTZ輸出給該記憶庫控制 電路28。在自我刷新模式期間（SMDZ信號=高邏輯位準” 該時序調整電路30停止輸出該時序信號BK〇ACTZ(對應自 該δ己憶庫控制電路26輪出的感測放大器起動信號LE1Z)給 該記憶庫控制電路28 ^當該刷新操作在自動刷新模式期間
12 1333211 藉由該時序調整電路3G之操作而在該記憶庫Β{α内執行 時，該記憶庫BKO内的刷新操作與當該記憶庫BK1之感測放 大器SA被起動時的時序同步啟動。因此，對於每個自動刷 新指令AREF’除了當該刷新記憶庫位址RBAD8顯示為該記 5憶庫BK〇之外，自動刷新操作在該記憶庫Βκΐ ' BKO内被執 行。對於每個自我刷新請求SREF，自我刷新操作在該記憶 庫BK0-1中的任何一者中執行。因此，被該自動刷新操作刷 新的記憶體之數目是被該自我刷新操作刷新的記憶體單元 之數目的兩倍。 10 該記憶庫控制電路26、28及該時序調整電路3〇以一核 心控制電路操作，該核心控制電路根據該自我刷新請求 SREF及自動刷新指令AREF輸出該操作控制信號CNT0-1給 該記憶庫BK0-1。換言之，該核心控制電路根據該自我刷新 請求SREF輸出該操作控制信號CNT給該記憶庫BK0-丨中的 15 任何一者，且該核心控制電路根據該自動刷新指令AREF輸 出該操作控制信號CNT給該記憶庫ΒΚ0或給該記憶庫 BKO-1二者。此外’如以上所描述，該核心控制電路將受到 根據該自動刷新指令AREF產生的刷新操作之記憶體單元 MC的數目設定為受到根據該自我刷新請求SREF產生的刷 20 新操作的記憶體單元MC之數目的兩倍。該刷新操作之細節 在之後描述的第6及7圖中給出。 該資料輸入/輸出緩衝器32透過一資料終端DQ接收寫 入資料，且輸出該被接收的資料給一資料匯流排DB ^此 外，該資料輸入/輸出緩衝器32透過該資料匯流排DB接收來 13 1333211 自該錄體單元MC之讀取資料，且輸出該被接㈣資料給 該資料終端DQe 'α
在此實施例中，該讀取指令之一最小供應期之規格的 讀取週期時間（外部存取週期時間）被設定大於每個 刪·1之—讀取操作時間。類似地，該寫人指令之—最:供 應，之規格的寫入週期時間（外部存取週期時間）被設定 於每個讀庫ΒΚ0-1之一寫入操作時間。即，該外部存取 期時間等於藉由將該記憶庫B K G · 1之讀取操料間（寫入操 作時間）加上—餘裕時間(ma_ time)所獲得的一值: |取週期時間及寫入週期時間彼此相等，且該讀取操作: 與該寫入操作時間彼此相等。每個記憶庫BK(M 新操:時間幾乎是該讀取操作時間與寫人操作時間的Γ半。 —當該自我刷新請求SREF與讀取指令或寫人指令發 衝大時，自我刷新操作利用以上的餘裕時間被執行。例如， 具體而言，讀取週期時間是讀取操作時間的15倍 寫人操作時間較。此時，餘_間是讀取 *作m(寫入操作時間)的一半。因此，例如，同 操::優先於讀取操作被執行時，藉由執行—包括餘:時間 20 編—半)的讀取，執行—自我刷新操作的 ^被確保。換言之，由於優先權被賦予刷新操作所5| 的續取操作相對於讀取指令RD之延遲可被隱藏在_祷 取週期時間内。 °貝 有時’在刷新操作只根據該自動刷新指令A咖 的自動刷新模式期間，刷新操作之插入時序由一控制器控 14 C £ 1333211 制。因此’讀取週期時間及寫入週期時間並不需要包括以 的餘格時間。即，可使讀取週及寫人週期時間與 :取操作時間與寫入操作時間相等。因此，在自動刷新模 式期間的該讀取週期時間與該寫入週期時間可被縮短，這 可增進存取效率。
第2圖顯示了第1圖所示的刷新控制電路16之細節。該 刷新控制電路16包括刷新請求屏蔽電路34、36、一重設定 電路38及一刷新請求儲存電路4〇。
制新請求屏蔽電路34(内部請求屏蔽電路)在自我刷 新模式信娜吗動期間（自我刷新模式）輸出自我刷新 清求SREF給該刷新請求儲存電路4()，且在該自我刷新模式 信號SMDZ未起動期間（自動刷新模式）禁能該自我刷新請 求贿之輸出。這可阻止在自動刷新模式期間對應自我刷 新請求SREF的刷新操作被執行。輸出被禁能的自我刷新請 15求SREF被抹除而沒有被保持。在自動刷新模式期間，自動 刷新指令AREF由存取該FCRA_一控制器週期性地提 供。因此’即使該自我刷新請求8娜被抹除，保存在該記 憶體單元MC内的資料決不會消失。 該刷新請求㈣電路36(外部請求屏蔽電路)輸出自動 20刷新指令AREF給該席，j新請求儲存電路4〇。然而，要注意到 的是，當該自我刷新操作被執行時(咖2信號=高邏輯位 準），該刷新請求屏蔽電路％禁止自動刷新指令八咖之輪 出。因此’當自動刷新指令AREF被提供，同時自我刷新操 作被執行以將操作模式從該自我刷新模式移到該自動刷新 15 模式時’該自動刷新指令AREF被忽略。因此，例如，當自 我刷新請求SREF與讀取指令rD衝突且讀取操作在自我刷 新操作之後被執行時，該讀取操作可避免再次被該自動刷 新操作延遲。有時，即使自動刷新指令AREF被刪除，自我 刷新操作也以相同的時序被執行，因此該記憶體單元内 保存的資料決不會消失。 該重設定電路38與自我刷新模式信號SMDZi未起動 (下降邊緣）同步起動—重設定信號RSTZ〇即，每當進入自 動刷新模式時，該重設定信號1^72被輸出。 該刷新請求儲存電路4〇根據自我刷新請求SREF及自 動刷新指令AREF輸出刷新啟動信號REFSZ。此外，當該自 我刷新操作由於讀轉作或寫人操狀連續動作而不能被 執行，或者當該自我刷新操作由於一叢發讀取操作或一叢 發寫入操作不能被執行時，該刷新請求儲存電路儲存該 自我刷新請求SREF。例⑹，該刷新請求儲存電路4〇包括一 5位tl計數器，且可儲存32個自我刷新請求sref。 當讀取操作或寫入操作沒有被執行時，該刷新請求儲 存電路财-待命(standby)_依序地輸㈣等被儲存的 自我刷新請求SREF。讀取操作或寫人操作之執行週期由該 讀取/寫入信號RWZ決定。根據該刷新啟動信號肪脱之輸 出該被儲存的自我刷新請求SREF被逐減1❶ 此外’該刷新請求儲存電路4〇根據該重設定信號rstz 之起動’抹除财雖存的自我騎請求戲卜當操作模 式從自我刷新模式切換到自動刷新模式時，藉由抹除儲存 1333211 在該刷新請求儲存電路4〇内的該等自我刷新請求贿，對 應自我刷新請求SREF的自我刷新操作被阻止在自動刷新 模式期間執行。以-不能由存取該取錢的控制器控制的 時序執行的自我刷新操作沒有被執行’因此讀取週期時間 及寫入週期時間可如以上所描述被最小化。
第3圖顯示了第i圖所示的刷新位址產生電路2〇之細 節。該刷新位址產生電路2〇包括串聯連接的一計數器控制 電路42及1箱二較計數hcount，計數驗制電路42 根據該記憶庫B K0 -1内的刷新操作產生一逐增計數信號 cup(正脈衝信號）。該記憶庫BK0-m的刷新操作被該感測 放大器起動信號LE0Z、LE1Z及記憶庫位址信號BA8Z、 BA8X偵測出。當該記憶庫位址BAD8處於一高邏輯位準 時，該記憶庫位址信號BA8Z改變到一高邏輯位準。當該記 憶庫位址BAD8處於一低邏輯位準時，該記憶庫位址信號 15 BA8X改變到一高邏輯位準。 第一級計數器COUNT與該逐增計數信號CUP之上升 邊緣同步執行一計數操作。第二及後續級計數器COUNT各 自與來自前一級計數器COUNT的一輸出信號之上升邊緣 同步執行一計數操作。該第一級計數器COUNT輸出刷新記 20憶庫位址RBAD8，且第二及後續級計數器COUNT分別輪出 刷新列位址RRAD9-22。每當該記憶庫BK0-1内的刷新操作 被執行時，刷新記憶庫位址RBAD8被該刷新位址產生電路 20更新’且當刷新記憶庫位址RBAD8循環一圈時，刷新列 位址RRAD9-22被依序地更新。 17 第4圖顯示了第1圖所示的該記憶庫βκο^之細節。該記 憶庫ΒΚ0-1具有相同的構造且彼此獨立操作。每個記憶庫 ΒΚ0-1包括一列位址解碼器RDEC、一行位址解碼器 CDEC、一感測放大器SA、一行開關CSW、一讀取放大器 RA、一寫入放大器WA及一記憶體單元陣列ARY。該記憶 體單元陣列ARY包括動態記憶體單元皿(：;，及連接到該等動 態記憶體單元MC的字線WL及位元線對BL、/BL。該記憶 體單元MC在字線WL與位元線對BL、/]31^彼此相交的部分 上形成。 該列位址解碼器RDEC解碼列位址IRAD9-22以選擇該 等字線WL中的任何一者。該列位址解碼sRDEC與字線起 動信號WL1Z(或WLOZ)同步起動該等字線WL中的任何— 者。該子線WL之起動位準（南位準）是高於一電源供應電壓 的升壓電壓。因此，該FCRAM包括用以產生升壓電壓的一 升壓電路（圖未示）。該行位址解碼器CDEC解碼行位址 CAD0-7以選擇位元線對BL、/BL。該感測放大器sA與感測 放大起動信號LE1Z(或LEOZ)同步被起動，且將自該位元線 對BL、/BL讀取的資料信號之間的信號量放大一差值。 該行開關CSW與該行選擇信號CL1Z(或CLOZ)同步將 對應行位址CAD的位元線對BL、/BL連接到該讀取放大器 RA及該寫入放大器WA。當該位元線重設定信號 BRSIZ(BRSOZ)處於一高邏輯位準時，該位元線對Bl、/bl 被設定為一預充電電壓。在一讀取存取操作期間，該讀取 放大器RA放大透過該行開關CSW輸出的辅助讀取資料。在 1333211 一寫入存取操作期間，該寫入放大器WA放大透過該資料匯 流排DB提供的輔助寫入資料，且將其提供給該位元線對 BL、/BL。 第1圖所示的記憶庫控制電路26根據RWZ信號與 5號依序地起動WL1Z信號、LE1Z信號及CL1Z信 號。類似地’該記憶庫控制信號28根據RWZ信號、REFSZ 信號或BKOACTZ信號依序地起動WLOZ信號、LEOZ信號及 CLOZ信號。即，LE1Z信號自WL1Z信號產生’且LEOZ信號 自WLOZ信號產生。 10 第5圖顯示了第1圖所示的該FCRAM之操作指令。第1 圖所示的指令解碼器1〇與該時鐘CLK之上升邊緣同步接收 /CE信號、/RF信號、/ADV信號及/WE信號之邏輯位準，且 決定各自的操作指令。當該/CE信號為低邏輯位準(L)、該 /RF信號為高邏輯位準(H)、該/ADV信號為低邏輯位準(L) 15且該/WE信號為高邏輯位準(Η)時，讀取指令RD被識別出。 當該/CE信號、該/RF信號、該/ADV信號及該/貿臥言號之邏 輯位準為L、Η、L、L時，寫入指令WR被識別出。 當該/CE信號、該/RF信號、該/adv信號及該八ve信號 之邏輯位準為L、L、Η、L時，自動刷新指令aref被識別 20出。當自動刷新指令AREF在自我刷新模式期間被提供時， 操作模式切換到自動刷新模式。即，自動刷新指$AREF& 作為自動刷新模式之一進入指令。當該/CE信號、該/RF信 號、該/ADV信號及該/WE信號之邏輯位準為]l、[、H、H 時，一自我刷新致能指令SREN被識別出。當操作模式在自 19 1333211 動刷新模式期間返回到自我刷新模式時，該自我刷新致能 指令SREN被提供。 第6圖顯示了該第一實施例内的刷新操作之一例子。在 此實施例中，自我刷新請求SREF之產生週期及自動刷新指 5令AREF之平均供應期是。在第6圖中’在自我刷新模式 SMD期間，自動刷新指令AREF被提供（第6(a)圖），且操作 模式切換到自動刷新模式AMD(第6(b)圖）自動刷新模式 AMD是從當自動刷新指令人腳在自我刷新模式smd期間 被接收到自我刷新致能指令SREN被接收的時期。在此例 10中，在第二個自動刷新指令AREF被提供之後（第6(c)圖）， 自我刷新致能指令SREN被提供（第6(d)圖）。接著，操作模 式再次返回到自我刷新模式SMD(第6(e)圖）。 當第一自我刷新模式請求SREF產生時，該刷新位址產 生電路20正輸出高邏輯位準H的刷新記憶庫位址仙細（第 15 6(f)圖）目此，對應該記憶庫BK1的記憶庫控制電路％運 作’且LE1Z被起動（第6(g)圖）。接著，該記憶庫Βκι内的自 我刷新操作在刷新信號REFZ之起動期間被執行（第购 圖）。該刷新位址產生電路2〇根據該LE1Z信號增加計數（第 6(1)圖），且將刷新記憶庫位址RBAD8改變到低邏輯位準 20 L(第 6G)圖）。 當下一個自我刷新模式請求SREF產生時，該刷新記憶 庫位址謹別處於低邏輯位準L。因此，對應該記憶庫刪 的§己憶庫控制電路28運作，且LE〇z信號被起動（第吵)圖）。 在該RE職號之起動期間，該記憶庫刪内的 自我刷新操 20 1333211 7破執仃（第6(1)圖）。該刷新位址產生電路20根據該LEOZ信 號曰力汁數，且將刷新記憶庫位址RBAD8及刷新列位址 說〇9分別改變到該高邏輯位準Η及低邏輯位準L(第6(m)圖）。 接著當自動刷新指令AREF被提供時，操作模式從自我 5刷新模式SMD切換到自動刷新模式AMDe該刷新控制電路 16自該刷新計時器Η屏蔽該自我刷新請求SREF。這可阻止 對應該自我刷新請求SREF的刷新操作被執行，而沒有停止 該刷新計時器14。透過在自動刷新模式期間禁能對應該自 我刷新請求SREF的刷新操作，可避免讀取操作及寫入操作 10被自我刷新操作延遲。因此，可避免存取效率降低。 當該自動刷新指令AREF被提供時，該刷新記憶庫位址 RBAD8處於高邏輯位準η。因此，對應該記憶庫ΒΚ1的記憶 庫控制電路26運作，且LE1Z信號被起動（第6(η)圖）。由於該 自動刷新模式AMD，BK0ACTZ信號根據該LE1Z信號被起 15 動（第6(〇)圖）。該記憶庫控制電路28與該BK0ACTZ信號同 步依序起動WL0Z、LE0Z信號、CL0Z信號等（第6(p)圖）。 在自動刷新模式AMD期間，根據該自動刷新指令 AREF，LE1Z信號及LE0Z信號同步於該刷新記憶庫位址 RBAD8之變化而被依序輸出，直到該刷新列位址之最低有 20 效位元RRAD9之值改變。此操作藉由該刷新位址產生電路 20、該記憶庫控制電路26、28及該時序調整電路30實現。 藉由此等電路，該刷新記憶庫位址RBAD8在自動刷新操作 之後總是高邏輯位準Η。因此，即使操作模式SMD、AMD 之間一次被刷新的記憶體單元MC之數目不同’但是利用共 21 1333211 同的刷新位址產生電路2〇可產生共同的刷新位址RBAd8、 RRAD9-22。特別地，藉由該刷新位址產生電路2〇利用 LE1Z、LE0Z信號(是用以操作該記憶庫BK1、BK〇的操作控 制信號)增加計數，刷新位址rBAD8、RRAD9_22肯定可被 5產生，且即使操作模式SMD、AMD之間一次被刷新的記憶 體單元MC之數目不同，一更新序列也可被正確保持。 當該等刷新操作在自動刷新模式AMD期間被連續執行 時，包括LE1Z信號、LE0Z信號的該等操作控制信號CNT之 起動期間的部分彼此重疊。因此，刷新操作期間之部分彼 ίο此重疊。因此，當該等刷新操作根據一自動刷新指令aref 分別在該記憶庫BK1、BK〇内執行時，刷新操作期間（11£1^ 信號之起動期間）可被最小化。因此，自動刷新操作週期可 被縮短，這可避免提供讀取指令及寫入指令的頻率被降 低。即，存取效率可被避免降低。有時，該記憶庫Βκι、 15 BK0内的刷新操作期間彼此重疊，因此REFZ信號從該記憶 庫BK1内的刷新操作開始到該記憶庫BK〇内的刷新操作完 成被起動（第6(q)圖）。 此外，如第4圖所描述，LE1Z、LE0Z信號之起動時序 自WL1Z、WL0Z信號產生。雖然沒有被特別顯示，但是該 20界112信號與該WL0Z信號之起動期間的部分彼此重疊，如 同LE1Z信號與LE〇z信號之情形。換言之，該Wliz信號及 WL〇Z信叙起動時序(上升邊緣)彼此鮮。藉自依序地啟 動該記憶庫BK1、刪内的刷新操作，可避免自動刷新操作 期間的峰值電流增加。特別地，該字線WL之高位準可利用 22 1333211 該升壓電壓產生。因此，藉由將該等字線WL之起動時序彼 此偏移，可避免該升壓電路之能力變得不夠。換言之，形 成具有產生升壓電壓之高能力的升壓電路並不是必需的。 因此，可防止升壓電路之電路尺寸增加，這可避免連接到 5升壓電路的電源供應線路之配線寬度增加。因此，可避免 FCRAM之晶片尺寸增加。 同樣關於第二個及後續的自動刷新指令Aref，LE1Z 信號及LEOZ信號根據自動刷新指令aref依序地被起動， 且該記憶庫BK1、BKO内的刷新操作被執行同時彼此重疊。 10此外，該刷新位址產生電路20執行計數操作兩次（第6(r))。 藉由將根據該自動刷新指令AREF被刷新的記憶體單元MC 之數目增加為根據該自我刷新請求SREF被刷新的記憶體 單元之數目的兩倍’提供自動刷新指令Aref之頻率可被減 少。因此，提供讀取指令RD及寫入指令WR的頻率可相對 15 地增加’這可增進FCRAM之存取效率。 接著’在自我刷新致能指令SREN被提供之後，該刷新 控制電路16釋放自我刷新請求SREF之屏蔽。因此，如以上 所描述，該刷新記憶庫位址RBAD8相對於每個自我刷新請 求SREF被更新，且該記憶庫BK1、BK〇内的自我刷新操作 20 被依序執行（第6(s，t)圖）。 自動刷新操作之插入時序由存取該FCRAM的控制器 控制，因此，該自動刷新操作不會與讀取操作及寫入操作 衝突。即，讀取操作及寫入操作決不會緊接著自動刷新操 作之後被執行。從而，自動刷新操作時間可被設計一相對 23 的餘裕。因此，將該記憶庫ΒΚ0·1内的自動刷新操作之開始 時序彼此偏移以降低峰值電流變得容易。因此，根據—自 動刷新指令AREF被刷新的區域可被擴大，且提供自動刷新 指令AREF之頻率可被降低。 第7圖顯示了在第一實施例中的刷新操作之另—例 子。與第6圖之操作相同的操作之詳細描述被省略。其與第 6圖之區別在於，當第一個自動刷新指令AREF被提供時， 低邏輯位準L的刷新記憶庫位址RBAD8被輸出。因此，第 自動刷新操作不同於第6圖。其他操作與第6圖之操作相 同。 因為刷新記憶庫位址RBAD8處於低邏輯位準L，根據 第一自動刷新指令AREF，只有對應該記憶庫BKO的記憶庫 控制電路28運作用以起動le〇Z信號（第7(a)圖）。此操作與當 該刷新記憶庫位址尺8入1)8處於低邏輯位準L時的自我刷新 操作相同。在第7圖中’對於對應該自動刷新指令AREF的 一刷新操作，該刷新記憶庫位址RBAD8循環一周並改變到 面邏輯位準Η(第7(b)圖），且刷新列位址之最低有效位元 RRAD9之值改變（第7(c)圖）。在此情況下，根據該自動刷新 才曰令AREF ’只有該LEOZ信號被起動。因為不必需的刷新 操作（在此情況下是該記憶庫BK1内的刷新操作）沒有被執 行所以可防止電路無效率地操作。同樣’也可避免由於 無謂的刷新操作而使該刷新位址產生電路30之計數值產生 偏差而造成—故障的情況發生。 藉由該第一自動刷新操作，該刷新記憶庫位址RBAD8 =到-高邏輯位準Η。因此，對應第二及後續的自動刷新 ” AHEF的自動刷新操作與第6圖中的操作相同。 如以上所描述，在該第—實施射，相較於該刷新操 $艮據該自我刷新模式請求SR職執行時的記憶庫服之 一目’藉由增加在該刷新操作根據自動刷新指令娜F被執 订時的該等記憶庫BK之數目（即，記憶體單元紙之數目广 刷新所有記憶體單itMC所需的自動刷新指令aref之數目 鲁 可錢少。因此，提供自動刷新指令AREF給該FCRAM之 頻率可被降低，這可增加存取效率。 〇、第8圖顯示了本發明之—第二實施例。相同的參考符號 破用以表示與第一實施例所描述的元件相同的元件，且其 坪細描述被省略。此實施例之一 F c R A M包括_指令解碼器 1〇A及一時序調整電路3〇A，替換了該第一實施例的指 令解碼器10及時序調整電路3〇。此外，新形成一程式化電 15路44。其他結構與第一實施例相同。 • 該指令解碼器1〇A藉由增加接收一調整指令ADJC之功 能給第一實施例的指令解碼器10而構成。該調整指令ADJC 是一測試指令，且被用於該FCRAM之製造過程。它不可被 使用該FCRAM的使用者使用。例如，該調整指令ADJC只 2〇有在一測試模式期間才是有效的。該測試模式藉由提供通 吊/又有被使用者使用的操作指令之一組合給該FCRAM而 被進入。 該程式化電路44根據該調整指令ADJC接收一位址 AD0-2，且依據該位址AD〇_2之邏輯儲存一調整值。例如， 25 該調整值被1存器或類似物儲存，且只有當電源被提供 給該FCRAM時被保持。此外，如之後所描述的第9圖所示， 該程式化電路44包括—儲存該輕值㈣絲電路46。該程 式化電路44依據該觀麵轉值輸出—具有邏輯的調整 信號ADJ 〇 該時序調整電路3GA包括-可變延遲電路鮮，其延遲 時間依據該調整信號細改變以調整時序信號腳Am之 輸出時序目此，刷新操作在自動刷賴式期間被執 行時所在的該記憶庫刪之刷新啟動時序可被調整。 第9圖顯不了第8圖所示的程式化電路44之細節。該程 式化電路44包括該熔絲電路46、_測試電路糾及―選擇器 50。該熔絲電⑽包純數贿絲，且依獅㈣絲之程 式化狀態輸出具有邏輯的—調整錢FAD;。該測試電路48 根據該調整指令ADJC接收位址AD〇_2，且依據該位址 AD0-2之邏輯儲存該調整值。該被儲存的調整值被輸出為一 調整信號TADJ。 當該調整指令ADJC有效時，即在測試模式期間，該選 擇器50將來自該測試電路48的調整信號TADJ輸出為調整 信號ADJ。此外，當該調整指令ADJC無效時，即除了該測 試模式之外，該選擇器50將來自該熔絲電路46的調整信號 FADJ輸出為調整信號ADJ。 在此實施例中，首先在製造過程中，該調整指令ADjC 為有效，且該FCRAM被評估，同時該調整信號adj之值被 改變。接著，當功率消耗在規格内且自動刷新操作時間最 1333211 短時，自動刷新操作之啟動時序被決定。在此之後，用以 獲得被決定的啟動時序之熔絲被程式化，且該FCRAM完成。 如以上所描述，同樣在該第二實施例中，可獲得與以 上第一實施例之效果相同的效果。此外，在此實施例中， 5根據自動刷新指令AREF執行的記憶庫ΒΚΟ之刷新啟動時 序可被最佳化調整。在峰值電流位於規格内時的一狀態 中’自動刷新操作時間可被最短化。因此，提供該讀取指 令RD及寫入指令WR之頻率可相應地增加，這可增進 FCRAM之存取效率。 10 有時’在以上實施例中，本發明被應用於包括兩個記 憶庫ΒΚΟ-1的FCRAM之例子被描述。本發明不限於此等實 施例。例如，如第10圖所示，本發明可被應用於包括四個 記憶庫BK0-3的FCRAM。在此情況下，該FCRAM包括對應 記憶庫BK3的記憶庫控制電路26及分別對應記憶庫BK2-0 15的記憶庫控制電路28及時序調整電路3〇。在此圖中的該等 操作控制信號CNT0-3之編號各自對應該記憶庫BK之編號。 雖然未被特別顯示，但是由該刷新位址產生電路產生 的刷新位址之低階二位元是用以選擇該記憶庫BK0-3的一 刷新記憶庫位址RBAD8-9。此時，刷新列位址是 20 RRAIM〇-22。因此，該記憶庫控制電路26、28接收一記憶 庫位址IBAD8-9。在對應第一自動刷新指令AREF之刷新操 作中’該刷新操作在依據該刷新記憶庫位址RBAD8-9所選 擇的至少一個記憶庫BK内執行。在對應第二及後續的自動 刷新指令AREF的刷新操作中，該記憶庫Βκ0_3内的刷新操 27 作被依序執行 同時彼此重疊。
用於—時鐘同步型偽SRAM。 在以上實施例中，以下例子;j 以下例子被描述：在自動刷新模式 AMD期間’該記憶庫BKO内的刷新操作與該記憶庫BK1之 LE1Z〗§號同步被啟動。本發明不限於此等實施例。例如， 該記憶庫BKO内的刷新操作可與wliz信號或CL1Z信號同 步被啟動。可選擇的方式是，也可能是以下情形：利用與 10第二實施例所示的選擇器50類似的一選擇器，WL1Z信號、 LE1Z信號及CL1Z信號中的任何一者可利用一熔絲電路被 選擇。 【圖式簡孕_說^明】 第1圖是顯示了本發明之一第一實施例的一方塊圖； 15 第2圖是顯示了第1圖所示的一刷新控制電路16之細節 的方塊圖； 第3圖疋顯示了第1圖所示的一刷新位址產生電路2〇之 細節的方塊圖； 第4圖是顯示了第1圖所示的記憶庫BK0-1之細節的方 20 塊圖； 第5圖是顯示了第1圖所示的一 FCRAM之操作指令的 說明圖； 第6圖是顯示了第一實施例中的刷新操作之一例子的 時序圖； 28 1333211 第7圖是顯示了第一實施例中的刷新操作之另一例子 的時序圖， 第8圖是顯示了本發明之一第二實施例的一方塊圖； 第9圖是顯示了第7圖所示的一程式化電路之細節的方 5 塊圖；以及 第10圖是顯示了本發明之一另一結構性例子的方塊圖。 【主要元件符號說明】 10，10(A)...指令解碼器 12.. .操作控制電路 14.. .刷新計時器 16.. .刷新控制電路 18.. .位址緩衝器 20.. .刷新位址產生電路 22，24...位址切換電路 26，28...記憶庫控制電路 30，30(A)...a寺序調整電路 32.. .資料輸入/輸出緩衝器 34，36...刷新請求屏蔽電路 38.. .重設定電路 40.. .刷新請求儲存電路 42.. .計數器控制電路 44.. .程式化電路 46.. .熔絲電路 48.. .測试電路 29 1333211 50···選擇器 ADO-7，AD8，AD9-22…位址 ADJ...調整信號 ADJC…調整指令 ' /ADV...位址有效信號/位址有效終端 AMD...自動刷新模式 AREF...自動刷新指令 φ ARY…記憶體單元陣列 BA8X，BA8Z...記憶庫位址信號 BAD8...記憶庫位址 BKO，Βία，BK2，BK3 …記憶庫 BKOACTZ...時序信號 BL，/BL...位元線對 BRSOZ，BRS1Z...位元線重設定信號 CAD0-7.··行位址 • CDEC".行位址解碼器 /CE...晶片致能信號 CLOZ，CL1Z...行選擇信號 . CLK...外部時鐘 CMD…存取指令 CNTO，CNT1，CNT2，CNT3...操作控制信號 COUNT...二進位計數器 CSW...行開關 CUP…逐增計數信號 30 1333211 DB...資料匯流排 DLY...可變延遲電路 DQ0-15…資料終端 FADJ…調整信號 IBAD8...内部記憶庫位址 IBAD8-9…記憶庫位址 IRAD9-22，RAD9-22 …列位址
LEOZ，LE1Z...感測放大器起動信號 MC...記憶體單元 MEM…半導體記憶體 RA...讀取放大器 RA8X，RA8Z...記憶庫位址虎 RBAD8，REFBAD8...刷新記憶庫位址 RD…讀取指令 RDEC...列位址解碼器
REFRAD…刷新列位址 REFZ...刷新信號 REFSZ...刷新啟動信號 /RF…自動刷新信動刷新信號終端 RRAD9-22...刷新列位址 RSTZ...重設定信號 RWZ...讀取/寫入信號 SA...感測放大器 SMD.··自我刷新模式 31 1333211 SMDZ…自我刷新模式信號 SREF...自我刷新請求 SREN...自我刷新致能指令 TADJ...調整信號 WA...寫入放大器 AVE...寫入致能信號/寫入致能信號終端 WL...字線 WLOZ，WL1Z...字線起動信號 WR…寫入指令
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Claims (1)

1333211 年月曰修正本 ,99» 十、申請專利範圍·· 第96115548號申請案巾請專利㈣修正本99〇9〇3 1· 一種半導體記憶體，包含·· · 一記憶體核心，包括複數個記憶體單元； 一刷新請求產生電路，在一預定週期 刷新請求； ㈣產生-内苟 一外部刷新輸入電路，接收一外部刷新，长.、 電路’輸出複數個操作控制:號給： 1根據該内部刷新請求及該 10 ::=了_刷·:： 刷新的記根_料刷新請求 15 2·依據申歹請專利範圍第1項所述之半導體記憶體，复中 成；2㈣核心由彼此獨轉料魏個記憶庫組 該等㈣等操作控_以分別在 輸出該操作控制:號給==’根據該内部刷新請求 20 據該外部刷新請求輸°出該等操者，且根 庫中的兩者或多者。判控制仏唬給該等記憶 =申請專利範圍第2項所述之半導體記憶體，進-步 複數個字線，在該等記憶庫 連接到該等記憶體單元；以及㈤中形成且各自 33 3. 1333211 一刷新位址產生電路，產生表示該等記憶庫之一者 的一位址以及表示該等字線之一者的一刷新位址，其中 該刷新操作將根據該操作控制信號被執行。 4. 依據申請專利範圍第3項所述之半導體記憶體，其中 5 該刷新位址產生電路包含： 一計數器控制電路，根據該操作控制信號產生一逐 增計數信號；以及 複數個二進位計數器，串聯連接且在一第一級接收 該逐增計數信號，其中 10 較低端計數器中的至少一者輸出一刷新記憶庫位 址以選擇該等記憶庫之該一者，且除了輸出該刷新記憶 庫位址的計數器之外的計數器輸出一刷新列位址以選 擇該等字線之該一者。 5. 依據申請專利範圍第4項所述之半導體記憶體，其中 15 根據該外部刷新請求，該核心控制電路分別與該刷 新記憶庫位址之變化同步依序地輸出該等操作控制信 號，直到由該刷新位址產生電路輸出的該刷新列位址之 一最低有效位元之一值改變。 6. 依據申請專利範圍第2項所述之半導體記憶體，其中 20 該半導體記憶體包括一外部刷新模式及一内部刷 新模式，其中在該外部刷新模式期間，該刷新操作只根 據該外部刷新請求執行，且在該内部刷新模式期間，該 刷新操作只根據該内部刷新請求執行， 該核心控制電路包含： 34 5 5
10 15
20 被形成，且=電路，其等分別對應該等記憶庫 式錢作㈣㈣，部刷_ 或多=據該:卜部刷新請求，在該等記憶庫二 行該等刷新操作；以及 出的操路’接收自一第一記憶庫控制電路輸 一 工D〜且將該被接收的操作控制信號作為 讼序信號輸出給—第二記憶庫控制電路，該第一記憶 制電路是對應其_刷新操作相對較早被執行的 ^隐庫之記憶庫㈣電路，且該第二記憶雜制電路是 士應其内的刷新操作相對較後被執行的記憶庫之記憶 庫控制電路；以及 該第二記憶庫控制電路與該時序信號同步輸出其 本身的操作控制信號。 依據申請專利範圍第6項所述之半導體記憶體，其中 該等記憶庫中的每個包含複數字線及一感測放大 器，該等子線各自連接到該等記憶體單元，且該感測放 大器根據該等字線中的一者之選擇將自該記憶體單元 讀取的資料放大一信號量； 來自該第一或第二記憶庫控制電路輸出的該操作 控制信號包括用以選擇該等字線中的一者之/字線起 動信號及用以起動該感測放大器的—感測放大器起動 信號；以及 該時序信號是該感測放大器起動信號。 8.依據申請專利範圍第6項所述之半導體記憶體，其中 35 1333211 該時序調整電路具有調整該時序信號之一輸出時 序的一功能。 9.依據申請專利範圍第8項所述之半導體記憶體，進一步 包含： 5 —程式化電路，依據一預先設定的設定值輸出具有 邏輯的一調整信號；其中 該時序調整電路包含一可變延遲電路，該可變延遲 電路被允許依據該調整信號之邏輯調整該時序信號之 該輸出時序。 10 10.依據申請專利範圍第9項所述之半導體記憶體，其中： 該程式化電路包含一熔絲，且依據該熔絲之一程式 化狀態輸出具有邏輯的該調整信號。 11. 依據申請專利範圍第2項所述之半導體記憶體，其中： 當該等刷新操作根據該外部刷新請求在該等記憶 15 庫中的兩者或多者内執行時，該核心控制電路在刷新操 作期間之部分彼此重疊的時候輸出該等操作控制信號。 12. 依據申請專利範圍第11項所述之半導體記憶體，進一步 包含： 複數字線，在該等記憶庫内的每個中形成，且各自 20 連接到該等記憶體單元，其中 當對應該外部刷新請求的該等刷新操作被執行 時，該核心控制電路將該等字線之起動時序彼此偏移。 13. 依據申請專利範圍第1項所述之半導體記憶體，進一步 包含： 36 一模式切換電路，當該外部刷新請求在一内部刷新 模式期間被接收時，將該内部刷新模式切換到對應該外 部刷新請求的一外部刷新模式；以及 -内部請求屏蔽電路，在該内部刷新模式期間輸出 該内部刷崎求給姉^㈣電路，且在該外部刷新模 式期間禁止劾部錢請求被提供給該核心控制電 路，其中 主该内部刷新模式是該刷新操作只根據該内部刷新 睛讀執行時的-操作模式，且該外部刷新模式是該刷 新操作只根肋外部賴請求被執行時的—操作模式。 14_依據中請專利範圍第13項所述之半導體記憶體，進_+ 包含： 乂 -重設定電路’減從該㈣刷龍如該 新模式之減，㈣—重設定信f ㈣ 席m請求儲存電路，接收自該内部請求屏蔽電路 〗的内部刷新請求，根據由於與__讀取操作或—寫入 =作衝突而不被允許執行的刷新操作保持該内部刷新 晴求，當該讀取操作及該寫人操作沒有被執行時 該被保持的⑽刷新請求給該核讀㈣路據 重設定信號抹_被縣的㈣鑛請求。據該 15=據申請專利範圍第13項所述之半導體記憶體，進一牛 包含： v 刷新操作期間，禁止該外部刷新 1333211 制電路。 16.依據申請專利範圍第1項所述之半導體記憶體，其中 該核心控制電路輸出該操作控制信號給該記憶體 核心，以根據一讀取指令或一寫入指令執行一讀取操作 5 或一寫入操作； 一外部存取週期時間，其係該讀取指令或該寫入指 令之一最小供應期的一規格，且等於一值，該值係藉由 將該記憶體核心之用以執行一讀取操作或一寫入操作 的一核心操作時間加上一餘裕時間所獲得者；以及 10 對應該内部刷新請求的該刷新操作利用該餘裕時 間被執行。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665286B2 (en) 2018-02-01 2020-05-26 Windbond Electronics Corp. Pseudo static random access memory and control method thereof
TWI764251B (zh) * 2019-09-13 2022-05-11 日商鎧俠股份有限公司 記憶體系統

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5554476B2 (ja) * 2008-06-23 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置および半導体記憶装置の試験方法
JP2012252742A (ja) * 2011-06-02 2012-12-20 Elpida Memory Inc 半導体装置
JP2013030001A (ja) * 2011-07-28 2013-02-07 Elpida Memory Inc 情報処理システム
JP5978860B2 (ja) * 2012-08-31 2016-08-24 富士通株式会社 情報処理装置、メモリ制御ユニット、メモリ制御方法および制御プログラム
CN103730152B (zh) * 2012-10-16 2016-10-05 华邦电子股份有限公司 储存媒体及其控制方法
US8995210B1 (en) * 2013-11-26 2015-03-31 International Business Machines Corporation Write and read collision avoidance in single port memory devices
KR20150067416A (ko) * 2013-12-10 2015-06-18 에스케이하이닉스 주식회사 반도체 장치
KR20160045461A (ko) * 2014-10-17 2016-04-27 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
JP6444803B2 (ja) * 2015-05-01 2018-12-26 ラピスセミコンダクタ株式会社 書込電圧生成回路及びメモリ装置
US20170110178A1 (en) * 2015-09-17 2017-04-20 Intel Corporation Hybrid refresh with hidden refreshes and external refreshes
US9761297B1 (en) * 2016-12-30 2017-09-12 Intel Corporation Hidden refresh control in dynamic random access memory
KR102479500B1 (ko) * 2018-08-09 2022-12-20 에스케이하이닉스 주식회사 메모리 장치, 메모리 시스템 및 그 메모리 장치의 리프레시 방법
TWI702611B (zh) * 2018-12-06 2020-08-21 旺宏電子股份有限公司 記憶體電路
US11037616B2 (en) * 2018-12-14 2021-06-15 Micron Technology, Inc. Apparatuses and methods for refresh operations in semiconductor memories
KR20200119613A (ko) * 2019-04-10 2020-10-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6320798A (ja) 1986-07-14 1988-01-28 Pfu Ltd リフレツシユ自動切替制御方式
JPH0793003B2 (ja) * 1988-09-01 1995-10-09 三菱電機株式会社 ダイナミックランダムアクセスメモリ装置およびその動作方法
US5208779A (en) 1991-04-15 1993-05-04 Micron Technology, Inc. Circuit for providing synchronous refresh cycles in self-refreshing interruptable DRAMs
JPH05298882A (ja) * 1992-04-21 1993-11-12 Pfu Ltd ダイナミックｒａｍのリフレッシュ制御方式
JP3220586B2 (ja) * 1993-12-28 2001-10-22 富士通株式会社 半導体記憶装置
JP3569315B2 (ja) * 1994-09-01 2004-09-22 株式会社ルネサステクノロジ 同期型半導体記憶装置
JPH08138374A (ja) 1994-11-10 1996-05-31 Nec Corp 半導体メモリ装置およびそのリフレッシュ方法
JP3311260B2 (ja) * 1996-12-17 2002-08-05 富士通株式会社 半導体装置及び半導体記憶装置
JP2000030439A (ja) * 1998-07-13 2000-01-28 Mitsubishi Electric Corp 半導体記憶装置
KR100363107B1 (ko) 1998-12-30 2003-02-20 주식회사 하이닉스반도체 반도체메모리 장치
JP2001118383A (ja) 1999-10-20 2001-04-27 Fujitsu Ltd リフレッシュを自動で行うダイナミックメモリ回路
JP2002093164A (ja) * 2000-09-12 2002-03-29 Seiko Epson Corp 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JP2004253038A (ja) * 2003-02-19 2004-09-09 Renesas Technology Corp 半導体記憶装置
US7042785B2 (en) * 2003-12-19 2006-05-09 Infineon Technologies, Ag Method and apparatus for controlling refresh cycles of a plural cycle refresh scheme in a dynamic memory
TWI260019B (en) 2004-05-21 2006-08-11 Fujitsu Ltd Semiconductor memory device and memory system
JP4806520B2 (ja) 2004-05-21 2011-11-02 富士通セミコンダクター株式会社 半導体記憶装置及びメモリシステム
US7079440B2 (en) 2004-05-27 2006-07-18 Qualcomm Incorporated Method and system for providing directed bank refresh for volatile memories
US7164615B2 (en) * 2004-07-21 2007-01-16 Samsung Electronics Co., Ltd. Semiconductor memory device performing auto refresh in the self refresh mode

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665286B2 (en) 2018-02-01 2020-05-26 Windbond Electronics Corp. Pseudo static random access memory and control method thereof
TWI764251B (zh) * 2019-09-13 2022-05-11 日商鎧俠股份有限公司 記憶體系統

Also Published As

Publication number Publication date
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