JP2009080918A - 半導体メモリ、半導体メモリの動作方法およびシステム - Google Patents

Abstract

【課題】 外部からメモリコアを指定することなく動作の停止が必要なメモリコアのみ動作を停止する。
【解決手段】 動作制御回路は、第１動作コマンドに応答してメモリコアのいずれかの第１動作を開始し、第２動作コマンドに応答してメモリコアのいずれかの第２動作を開始し、複数のメモリコアの動作を停止するための停止コマンドに応答して、第１動作を停止するとともに第２動作を継続する。例えば、半導体メモリは、半導体メモリをアクセスするコントローラとともにシステムに搭載される。停止コマンドに応答する動作の停止は、メモリコアの動作状態に応じて判断される。これにより、外部からメモリコアを指定することなく動作の停止が必要なメモリコアのみ動作を停止できる。
【選択図】 図２

Description

本発明は、半導体メモリおよび半導体メモリが搭載されるシステムに関する。

複数のバンク（メモリコア）を持つＳＤＲＡＭ等の半導体メモリは、バンクアドレスにより指定された１つのバンクをプリチャージするシングルプリチャージコマンドと、全てのバンクをプリチャージするオールプリチャージコマンドとを有する（例えば、特許文献１参照）。さらに、外部アドレス信号のビットで指定された複数のバンクをプリチャージする手法が提案されている（例えば、特許文献２参照）。プリチャージコマンドは、メモリコアの動作を停止する停止コマンドである。
特開平１１−４５５７０号公報 特開平８−３６８８３号公報

プリチャージするバンクを外部アドレス信号を用いて指定する場合、プリチャージコマンドは、チップセレクト信号やロウアドレスストローブ信号等のコマンド信号だけでなくアドレス信号を含めて識別される。これにより、一般的なプリチャージコマンドで動作する半導体メモリとの互換性がなくなり、半導体メモリをアクセスするコントローラ等の回路を変更しなくてはならないという問題がある。さらに、各バンクを任意にプリチャージする場合、プリチャージするバンクを指定するための信号線のビット数が増える。例えば、バンクの数がアドレス端子の数より多い場合、プリチャージするバンクを指定できないという問題がある。プリチャージすべきバンクとプリチャージすべきでないバンクは、バンクの動作状況により決まる。このため、全ての組み合わせのバンクを任意にプリチャージするための回路は必要ない。

本発明の目的は、外部からメモリコアを指定することなく動作の停止が必要なメモリコアのみ動作を停止することである。

本発明の別の目的は、コマンド入力仕様の互換性を維持したまま、動作の停止が必要なメモリコアのみ動作を停止することである。

半導体メモリは、メモリセルを有する複数のメモリコアおよび動作制御回路を有する。動作制御回路は、第１動作コマンドに応答してメモリコアのいずれかの第１動作を開始し、第２動作コマンドに応答してメモリコアのいずれかの第２動作を開始し、複数のメモリコアの動作を停止するための停止コマンドに応答して、第１動作を停止するとともに第２動作を継続する。例えば、半導体メモリは、半導体メモリをアクセスするコントローラとともにシステムに搭載される。停止コマンドに応答する動作の停止は、メモリコアの動作状態に応じて判断される。

外部からメモリコアを指定することなく動作の停止が必要なメモリコアのみ動作を停止できる。動作を停止するメモリコアを指定する情報が不要なため、コマンド入力仕様の互換性を維持したまま、動作の停止が必要なメモリコアのみ動作を停止できる。

以下、実施形態を図面を用いて説明する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付く信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。末尾に”ＰＺ”の付いている信号は、正のパルス信号である。

図１は、一実施形態を示している。半導体メモリＭＥＭは、例えば、ＳＤＲＡＭである。ＳＤＲＡＭは、ダイナミックメモリセルを有し、クロック信号ＣＬＫに同期して動作する。メモリＭＥＭは、クロックバッファ１０、バンクデコーダ１２、コマンドデコーダ１４、モードレジスタ１６、アドレスバッファ／ラッチ１８、データ入出力回路２０および４つのバンクＢＫ０−３を有している。各バンクＢＫ０−３は、リフレッシュ制御回路２２、バンク制御回路２４、コア制御回路２６およびメモリコア２８を有している。リフレッシュ制御回路２２、バンク制御回路２４およびコア制御回路２６は、メモリコア２８のアクセス動作（アクティブ動作、読み出し動作、書き込み動作およびリフレッシュ動作）を実行する動作制御回路およびアクセス制御回路として動作する。

クロックバッファ１０は、クロックイネーブル信号ＣＫＥの高レベル期間に、クロック信号ＣＬＫを内部クロック信号ＩＣＬＫとして出力する。クロックバッファ１０は、メモリＭＥＭの消費電力を削減するために、クロックイネーブル信号ＣＫＥの低レベル期間に内部クロック信号ＩＣＬＫの出力を停止する。内部クロック信号ＩＣＬＫは、コマンドデコーダ１４、アドレスバッファ／ラッチ１８、データ入出力回路２０およびバンクＢＫ０−３等のクロック信号ＣＫに同期して動作する回路に供給される。なお、クロックバッファ１０は、クロックイネーブル信号ＣＫＥを受けることなく、内部クロック信号ＩＣＬＫを常に出力してもよい。

バンクデコーダ１２は、２ビットのバンクアドレス信号ＢＡ（ＢＡ０、ＢＡ１）に応じて、バンク信号ＢＮＫＺ（ＢＮＫ０Ｚ−ＢＮＫ３Ｚのいずれか）を出力する。バンク信号ＢＮＫ０Ｚ−ＢＮＫ３Ｚは、バンクＢＫ０−３を選択するときにそれぞれ高レベルに活性化される。なお、メモリＭＥＭが８個のバンクＢＫ０−７を有するとき、バンクデコーダ１２は、３ビットのバンクアドレス信号ＢＡ０−２をデコードする。

コマンドデコーダ１４は、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期してコマンド信号ＣＭＤをラッチし、ラッチした信号をデコードし、バンクＢＫ０−３をアクセスするためのアクティブコマンド信号ＡＣＴＰＺ（第１動作コマンド）、読み出しコマンド信号ＲＤＰＺ、書き込みコマンド信号ＷＲＰＺ、プリチャージコマンド信号ＰＲＥＰＺ、オールプリチャージコマンド信号ＰＡＬＰＺ（停止コマンド）、リフレッシュコマンド信号ＲＥＦＰＺ（第２動作コマンド）、およびモードレジスタ１６を設定するモードレジスタ設定信号ＭＲＳＰＺを出力する。コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびオートプリチャージ信号ＡＰを含む。例えば、コマンドデコーダ１４は、後述するように、各メモリコア２８を活性化状態にするためのアクティブコマンドＡＣＴと、各メモリコア２８のメモリセルＭＣをリフレッシュするリフレッシュ動作を実行するためのリフレッシュコマンドＲＥＦと、全ての活性化状態のメモリコア２８を非活性化し、動作を停止するためのオールプリチャージコマンドＰＡＬＬとを受けるコマンド入力回路として動作する。コマンドデコーダ１４の機能（メモリＭＥＭのコマンド仕様）は、図５に示す。

モードレジスタ１６は、モードレジスタ設定信号ＭＲＳＰＺに同期して、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを受け、受けたアドレス信号ＲＡＤ、ＣＡＤの値を、動作モードを設定するために内蔵されるレジスタに設定する。モードレジスタ１６は、レジスタの設定値をモード信号ＭＤＺとして出力する。例えば、モードレジスタ１６により、バースト長およびデータレイテンシ等が設定される。バースト長は、１回の読み出しコマンド（ＲＤＰＺ）に応答してデータ端子ＤＱから出力されるデータ信号の出力回数、および１回の書き込みコマンド（ＷＲＰＺ）に応答してデータ端子ＤＱで受けるデータ信号の入力回数である。データレイテンシは、読み出しコマンドを受けてから最初の読み出しデータ信号ＤＱが出力されるまでのクロックサイクル数である。なお、メモリＭＥＭの動作モードが１つのみで、バースト長およびデータレイテンシが一定のとき、メモリＭＥＭは、モードレジスタ１６を持たなくてもよい。

アドレスバッファ／ラッチ１８は、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して、アドレス信号ＡＤＤをラッチし、ラッチした信号をロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。ロウアドレス信号ＲＡＤは、後述するワード線ＷＬを選択するために供給される。コラムアドレス信号ＣＡＤは、後述するビット線ＢＬ、／ＢＬを選択するために供給される。このメモリＭＥＭは、ロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤが互いに異なるタイミングで共通のアドレス端子ＡＤに供給されるアドレスマルチプレクスタイプのメモリである。

データ入出力回路２０は、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期してデータ信号ＤＱをラッチし、ラッチした信号をデータバスＤＢに出力する。データ入出力回路２０は、内部クロック信号ＩＣＬＫに同期して、データバスＤＢ上の読み出しデータ信号をデータ信号ＤＱとして出力する。

リフレッシュ制御回路２２は、メモリコア２８のリフレッシュ動作を実行するために、リフレッシュコマンド信号ＲＥＦＰＺ、バンク信号ＢＮＫ０Ｚおよびリフレッシュ終了信号ＲＦＰＲＥ０Ｚ（リフレッシュプリチャージ信号）に応じて、リフレッシュ信号ＲＥＦ０Ｚを活性化または非活性化する。バンク制御回路２４は、メモリコア２８のアクティブ動作（第１動作）、読み出し動作、書き込み動作およびリフレッシュ動作（第２動作）を実行するために、コマンド信号ＡＣＴＰＺ、ＰＲＥＰＺ、ＰＡＬＰＺ、バンク信号ＢＮＫ０Ｚおよびリフレッシュ信号ＲＥＦ０Ｚに応じて、基本タイミング信号ＢＲＡＳ０Ｚ（アクセス信号）を活性化または非活性化する。

コア制御回路２６は、読み出しコマンド信号ＲＤＰＺ、書き込みコマンド信号ＷＲＰＺおよびリフレッシュ信号ＲＥＦ０Ｚを受けることなく、基本タイミング信号ＢＲＡＳ０Ｚを受けたときに、メモリコア２８を活性化状態に設定するための（すなわち、アクティブ動作を実行するための）制御信号ＣＮＴをメモリコア２８に出力する。コア制御回路２６は、基本タイミング信号ＢＲＡＳ０Ｚの活性化期間に読み出しコマンド信号ＲＤＰＺを受けたときに、読み出し動作を実行するための制御信号ＣＮＴをメモリコア２８に出力する。コア制御回路２６は、基本タイミング信号ＢＲＡＳ０Ｚの活性化期間に書き込みコマンド信号ＷＲＰＺを受けたときに、書き込み動作を実行するための制御信号ＣＮＴをメモリコア２８に出力する。コア制御回路２６は、リフレッシュ信号ＲＥＦ０Ｚを受けたときに、リフレッシュ動作を実行するための制御信号ＣＮＴをメモリコア２８に出力する。コア制御回路２６は、リフレッシュ動作の完了に同期してリフレッシュ終了信号ＲＦＰＲＥ０Ｚをリフレッシュ制御回路２２に出力する。

バンク信号ＢＮＫ０Ｚ、リフレッシュ信号ＲＥＦ０Ｚ、基本タイミング信号ＢＲＡＳ０Ｚおよびリフレッシュ終了信号ＲＦＰＲＥ０Ｚの”０”は、バンクＢＫ０の制御回路２２、２４、２６で生成され、あるいはバンクＢＫ０のみで使用される。バンクＢＫ１の制御回路２２、２４、２６は、リフレッシュ信号ＲＥＦ１Ｚ、基本タイミング信号ＢＲＡＳ１Ｚおよびリフレッシュ終了信号ＲＦＰＲＥ１Ｚを生成し、あるいはこれ等の信号とバンク信号ＢＮＫ１Ｚを使用する。同様に、バンクＢＫ２−３の制御回路２２、２４、２６は、リフレッシュ信号ＲＥＦ２Ｚ、ＲＥＦ３Ｚ、基本タイミング信号ＢＲＡＳ２Ｚ、ＢＲＡＳ３Ｚおよびリフレッシュ終了信号ＲＦＰＲＥ２Ｚ、ＲＦＰＲＥ３Ｚを生成し、あるいはこれ等信号とバンク信号ＢＮＫ２Ｚ、ＢＮＫ３Ｚを使用する。メモリコア２８の詳細は、図２に示す。

図２は、図１に示したバンクＢＫ０の詳細を示している。バンクＢＫ１−３も、信号名中の数字が異なることを除き図２と同じである。バンク制御回路２４は、バンク信号ＢＮＫ０Ｚとともに供給されるアクティブコマンド信号ＡＣＴＰＺに同期してセットされ、バンク信号ＢＮＫ０Ｚとともに供給されるシングルプリチャージコマンド信号ＰＲＥＰＺまたはオールプリチャージコマンド信号ＰＡＬＰＺに同期してリセットされるフリップフロップＦＦ１と、フリップフロップＦＦ１の出力ノードに接続されたオア回路ＯＲ１とを有している。フリップフロップＦＦ１は、セットにより出力ノードＮＤ１を高レベルに変化し、リセットにより出力ノードＮＤ１を低レベルに変化する。オア回路ＯＲ１は、フリップフロップＦＦ１がセットされている期間またはリフレッシュ信号ＲＥＦ０Ｚが高レベルの期間に、基本タイミング信号ＢＲＡＳ０Ｚを高レベルに活性化する。基本タイミング信号ＢＲＡＳ０Ｚは、メモリコア２８のアクティブ動作またはリフレッシュ動作を開始するためのアクセス信号である。

リフレッシュ制御回路２２は、バンク信号ＢＮＫ０Ｚとともに供給されるリフレッシュコマンド信号ＲＥＦＰＺに同期してセットされ、リフレッシュ終了信号ＲＦＰＲＥ０Ｚに同期してリセットされるフリップフロップＦＦ２と、フリップフロップＦＦ２の出力ノードに接続されたバッファ回路ＢＵＦ１とを有している。フリップフロップＦＦ２は、セットにより出力ノードＮＤ２を高レベルに変化し、リセットにより出力ノードＮＤ２を低レベルに変化する。バッファ回路ＢＵＦ１は、フリップフロップＦＦ２の出力信号をリフレッシュ信号ＲＥＦ０Ｚとして出力する。

コア制御回路２６は、基本タイミング信号ＢＲＡＳ０Ｚの活性化に同期して、ワード制御信号ＷＬＺ、センスアンプ制御信号ＬＥＺ、コラム制御信号ＣＬＺ、プリチャージ制御信号ＢＲＳＺ、ビット制御信号ＢＴＺ、リードアンプイネーブル信号ＲＡＥＺおよびライトアンプイネーブル信号ＷＡＥＺをメモリコア２８に出力する。コア制御回路２６から出力される制御信号ＷＬＺ、ＬＥＺ、ＢＲＳＺ、ＢＴＺとともに括弧内に示した信号は、制御信号に基づいて生成される信号を示している。コア制御回路２６から出力される信号のタイミングは、図７から図９に示す。

メモリコア２８は、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、プリチャージ回路ＰＲＥ、接続スイッチＢＴ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡ、ライトアンプＷＡおよび複数のメモリブロックＲＢＬＫを有している。メモリブロックＲＢＬＫは、例えば、図３に示すように４つ形成されている。各メモリブロックＲＢＬＫは、複数のダイナミックメモリセルＭＣと、一方向に並ぶメモリセルＭＣに接続されたワード線ＷＬと、一方向と直交する方向に並ぶメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、プリチャージ電圧線ＶＰＲに接続されている。なお、キャパシタの他端は、プリチャージ電圧線ＶＰＲの代わりに、セルプレート電圧線ＶＣＰ（図示せず）に接続してもよい。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、アクティブ動作、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。

ロウアドレスデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、ロウアドレス信号ＲＡＤをデコードする。コラムアドレスデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。コラムスイッチＣＳＷは、コラムアドレス信号ＣＡＤに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅し、データバスＤＢに出力する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。

図３は、図１に示したメモリコア２８の概要を示している。プリチャージ回路ＰＲＥ、接続スイッチＢＴ、コラムスイッチＣＳＷおよびセンスアンプＳＡは、例えば、各メモリブロックＲＢＬＫ０−３の両側に配置されている。すなわち、互いに隣接する一対のメモリブロックＲＢＬＫ（例えば、ＲＢＬＫ０−１）の間に配置されるセンスアンプＳＡは、一対のメモリブロックＲＢＬＫに共有される（共有センスアンプ方式）。

各センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡ（ＰＳＡ０−４、ＮＳＡ０−４）に同期して動作する。センスアンプ活性化信号ＰＳＡ、ＮＳＡは、図１に示したコア制御回路２６から出力されるセンスアンプ制御信号ＬＥＺに同期する信号である。センスアンプ活性化信号ＰＳＡ、ＮＳＡの信号線は、センスアンプＳＡのブロック毎に配線される。各コラムスイッチＣＳＷは、コラムスイッチ信号ＣＬ（ＣＬ０−ＣＬ４）に同期してセンスアンプＳＡの相補の出力をデータ線ＤＴ、／ＤＴに接続する。コラムスイッチ信号ＣＬは、コラム制御信号ＣＬＺに同期する信号である。コラムスイッチ信号ＣＬの信号線は、データ端子ＤＱのビット数に対応するコラムスイッチＣＳＷのグループ毎に配線される。データ線ＤＴ、／ＤＴは、図示しないスイッチ回路を介してデータバスＤＢ、／ＤＢに接続される。

各接続スイッチＢＴは、スイッチ制御信号ＢＴ（ＢＴ０Ｌ−ＢＴ３Ｌ、ＢＴ０Ｒ−ＢＴ３Ｒ）に同期して動作する。スイッチ制御信号ＢＴの信号線は、接続スイッチＢＴのブロック毎に配線されている。スイッチ制御信号ＢＴは、ビット制御信号ＢＴＺに同期する信号である。各プリチャージ回路ＰＲＥは、プリチャージ制御信号ＢＲＳ（ＢＲＳ０Ｌ−ＢＲＳ３Ｌ、ＢＲＳ０Ｒ−ＢＲＳ３Ｒ）に同期してビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。プリチャージ制御信号ＢＲＳの信号線は、プリチャージ回路ＰＲＥのブロック毎に配線されている。プリチャージ制御信号ＢＲＳは、プリチャージ制御信号ＢＲＳＺに同期する信号である。

図４は、図３に破線枠で示した領域の詳細を示している。なお、便宜上、図４では、接続スイッチＢＴを介してビット線ＢＬ、／ＢＬに接続されたデータ線も、ビット線ＢＬ、／ＢＬと称する。ワード線ＷＬに接続されたメモリセルＭＣは、ビット線ＢＬ、／ＢＬの一方に接続されている。これにより、例えば、ビット線ＢＬに接続されたメモリセルＭＣをアクセスするときに、ビット線／ＢＬは、参照電圧線（プリチャージ電圧）として機能する。

接続スイッチＢＴは、ｎＭＯＳトランジスタにより構成されている。ｎＭＯＳトランジスタのソース／ドレインの一方は、ビット線ＢＬ（または／ＢＬ）に接続され、ｎＭＯＳトランジスタのソース／ドレインの他方は、センスアンプＳＡに接続されている。ｎＭＯＳトランジスタのゲートは、スイッチ制御信号ＢＴ（ＢＴ１Ｒ、ＢＴ２Ｌ）を受けている。接続スイッチＢＴは、高論理レベルのスイッチ制御信号ＢＴを受けている間、メモリブロックＲＢＬＫのビット線ＢＬ、／ＢＬをセンスアンプＳＡに接続する。

各プリチャージ回路ＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するための一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタとで構成されている。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳ（ＢＲＳ１Ｒ、ＢＲＳ２Ｌ）を受けている。プリチャージ回路ＰＲＥは、高論理レベルのプリチャージ制御信号ＢＲＳを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給するとともにビット線ＢＬ、／ＢＬの電圧をイコライズする。

センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータで構成されている。各ＣＭＯＳインバータの入力（トランジスタのゲート）は、ビット線ＢＬ（または／ＢＬ）に接続されている。各ＣＭＯＳインバータは、図の横方向に並ぶｎＭＯＳトランジスタとｐＭＯＳトランジスタで構成される。各ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、センスアンプ活性化信号ＰＳＡ（ＰＳＡ２）を受けている。各ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、センスアンプ活性化信号ＮＳＡ（ＮＳＡ２）を受けている。センスアンプ活性化信号ＰＳＡは、センスアンプＳＡが動作するときに高レベル電圧に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。センスアンプ活性化信号ＮＳＡは、センスアンプＳＡが動作するときに低レベル電圧（例えば、接地電圧）に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。

コラムスイッチＣＳＷは、ビット線ＢＬをデータ線ＤＴに接続するｎＭＯＳトランジスタと、ビット線／ＢＬをデータ線／ＤＴに接続するｎＭＯＳトランジスタとで構成されている。各ｎＭＯＳトランジスタのゲートは、コラムスイッチ信号ＣＬ（ＣＬ２）を受けている。読み出し動作時に、センスアンプＳＡで増幅されたビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、コラムスイッチＣＳＷを介してデータ線ＤＴ、／ＤＴに伝達される。書き込み動作時に、データ線ＤＴ、／ＤＴを介して供給される書き込みデータ信号は、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。データ線ＤＴ、／ＤＴは、リードアンプＲＡおよびライトアンプＷＡに接続されている。

図５は、図１に示したメモリＭＥＭのコマンド仕様を示している。メモリＭＥＭは、コマンド端子ＣＭＤを介してアクティブコマンドＡＣＴ（第１動作コマンド）、読み出しコマンドＲＤ、書き込みコマンドＷＲ、リフレッシュコマンドＲＥＦ（第２動作コマンド）、シングルプリチャージコマンドＰＲＥ、オールプリチャージコマンドＰＡＬＬ（停止コマンド）およびモードレジスタ設定コマンドＭＲＳを受ける。図１に示したコマンドデコーダ１４は、コマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＡＰに応じてコマンドを認識し、認識したコマンドを示すコマンド信号ＡＣＴＰＺ、ＲＤＰＺ、ＷＲＰＺ、ＲＥＦＰＺ、ＰＲＥＰＺ、ＰＡＬＰＺ、ＭＲＳＰＺを出力する。バンクアドレス信号ＢＡは、バンクＢＫ０−３を選択するために供給される。アドレス信号ＡＤＤは、アクセスするメモリセルＭＣを選択するために供給される。図中の”Ｖ”は、値の確定が必要なことを示し、図中の”Ｘ”は、低レベルまたは高レベルの何れでもよいことを示している。図５に示したコマンド仕様は、一般的なＳＤＲＡＭのコマンド仕様と同じである。すなわち、この実施形態では、従来のコマンド仕様を維持したまま、図９に示すように、オールプリチャージコマンドＰＡＬＬ（停止コマンド）に応答して、特定の動作（アクティブ動作；第１動作）を実行しているメモリコア２８のみのプリチャージ動作が実行される。特定の動作以外の動作（リフレッシュ動作；第２動作）を実行しているメモリコア２８のプリチャージ動作は禁止される。

図６は、図１の半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳは、例えば、携帯電話等の携帯機器である。システムＳＹＳの回路基板ＢＲＤは、図１に示したメモリＭＥＭと、フラッシュメモリＦＬＡＳＨと、フラッシュメモリＦＬＡＳＨのアクセスを制御するメモリコントローラＭＣＮＴと、メモリＭＥＭおよびフラッシュメモリＦＬＡＳＨをアクセスするＣＰＵ（コントローラ）とを有している。フラッシュメモリＦＬＡＳＨは、携帯機器の機能を実現するためのプログラムおよび不揮発性の各種パラメータが格納される。例えば、メモリＭＥＭは、パワーオン時に、フラッシュメモリＦＬＡＳＨから転送されるプログラムを保持し、プログラムの実行中に扱われるワークデータ等を保持する。メモリＭＥＭに保持されたプログラムは、ＣＰＵにより実行される。

ＣＰＵ、メモリＭＥＭおよびメモリコントローラＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。回路基板ＢＲＤは、外部バスを介してシステムコントローラＳＣＮＴに接続される。ＣＰＵは、メモリＭＥＭをアクセスするために、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、ＢＡおよびデータ信号ＤＱ（書き込みデータ信号）を出力し、メモリＭＥＭからデータ信号ＤＱ（読み出しデータ信号）を受信する。回路基板ＢＲＤは、メモリシステムとして動作する。

この実施形態では、図５に示したように、メモリＭＥＭは、一般的なＳＤＲＡＭのコマンド仕様により動作する。このため、回路基板ＢＲＤやシステムＳＹＳの仕様を新たに設計することなく、図１に示したメモリＭＥＭをシステムＳＹＳに搭載できる。特に、システムＳＹＳ上の信号線を変更する必要がないため、回路基板ＢＲＤを変えることなく図１に示したメモリＭＥＭをシステムＳＹＳに搭載できる。

図７は、コア制御回路２６およびメモリコア２８の動作の例（書き込み動作または読み出し動作）を示している。この例では、アクティブコマンドＡＣＴが供給された後、アクセス要求（読み出しコマンドＲＤまたは書き込みコマンドＷＲ）が供給され、バンクＢＫ０のメモリコア２８の読み出し動作または書き込み動作が実行される。他のバンクＢＫ１−３の動作も図７と同様に実行される。

まず、アクティブコマンドＡＣＴに応答して、基本タイミング信号ＢＲＡＳ０Ｚが活性化される（図７（ａ））。コア制御回路２６は、基本タイミング信号ＢＲＡＳ０Ｚに同期してビット制御信号ＢＴＺを活性化し（図７（ｂ））、プリチャージ制御信号ＢＲＳＺを非活性化し（図７（ｃ））、ワード制御信号ＷＬＺおよびセンスアンプ制御信号ＬＥＺを活性化する（図７（ｄ、ｅ））。ビット制御信号ＢＴＺに同期して、アクセス動作を実行しないビット線ＢＬ、／ＢＬに対応するスイッチ制御信号ＢＴ（この例ではＢＴ１）が非活性化される（図７（ｆ））。プリチャージ制御信号ＢＲＳＺに同期してプリチャージ制御信号ＢＲＳ（この例ではＢＲＳ０）が非活性化される（図７（ｇ））。プリチャージ制御信号ＢＲＳ０の非活性化によりビット線ＢＬ、／ＢＬとプリチャージ電圧線ＶＰＲとの接続が解除される。

ワード制御信号ＷＬＺの活性化に同期してワード線ＷＬが活性化され、メモリセルＭＣからビット線ＢＬ（または／ＢＬ）にデータが読み出される（図７（ｈ））。センスアンプＳＡは、センスアンプ制御信号ＬＥＺの活性化に同期して増幅動作を開始し、ビット線対ＢＬ、／ＢＬの電圧差（メモリセルＭＣからビット線ＢＬ（または／ＢＬ）に読み出された信号量）を増幅する（図７（ｉ））。このように、コア制御回路２６は、アクティブコマンドＡＣＴに応答して、読み出し動作または書き込み動作を実行するためにメモリコア２８を活性化状態に設定するアクティブ動作を実行する。換言すれば、アクティブ動作は、ワード線ＷＬが活性化されているときの動作であり、メモリセルＭＣがビット線ＢＬ、／ＢＬに接続されているときの動作である。

次に、読み出しコマンドＲＤまたは書き込みコマンドＷＲに応答して、コア制御回路２６は、読み出しコマンド信号ＲＤＰＺまたは書き込みコマンド信号ＷＲＰＺを活性化する（図７（ｊ））。

書き込み動作では、ライトアンプＷＡを動作するためのライトアンプイネーブル信号ＷＡＥＺは、書き込みコマンドＷＲに応答して活性化され（図７（ｋ））、読み出し動作では、リードアンプＲＡを動作するためのリードアンプイネーブル信号ＲＡＥＺは、読み出しコマンドＲＤに応答して活性化される（図７（ｌ））。また、書き込みコマンドＷＲおよび読み出しコマンドＲＤに応答してコラム制御信号ＣＬＺが活性化され、コラムアドレスＣＡＤにより選択されるコラムスイッチＣＳＷがオンする（図７（ｍ））。書き込み動作では、コラムスイッチＣＳＷを介してビット線ＢＬ、／ＢＬに書き込みデータＷＤＴが供給される（図７（ｎ））。読み出し動作ＲＤでは、ビット線ＢＬ、／ＢＬ上の読み出しデータＲＤＴがコラムスイッチＣＳＷを介してデータバスＤＢに出力される（図７（ｏ））。コラム制御信号ＣＬＺと、ライトアンプイネーブル信号ＷＡＥＺまたはリードアンプイネーブル信号ＲＡＥＺとは、所定の期間後に非活性化される（図７（ｐ））。

次に、書き込み動作および読み出し動作では、プリチャージコマンドＰＲＥに応答して、基本タイミング信号ＢＲＡＳ０Ｚが非活性化される（図７（ｑ））。コア制御回路２６は、基本タイミング信号ＢＲＡＳ０Ｚの非活性化に同期して、ワード制御信号ＷＬＺ、ビット制御信号ＢＴＺ、プリチャージ制御信号ＢＲＳＺおよびセンスアンプ制御信号ＬＥＺを順次に非活性化する（図７（ｒ））。ワード制御信号ＷＬＺの非活性化に同期してワード線ＷＬが非活性化され、メモリセルＭＣの記憶部とビット線ＢＬ（または／ＢＬ）との接続が解除される（図７（ｓ））。プリチャージ制御信号ＢＲＳＺの活性化に同期してプリチャージ制御信号ＢＲＳ（この例ではＢＲＳ０）が活性化される（図７（ｔ））。プリチャージ制御信号ＢＲＳ０の活性化により、アクセス動作を実行したビット線ＢＬ、／ＢＬがプリチャージ電圧線ＶＰＲに接続される（図７（ｕ））。すなわち、活性化状態のメモリコア２８を非活性化するプリチャージ動作が実行される。ビット制御信号ＢＴＺの非活性化に同期して、アクセス動作を実行しないビット線ＢＬ、／ＢＬに対応するスイッチ制御信号ＢＴ（この例ではＢＴ１）が活性化され、これ等ビット線ＢＬ、／ＢＬは、センスアンプＳＡに接続される（図７（ｖ））。そして、アクセス動作（書き込み動作または読み出し動作）が完了する。オールプリチャージコマンドＰＡＬＬに応答する動作は、図９で説明する。

図８は、コア制御回路２６およびメモリコア２８の動作の別の例（リフレッシュ動作）を示している。図7と同じ動作については、詳細な説明は省略する。リフレッシュ動作では、リフレッシュコマンド信号ＲＥＦに応答して、リフレッシュ信号ＲＥＦ０Ｚが活性化される（図８（ａ））。基本タイミング信号ＢＲＡＳ０Ｚは、リフレッシュ信号ＲＥＦ０Ｚに同期して活性化される（図８（ｂ））。このため、ビット制御信号ＢＴＺ、プリチャージ制御信号ＢＲＳＺ、ワード制御信号ＷＬＺおよびセンスアンプ制御信号ＬＥＺは、リフレッシュコマンドＲＥＦに応答して活性化される（図８（ｃ、ｄ、ｅ、ｆ））。したがって、ワード線ＷＬの活性化、およびセンスアンプＳＡの動作も、リフレッシュコマンドＲＥＦに応答して開始される（図８（ｇ、ｈ））。リフレッシュ動作では、コラム制御信号ＣＬＺ、ライトアンプイネーブル信号ＷＡＥＺおよびリードアンプイネーブル信号ＲＡＥＺは、活性化されない（図８（ｉ、ｊ、ｋ））。その後、リフレッシュ信号ＲＥＦ０Ｚが所定の期間後に非活性化される（図８（ｌ））。リフレッシュ信号ＲＥＦ０Ｚの非活性化に応答して、基本タイミング信号ＢＲＡＳ０Ｚが非活性化され（図８（ｍ））、上述と同様にプリチャージ動作が実施され、リフレッシュ動作が完了する。

図９は、図１に示した半導体メモリＭＥＭの動作の例を示している。この例では、バンクＢＫ０−１のアクティブコマンドＡＣＴ（第１動作コマンド）が供給され（図９（ａ））、バンクＢＫ２−３のリフレッシュコマンドＲＥＦ（第２動作コマンド）が供給され（図９（ｂ））、バンクＢＫ０−１の読み出しコマンドＲＤが順次に供給される（図９（ｃ））。バンクＢＫ０−１の読み出し動作が完了後、オールプリチャージコマンドＰＡＬＬがメモリＭＥＭに供給される（図９（ｄ））。その後、バンクＢＫ０−１のアクティブコマンドＡＣＴが供給され（図９（ｅ））、バンクＢＫ０の読み出しコマンドＲＤが供給される（図９（ｆ））。コマンドデコーダ１４は、アクティブコマンドＡＣＴに応答してアクティブコマンド信号ＡＣＴＰＺを出力し（図９（ｇ））、リフレッシュコマンドＲＥＦに応答してリフレッシュコマンド信号ＲＥＦＰＺを出力し（図９（ｈ））、オールプリチャージコマンドＰＡＬＬに応答してオールプリチャージコマンド信号ＰＡＬＰＺを出力する（図９（ｉ））。

バンクＢＫ０のバンク制御回路２４は、アクティブコマンド信号ＡＣＴＰＺに同期して、基本タイミング信号ＢＲＡＳ０Ｚ（アクセス信号）を活性化する（図９（ｊ））。バンクＢＫ０のコア制御回路２６は、基本タイミング信号ＢＲＡＳ０Ｚに同期してプリチャージ制御信号ＢＲＳ０Ｚを非活性化する（図９（ｋ））。そして、バンクＢＫ０のワード線ＷＬのいずれかが活性化され、バンクＢＫ０が活性化状態に設定される。同様に、バンクＢＫ１のアクティブコマンド信号ＡＣＴＰＺに同期して、基本タイミング信号ＢＲＡＳ１Ｚが活性化され、プリチャージ制御信号ＢＲＳ１Ｚが非活性化される（図９（ｌ））。そして、バンクＢＫ１のワード線ＷＬのいずれかが活性化され、バンクＢＫ１が活性化状態に設定される。バンクＢＫ０−１のバンク制御回路２４のアクティブコマンド信号ＡＣＴＰＺを受けるＮＡＮＤゲート、出力がノードＮＤ１に接続されたＮＡＮＤゲート、およびオア回路ＯＲ１は、メモリコア２８のアクティブ動作を開始するためにアクティブコマンド信号ＡＣＴＰＺに応答して基本タイミング信号ＢＲＡＳ０Ｚ、ＢＲＡＳ１Ｚを活性化する活性化回路として動作する。

バンクＢＫ２のリフレッシュ制御回路２２は、リフレッシュコマンド信号ＲＥＦＰＺに同期して、リフレッシュ制御信号ＲＥＦ２Ｚを活性化する（図９（ｍ））。バンクＢＫ２のバンク制御回路２４は、リフレッシュ制御信号ＲＥＦ２Ｚに同期して、基本タイミング信号ＢＲＡＳ２Ｚを活性化する（図９（ｎ））。バンクＢＫ２のコア制御回路２６は、基本タイミング信号ＢＲＡＳ２Ｚに同期してプリチャージ制御信号ＢＲＳ２Ｚを非活性化する（図９（ｏ））。さらに、コア制御回路２６は、リフレッシュ制御信号ＲＥＦ２Ｚに同期して、バンクＢＫ２のワード線ＷＬのいずれかを活性化し、バンクＢＫ２のリフレッシュ動作を開始する（図９（ｐ））。同様に、バンクＢＫ３のリフレッシュコマンド信号ＲＥＦＰＺに同期して、リフレッシュ制御信号ＲＥＦ３Ｚおよび基本タイミング信号ＢＲＡＳ３Ｚが活性化され、プリチャージ制御信号ＢＲＳ３Ｚが非活性化される（図９（ｑ））。そして、バンクＢＫ３のワード線ＷＬのいずれかが活性化され、バンクＢＫ３のリフレッシュ動作が開始される（図９（ｒ））。バンクＢＫ２−３のバンク制御回路２４のオア回路ＯＲ１は、メモリコア２８のアクティブ動作を開始するためにリフレッシュコマンド信号ＲＥＦＰＺに応答して基本タイミング信号ＢＲＡＳ２Ｚ、ＢＲＡＳ３Ｚを活性化する活性化回路として動作する。

この後、バンクＢＫ０−１のバンク制御回路２４およびコア制御回路２６は、読み出しコマンド信号ＲＤＰＺを受ける毎に、メモリコア２８の読み出し動作を実行する（図９（ｓ、ｔ））。バンクＢＫ０−１のバンク制御回路２４は、オールプリチャージコマンド信号ＰＡＬＰＺに同期してフリップフロップＦＦ１をリセットし、オア回路ＯＲ１から出力する基本タイミング信号ＢＲＡＳ０Ｚ、ＢＲＡＳ１Ｚを非活性化する（図９（ｕ、ｖ））。バンクＢＫ０−１のコア制御回路２６は、基本タイミング信号ＢＲＡＳ０Ｚ、ＢＲＡＳ１Ｚに同期して、プリチャージ制御信号ＢＲＳ０Ｚ、ＢＲＳ１Ｚを活性化し、プリチャージ動作を開始する（図９（ｗ、ｘ））。アクティブ動作を実行しているバンクＢＫ０−１のバンク制御回路２４において、オールプリチャージコマンド信号ＰＡＬＬを受けるインバータおよび３入力のＮＡＮＤゲートは、アクティブ動作を停止するためにオールプリチャージコマンド信号ＰＡＬＰＺに応答して基本タイミング信号ＢＲＡＳ０Ｚ、ＢＲＡＳ１Ｚを非活性化する非活性化回路として動作する。

一方、バンクＢＫ２−３のバンク制御回路２４は、オールプリチャージコマンド信号ＰＡＬＰＺに同期してフリップフロップＦＦ１をリセットする。しかし、リフレッシュ制御信号ＲＥＦ２Ｚ、ＲＥＦ３Ｚが活性化中のため、オア回路ＯＲ１は、基本タイミング信号ＢＲＡＳ２Ｚ、ＢＲＡＳ３Ｚの活性化状態を維持する（図９（ｙ、ｚ））。リフレッシュ動作を実行しているバンクＢＫ２−３のバンク制御回路２４のオア回路ＯＲ１は、リフレッシュ動作を停止するためのオールプリチャージコマンドＰＡＬＬに応答するプリチャージ制御信号ＢＲＳ２Ｚ、ＢＲＳ３Ｚの非活性化を禁止する非活性化禁止回路として動作する。このように、この実施形態では、オールプリチャージコマンドＰＡＬＬに応答して、プリチャージ動作が必要なバンクＢＫ０−１のみ、プリチャージ動作が実行される。プリチャージ動作を実行するか否かは、バンク制御回路２４が、メモリコア２８の動作状態に応じて自動的に判定する。換言すれば、メモリＭＥＭは、プリチャージするバンクＢＫを示すアドレス信号等の情報をメモリＭＥＭの外部から受けることなく、プリチャージするバンクＢＫを決定できる。これにより、コマンド仕様を従来と同じにできる。さらに、プリチャージするバンクＢＫを示すコマンドを受ける必要がないため、プリチャージコマンドのメモリＭＥＭへの入力回数が増えることを防止できる。

バンクＢＫ２−３のリフレッシュ制御回路２２は、コア制御回路２６からのリフレッシュ終了信号ＲＦＰＲＥ０Ｚ、ＲＦＰＲＥ０Ｚに応答してリフレッシュ信号ＲＥＦ２Ｚ、ＲＥＦ３Ｚおよび基本タイミング信号ＢＲＡＳ２Ｚ、ＢＲＡＳ３Ｚを非活性化する（図９（Ａ、Ｂ））。そして、プリチャージ制御信号ＢＲＳ２Ｚ、ＢＲＳ３Ｚが非活性化され、リフレッシュ動作に伴うプリチャージ動作は、オールプリチャージコマンドＰＡＬＬと無関係に実行される（図９（Ｃ、Ｄ））。

図１０は、図１の半導体メモリＭＥＭが提案される前の半導体メモリの動作の例を示している。１０番目のクロックサイクルまでの動作は、図１０と同じである。この例の半導体メモリでは、オールプリチャージコマンドＰＡＬＬの供給により、全てのバンクＢＫ０−３のプリチャージ動作が実行される。このため、バンクＢＫ０−３のいずれかでリフレッシュ動作が実行されているとき、プリチャージコマンドＰＲＥによりバンクを１つずつプリチャージする必要がある（図１０（ａ、ｂ））。これにより、プリチャージコマンドＰＲＥの供給回数が増え、メモリＭＥＭのアクセス効率は低下する。

以上、この実施形態では、半導体メモリＭＥＭの外部からメモリコア２８を指定することなくアクティブ動作の停止が必要なメモリコア２８のみプリチャージ動作を実行し、動作を停止できる。動作を停止するメモリコア２８を指定する情報が不要なため、コマンド入力仕様の互換性を維持したまま、動作の停止が必要なメモリコア２８を決定できる。不要なプリチャージコマンドＰＲＥの供給を防止できるため、アクセス効率が向上する。すなわち、システムＳＹＳの性能を向上できる。

図１１は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、モードレジスタ１６Ａおよびリフレッシュ制御回路２２Ａが図１と相違している。その他の構成は、上述した実施形態と同じである。半導体メモリＭＥＭは、例えば、図６に示したように、システムＳＹＳに搭載される。

モードレジスタ１６Ａは、図１のモードレジスタ１６の機能に加えて、モードレジスタ設定信号ＭＲＳＰＺに同期して、ロウアドレス信号ＲＡＤまたはコラムアドレス信号ＣＡＤをマスク情報として受け、受けたマスク情報を内蔵するレジスタに設定し、レジスタの設定値に応じてマスク信号ＭＰＲＥＺを出力する機能を有している。リフレッシュ制御回路２２Ａは、図１のリフレッシュ制御回路２２の機能に加えて、マスク信号ＭＰＲＥＺに応じてオートプリチャージコマンド信号ＰＡＬＰＺを受け付けるか否かを判断する機能を有している。

図１２は、図１１に示したバンクＢＫ０の詳細を示している。バンクＢＫ１−３も、信号名中の数字が異なることを除き図１２と同じである。図１２は、リフレッシュ制御回路２２Ａが異なることを除き、図２と同じである。

リフレッシュ制御回路２２Ａは、図２のリフレッシュ制御回路２２に禁止無効回路２２０を加えて構成されている。禁止無効回路２２０は、マスク信号ＭＰＲＥＺの論理を反転するインバータと、インバータの出力信号およびオールプリチャージコマンド信号ＰＡＬＰＺを受けるＮＡＮＤゲートとを有している。禁止無効回路２２０の出力は、フリップフロップＦＦ２のリフレッシュ終了信号ＲＦＰＲＥ０Ｚを受けるＮＡＮＤゲートに接続されている。禁止無効回路２２０は、マスク信号ＭＰＲＥＺが低レベルときに、オールプリチャージコマンド信号ＰＡＬＰＺの活性化に応答してフリップフロップＦＦ２のリセット入力に低レベルを出力する。禁止無効回路２２０は、マスク信号ＭＰＲＥＺが高レベルときに、オールプリチャージコマンド信号ＰＡＬＰＺのレベルに関わらず、フリップフロップＦＦ２のリセット入力に高レベルを出力する。

この実施形態では、モードレジスタ１６Ａのマスクビットが低レベルに設定され、低レベルのマスク信号ＭＰＲＥＺが出力されるときに、オールプリチャージコマンド信号ＰＡＬＰＺの活性化に同期してフリップフロップＦＦ２がリセットされる。フリップフロップＦＦ２のリセットにより、リフレッシュ信号ＲＥＦ０Ｚは非活性化される。したがって、リフレッシュ動作（第２動作）を実行しているバンクＢＫ（例えば、ＢＫ０）のバンク制御回路２４のオア回路ＯＲ１は、オールプリチャージコマンド信号ＰＡＬＰＺに同期して、基本タイミング信号ＢＲＡＳ０Ｚを非活性化する。すなわち、オールプリチャージコマンドＰＡＬＬにより、メモリコア２８の動作状態に関わりなく、全てのバンクＢＫ０−３のプリチャージ動作が実行され、動作が停止する。この動作は、一般的なＳＤＲＡＭのオールプリチャージコマンドＰＡＬＬの動作と同じである。このように、禁止無効回路２２０は、マスク信号ＭＰＲＥＺを受けたときに、オールプリチャージコマンドＰＡＬＬに応答してリフレッシュ動作を停止するために、オア回路ＯＲ１による基本タイミング信号ＢＲＡＳ０Ｚの非活性化禁止の動作を無効にする。

図１３は、図１１に示した半導体メモリＭＥＭの動作の例を示している。図は、マスク信号ＭＰＲＥＺが低レベルＬのときの動作を示している。マスク信号ＭＰＲＥＺが高レベルのときの動作は、図９と同じである。１０番目のクロックサイクルまでの動作は、図９と同じである。１１番目のクロックサイクルに同期してオールプリチャージコマンドＰＡＬＬがメモリＭＥＭに供給される。このとき、バンクＢＫ０−１は、アクティブ動作または読み出し動作を実行し、バンクＢＫ２−３は、リフレッシュ動作を実行している。バンクＢＫ０−１のプリチャージ動作は、図９と同じである。

バンクＢＫ２−３では、オールプリチャージコマンド信号ＰＡＬＰＺに同期してフリップフロップＦＦ２がリセットされ、リフレッシュ信号ＲＥＦ２Ｚ、ＲＥＦ３Ｚが非活性化される（図１３（ａ、ｂ））。バンク制御回路２４は、リフレッシュ信号ＲＥＦ２Ｚ、ＲＥＦ３Ｚの非活性化に同期して基本タイミング信号ＢＲＡＳ２Ｚ、ＢＲＡＳ３Ｚを非活性化する（図１３（ｃ、ｄ））。コア制御回路２６は、基本タイミング信号ＢＲＡＳ２Ｚ、ＢＲＡＳ３Ｚの非活性化に同期してプリチャージ制御信号ＢＲＳ２Ｚ、ＢＲＳ３Ｚを活性化する（図１３（ｅ、ｆ））。これにより、オールプリチャージコマンドＰＡＬＬに応答してリフレッシュ動作（第２動作）が中断され、プリチャージ動作が開始される。

なお、リフレッシュ動作が中断されると、メモリセルＭＣに保持されているデータが消失するおそれがある。このため、実際の動作では、バンクＢＫ３のリフレッシュ動作が完了した後に、例えば、１５番目のクロックサイクルに同期してオールプリチャージコマンドＰＡＬＬが供給される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、マスク信号ＭＲＰＥＺに応じてリフレッシュ動作を実行しているメモリコア２８を、プリチャージコマンドＰＡＬＬに応答してプリチャージできる。この結果、特別な外部端子を設けることなく、従来のＳＤＲＡＭと同じコマンド仕様を用いて、メモリＭＥＭを動作できる。

図１４は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、マスク信号ＭＰＲＥＺを受ける外部端子を有している。その他の構成は、モードレジスタ１６が異なることを除き、図１１と同じである。半導体メモリＭＥＭは、例えば、図６に示したように、システムＳＹＳに搭載される。

この実施形態では、メモリＭＥＭは、マスク信号ＭＰＲＥＺをメモリＭＥＭの外部から直接受け、上述した図１３と同じ動作を実行する。この結果、マスク信号ＭＲＰＥＺに応じて従来のＳＤＲＡＭと同じコマンド仕様を用いて、メモリＭＥＭを動作できる。

図１５は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、コマンドデコーダ１４Ｂ、リフレッシュ制御回路２２Ｂおよびバンク制御回路２４Ｂが図１と相違している。その他の構成は、上述した実施形態と同じである。

コマンドデコーダ１４Ｂは、コマンド信号ＣＭＤとともに、プリチャージコマンド用の特別のコマンド信号ＳＰを受ける。コマンドデコーダ１４Ｂは、低レベルのコマンド信号ＳＰとともにプリチャージコマンドＰＲＥを受けたときに、プリチャージコマンド信号ＰＲＥＰＺを活性化する。コマンドデコーダ１４Ｂは、高レベルのコマンド信号ＳＰとともにプリチャージコマンド信号ＰＲＥＰＺを受けたときに、プリチャージコマンド信号ＭＰＲＥＰＺを活性化する。すなわち、コマンドデコーダ１４Ｂは、プリチャージコマンドＰＲＥをコマンド信号ＳＰに応じてプリチャージコマンド信号ＰＲＥＰＺまたはＭＰＲＥＰＺとして出力するセレクタを有する。コマンドデコーダ１４Ｂの機能（メモリＭＥＭのコマンド仕様）は、図１７に示す。リフレッシュ制御回路２２Ｂおよびバンク制御回路２４Ｂの詳細は、図１６に示す。

図１６は、図１５に示したバンクＢＫ０の詳細を示している。バンクＢＫ１−３も、信号名中の数字が異なることを除き図１６と同じである。リフレッシュ制御回路２２Ｂにおいて、フリップフロップＦＦ２のリフレッシュ終了信号ＲＦＰＲＥ０Ｚを受けるＮＡＮＤゲートは、インバータを介してオールプリチャージコマンド信号ＰＡＬＰＺの反転信号を受けている。リフレッシュ制御回路２２Ｂのその他の構成は、図２のリフレッシュ制御回路２２と同じである。リフレッシュ制御回路２２Ｂは、オールプリチャージコマンド信号ＰＡＬＰＺに同期してリフレッシュ信号ＲＥＦ０Ｚを非活性化する。リフレッシュ制御回路２２Ｂにおいて、オールプリチャージコマンド信号ＰＡＬＰを受けるインバータおよびオールプリチャージコマンド信号ＰＡＬＰに同期してリセットされるフリップフロップＦＦ２は、オア回路ＯＲ１による基本タイミング信号ＢＲＡＳ０Ｚの非活性化禁止の動作を無効にする禁止無効回路として動作する。

バンク制御回路２４Ｂは、図２のバンク制御回路２４の３入力ＮＡＮＤに接続されたインバータをＮＯＲゲートに置き換えて構成されている。ＮＯＲゲートは、オールプリチャージコマンド信号ＰＡＬＰＺおよびプリチャージコマンド信号ＭＰＲＥＰＺを受けている。リフレッシュ制御回路２２Ｂおよびバンク制御回路２４Ｂにより、リフレッシュ動作（第２動作）を実行しているバンクＢＫは、オールプリチャージコマンドＰＡＬＬによりプリチャージされるが、プリチャージコマンド信号ＭＰＲＥＰＺによってはプリチャージされない。アクティブ動作（第１動作）を実行しているバンクＢＫは、オールプリチャージコマンドＰＡＬＬまたはプリチャージコマンド信号ＭＰＲＥＰＺによってプリチャージされる。

図１７は、図１５に示した半導体メモリＭＥＭのコマンド仕様を示している。図５との相違は、プリチャージコマンドＰＲＥが、コマンド信号ＳＰのレベルに応じて、異なるプリチャージコマンドＰＲＥＰＺ、ＭＰＲＥＰＺとして認識されることである。コマンド信号ＳＰが低レベルときのコマンド仕様は、一般的なＳＤＲＡＭと同じである。例えば、コマンド信号が供給される外部端子を、メモリＭＥＭの内部または回路基板ＢＲＤ上で接地線等に接続することで、メモリＭＥＭを一般的なＳＤＲＡＭとして動作させることができる。

プリチャージコマンドＭＰＲＥＰＺは、アクティブ動作を実行しているバンクＢＫのプリチャージ動作を実行し、リフレッシュ動作を実行しているバンクＢＫのプリチャージ動作を禁止する第１停止コマンドである。プリチャージコマンドＰＲＥＰＺは、リフレッシュ動作が実行されていないときに、バンクアドレス信号ＢＡで示されるバンクＢＫ０−３のいずれかのプリチャージ動作を実行する（シングルプリチャージ動作）。オールプリチャージコマンドＰＡＬＰＺは、アクティブ動作およびリフレッシュ動作を実行しているバンクＢＫのプリチャージ動作を実行する第２停止コマンドである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、コマンド端子ＳＰを追加することにより、リフレッシュ動作が実行されているバンクＢＫのプリチャージ動作を禁止するプリチャージコマンドＭＲＰＲＥＰＺと、リフレッシュ動作が実行されているバンクＢＫのプリチャージ動作を許可するプリチャージコマンドＰＡＬＰＺとをコマンドデコーダ１４（コマンド入力回路）により識別できる。

図１８は、別の実施形態における半導体メモリＭＥＭのコマンド仕様を示している。この実施形態では、コマンドデコーダは、コマンド信号ＳＰが高レベルとき、オールプリチャージコマンドＰＡＬＬに応答してプリチャージコマンド信号ＭＰＲＥＰＺを活性化する。コマンド信号ＳＰが低レベルときのコマンド仕様は、一般的なＳＤＲＡＭと同じである。コマンドデコーダを除く回路は、図１５と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１９は、別の実施形態における半導体メモリＭＥＭのコマンド仕様を示している。この実施形態では、コマンドデコーダは、コマンド信号ＳＰが高レベルとき、プリチャージコマンドＰＲＥおよびオールプリチャージコマンドＰＡＬＬに応答してプリチャージコマンド信号ＭＰＲＥＰＺを活性化する。コマンド信号ＳＰが低レベルときのコマンド仕様は、一般的なＳＤＲＡＭと同じである。コマンドデコーダを除く回路は、図１５と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２０は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、バンクデコーダ１２Ｃ、コマンドデコーダ１４Ｃ、バンク制御回路２４Ｃおよびコア制御回路２６Ｃが図１と相違している。半導体メモリＭＥＭは、モード端子ＭＯＤＥと８つのバンクＢＫ０−７を有している。各バンクＢＫ０−７は、図１のリフレッシュ制御回路２２を持たず、モード制御回路３０Ｃを有している。その他の構成は、上述した図１と同じである。半導体メモリＭＥＭは、例えば、図６に示したように、システムＳＹＳに搭載される。

バンクデコーダ１２Ｃは、３ビットのバンクアドレス信号ＢＡ（ＢＡ０−２）に応じて、バンク信号ＢＮＫＺ（ＢＮＫ０Ｚ−ＢＮＫ７Ｚのいずれか）を出力する。バンク信号ＢＮＫ０Ｚ−ＢＮＫ７Ｚは、バンクＢＫ０−７を選択するときにそれぞれ高レベルに活性化される。

コマンドデコーダ１４Ｃは、図１のコマンドデコーダ１４の機能に加えて、読み出しコマンド信号ＲＤＡＰＺおよび書き込みコマンド信号ＷＲＡＰＺを出力する機能を有している。読み出しコマンド信号ＲＤＡＰＺは、オートプリチャージ動作を伴う読み出し動作を実行するときに出力される。書き込みコマンド信号ＷＲＡＰＺは、オートプリチャージ動作を伴う書き込み動作を実行するときに出力される。バンク制御回路２４Ｃ、モード制御回路３０Ｃおよびコア制御回路２６Ｃの詳細は、図２１に示す。

図２１は、図２０に示したバンクＢＫ０の詳細を示している。バンクＢＫ１−７も、信号名中の数字が異なることを除き図２１と同じである。モード制御回路３０Ｃは、図２０のモード端子ＭＯＤＥに供給されるモード信号ＭＯＤＥＺが高レベルときに（後述するライン動作モード）、アクティブコマンドＡＣＴ（ＡＣＴＰＺ）に同期してライン信号ＬＩＮＥ０Ｚを高レベルに活性化する。モード制御回路３０Ｃは、図２０のモード端子ＭＯＤＥに供給されるモード信号ＭＯＤＥＺが低レベルときに（後述するボックス動作モード）、アクティブコマンドＡＣＴ（ＡＣＴＰＺ）に関わらずライン信号ＬＩＮＥ０Ｚの活性化状態（低レベル）を維持する。モード制御回路３０Ｃは、基本タイミング信号ＢＲＡＳ０Ｚの非活性化に同期してライン信号ＬＩＮＥ０Ｚを低レベルに非活性化する。

バンク制御回路２４Ｃは、図２のバンク制御回路２４のフリップフロップＦＦ１をリセットするための論理を増やして構成されている。すなわち、フリップフロップＦＦ１は、図２の機能に加えて、コア制御回路２６Ｃからのオートプリチャージ信号ＡＰＲＥ０Ｚの活性化に同期してリセットされる機能を有している。ライン信号ＬＩＮＥ０Ｚが高レベルときに、オールプリチャージコマンド信号ＰＡＬＰＺによるフリップフロップＦＦ１のリセットはマスクされる。また、オア回路ＯＲ１の代わりにバッファ回路ＢＵＦ２が形成されている。すなわち、バンク制御回路２４Ｃは、リフレッシュ信号ＲＥＦ０Ｚを受けない。

コア制御回路２６Ｃは、図２のコア制御回路２６の機能に読み出し動作および書き込み動作でのオートプリチャージ動作の機能を加えて構成されている。コア制御回路２６Ｃは、読み出しコマンド信号ＲＤＡＰＺに応答する読み出し動作を実行した後、および書き込みコマンド信号ＷＲＡＰＺに応答する書き込み動作を実行した後、オートプリチャージ信号ＡＰＲＥ０Ｚを活性化する。

図２２は、図２０に示した半導体メモリＭＥＭのコマンド仕様を示している。この実施形態のコマンド仕様は、オートプリチャージ動作が付加される読み出しコマンドＲＤＡおよび書き込みコマンドＷＲＡの論理を加えたことを除き、図５と同じである。なお、上述した実施形態に、図２２のコマンド仕様を適用してもよい。この場合、各メモリＭＥＭは、コマンドデコーダ１４Ｃおよびコア制御回路２６Ｃを有し、バンク制御回路は、コア制御回路２６Ｃからのオートプリチャージ信号ＡＰＲＥ０Ｚを受ける。

図２３は、図２０に示した半導体メモリＭＥＭのメモリマップの例を示している。図に示したメモリマップは、例えば、図６に示したシステムＳＹＳの設計仕様によって決められる。この例では、メモリマップ上に、バンクＢＫ０−１、ＢＫ２−３の列が交互に割り当てられ、バンクＢＫ４−５、６−７の列が交互に割り当てられている。一対のバンクＢＫの列は、ロウアドレス信号ＲＡＤ毎に図の左から右に割り当てられている。コラムアドレス信号ＣＡＤは、図の左上から右下に向けて割り当てられている。この例では、バンクＢＫ０−３は、メモリマップを左から右に順次にアクセスするために割り当てられている。バンクＢＫ４−７は、メモリマップ内の矩形領域をアクセスするために割り当てられている。

例えば、システムＳＹＳである携帯端末の液晶画面に表示するスクリーンデータが、バンクＢＫ０−３に記憶され、液晶画面の一部を書き換える部分データが、バンクＢＫ４−７に記憶される。図５のＣＰＵは、図２３に斜線の矢印および斜線の矩形領域で示したように、バンクＢＫ０−３ではラインアクセス動作（線順次読み出し）を実行し、バンクＢＫ４−７では矩形領域のデータを読み出すボックスアクセス動作を実行する。

図２４は、図２０に示した半導体メモリＭＥＭのライン動作モードでの動作の例を示している。この例では、ラインアクセス動作（第２動作）は、図２３の斜線の矢印に沿って実行される。メモリＭＥＭは、アクティブコマンドＡＣＴとともにモード端子ＭＯＤＥに高レベル”１”が供給されたとき、ライン動作モードで動作する。

この例では、バンクＢＫ０−１のラインアクセス動作を実行するために、高レベル”１”のモード信号ＭＯＤＥＺとともにアクティブコマンドＡＣＴが順次に供給され（ライン動作コマンド；第２動作コマンド）、読み出しコマンドＲＤＡが順次に供給される。バースト長ＢＬが”８”であるため、各読み出しコマンドＲＤＡ毎に読み出し動作が８回実行される。図中に破線で示したコラムアドレス信号ＣＡＤは、メモリＭＥＭの内部で生成される。そして、ロウアドレス信号ＲＡＤが順次増加され、ラインアクセス動作が実行される。破線枠で示したコラムアドレス信号ＣＡＤは、バースト動作時にメモリＭＥＭ内のコラムアドレスカウンタにより生成されるアドレス信号であり、外部から供給されない。

図２５は、図２０に示した半導体メモリＭＥＭのボックス動作モードでの動作の例を示している。この例では、ボックスアクセス動作（第１動作）は、図２３の斜線の矩形枠に対して実行される。図２３に示した矩形領域がバンクＢＫ４−７にまたがるため、バンクＢＫ４−７のボックスアクセス動作を実行するために、低レベル”０”のモード信号ＭＯＤＥＺとともにアクティブコマンドＡＣＴが順次に供給される（ボックス動作コマンド；第１動作コマンド）。メモリＭＥＭは、アクティブコマンドＡＣＴとともにモード端子ＭＯＤＥに低レベル”０”が供給されたとき、ボックス動作モードで動作する。この後、バンクＢＫ４−７の読み出しコマンドＲＤが順次供給される。矩形領域の読み出し動作が完了した後、オールプリチャージコマンドＰＡＬＬ（停止コマンド）が供給される。バンクＢＫ４−７の基本タイミング信号ＢＲＡＳ４Ｚ−ＢＲＡＳ７Ｚは、対応するアクティブコマンドＡＣＴに応答して活性化され、オールプリチャージコマンドＰＡＬＬに同期して非活性化される。

図２６は、図２０に示した半導体メモリＭＥＭのライン動作モードおよびボックス動作モードでの動作の例を示している。この例では、バンクＢＫ０−１のラインアクセス動作中に、バンクＢＫ４−７のボックスアクセス動作が実行される。さらに、バンクＢＫ１のラインアクセス動作中に、ボックスアクセス動作を終了するためにオールプリチャージコマンドＰＡＬＬがメモリＭＥＭに供給される。

まず、図２１に示したモード制御回路３０Ｃ（ＢＫ０）は、バンクＢＫ０のアクティブコマンドＡＣＴ（ライン動作コマンド）に応答して、ライン信号ＬＩＮＥ０Ｚを活性化する（図２６（ａ））。次に、バンクＢＫ０の読み出しコマンドＲＤＡが供給され、クロックサイクル４−１１にわたりバースト読み出し動作が実行される（図２６（ｂ））。モード制御回路３０Ｃ（ＢＫ１）は、バンクＢＫ１のアクティブコマンドＡＣＴ（ライン動作コマンド）に応答して、ライン信号ＬＩＮＥ１Ｚを活性化する（図２６（ｃ））。バンクＢＫ０のバースト読み出し動作中に、バンクＢＫ４−７のアクティブコマンド（ボックス動作コマンド）が供給される（図２６（ｄ））。各バンクＢＫ４−７のバンク制御回路２４ＣはアクティブコマンドＡＣＴに同期して基本タイミング信号ＢＲＡＳ４Ｚ−７Ｚを活性化する（図２６（ｅ））。

コア制御回路２６Ｃ（ＢＫ０）は、バンクＢＫ０のバースト読み出し動作の完了に同期してオートプリチャージ信号ＡＰＲＥ０Ｚを活性化する（図２６（ｆ））。バンク制御回路２４Ｃ（ＢＫ０）は、オートプリチャージ信号ＡＰＲＥ０Ｚに同期して基本タイミング信号ＢＲＡＳ０Ｚを非活性化する（図２６（ｇ））。コア制御回路２６Ｃ（ＢＫ０）は、基本タイミング信号ＢＲＡＳ０Ｚの非活性化に同期してプリチャージ制御信号ＢＲＳ０Ｚを活性化し、バンクＢＫ０のプリチャージ動作を実行する（図２６（ｈ））。すなわち、オートプリチャージ動作が実行される。モード制御回路３０Ｃ（ＢＫ０）は、基本タイミング信号ＢＲＡＳ０Ｚの非活性化に同期してライン信号ＬＩＮＥ０Ｚを非活性化する（図２６（ｉ））。そして、バンクＢＫ０の１つのロウアドレス信号ＲＡＤの読み出し動が完了する。

次に、ボックスアクセス動作の完了に伴い、オールプリチャージコマンドＰＡＬＬが供給され、オールプリチャージコマンド信号ＰＡＬＰＺが活性化される（図２６（ｊ））。バンクＢＫ４−７のモード制御回路３０Ｃは、ライン信号ＬＩＮＥ４Ｚ−７Ｚを非活性化している。このため、バンク制御回路２４Ｃ（ＢＫ４−７）は、オールプリチャージコマンド信号ＰＡＬＰＺに応答してフリップフロップＦＦ１をリセットし、基本タイミング信号ＢＲＡＳ０Ｚを非活性化する（図２６（ｋ））。これにより、バンクＢＫ４−７のプリチャージ動作が実行される。

一方、高レベルのライン信号ＬＩＮＥ１Ｚを受けているバンクＢＫ１のバンク制御回路２４Ｃは、オールプリチャージコマンド信号ＰＡＬＰＺによるフリップフロップＦＦ１のリセットをマスクする。具体的には、ラインアクセス動作を実行しているバンクＢＫ１のバンク制御回路２４Ｃにおいて、オールプリチャージコマンド信号ＰＡＬＰＺを受けるＮＡＮＤゲートと、ライン信号ＬＩＮＥ１Ｚを受けるインバータは、オールプリチャージコマンドＰＡＬＬに応答するプリチャージ制御信号ＢＲＳ１Ｚの非活性化を禁止する非活性化禁止回路として動作する。これにより、基本タイミング信号ＢＲＡＳ１Ｚはリセットされず、バンクＢＫ１のアクティブ動作は継続する（図２６（ｌ））。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ライン動作コマンドとボックス動作コマンドが供給されるメモリＭＥＭにおいて、メモリコアの動作状態に応じて、外部信号を受けることなくプリチャージ動作の停止が必要なメモリコア２８を決定できる。不要なプリチャージコマンドＰＲＥの供給を防止できるため、アクセス効率が向上する。すなわち、システムＳＹＳの性能を向上できる。

図２７は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、バンク制御回路２４Ｄおよびコア制御回路２６Ｄが図２０と相違している。さらに、図２０のメモリＭＥＭの各バンクＢＫ０−７にリフレッシュ制御回路２２が追加されている。その他の構成は、上述した図２０から図２３と同じである。

図２８は、図２７に示したバンクＢＫ０の詳細を示している。バンクＢＫ１−７も、信号名中の数字が異なることを除き図２８と同じである。バンク制御回路２４Ｄは、図２１のバンク制御回路２４Ｃのバッファ回路ＢＵＦ２の代わりにオア回路ＯＲ１を有している。その他の構成は、バンク制御回路２４Ｃと同じである。コア制御回路２６Ｄは、図２１のコア制御回路２６Ｃにリフレッシュ動作を制御する機能を追加して構成されている。

バンク制御回路２４Ｄにオア回路ＯＲ１を配置することにより、リフレッシュ動作（第２動作）を実行しているバンクＢＫが、オールプリチャージコマンドＰＡＬＬによりプリチャージ動作を開始することを防止できる。

図２９は、図２７に示した半導体メモリＭＥＭのライン動作モードおよびボックス動作モードでの動作の例を示している。この例では、バンクＢＫ４のアクティブコマンドＡＣＴが供給される前に、バンクＢＫ２のリフレッシュコマンドＲＥＦ（第２動作コマンド）が供給される。その他の動作は、図２６と同じである。リフレッシュ制御回路２２（ＢＫ２）は、リフレッシュコマンドＲＥＦに応答してリフレッシュ信号ＲＥＦ２Ｚを活性化する（図２９（ａ））。バンク制御回路２４Ｄ（ＢＫ２）は、リフレッシュ信号ＲＥＦ２Ｚに応答して基本タイミング信号ＢＲＡＳ２Ｚを活性化する（図２９（ｂ））。そして、バンクＢＫ２のリフレッシュ動作が開始される。

次に、オールプリチャージコマンドＰＡＬＬが供給され、オールプリチャージコマンド信号ＰＡＬＰＺが活性化される（図２９（ｃ））。このとき、バンクＢＫ１のラインアクセス動作（第２動作）はまだ実行されており、ライン信号ＬＩＮＥ１Ｚは活性化されている（図２９（ｄ））。このため、バンクＢＫ１のバンク制御回路２４Ｄにおいて、フリップフロップＦＦ１がリセットされることが禁止され、基本タイミング信号ＢＲＡＳ１Ｚが非活性化されることが禁止される（図２９（ｅ））。このように、ラインアクセス動作を実行しているバンクＢＫ１のバンク制御回路２４Ｄにおいて、オールプリチャージコマンド信号ＰＡＬＰＺを受けるＮＡＮＤゲートと、ライン信号ＬＩＮＥ１Ｚを受けるインバータは、ラインアクセス動作を停止するためのオールプリチャージコマンドＰＡＬＬに応答するプリチャージ制御信号ＢＲＳ１Ｚの非活性化を禁止する非活性化禁止回路として動作する。

同様に、オールプリチャージコマンドＰＡＬＬが供給されるとき、バンクＢＫ２のリフレッシュ動作（第２動作）はまだ実行されている（図２９（ｆ））。このため、オールプリチャージコマンド信号ＰＡＬＰＺが活性化され、バンク制御回路２４Ｄ（ＢＫ２）のフリップフロップＦＦ２がリセットされても、基本タイミング信号ＢＲＡＳ２Ｚは非活性化されない。このように、リフレッシュ動作を実行しているバンクＢＫ２のバンク制御回路２４Ｄのオア回路ＯＲ１は、リフレッシュ動作を停止するためのオールプリチャージコマンドＰＡＬＬに応答するプリチャージ制御信号ＢＲＳ２Ｚの非活性化を禁止する非活性化禁止回路として動作する。

図３０は、図２７に示した半導体メモリＭＥＭのボックス動作モードでの別の動作の例を示している。この例では、まず、バンクＢＫ０−３のリフレッシュコマンドＲＥＦが順次に供給され、基本タイミング信号ＢＲＡＳ０Ｚ−３Ｚが順次に活性化される（図３０（ａ、ｂ、ｃ、ｄ））。アクティブコマンド信号ＡＣＴＰＺが低レベルのため、モード制御回路３０Ｃ（ＢＫ０−３）は、モード信号ＭＯＤＥＺのレベルに関わりなく、ライン信号ＬＩＮＥ０Ｚ−３Ｚを低レベルに保持する（図３０（ｅ、ｆ、ｇ、ｈ））。

次に、バンクＢＫ４−７のアクティブコマンドＡＣＴが順次に供給され、バンクＢＫ４−７の基本タイミング信号ＢＲＡＳ４Ｚ−７Ｚが順次に活性化される（図３０（ｉ、ｊ、ｋ、ｌ）。この後、バンクＢＫ４−７の読み出しコマンドＲＤが供給され、ボックスアクセス動作（読み出し動作）が順次に実行される。ボックスアクセス動作が完了した後、オールプリチャージコマンドＰＡＬＬが供給され、オールプリチャージコマンド信号ＰＡＬＰＺが活性化される（図３０（ｍ））。オールプリチャージコマンドＰＡＬＬが供給されたとき、バンクＢＫ０−２のリフレッシュ動作は完了している（図３０（ｎ））。バンクＢＫ３はリフレッシュ動作を実行している（図３０（ｏ））。バンクＢＫ４−７のバンク制御回路２４Ｄは、ライン信号ＬＩＮＥ４Ｚ−７Ｚおよびリフレッシュ信号ＲＥＦ４Ｚ−７Ｚが低レベルのため、オールプリチャージコマンド信号ＰＡＬＰＺに同期して基本タイミング信号ＢＲＡＳ４Ｚ−７Ｚを非活性化する（図３０（ｐ））。バンクＢＫ３のバンク制御回路２４Ｄは、ライン信号ＬＩＮＥ０Ｚが低レベルの場合、フリップフロップＦＦ１をリセットする。しかし、オア回路ＯＲで高レベルのリフレッシュ信号ＲＥＦ３Ｚを受けているため、フリップフロップＦＦ１のリセットによる基本タイミング信号ＢＲＡＳ３Ｚの非活性化は禁止される。（図３０（ｑ））。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、リフレッシュコマンド、ライン動作コマンドおよびボックス動作コマンドが供給されるメモリＭＥＭにおいて、メモリコア２８の動作状態に応じて、外部信号を受けることなくプリチャージ動作の停止が必要なメモリコア２８を決定できる。不要なプリチャージコマンドＰＲＥの供給を防止できるため、アクセス効率が向上する。すなわち、システムＳＹＳの性能を向上できる。

なお、上述した実施形態は、ＳＤＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態は、クロック非同期式のＤＲＡＭに適用してもよい。あるいは、上述した実施形態は、ＳＤＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）に適用してもよい。

上述した実施形態は、読み出しコマンドＲＤ、ＲＤＡが供給される例について述べた。しかし、例えば、書き込みコマンドＷＲ、ＷＲＡが供給されても同じ効果を得ることができる。あるいは、読み出しコマンドＲＤ、ＲＤＡと書き込みコマンドＷＲ、ＷＲＡが混在して供給されても、同じ効果を得ることができる。

図１から図３０に述べた実施形態に関して、さらに以下の付記を開示する。
（付記１）
メモリセルを有する複数のメモリコアと、
第１動作コマンドに応答して前記メモリコアのいずれかの第１動作を開始し、第２動作コマンドに応答して前記メモリコアのいずれかの第２動作を開始し、複数のメモリコアの動作を停止するための停止コマンドに応答して、前記第１動作を停止するとともに前記第２動作を継続する動作制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記動作制御回路は、前記メモリコア毎にアクセス制御回路を備え、
前記各アクセス制御回路は、
対応するメモリコアの前記第１動作または前記第２動作を開始するために前記第１または第２動作コマンドに応答してアクセス信号を活性化する活性化回路と、
対応するメモリコアが前記第１動作を実行しているときに、前記第１動作を停止するために前記停止コマンドに応答して前記アクセス信号を非活性化する非活性化回路と、
対応するメモリコアが前記第２動作を実行しているときに、前記第２動作を停止するための前記停止コマンドに応答する前記アクセス信号の非活性化を禁止する非活性化禁止回路とを備えていることを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記各アクセス制御回路は、マスク信号を受けたときに、前記停止コマンドに応答して前記第２動作を停止するために、前記非活性化禁止回路の禁止動作を無効にする禁止無効回路を備えていることを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
外部入力に応じて設定され、設定値に応じて前記マスク信号を出力するレジスタを備えていることを特徴とする半導体メモリ。
（付記５）
付記２記載の半導体メモリにおいて、
前記第１および第２コマンドと、前記停止コマンドである第１停止コマンドと、第２停止コマンドとを受けるコマンド入力回路を備え、
前記アクセス制御回路は、前記第２停止コマンドを受けたときに、前記第２停止コマンドに応答して前記第１および第２動作を停止するために、前記非活性化禁止回路の禁止動作を無効にする禁止無効回路を備えていることを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記第１および第２動作コマンドは、アクティブコマンドおよびリフレッシュコマンドであり、
前記第１動作は、対応するメモリコアを活性化状態に設定するアクティブ動作であり、
前記第２動作は、対応するメモリコアのメモリセルをリフレッシュするリフレッシュ動作であり、
前記停止コマンドは、活性化状態のメモリコアを非活性化するプリチャージコマンドであることを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
前記停止コマンドは、アクティブ動作中の全てのメモリコアを非活性化するオールプリチャージコマンドであることを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
前記第１および第２動作コマンドは、ボックス動作コマンドおよびライン動作コマンドであり、
前記第１動作は、前記メモリコアに割り当てられたメモリマップ中の矩形領域をアクセスするボックスアクセス動作であり、
前記第２動作は、前記メモリコアに割り当てられたメモリマップ中のライン領域をアクセスするラインアクセス動作であり、
前記停止コマンドは、活性化状態のメモリコアを非活性化するプリチャージコマンドであることを特徴とする半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
前記第１および第２動作コマンドは、ボックス動作コマンドおよびリフレッシュコマンドであり、
前記第１動作は、前記メモリコアに割り当てられたメモリマップ中の矩形領域をアクセスするボックスアクセス動作であり、
前記第２動作は、対応するメモリコアのメモリセルをリフレッシュするリフレッシュ動作であり、
前記停止コマンドは、活性化状態のメモリコアを非活性化するプリチャージコマンドであることを特徴とする半導体メモリ。
（付記１０）
メモリセルを有する複数のメモリコアを備えた半導体メモリの動作方法であって、
第１動作コマンドに応答して前記メモリコアのいずれかの第１動作を開始し、
第２動作コマンドに応答して前記メモリコアのいずれかの第２動作を開始し、
複数のメモリコアの動作を停止するための停止コマンドに応答して、前記第１動作を停止するとともに前記第２動作を継続することを特徴とする半導体メモリの動作方法。
（付記１１）
付記１０記載の半導体メモリの動作方法において、
対応するメモリコアの前記第１動作または前記第２動作を開始するために前記第１または第２動作コマンドに応答してアクセス信号を活性化し、
対応するメモリコアが前記第１動作を実行しているときに、前記第１動作を停止するために前記停止コマンドに応答して前記アクセス信号を非活性化し、
対応するメモリコアが前記第２動作を実行しているときに、前記第２動作を停止するための前記停止コマンドに応答する前記アクセス信号の非活性化を禁止することを特徴とする半導体メモリの動作方法。
（付記１２）
付記１１記載の半導体メモリの動作方法において、
マスク信号を受けたときに、前記停止コマンドに応答する前記アクセス信号の非活性化の禁止動作を無効にすることを特徴とする半導体メモリの動作方法。
（付記１３）
付記１１記載の半導体メモリの動作方法において、
前記停止コマンドである第１停止コマンドを受けたときに、前記第２動作を実行しているメモリコアの前記アクセス信号の非活性化を禁止し、
第２停止コマンドを受けたときに、前記第２停止コマンドに応答して前記第１および第２動作を停止するために、前記アクセス信号の非活性化の禁止動作を無効にすることを特徴とする半導体メモリの動作方法。
（付記１４）
半導体メモリと、前記半導体メモリをアクセスするために第１動作コマンド、第２動作コマンドおよび停止コマンドを出力するコントローラとを備えたシステムであって、
前記半導体メモリは、
メモリセルを有する複数のメモリコアと、
前記第１動作コマンドに応答して前記メモリコアのいずれかの第１動作を開始し、前記第２動作コマンドに応答して前記メモリコアのいずれかの第２動作を開始し、複数のメモリコアの動作を停止するための前記停止コマンドに応答して、前記第１動作を停止するとともに前記第２動作を継続する動作制御回路とを備えていることを特徴とするシステム。
（付記１５）
付記１４記載のシステムにおいて、
前記動作制御回路は、前記メモリコア毎にアクセス制御回路を備え、
前記各アクセス制御回路は、
対応するメモリコアの前記第１動作または前記第２動作を開始するために前記第１または第２動作コマンドに応答してアクセス信号を活性化する活性化回路と、
対応するメモリコアが前記第１動作を実行しているときに、前記第１動作を停止するために前記停止コマンドに応答して前記アクセス信号を非活性化する非活性化回路と、
対応するメモリコアが前記第２動作を実行しているときに、前記第２動作を停止するための前記停止コマンドに応答する前記アクセス信号の非活性化を禁止する非活性化禁止回路とを備えていることを特徴とするシステム。
（付記１６）
付記１５記載のシステムにおいて、
前記各アクセス制御回路は、マスク信号を受けたときに、前記停止コマンドに応答して前記第２動作を停止するために、前記非活性化禁止回路の禁止動作を無効にする禁止無効回路を備えていることを特徴とするシステム。
（付記１７）
付記１６記載のシステムにおいて、
前記半導体メモリは、外部入力に応じて設定され、設定値に応じて前記マスク信号を出力するレジスタを備えていることを特徴とするシステム。
（付記１８）
付記１５記載のシステムにおいて、
前記半導体メモリは、前記第１および第２コマンドと、前記停止コマンドである第１停止コマンドと、第２停止コマンドとを受けるコマンド入力回路を備え、
前記アクセス制御回路は、前記第２停止コマンドを受けたときに、前記第２停止コマンドに応答して前記第１および第２動作を停止するために、前記非活性化禁止回路の禁止動作を無効にする禁止無効回路を備えていることを特徴とするシステム。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

一実施形態を示す図である。 図１に示したバンクの詳細を示す図である。 図１に示したメモリコアの概要を示す図である。 図３に破線枠で示した領域の詳細を示す図である。 図１に示したメモリのコマンド仕様を示す図である。 図１の半導体メモリが搭載されるシステムの例を示す図である。 コア制御回路およびメモリコアの動作の例を示す図である。 コア制御回路およびメモリコアの動作の別の例を示す図である。 図１に示した半導体メモリの動作の例を示す図である。 図１の半導体メモリが提案される前の半導体メモリの動作の例を示す図である。 別の実施形態を示す図である。 図１１に示したバンクの詳細を示す図である。 図１１に示した半導体メモリの動作の例を示す図である。 別の実施形態を示す図である。 別の実施形態を示す図である。 図１５に示したバンクの詳細を示す図である。 図１５に示した半導体メモリのコマンド仕様を示す図である。 別の実施形態における半導体メモリのコマンド仕様を示す図である。 別の実施形態における半導体メモリのコマンド仕様を示す図である。 別の実施形態を示す図である。 図２０に示したバンクの詳細を示す図である。 図２０に示した半導体メモリのコマンド仕様を示す図である。 図２０に示した半導体メモリのメモリマップの例を示す図である。 図２０に示した半導体メモリのライン動作モードでの動作の例を示す図である。 図２０に示した半導体メモリのボックス動作モードでの動作の例を示す図である。 図２０に示した半導体メモリのライン動作モードおよびボックス動作モードでの動作の例を示す図である。 別の実施形態を示す図である。 図２７に示したバンクの詳細を示す図である。 図２７に示した半導体メモリのライン動作モードおよびボックス動作モードでの動作の例を示す図である。 図２７に示した半導体メモリのボックス動作モードでの別の動作の例を示す図である。

符号の説明

１０‥クロックバッファ；１２、１２Ｃ‥バンクデコーダ；１４、１４Ｂ、１４Ｃ‥コマンドデコーダ；１６、１６Ａ‥モードレジスタ；１８‥アドレスバッファ／ラッチ；
２０‥データ入出力回路；２２、２２Ａ、２２Ｂ‥リフレッシュ制御回路；２４、２４Ｂ、２４Ｃ、２４Ｄ‥バンク制御回路；２６、２６Ｃ、２６Ｄ‥コア制御回路；２８‥メモリコア；３０Ｃ‥モード制御回路；ＢＫ０−７‥バンク；ＭＥＭ‥半導体メモリ；ＳＹＳ‥システム

Claims (10)

1. メモリセルを有する複数のメモリコアと、
   第１動作コマンドに応答して前記メモリコアのいずれかの第１動作を開始し、第２動作コマンドに応答して前記メモリコアのいずれかの第２動作を開始し、複数のメモリコアの動作を停止するための停止コマンドに応答して、前記第１動作を停止するとともに前記第２動作を継続する動作制御回路とを備えていることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記動作制御回路は、前記メモリコア毎にアクセス制御回路を備え、
   前記各アクセス制御回路は、
   対応するメモリコアの前記第１動作または前記第２動作を開始するために前記第１または第２動作コマンドに応答してアクセス信号を活性化する活性化回路と、
   対応するメモリコアが前記第１動作を実行しているときに、前記第１動作を停止するために前記停止コマンドに応答して前記アクセス信号を非活性化する非活性化回路と、
   対応するメモリコアが前記第２動作を実行しているときに、前記第２動作を停止するための前記停止コマンドに応答する前記アクセス信号の非活性化を禁止する非活性化禁止回路とを備えていることを特徴とする半導体メモリ。
3. 請求項２記載の半導体メモリにおいて、
   前記各アクセス制御回路は、マスク信号を受けたときに、前記停止コマンドに応答して前記第２動作を停止するために、前記非活性化禁止回路の禁止動作を無効にする禁止無効回路を備えていることを特徴とする半導体メモリ。
4. 請求項３記載の半導体メモリにおいて、
   外部入力に応じて設定され、設定値に応じて前記マスク信号を出力するレジスタを備えていることを特徴とする半導体メモリ。
5. 請求項２記載の半導体メモリにおいて、
   前記第１および第２コマンドと、前記停止コマンドである第１停止コマンドと、第２停止コマンドとを受けるコマンド入力回路を備え、
   前記アクセス制御回路は、前記第２停止コマンドを受けたときに、前記第２停止コマンドに応答して前記第１および第２動作を停止するために、前記非活性化禁止回路の禁止動作を無効にする禁止無効回路を備えていることを特徴とする半導体メモリ。
6. 請求項１記載の半導体メモリにおいて、
   前記第１および第２動作コマンドは、アクティブコマンドおよびリフレッシュコマンドであり、
   前記第１動作は、対応するメモリコアを活性化状態に設定するアクティブ動作であり、
   前記第２動作は、対応するメモリコアのメモリセルをリフレッシュするリフレッシュ動作であり、
   前記停止コマンドは、活性化状態のメモリコアを非活性化するプリチャージコマンドであることを特徴とする半導体メモリ。
7. 請求項１記載の半導体メモリにおいて、
   前記第１および第２動作コマンドは、ボックス動作コマンドおよびライン動作コマンドであり、
   前記第１動作は、前記メモリコアに割り当てられたメモリマップ中の矩形領域をアクセスするボックスアクセス動作であり、
   前記第２動作は、前記メモリコアに割り当てられたメモリマップ中のライン領域をアクセスするラインアクセス動作であり、
   前記停止コマンドは、活性化状態のメモリコアを非活性化するプリチャージコマンドであることを特徴とする半導体メモリ。
8. 請求項１記載の半導体メモリにおいて、
   前記第１および第２動作コマンドは、ボックス動作コマンドおよびリフレッシュコマンドであり、
   前記第１動作は、前記メモリコアに割り当てられたメモリマップ中の矩形領域をアクセスするボックスアクセス動作であり、
   前記第２動作は、対応するメモリコアのメモリセルをリフレッシュするリフレッシュ動作であり、
   前記停止コマンドは、活性化状態のメモリコアを非活性化するプリチャージコマンドであることを特徴とする半導体メモリ。
9. メモリセルを有する複数のメモリコアを備えた半導体メモリの動作方法であって、
   第１動作コマンドに応答して前記メモリコアのいずれかの第１動作を開始し、
   第２動作コマンドに応答して前記メモリコアのいずれかの第２動作を開始し、
   複数のメモリコアの動作を停止するための停止コマンドに応答して、前記第１動作を停止するとともに前記第２動作を継続することを特徴とする半導体メモリの動作方法。
10. 半導体メモリと、前記半導体メモリをアクセスするために第１動作コマンド、第２動作コマンドおよび停止コマンドを出力するコントローラとを備えたシステムであって、
    前記半導体メモリは、
    メモリセルを有する複数のメモリコアと、
    前記第１動作コマンドに応答して前記メモリコアのいずれかの第１動作を開始し、前記第２動作コマンドに応答して前記メモリコアのいずれかの第２動作を開始し、複数のメモリコアの動作を停止するための前記停止コマンドに応答して、前記第１動作を停止するとともに前記第２動作を継続する動作制御回路とを備えていることを特徴とするシステム。

Images