JPS6356898A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JPS6356898A JPS6356898A JP61201133A JP20113386A JPS6356898A JP S6356898 A JPS6356898 A JP S6356898A JP 61201133 A JP61201133 A JP 61201133A JP 20113386 A JP20113386 A JP 20113386A JP S6356898 A JPS6356898 A JP S6356898A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 3
- 230000004913 activation Effects 0.000 claims description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ダイナミック型のＲＡＭ （ランダムアクセスメモリ）
で構成される複数バンクの記憶部のりフレソンユ動作時
間を、リフレッシュ直前のＣＡＳプリチャージタイムを
不要にすることで雁縮する。
で構成される複数バンクの記憶部のりフレソンユ動作時
間を、リフレッシュ直前のＣＡＳプリチャージタイムを
不要にすることで雁縮する。
本発明は、ダイナミック型の半導体記憶装置に関し、特
にリフレッシュ動作時間を短縮しようとするものである
。
にリフレッシュ動作時間を短縮しようとするものである
。
ダイナミック型のＲＡＭは定期的にリフレッシュする必
要があり、その時期はＣＰＵ又はリフレッシュインター
バルタイマからのリフレッシュ要求で指示される。ＲＡ
Ｍには通常のアクセスも入るので、リフレッシュと通常
のアクセスがかち合うこともある。例えば第３図に示す
ように、複数にバンク分けされたＤ−ＲＡＭでバンク０
−バンクｌ−・・・・・・の順に（この順はランダムで
あるが、こ−では便宜上０，１，２．・・・・・・の順
とする）通常のアクセスが行われており、そしてバンク
４に対する通常のアクセスと同時にリフレッシュ要求が
発生することがある。この場合は、次にアクセスするバ
ンク５の起動は禁止するが、バンク４のアクセスは続行
する。そしてバンク４のアクセスが終了したのち、ＣＡ
Ｓプリチャージタイムをおいてリフレッシュに入る。
要があり、その時期はＣＰＵ又はリフレッシュインター
バルタイマからのリフレッシュ要求で指示される。ＲＡ
Ｍには通常のアクセスも入るので、リフレッシュと通常
のアクセスがかち合うこともある。例えば第３図に示す
ように、複数にバンク分けされたＤ−ＲＡＭでバンク０
−バンクｌ−・・・・・・の順に（この順はランダムで
あるが、こ−では便宜上０，１，２．・・・・・・の順
とする）通常のアクセスが行われており、そしてバンク
４に対する通常のアクセスと同時にリフレッシュ要求が
発生することがある。この場合は、次にアクセスするバ
ンク５の起動は禁止するが、バンク４のアクセスは続行
する。そしてバンク４のアクセスが終了したのち、ＣＡ
Ｓプリチャージタイムをおいてリフレッシュに入る。
このリフレッシュは、ＣＡ Ｓ （Ｃｏｌｕｍｎ Ａｄ
ｄｒｅｓｓＳｔｒｏｂｅ ）を先に上げて（オン）から
所定サイクル後にＲＡ Ｓ （Ｒｏｗ Ａｄｄｒｅｓｓ
５ｔｒｏｂｅ）を上げる（オン）形で指示され、これ
はＣＡＳビフォア（ｂｅｆｏｒｅ）ＲＡＳと呼ばれる。
ｄｒｅｓｓＳｔｒｏｂｅ ）を先に上げて（オン）から
所定サイクル後にＲＡ Ｓ （Ｒｏｗ Ａｄｄｒｅｓｓ
５ｔｒｏｂｅ）を上げる（オン）形で指示され、これ
はＣＡＳビフォア（ｂｅｆｏｒｅ）ＲＡＳと呼ばれる。
各バンクはリフレッシュアドレスカウンタを備えており
、ＣＡＳビフォアＲＡＳを受けると該アドレスカウンタ
をステップさせ、該カウンタが指示するワード線を選択
して当該ワード線に属する全メモリセルのリフレッシュ
を行なう。図示のリフレッシュ動作は各バンクの１ワ一
ド線分であり、ＣＡＳビフォアＲＡＳが繰り返きれて該
カウンタがインクリメントされ、各バンクの各ワード線
が順次選択されてバンクの全メモリセルがリフレッシュ
される。
、ＣＡＳビフォアＲＡＳを受けると該アドレスカウンタ
をステップさせ、該カウンタが指示するワード線を選択
して当該ワード線に属する全メモリセルのリフレッシュ
を行なう。図示のリフレッシュ動作は各バンクの１ワ一
ド線分であり、ＣＡＳビフォアＲＡＳが繰り返きれて該
カウンタがインクリメントされ、各バンクの各ワード線
が順次選択されてバンクの全メモリセルがリフレッシュ
される。
通常のアクセスはＲＡＳを上げてローアドレスを取込ま
せ、次にＣＡＳを上げてコラムアドレスを取込ませ、こ
れらのロー、コラムアドレスで選択されるメモリセルの
記憶データが続出し／書込みされ、これを繰り返すこと
により、各メモリセルの記憶データが次々に読出し／書
込みされる。
せ、次にＣＡＳを上げてコラムアドレスを取込ませ、こ
れらのロー、コラムアドレスで選択されるメモリセルの
記憶データが続出し／書込みされ、これを繰り返すこと
により、各メモリセルの記憶データが次々に読出し／書
込みされる。
メモリを複数バンクに分け、１バンクからの読出し／書
込みが完了しないうちに次のバンクの読出し／書込みを
開始すると（インクリーブさせると）、メモリアクセス
を高速化することができる。
込みが完了しないうちに次のバンクの読出し／書込みを
開始すると（インクリーブさせると）、メモリアクセス
を高速化することができる。
上述したリフレッシュ動作の所要時間は、リフレッシュ
タイミング発生部の起動でＣＡＳオン−ＲＡＳオン→Ｃ
ＡＳオフ→ＲＡＳオフという一連のシーケンスを行う時
間ｒτ（τはｌサイクル）の前後に、ＣＡＳプリチャー
ジタイムとＲＡＳプリチャージタイムを加えた長さとな
る。ＣＡＳ（ＲＡＳ）プリチャージタイムは、−旦オフ
にしたＣＡＳ （ＲＡＳ）を再度オンにするまでの間、
Ｄ−ＲＡＭ内でリセツト等を行なうのに必要な時間であ
る。
タイミング発生部の起動でＣＡＳオン−ＲＡＳオン→Ｃ
ＡＳオフ→ＲＡＳオフという一連のシーケンスを行う時
間ｒτ（τはｌサイクル）の前後に、ＣＡＳプリチャー
ジタイムとＲＡＳプリチャージタイムを加えた長さとな
る。ＣＡＳ（ＲＡＳ）プリチャージタイムは、−旦オフ
にしたＣＡＳ （ＲＡＳ）を再度オンにするまでの間、
Ｄ−ＲＡＭ内でリセツト等を行なうのに必要な時間であ
る。
一例として、ＣＡＳプリチャージタイムが３τ、ｒτが
１２τ、ＲＡＳプリチャージタイムが４τ必要であると
すると、全体で１９τのリフレッシュ動作時間を消費す
る。本発明は、ＣＡＳプリチャージタイムを不要とする
ことで、リフレッシュ動作時間の短縮を図ろうとするも
のである。
１２τ、ＲＡＳプリチャージタイムが４τ必要であると
すると、全体で１９τのリフレッシュ動作時間を消費す
る。本発明は、ＣＡＳプリチャージタイムを不要とする
ことで、リフレッシュ動作時間の短縮を図ろうとするも
のである。
本発明は、複数のバンク構成のＤ−ＲＡＭ型記憶部（１
０）と、該記憶部に対してインターリーフ動作をさせる
ためのＲＡＳ、ＣＡＳｆｇ号を発生するタイミング発生
部（１１）と、リフレッシュ時に記憶部（１０）に対し
てリフレッシュ動作を行なわせるためのＲＡＳ、ＣＡＳ
信号を発生するりフレンシュタイミング発生部（１２）
と、タイミング発生部（］】）に対して起動信号を発生
する回路り１３）と、周期的にリフレッシュ要求信号を
発生するリフレッシュインターバルタイマ（１４）と、
該リフレッシュインターバルタイマよりリフレッシュ要
求信号を受けると起動信号発生回路（１３）に対しては
リフレッシュ信号を出力してタイミング発生部（１１）
からのＲＡＳ、ＣＡＳ信号の送出を禁止し、また起動信
号発生回路（１３）から発行された最後の起動信号によ
る最後のバンクのＣＡＳがオフされる前のＣＡＳプリチ
ャージタイムｍτ前にすべてのバンクのＣＡＳオフを禁
止する信号を送出し、さらに最後のバンクのＣＡＳがオ
フされる予定タイミングでリフレッシュタイミング発生
部（１２）に対してリフレッシュ起動信号を発行するリ
フレッシュ起動信号発生回路（１５）と、該ＣＡＳオフ
禁止信号を受けて全てのバンクのＣＡＳオフを禁止する
ゲート（１６）とを備え、リフレッシュタイミング発生
部（１２）はリフレッシュ起動信号を受けると、すべて
のバンクのＣＡＳをオンし、その後にすべてのバンクの
ＲＡＳをオンして記憶部（１０）にＣＡＳビフォアＲＡ
Ｓ方式のリフレッシュ動作を行なわせ、但し、リフレッ
シュ要求の発生する直前のｍで前に起動されたバンクに
はヒドゥンリフレッシュを行なわせるようにしてなるこ
とを特徴とするものである。
０）と、該記憶部に対してインターリーフ動作をさせる
ためのＲＡＳ、ＣＡＳｆｇ号を発生するタイミング発生
部（１１）と、リフレッシュ時に記憶部（１０）に対し
てリフレッシュ動作を行なわせるためのＲＡＳ、ＣＡＳ
信号を発生するりフレンシュタイミング発生部（１２）
と、タイミング発生部（］】）に対して起動信号を発生
する回路り１３）と、周期的にリフレッシュ要求信号を
発生するリフレッシュインターバルタイマ（１４）と、
該リフレッシュインターバルタイマよりリフレッシュ要
求信号を受けると起動信号発生回路（１３）に対しては
リフレッシュ信号を出力してタイミング発生部（１１）
からのＲＡＳ、ＣＡＳ信号の送出を禁止し、また起動信
号発生回路（１３）から発行された最後の起動信号によ
る最後のバンクのＣＡＳがオフされる前のＣＡＳプリチ
ャージタイムｍτ前にすべてのバンクのＣＡＳオフを禁
止する信号を送出し、さらに最後のバンクのＣＡＳがオ
フされる予定タイミングでリフレッシュタイミング発生
部（１２）に対してリフレッシュ起動信号を発行するリ
フレッシュ起動信号発生回路（１５）と、該ＣＡＳオフ
禁止信号を受けて全てのバンクのＣＡＳオフを禁止する
ゲート（１６）とを備え、リフレッシュタイミング発生
部（１２）はリフレッシュ起動信号を受けると、すべて
のバンクのＣＡＳをオンし、その後にすべてのバンクの
ＲＡＳをオンして記憶部（１０）にＣＡＳビフォアＲＡ
Ｓ方式のリフレッシュ動作を行なわせ、但し、リフレッ
シュ要求の発生する直前のｍで前に起動されたバンクに
はヒドゥンリフレッシュを行なわせるようにしてなるこ
とを特徴とするものである。
ＣＡＳプリチャージタイムが必要なのはＣＡＳをオフに
するからで、ＣＡＳをオフにしないでＲＡＳをオンにす
るヒドウン（ｈｉｄｄｅｎ）リフレッシュを行なえばＣ
ＡＳプリチ叶−ジタイムは不要である。そこで、リフレ
ッシュ要求が発生したら、最後にＲＡＳが上ったバンク
のＣＡＳのオフ予定時点よりＣＡＳプリチャージタイム
ｍτだけ前より以後はＣＡＳオフを禁止する。ｍτより
前にオフになるＣＡＳはオフにしても、ＣＡＳプリチャ
ージタイムを充分とることができるので支障ない。
するからで、ＣＡＳをオフにしないでＲＡＳをオンにす
るヒドウン（ｈｉｄｄｅｎ）リフレッシュを行なえばＣ
ＡＳプリチ叶−ジタイムは不要である。そこで、リフレ
ッシュ要求が発生したら、最後にＲＡＳが上ったバンク
のＣＡＳのオフ予定時点よりＣＡＳプリチャージタイム
ｍτだけ前より以後はＣＡＳオフを禁止する。ｍτより
前にオフになるＣＡＳはオフにしても、ＣＡＳプリチャ
ージタイムを充分とることができるので支障ない。
そこで第１図に示すように、最後に上ったバンク４のＣ
ＡＳのオフ予定時点ｔ２よりＣＡＳプリチャージタイム
ｍτ（本例では３τ）だけ前の時点ｔ１以降にオフにな
るバンク１〜４の通常アクセス時のＣＡＳのオフは禁止
して、ＣＡＳビフォアＲＡＳのＣＡＳオンにつなげて、
ヒドウンリフレッシュとし、該時点ｔ１以前にオフにな
るバンクＯのＣＡＳは通常通りオフとし、リフレッシュ
タイミング発生部の起動でオンにしてＣＡＳビフォアＲ
ＡＳのリフレッシュを行なえばＣＡＳプリチャージタイ
ムを省略してリフレッシュ所要時間を短縮することがで
きる。
ＡＳのオフ予定時点ｔ２よりＣＡＳプリチャージタイム
ｍτ（本例では３τ）だけ前の時点ｔ１以降にオフにな
るバンク１〜４の通常アクセス時のＣＡＳのオフは禁止
して、ＣＡＳビフォアＲＡＳのＣＡＳオンにつなげて、
ヒドウンリフレッシュとし、該時点ｔ１以前にオフにな
るバンクＯのＣＡＳは通常通りオフとし、リフレッシュ
タイミング発生部の起動でオンにしてＣＡＳビフォアＲ
ＡＳのリフレッシュを行なえばＣＡＳプリチャージタイ
ムを省略してリフレッシュ所要時間を短縮することがで
きる。
第２図は本発明の一実施例を示す構成図で、１０はＤ−
ＲＡＭを用いた記憶部で、ｎバンクよりなる。１１は通
常アクセス時のタイミング発生回路、１２はリフレッシ
ュタイミング発生回路、１３は起動信号発生回路、１４
はリフレッシュインターバルタイマ、１５はリフレッシ
ュ起動信号発生回路であり、これらの配置は通常の＋ユ
成と変らない。これに対し、本発明ではＣＡＳオフ禁止
ゲート１６を設け、これをリフレッシュ起動信号発生回
路１５からのＣＡＳオフ禁止信号で制御して、通常アク
セス時のＣＡＳのうち、ｍτ内に入る第１図のバンク１
〜４のＣＡＳのオフを、タイミング発生回路１１のＣＡ
Ｓオフ禁止信号で禁止する。
ＲＡＭを用いた記憶部で、ｎバンクよりなる。１１は通
常アクセス時のタイミング発生回路、１２はリフレッシ
ュタイミング発生回路、１３は起動信号発生回路、１４
はリフレッシュインターバルタイマ、１５はリフレッシ
ュ起動信号発生回路であり、これらの配置は通常の＋ユ
成と変らない。これに対し、本発明ではＣＡＳオフ禁止
ゲート１６を設け、これをリフレッシュ起動信号発生回
路１５からのＣＡＳオフ禁止信号で制御して、通常アク
セス時のＣＡＳのうち、ｍτ内に入る第１図のバンク１
〜４のＣＡＳのオフを、タイミング発生回路１１のＣＡ
Ｓオフ禁止信号で禁止する。
つまり、記憶部１０の各バンクに対するＲＡＳ。
ＣＡＳのオン、オフはラッチ１７のセント（Ｓ）、リセ
ット（Ｒ）で行なわれ、これらは回路１１゜１２の出力
ＲＡＳ Ｓｅ ｔ／Ｒｓ ｔ、ＣＡＳ Ｓｅｔ／Ｒ
ｅｔのいずれによっても制御できる。１８はこのための
オアゲートである。ＲＡＳ Ｓｅｔ （セント）はＲ
ＡＳのランチをセントするためのものであり、ＲＡＳ
Ｒｓｔはそれをリセットするためのものである。ＣＡ
Ｓ Ｓｅｔ、ＣＡＳＲｓｔはＣＡＳについての同様の
制御信号であるが、回路１１からのＣＡＳ Ｒｓｔは
ゲート１６を通るため、ＣＡＳオフ禁止信号が生じてい
ると該ゲート１６で阻止され、ＣＡＳ用のランチをリセ
ットできない。
ット（Ｒ）で行なわれ、これらは回路１１゜１２の出力
ＲＡＳ Ｓｅ ｔ／Ｒｓ ｔ、ＣＡＳ Ｓｅｔ／Ｒ
ｅｔのいずれによっても制御できる。１８はこのための
オアゲートである。ＲＡＳ Ｓｅｔ （セント）はＲ
ＡＳのランチをセントするためのものであり、ＲＡＳ
Ｒｓｔはそれをリセットするためのものである。ＣＡ
Ｓ Ｓｅｔ、ＣＡＳＲｓｔはＣＡＳについての同様の
制御信号であるが、回路１１からのＣＡＳ Ｒｓｔは
ゲート１６を通るため、ＣＡＳオフ禁止信号が生じてい
ると該ゲート１６で阻止され、ＣＡＳ用のランチをリセ
ットできない。
ＣＡＳオフ禁止信号は第１図に示したように、リフレッ
シュ要求がｔｏで発生し、そのとき同時に起動されたバ
ンク４のアクセスがｔ２で終了するとすれば、ｔ２より
ｍτだけ早いｔｌで出力する（Ｏレベルになる）。この
場合、ＣＡＳプリチャージタイムが３τであればｍ＝３
又はそれ以上（ｍを大にすることは意味がないが）に選
ぶ。第１図の例ではｍ＝３としであるので、バンク１〜
４のＣＡＳがオフしないままリフレッシュ期間に入る。
シュ要求がｔｏで発生し、そのとき同時に起動されたバ
ンク４のアクセスがｔ２で終了するとすれば、ｔ２より
ｍτだけ早いｔｌで出力する（Ｏレベルになる）。この
場合、ＣＡＳプリチャージタイムが３τであればｍ＝３
又はそれ以上（ｍを大にすることは意味がないが）に選
ぶ。第１図の例ではｍ＝３としであるので、バンク１〜
４のＣＡＳがオフしないままリフレッシュ期間に入る。
これらのバンク１〜４は前述したようにヒドゥンリフレ
ッシュとなる。
ッシュとなる。
ＣＡＳオフ禁止信号の送出を停止する（ルベルにする）
タイミングは、第１図のｔ２以降で、回路１２がＣＡＳ
Ｒｓｔを出すことによりＣＡＳはオフになる。ＣＡ
ＳビフォアＲＡＳによるリフレッシュ、ヒドゥンリフレ
フシュのいずれでも、ＲＡＳプリチャージタイムは必要
である。
タイミングは、第１図のｔ２以降で、回路１２がＣＡＳ
Ｒｓｔを出すことによりＣＡＳはオフになる。ＣＡ
ＳビフォアＲＡＳによるリフレッシュ、ヒドゥンリフレ
フシュのいずれでも、ＲＡＳプリチャージタイムは必要
である。
以上述べたように本発明によれば、リフレッシュ直前の
ＣＡＳプリチャージタイムが不要となるので、その分リ
フレッシュ動作時間を短縮できる利点がある。
ＣＡＳプリチャージタイムが不要となるので、その分リ
フレッシュ動作時間を短縮できる利点がある。
第１図は本発明のリフレッシュ動作を示すタイムチャー
ト、 第２図は本発明の一実施例を示す構成図、第３図は従来
のリフレッシュ動作を示すタイムチャートである。 図中、１０は記憶部、１１はタイミング発生回路、１２
はリフレッシュタイミング発生回路、１３は起動信号発
生回路、１４はリフレッシュインターバルタイマ、１５
はリフレッシュ起動信号発生回路、工６はＣＡＳオフ禁
止ゲート、１７はラッチ、１８はオアゲートである。
ト、 第２図は本発明の一実施例を示す構成図、第３図は従来
のリフレッシュ動作を示すタイムチャートである。 図中、１０は記憶部、１１はタイミング発生回路、１２
はリフレッシュタイミング発生回路、１３は起動信号発
生回路、１４はリフレッシュインターバルタイマ、１５
はリフレッシュ起動信号発生回路、工６はＣＡＳオフ禁
止ゲート、１７はラッチ、１８はオアゲートである。
Claims (1)
- 複数のバンク構成のＤ−ＲＡＭ型記憶部（１０）と、該
記憶部に対してインターリーフ動作をさせるためのＲＡ
Ｓ、ＣＡＳ信号を発生するタイミング発生部（１１）と
、リフレッシュ時に記憶部（１０）に対してリフレッシ
ュ動作を行なわせるためのＲＡＳ、ＣＡＳ信号を発生す
るリフレッシュタイミング発生部（１２）と、タイミン
グ発生部（１１）に対して起動信号を発生する回路（１
３）と、周期的にリフレッシュ要求信号を発生するリフ
レッシュインターバルタイマ（１４）と、該リフレッシ
ュインターバルタイマよりリフレッシュ要求信号を受け
ると起動信号発生回路（１３）に対してはリフレッシュ
信号を出力してタイミング発生部（１１）からのＲＡＳ
、ＣＡＳ信号の送出を禁止し、また起動信号発生回路（
１３）から発行された最後の起動信号による最後のバン
クのＣＡＳがオフされる前のＣＡＳプリチャージタイム
ｍτ前にすべてのバンクのＣＡＳオフを禁止する信号を
送出し、さらに最後のバンクのＣＡＳがオフされる予定
タイミングでリフレッシュタイミング発生部（１２）に
対してリフレッシュ起動信号を発行するリフレッシュ起
動信号発生回路（１５）と、該ＣＡＳオフ禁止信号を受
けて全てのバンクのＣＡＳオフを禁止するゲート（１６
）とを備え、リフレッシュタイミング発生部（１２）は
リフレッシュ起動信号を受けると、すべてのバンクのＣ
ＡＳをオンし、その後にすべてのバンクのＲＡＳをオン
して記憶部（１０）にＣＡＳビフォアＲＡＳ方式のリフ
レッシュ動作を行なわせ、但し、リフレッシュ要求の発
生する直前のｍτ前に起動されたバンクにはヒドゥンリ
フレッシュを行なわせるようにしてなることを特徴とす
るダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61201133A JPS6356898A (ja) | 1986-08-27 | 1986-08-27 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61201133A JPS6356898A (ja) | 1986-08-27 | 1986-08-27 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6356898A true JPS6356898A (ja) | 1988-03-11 |
| JPH0413795B2 JPH0413795B2 (ja) | 1992-03-10 |
Family
ID=16435951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61201133A Granted JPS6356898A (ja) | 1986-08-27 | 1986-08-27 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6356898A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745914A (en) * | 1996-02-09 | 1998-04-28 | International Business Machines Corporation | Technique for converting system signals from one address configuration to a different address configuration |
-
1986
- 1986-08-27 JP JP61201133A patent/JPS6356898A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745914A (en) * | 1996-02-09 | 1998-04-28 | International Business Machines Corporation | Technique for converting system signals from one address configuration to a different address configuration |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0413795B2 (ja) | 1992-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |