JP2010186530A - 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法 - Google Patents

半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法 Download PDF

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Abstract

【課題】リードライトアクセスが必要ないときに低消費電力で待機すると共に、リードライトアクセスが必要になったときに遅滞なくアクセスできる半導体記憶装置、メモリシステム及び半導体記憶装置におけるリフレッシュ制御方法を提供する。
【解決手段】クロックに同期して外部から与えられたコマンドに応答し、リードライト動作を行う動作モードと、外部からリードライトコマンドを受け付けないパワーダウンモードと、を有する半導体記憶装置であって、パワーダウンモードにおいて、外部から与えられた信号に応答してリフレッシュを行う。パワーダウンモードにおいてもメモリコントローラからリフレッシュ制御が行えるので、パワーダウン解除後に遅滞なくアクセスできる。
【選択図】図５

Description

本発明は、半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法に関する。特に、パワーダウンモードを有する半導体装置におけるパワーダウンモード中のリフレッシュ制御に関する。
ダイナミックＲＡＭをはじめとする半導体記憶装置の大容量化、高速化には目覚しいものがある。特に、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）では、内部の動作をパイプライン化させ、外部からクロックに同期して与えられたコマンドを順次実行すると共に、クロック周波数の２倍のレートでデータ転送を行えるようにしてシステムの高速動作を実現している。上記ＤＤＲ ＳＤＲＡＭ等では、ＤＬＬ（Delay Locked Loop）回路が用いられ、外部から与えられるクロックに同期して内部回路を動作させ、高速なデータ転送を実現している。
一方、電池で動作するノートＰＣ等の機器に限られず、サーバ等の分野においても、半導体記憶装置の消費電力削減が求められている。ところが、上記の大容量化、高速化は、消費電力増大の原因ともなる。
したがって、半導体記憶装置において、大容量化、高速化を行っても消費電力を増やさない技術の開発が求められている。
特許文献１には、オートリフレッシュモードからパワーダウン命令に応答してセルフリフレッシュモードに移行する際にスムーズに移行させる同期式メモリ装置が記載されている。
特開２００６−３１９２９号公報
以下の分析は本発明において与えられる。特許文献１にようにアクセスがないときに低消費電力モードに切り換えることによって、全体の消費電力を低減することができる。低消費電力モードとしては、特許文献１のセルフリフレッシュモードと、セルフリフレッシュを行わないパワーダウンモードとがある。しかし、どちらのモードに切り換えても、リードライトアクセスが必要になったときにスムーズにリードライトアクセスができないという問題がある。
まず、特許文献１のようにセルフリフレッシュモードに切り換えた場合には、メモリコントローラの側からは、セルフリフレッシュを行っているタイミングを知ることができない。１回のセルフリフレッシュには、通常１００ｎｓ〜２００ｎｓ程度の時間を要し、メモリコントローラがセルフリフレッシュモードを解除しようとする場合には、常にその時間（ｔＲＦＣ）を待たなければ、アクセスができない。
また、セルフリフレッシュを行わないパワーダウンモードに切り換える場合には、一定周期毎に、パワーダウンモードを解除してメモリコントローラからリフレッシュコマンドを与える必要がある。図１は、このパワーダウンモードのタイミング図である。時刻Ｔｍでリフレッシュコマンドを与えた後、時刻Ｔ０のクロックの立ち下がりでクロックイネーブルＣＫＥ信号をハイレベルからローレベルに立ち下げ、次のクロック立ち上げ（Ｔ１）から時間ｔＣＫＳＲＥ以上経過した後にクロックを止めることができる。しかし、一定期間ｔＰＤ以上、パワーダウンモードを継続するとメモリの内容が保持できないので、時間ｔＰＤ以内にパワーダウンモードを解除し、リフレッシュコマンドを与える必要がある。このｔＰＤ値は、通常のリフレッシュ間隔をｔＲＦＦＩとしたときに、式（１）として規定されている。
ｔＰＤｍａｘ＝９＊ｔＲＥＦＩ 式（１）
すなわち、パワーダウンモードにおいては、最大９回のリフレッシュを延期することができる。この時間は、例えば、ｔＲＦＦＩを数μｓとすると、ｔＰＤｍａｘは数十μｓのオーダーになる。従って、ｔＰＤｍａｘ以内にパワーダウンモードを解除してリフレッシュを行えば、その間、半導体記憶装置を低消費電力のパワーダウンモードにすることができ、低消費電力を実現できる。
しかし、このパワーダウンモード中にシステムコントローラの側から半導体記憶装置にアクセスが必要になった場合には、パワーダウンモードの継続時間によって、延期したリフレッシュコマンドの実施を回復するため、延期されたリフレッシュコマンドを連続して最大９回行わなければならない。したがって、パワーダウンモードを解除した後の高速動作の妨げになる。
リードライトアクセスが必要ないときに低消費電力で待機すると共に、リードライトアクセスが必要になったときに遅滞なくアクセスできる半導体記憶装置、メモリシステム及び半導体記憶装置におけるリフレッシュ制御方法が求められている。
本発明の１つの側面による半導体記憶装置は、リフレッシュ制御信号に応答してメモリセルに書き込まれたデータのリフレッシュ動作を行う半導体記憶装置において、動作モード時にクロック信号に同期して半導体記憶装置の外部から与えられたコマンドに基づいてリフレッシュコマンド信号を生成するコマンドデコーダと、前記動作モード時には前記リフレッシュコマンド信号に基づき前記リフレッシュ制御信号を生成すると共に、前記クロック信号が無効化されるパワーダウンモード時には前記リフレッシュコマンド信号とは異なる半導体記憶装置の外部から入力される第１の信号に基づき前記リフレッシュ制御信号を生成するコントロールロジックと、を備える。
本発明の他の側面によるメモリコントローラは、メモリセルを含む半導体装置と接続されるメモリコントローラであって、前記半導体装置のデータの外部とのアクセスを許可する動作モード時には、前記半導体装置に前記メモリセルに書き込まれたデータのリフレッシュ動作を行わせるコマンドを周期的に出力するメモリ制御部と、前記半導体装置のデータの外部とのアクセスを禁止するパワーダウンモード時には、前記コマンドとは異なる第１の信号を周期的に前記半導体装置に供給して、前記リフレッシュ動作を実行させるパワーダウンモードリフレッシュ制御部と、を備える。
また、本発明の他の側面によるメモリシステムは、半導体装置と、半導体装置を制御するメモリコントローラと、を備え、前記半導体装置は、複数の情報を有するメモリセルアレイを含み、前記情報を半導体装置が外部とのアクセスを実行するコマンド、前記コマンドを同期的に制御するクロック信号、前記半導体装置を選択するチップセレクト信号及び内部で前記クロック信号を無効化することにより前記半導体装置が外部とのアクセスを禁止するクロックイネーブル信号を受け、前記メモリコントローラは、前記半導体装置が前記情報の外部とのアクセスを許可する動作モードのときに、前記コマンド、前記クロック信号、前記チップセレクト信号及び前記クロックイネーブル信号を前記半導体装置に供給すると共に前記メモリセルアレイに記憶されているデータをリフレッシュするコマンドを定期的に発行し、更に、前記メモリコントローラは、前記半導体装置が前記情報の外部とのアクセスを禁止するパワーダウンモードのときに、前記クロックイネーブル信号及び定期的に発行される前記チップセレクト信号に基づいて前記メモリセルアレイをリフレッシュさせるメモリコントローラと、を備える。
本発明のさらに他の側面による半導体記憶装置のリフレッシュ制御方法は、記憶内容の保持のために一定時間の間にリフレッシュを行うことが必要な半導体記憶装置であって、クロックに同期して外部から与えられたコマンドに応答し、リードライト動作を行う動作モードと、外部からリードライトコマンドを受け付けないパワーダウンモードと、を有する半導体記憶装置のリフレッシュ制御方法であって、前記パワーダウンモードにおいて、外部からリフレッシュタイミング制御信号を与え、前記リフレッシュタイミング信号に基づいてリフレッシュを行う。
本発明によれば、リードライトアクセスが必要ないときに低消費電力で待機すると共に、リードライトアクセスが必要になったときに遅滞なくアクセスできる半導体記憶装置、メモリシステム及び半導体記憶装置におけるリフレッシュ制御方法が実現できる。
従来の半導体記憶装置におけるパワーダウンモードのタイミング図である。 本発明の一実施例によるメモリシステム全体の構成図である。 本発明の一実施例による半導体記憶装置全体の構成図である。 本発明の一実施例による半導体記憶装置におけるリフレッシュ制御信号生成回路周辺の回路図である。 本発明の一実施例による半導体記憶装置におけるパワーダウンモードのタイミング図である。 本発明の別な実施例による半導体記憶装置におけるリフレッシュ制御信号生成回路周辺の回路図である。 本発明の別な実施例による半導体記憶装置におけるパワーダウンモードのタイミング図である。 本発明の一実施例におけるメモリコントローラのパワーダウンモード制御フロー図である。 本発明の別な実施例におけるメモリコントローラのパワーダウンモード制御フロー図である。 本発明のさらに別な実施例による半導体記憶装置におけるリフレッシュ制御信号生成回路周辺の回路図である。 本発明の他の実施例による半導体記憶装置におけるリフレッシュ制御信号生成回路周辺の回路図である。
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
本発明の一実施形態の半導体記憶装置１は、例えば、図２〜図７に示すように、クロックに同期して外部から与えられたコマンドに応答し、リードライト動作を行う動作モード（図５、７のＰｏｗｅｒ Ｄｏｗｎ Ｅｎｔｒｙ前とＥｘｉｔ Ｐｏｗｅｒ Ｄｏｗｎの後）と、外部からリードライトコマンドを受け付けないパワーダウンモード（Ｐｏｗｅｒ Ｄｏｗｎ ＥｎｔｒｙからＥｘｉｔ Ｐｏｗｅｒ Ｄｏｗｎまで）と、を有する半導体記憶装置１であって、パワーダウンモードにおいて、外部から与えられた信号（ＣＳ＃）に応答してリフレッシュを行う。パワーダウンモードにおいて、外部から与えられた信号に応答してリフレッシュを行うので、メモリコントローラから信号を与えてやれば、システムコントローラではリフレッシュを行ったタイミングがわかっている。したがって、たまたまリードライトアクセスが必要になったときが信号を与えた直後でなければ、セルフリフレッシュのように常にセルフリフレッシュ時間を待つことなくパワーダウンモードを解除した後、即座にリードライトアクセスを行うことができる。また、パワーダウンモードで定期的にリフレッシュを行っていれば、パワーダウンモード解除後に集中的にリフレッシュを行う必要がないので、パワーダウンモード解除後の高速アクセスの妨げにもならない。さらに、パワーダウンモード期間の制限（ｔＰＤｍａｘ）をなくすことが可能となる。
また、本発明の一実施形態の半導体記憶装置１は、例えば、図２〜図４、図６に示すように、ダイナミックメモリセルアレイ１０と、リフレッシュ制御信号ＲＥＦＣを受けてダイナミックメモリセルアレイ１０のメモリセルデータをリフレッシュさせるリフレッシュ制御回路（１１、１２、１９）と、コマンドをデコードし、デコードしたコマンドがリフレッシュコマンドであった場合にリフレッシュコマンド信号ＲＥＦＣＯＭを出力するコマンドデコーダ１４と、動作モード時にリフレッシュコマンド信号ＲＥＦＣＯＭを、パワーダウンモード時に外部から与えられた信号ＣＳ＃をそれぞれリフレッシュ制御信号ＲＥＦＣとして出力するリフレッシュ信号選択回路４３と、を備える。
また、本発明の一実施形態の半導体記憶装置１は、例えば図４、図６に示すように、外部から与えられた信号（／ＣＳ端子から与えられるＣＳ＃信号）を波形整形してリフレッシュ信号選択回路４３に伝える外部信号受信回路（図４では４１と４２．図６では４１）をさらに備えてもよい。
また、本発明の一実施形態の半導体記憶装置１は、例えば図３に示すように、リフレッシュ制御回路（１１、１２、１９）は、リフレッシュカウンタ１９を備えており、リフレッシュ制御信号ＲＥＦＣを受けてリフレッシュを行うたびに、リフレッシュカウンタ１９のカウント値を更新し、ダイナミックメモリセルアレイに含まれるメモリセルのうち、リフレッシュカウンタ１９のカウント値に相当するアドレスのメモリセルに格納されているデータのリフレッシュを行い、カウンタ１９がカウント値を一巡する間に、メモリセルアレイ１０のリフレッシュを一巡させる。リフレッシュカウンタ１９がメモリセルアレイ１０のロウアドレスをカウントし、ロウデコーダ１１がそのリフレッシュカウンタが指定するロウアドレスのメモリセルをセンスアンプ１２に読み出して、センスアンプ１２により増幅してメモリセルアレイ１０に書き戻すことによりリフレッシュを行うことができる。
また、本発明の一実施形態の半導体記憶装置１は、例えば図４、図６に示すように、チップセレクト／ＣＳ端子を備え、パワーダウンモードにおいて、チップセレクト／ＣＳ端子に与えられるパルスに応答してリフレッシュを行うようにしてもよい。
また、本発明の一実施形態の半導体記憶装置１は、例えば図４、図６に示すように、クロックイネーブルＣＫＥ端子を備え、クロックイネーブルＣＫＥ端子に与えられる入力信号の論理レベルによって、パワーダウンモードとするか否かを制御するようにしてもよい。
さらに、本発明の一実施形態の半導体記憶装置１は、例えば図６に示すように、パワーダウンモード中は、クロックを停止し、外部から与えられた信号／ＣＳに基づいて非同期でリフレッシュを行うようにしてもよい。すなわち、パワーダウンモード中は、リフレッシュ以外は動作しないので、クロックを停止し、非同期でリフレッシュ動作を行うようにすれば、さらに消費電力が低減できる。
また、本発明の一実施形態のメモリシステム５０は、例えば図２、図５、図７〜図９に示すように、複数の半導体記憶装置１と、複数の半導体記憶装置１を制御するメモリコントローラ２と、を備えたメモリシステム５０において、メモリコントローラ２が、複数の半導体記憶装置１に対してクロック（ＣＫ（ｎ）、／ＣＫ（ｎ））を供給すると共に、クロックに同期してリードライトコマンドを与え、複数の半導体記憶装置１が与えられたコマンドに応答してリードライト動作を行うようにしたメモリシステム５０であって、複数の半導体記憶装置１が、メモリコントローラから与えられたリードライトコマンドに応答してリードライト動作を行う動作モード（図５、７のＰｏｗｅｒ Ｄｏｗｎ Ｅｎｔｒｙ前とＥｘｉｔ Ｐｏｗｅｒ Ｄｏｗｎの後）と、リードライト動作を停止するパワーダウンモード（Ｐｏｗｅｒ Ｄｏｗｎ ＥｎｔｒｙからＥｘｉｔ Ｐｏｗｅｒ Ｄｏｗｎまで）とを備え、メモリコントローラ２が、複数の半導体記憶装置１に対してパワーダウンモードにするか、パワーダウンモードを終了させるかを制御する第一の制御信号ＣＫＥ（ｎ）と、パワーダウンモードになったときに、複数の半導体記憶装置１にリフレッシュ動作を行わせる第二の制御信号／ＣＳ（ｎ）を出力する。すなわち、メモリコントローラがパワーダウンモード中のリフレッシュについて／ＣＳ信号により制御できる。
また、本発明の一実施形態のメモリシステム５０は、例えば図２に示すように、複数の半導体記憶装置１は、複数のランクに分けて（図２の破線で囲まれた半導体記憶装置毎に）メモリコントローラ２に接続され、メモリコントローラ２から各ランクの半導体記憶装置１にコマンド及びアドレス信号（ＡＤＲ、ＣＭＤ）が共通に与えられ、チップセレクト信号（／ＣＳ０〜３）及び、第一の制御信号（ＣＫＥ０〜３）と第二の制御信号（／ＣＳ０〜３）がランク毎に独立して与えられる。すなわち、ランク毎にパワーダウンでき、パワーダウンしたランクについてリフレッシュすることができる。なお、パワーダウン中は、リードライト動作を停止するので、パワーダウン中はチップセレクト信号を第二の制御信号として用いることもできる。
また、本発明の一実施形態のメモリシステム５０は、例えば図５、７に示すように、第一の制御信号がクロックイネーブルＣＫＥ信号であって、第二の制御信号がチップセレクトＣＳ＃（メモリコントローラ２の／ＣＳ１〜／ＣＳ３端子から与えられる）信号であってもよい。
また、本発明の一実施形態のメモリシステム５０は、例えば図５、７に示すように、パワーダウンモードのとき、メモリコントローラ２が複数の半導体記憶装置１に第二の制御信号ＣＳ＃をパルスとして出力し、複数の半導体記憶装置１は、そのパルスに応答してリフレッシュ動作を行う。
また、本発明の一実施形態のメモリシステム５０は、例えば図５、７に示すように、メモリコントローラ２は、パワーダウンモードにおいて、前記第二の制御信号ＣＳ＃によって複数の半導体記憶装置１に対してリフレッシュ動作を行わせた直後に、パワーダウンモードを解除して複数の半導体記憶装置１にコマンドを実行させる場合は、パワーダウンモードを解除した後、パワーダウンモード中に行わせたリフレッシュ動作の完了時間を見計らって当該コマンドを複数の半導体記憶装置１に送る。すなわち、図５、７に示すようにパワーダウン解除直前にパルス状のＣＳ＃信号を与えて行ったリフレッシュ動作はパルスを与えてから少なくともｔＲＦＣの時間を経過すればリフレッシュ動作が終了するので、新たなコマンドを与えることができる。
また、本発明の一実施形態のメモリシステム５０（図２参照）は、メモリコントローラ２が、定常状態において、複数の半導体記憶装置１をパワーダウンモードに設定し、リードまたはライトアクセスが必要な半導体記憶装置１が生じた場合に、アクセスが必要な半導体記憶装置１のパワーダウンモードを解除してアクセスし、アクセスが終了後、再びパワーダウンモードに戻して待機させるものであってもよい。本発明によれば、パワーダウンモードにおいてもメモリコントローラが半導体記憶装置のリフレッシュを制御するので、パワーダウンモードからのリードライトアクセスが高速にできる。従って、メモリシステムが通常に動作している状態においても、デフォルトで半導体記憶装置をパワーダウンモードに設定することができる。その結果、アクセス速度を保ったまま、メモリシステムの消費電力を大幅に低減することができる。
また、本発明の一実施形態による半導体記憶装置１のリフレッシュ制御方法は、例えば、図５、７に示すように、記憶内容の保持のために一定時間の間にリフレッシュを行うことが必要な半導体記憶装置１であって、クロックに同期して外部から与えられたコマンドに応答し、リードライト動作を行う動作モード（図５、７のＰｏｗｅｒ Ｄｏｗｎ Ｅｎｔｒｙ前及びＥｘｉｔ Ｐｏｗｅｒ Ｄｏｗｎの後）と、外部からリードライトコマンドを受け付けないパワーダウンモード（Ｐｏｗｅｒ Ｄｏｗｎ ＥｎｔｒｙからＥｘｉｔ Ｐｏｗｅｒ Ｄｏｗｎまで）と、を有する半導体記憶装置１のリフレッシュ制御方法であって、パワーダウンモードにおいて、外部からリフレッシュタイミング制御信号（ＣＳ＃）を与え、リフレッシュタイミング制御信号（ＣＳ＃）に基づいてリフレッシュを行う。
また、本発明の一実施形態による半導体記憶装置１のリフレッシュ制御方法は、例えば、図５、図７〜図９に示すように、パワーダウンモード中にコマンドを実行させる必要が生じた場合には、パワーダウンモードを解除し、パワーダウンモード中に開始を指示したリフレッシュ動作が完了していない場合には、当該リフレッシュ動作が完了する時間（ｔＲＦＣ）を見計らってからコマンドを各半導体記憶装置に与える。
また、本発明の一実施形態による半導体記憶装置１のリフレッシュ制御方法は、例えば、図６、図７、図９に示すように、パワーダウンモード中は、クロック（ＣＫ、／ＣＫ）を停止し、リフレッシュタイミング制御信号ＣＳ＃に基づいて非同期でリフレッシュを行う。
また、本発明の一実施形態による半導体記憶装置１のリフレッシュ制御方法は、半導体記憶装置を定常状態においてパワーダウンモードに設定し、リードまたはライトアクセスの必要が生じたときにパワーダウンモードを解除してアクセスし、アクセス完了後に再びパワーダウンモードに戻して待機させることができる。従って、アクセス速度を低下させることなく、消費電力を大幅に削減することができる。以下、実施例に即し、図面を参照して詳しく説明する。
図２は、本発明の一実施例によるメモリシステム全体の構成図である。図２は、６４ビット並列読み出し書き込みのメモリシステムである。半導体記憶装置１は、８ビット並列読み出し書き込みであり、８個の半導体記憶装置１を並列に接続して６４ビット並列読み出し書き込みを行っている。また、図２のメモリシステムでは、２個のＤＩＭＭ（Dual Inline Memory Module）にそれぞれ２ランクの半導体記憶装置１を実装した構成を想定している。すなわち、ＤＩＭＭ１ Ｒａｎｋ−１、ＤＩＭＭ１ Ｒａｎｋ−２、ＤＩＭＭ２ Ｒａｎｋ−１、ＤＩＭＭ２ Ｒａｎｋ−２の計４ランクの半導体記憶装置で構成され、各ランクは、さらに８個の半導体記憶装置１で構成されている。全部で４ランク＊８個＝３２個の半導体記憶装置１が実装されている。図２では、並列接続された８個の半導体記憶装置のうち、３個の半導体記憶装置１のみを図示している。これらの３２個の半導体記憶装置１を制御する信号がメモリコントローラ２から与えられ、メモリコントローラとの間でデータの入出力を行う。
図２において、各半導体記憶装置１は、リフレッシュ信号選択回路４３を備えている。後で詳しく説明するように、各半導体記憶装置１は、リフレッシュ信号選択回路４３を備えていることにより、リードライトコマンドの実行を停止するパワーダウンモードにおいても、メモリコントローラから与えられた制御信号に基づいてリフレッシュを実行することができる。
また、メモリコントローラ２は、パワーダウンモードリフレッシュ制御部４、メモリ制御部５、タイマー６を備えている。パワーダウンモードリフレッシュ制御部４は、本発明のメモリコントローラ２の特徴とする構成であり、半導体記憶装置１がパワーダウンモードであるときに、リフレッシュの制御を行う。また、メモリ制御部５は、半導体記憶装置１が通常に動作しているときに、半導体記憶装置１にリード、ライト、リフレッシュ等のコマンドを与え制御を行う。タイマー６は、パワーダウンモードリフレッシュ制御部４やメモリ制御部５が、半導体記憶装置１を制御するために必要な時間を計測する。
なお、図２では、メモリコントローラ２は各半導体記憶装置１に直接接続されているが、メモリコントローラ２と半導体記憶装置１との間には、ＤＩＭＭ毎にＰＬＬやバッファレジスタが配置され、ＤＩＭＭ毎にメモリコントローラとの間のタイミングの同期化を図るいわゆるRegistered DIMMや、Fully Buffered DIMM（ＦＢＤＩＭＭ）であってもよい。また、メモリコントローラ２は、メモリ制御専用の機能を持つＬＳＩでもよいし、ＣＰＵが直接メモリを制御するものであってもよい。また、メモリコントローラ２は、複数のＬＳＩで構成されてもよい。
図２において、ＡＤＲ、ＣＭＤはアドレス及びコマンド信号であり、メモリコントローラ２から各ランクの半導体記憶装置１に共通に接続される。なお、コマンド信号ＣＭＤには、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが含まれる。ＤＱ０〜ＤＱ６３信号は、メモリコントローラ２と半導体記憶装置１との間でリードライトデータの転送等に用いられる双方向のデータ入出力信号である。半導体記憶装置１は８ビット並列入出力であることを想定しているので、ＤＱ０〜ＤＱ６３の６４ビットをカバーするため、８個の半導体記憶装置１が並列に接続されている。このＤＱ０〜ＤＱ６３のデータ入出力信号も各ランクに共通に接続される。また、ＤＱＳ０〜７信号、／ＤＱＳ０〜７信号は、それぞれ、差動のデータストローブ信号で、ライト動作時にはメモリコントローラ２から半導体記憶装置１へ、リード時には半導体記憶装置１からメモリコントローラ２へ転送するデータのストローブ信号であり、双方向の入出力信号である。なお、リード動作時に、半導体記憶装置１が出力するデータストローブ信号ＤＳＱ、／ＤＱＳ信号は、リードデータの変化点と同期しているので、メモリコントローラ２側でストローブ信号として用いるときは、データ信号のラッチできるタイミングに位相をずらして使用される。このデータストローブ信号ＤＱＳ０〜７、／ＤＱＳ０〜７も各ランクの半導体記憶装置１に共通に接続される。ただし、各ランクに並列接続される８個の半導体記憶装置１には、それぞれ、独立したＤＱＳ信号と／ＤＱＳ信号が接続される。
また、クロック信号ＣＫ０〜３、／ＣＫ０〜３、クロックイネーブル信号ＣＫＥ０〜３、チップセレクト信号／ＣＳ０〜３、内蔵終端抵抗制御信号ＯＤＴ０〜３は、メモリコントローラ２から半導体記憶装置１へ出力される信号で、ランク毎に独立した別々の信号が出力される。クロック信号ＣＫ０〜３、／ＣＫ０〜３は半導体記憶装置１に対してシステムクロックとして与えられる信号であり、メモリコントローラ２から半導体記憶装置１に与えられるリードライト等のコマンドもこのシステムクロックに同期して与えられる。クロックイネーブル信号ＣＫＥ０〜３は、クロックＣＫが有効か無効かを決定する信号である。クロックＣＫの立ち上がりエッジでＣＫＥがハイレベルの場合、次のＣＫの立ち上がりエッジは有効である。それ以外の場合は無効となる。チップセレクト信号／ＣＳ０〜３は、ローレベルの場合コマンドの入力が有効となる。／ＣＳ０〜３がハイレベルの場合、コマンドは無視される。ただし、動作は続行される。このチップセレクト信号を用いて複数のランクの半導体記憶装置１のうち、任意のランクの半導体記憶装置１に対してコマンドを与え、選択的にアクセスすることができる。さらに、内蔵終端抵抗制御信号ＯＤＴ０〜３は、各半導体記憶装置１に内蔵されている終端抵抗の値が無限大でないときに、その終端抵抗のオンオフを制御することができる。
次に、図３は、半導体記憶装置１全体の構成図である。図３において、１０はメモリセルアレイ、１１はロウアドレスをデコードし選択されたワード線を駆動するロウデコーダ、１２はセンスアンプ、１３はカラムアドレスをデコードし選択されたビット線を選択するカラムデコーダ、１４は、所定のアドレス信号と、コマンド信号（チップセレクト／ＣＳ、ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイネーブル／ＷＥ）を入力し、コマンドをデコードするコマンドデコーダ、１５はコントロールロジック、１６はカラムアドレスバッファ・バーストカウンタ、１７はアドレスＡ０−Ａ１３とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力するモードレジスタ、１８はロウアドレスバッファ、１９はリフレッシュ制御信号ＲＥＦＣを入力してカウントアップしカウント出力をリフレッシュアドレスとして出力するリフレッシュカウンタ回路、２０はクロック生成器、２１はリードライトデータを外部と入出力するためのデータ入出力端子（ＤＱ端子）、２４はＤＬＬ（Delay Lock Loop）、２５は、クロックに同期してＤＱ端子とメモリセルアレイ１０との間でデータの入出力を行うデータ入出力部である。
また、データリード時に出力するストローブ信号ＤＱＳの出力を制御するＤＱＳ出力制御回路３２とＤＱＳ出力バッファ３３が設けられており、リード命令実行時には、ＤＱＳ出力制御回路３２でタイミングが調整され、ＤＱＳ出力バッファ３３で増幅されたＤＱＳ信号がＤＱＳ端子２２から出力される。また、ＤＱＳ信号の出力に同期してＤＱ端子２１からデータが出力される。また、ライトコマンド実行時には、ＤＱＳ端子２２からデータストローブ信号が入力され、ＤＱＳ入力バッファ３４により整形されたＤＱＳ信号に同期してＤＱ端子からデータ入出力部２５にデータが取り込まれる。
さらに、通常はリードコマンドの実行時には、ＤＬＬ２４でタイミングを調整されたクロック信号がＤＱＳ出力制御回路３２に入力され、ＤＬＬ２４により調整されたタイミングに同期してＤＱＳ信号が出力される。ただし、ＤＬＬ２４を使用するか否かを選択するＤＬＬ選択回路３１が設けられており、モードレジスタ１７の設定によりＤＬＬを使用しない選択をした場合は、ＤＬＬ２４によりタイミングを調整しないクロックに基づいてＤＱＳ信号が出力される。ＤＬＬ２４は常時高速に動作させておくために比較的に大きな消費電力を必要とするが、このＤＬＬを使用しなくともよい場合には、ＤＬＬをオフにすることにより低消費電力の状態にすることができる。
次に、図４は、実施例１による半導体記憶装置におけるリフレッシュ制御信号生成回路４３周辺の回路図である。図３では記載を省略しているが、／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ信号はそれぞれ、入力バッファ４１と入力ラッチ４２により、内部クロックＣＫに同期してコマンドデコーダ１４に入力される。このうち、入力ラッチを介してタイミングが調整されたチップセレクト信号／ＣＳが、ローレベルのとき、コマンドデコーダへの入力を有効として扱い、チップセレクト信号／ＣＳが、ハイレベルのとき、入力されたコマンド信号は無視する。
チップセレクト信号／ＣＳはさらに、入力バッファ４１と入力ラッチ４２を介してリフレッシュ信号選択回路４３に接続される。リフレッシュ信号選択回路４３には、コマンドデコーダ１４がリフレッシュコマンドをデコードしたときに出力されるリフレッシュコマンド信号ＲＥＦＣＯＭが入力している。さらに、クロックイネーブル信号ＣＫＥが入力バッフア４１と入力ラッチ４２を介してコマンドデコーダ１４とリフレッシュ信号選択回路４３に入力されている。ＣＫＥ信号がローレベルのときは、外部から入力されるクロック自体が無効であるとされ、チップセレクト信号／ＣＳの論理レベルに係わらず、コマンドデコーダ１４へ入力されたコマンド信号は無視される。なお、入力バッファ４１と入力ラッチ４２を経たＣＫＥ信号は、リフレッシュ信号選択回路４３にも入力され、内部クロックに同期化されたＣＫＥ信号がハイレベルのとき、コマンドデコーダ１４が出力するリフレッシュコマンド信号ＲＥＦＣＯＭがリフレッシュ制御信号ＲＥＦＣとして選択して出力され、ＣＫＥ信号がローレベルのとき、入力ラッチ４２により内部クロックに同期化された／ＣＳ信号そのものがリフレッシュ制御信号ＲＥＦＣとして選択して出力される。
なお、リフレッシュ信号選択回路４３が出力するリフレッシュ制御信号ＲＥＦＣは、図３において、リフレッシュカウンタ回路１９、ロウデコーダ１１、センスアンプ１２を活性化し、メモリセルアレイ１０のメモリセルを順次選択してセンスアンプ１２へ読み出し、センスアンプ１２で増幅したデータをメモリセルへ書き戻している。リフレッシュカウンタ回路１９はリフレッシュ制御信号ＲＥＦＣを受ける毎にカウント値を更新し、リフレッシュカウンタ回路１９のカウンタ値が一巡することで、メモリセルアレイ１０のメモリセル全体のリフレッシュが一巡する。
次に、実施例１の動作について、半導体記憶装置１におけるパワーダウンモードのタイミング図である図５と、メモリコントローラの制御フロー図である図８を用いて説明する。図５で、／ＣＫ、ＣＫはメモリコントローラ２から半導体記憶装置１に与えられるシステムクロックのタイミング、Ｃｏｍｍａｎｄ、Ｂａｎｋ Ａｄｄ、Ｃｏｌ Ａｄｄはメモリコントローラ２から半導体記憶装置１に与えられるコマンド、バンクアドレス、ロウアドレスである。さらに、ＣＫＥ、ＣＳ＃は、ＣＫＥ信号、ＣＳ＃信号の論理レベルを示す。なお、図５の中で斜線部分は、ドントケアの部分である。システム上、斜線部分はハイレベルであってローレベルであっても動作に影響はない。
図５において、時刻Ｔ１のＰｏｗｅｒ Ｄｏｗｎ Ｅｎｔｒｙ以前及びＥｘｉｔ Ｐｏｗｅｒ Ｄｏｗｎ以降は通常動作モードである。メモリコントローラ２は、通常動作モードのときは、半導体記憶装置１に対してリードライトや、リフレッシュ等の必要なコマンドを与え通常の制御を行う（図８のステップＳ１）。この通常モードでは、ＣＫＥ信号はハイレベルである。この通常動作モードでは、半導体記憶装置１は、メモリコントローラ２からクロックに同期して与えられるコマンドを順次実行する。図５では、時刻Ｔｍにリフレッシュコマンドが与えられている。メモリコントローラ２は、たとえば、一定時間リードライトアクセスがないなど、パワーダウンモードに設定して消費電力を低減する必要がないかどうか随時監視している（図８のステップＳ２）。そして、パワーダウンモードに移行する必要が生じたならば、対応するランクのＣＫＥ信号をたち下げ、半導体記憶装置１をパワーダウンモードに設定する（ステップＳ３）。図５では、時刻Ｔ０でクロックが立ち上がった後にＣＫＥ信号がローレベルに変化している。すると次のクロックの立ち上がり時刻Ｔ１でパワーダウンモードに入る。パワーダウンモードに入った後、時間ｔＣＫＳＲＥ後は、メモリコントローラはシステムクロックの供給を止めることができる。しかし、この実施例１では、クロックは停止しない。
パワーダウンモードでは、メモリコントローラ２は、半導体記憶装置１のリフレッシュ周期が到来しないかどうか監視している（ステップＳ４）。リフレッシュ周期ｔＥＥＦＩが到来した場合には、対応するランクのチップセレクト信号にパルスを与え半導体記憶装置１のリフレッシュを行う（ステップＳ５）。図５では、時刻Ｔｍでリフレッシュコマンドを入力してから時間ｔＲＥＦＩ後にチップセレクト信号ＣＳ＃にローレベルのパルスを入力し、リフレッシュを行っている。このチップセレクタ信号ＣＳ＃のパルスは、半導体記憶装置１の内部に／ＣＳ信号のパルスとして取り込まれる。図４に示すように半導体記憶装置１の内部に取り込まれた／ＣＳ信号のパルスは、入力バッフア回路４１、入力ラッチ４２、リフレッシュ信号選択回路４３を介してリフレッシュ制御信号ＲＥＦＣとして、図３のリフレッシュカウンタ回路１９、ロウデコーダ１１、センスアンプ１２を活性化し、リフレッシュが行われる。なお、このリフレッシュ時間の間隔ｔＲＥＦＩは、標準的なリフレッシュ間隔として規定されている時間で、具体的には、数μｓ程度の時間である。
図８において、メモリコントローラ２は、パワーダウンモードを解除して半導体記憶装置１にコマンドを与えてアクセスする必要が生じた場合（ステップＳ６でＹｅｓの場合には、対応するランクのＣＫＥ信号をローレベルからハイレベルに立ち上げパワーダウンモードの解除を実行する（ステップＳ７）。パワーダウンモードの解除は、ＣＫＥ信号をローレベルからハイレベルに立ち上げた直後のシステムクロックＣＫの立ち上がりに同期して行われる（図５中のＥｘｉｔ Ｐｏｗｅｒ Ｄｏｗｎ）。メモリコントローラ２は、パワーダウン解除の実行が半導体記憶装置のリフレッシュの実行と重なっていないかチェックする（ステップＳ８）。リフレッシュの実行タイミングと重なっている場合は、リフレッシュが終了するので、リードライトコマンドを与えるのを待つ（ステップＳ９）。半導体記憶装置１は、パワーダウンモードを解除した後、パワーダウンモードにおいて、最後にリフレッシュパルスを与えてから時間ｔＲＦＣ以上経過し、かつ、パワーダウンモード解除後時間ｔＸＰ以上経過後に最初の有効なコマンドを入力できる。この時間ｔＲＦＣはリフレッシュの実行時間ですでに述べたように１００〜２００ｎｓ程度の時間である。一方、ｔＸＰは数ｎｓの時間であるから、パワーダウンモード解除直前にリフレッシュを行った場合は、有効なコマンドを入力できるまでの時間はｔＲＦＣが支配的な時間になる。しかし、すでに述べたようにリフレッシュ時間間隔ｔＲＥＦＩとリフレッシュ時間ｔＲＦＣを比較すると式（２）の関係が成立する。
ｔＲＥＦＩ＞＞ｔＲＦＣ 式（２）
式（２）によれば、パワーダウン解除後の有効コマンド実行がｔＲＦＣの制約を受ける可能性は低い。従って、平均的にはパワーダウンモード解除後のリードライトアクセスの立ち上げを高速に行うことができる。パワーダウンモードの解除とリフレッシュが重なった場合には、ｔＲＦＣだけ待った後、通常のコマンド実行状態に復帰する（ステップＳ１）。すなわち、メモリコントローラ２がパワーダウン中であるか否かに係わらずリフレッシュを制御しているので、メモリコントローラ２は、リフレッシュの制御とパワーダウンモード解除後の有効なコマンド（valid command）のスケジューリングが可能であり、適切なパワーダウンモード解除のタイミング設定が可能である。
図６は、実施例２による半導体記憶装置におけるリフレッシュ制御信号生成回路周辺の回路図である。実施例１の図４と比較すると、／ＣＳ信号を受ける入力バッファ４１とリフレッシュ信号選択回路４３の間、及びＣＫＥ信号を受ける入力バッファ４１とリフレッシュ信号選択回路４３との間の入力ラッチ４２が省略されている。そのほかの構成は、実施例１の図４と同一である。実施例２では、リフレッシュ信号選択回路４３に入力される信号のうち、ＣＫＥ信号と／ＣＳ信号を入力ラッチ４２で内部クロック信号ＣＫに同期を取らずに、直接入力している。従って、パワーダウンモードで内部クロックが停止している状態であっても、システムクロックＣＫとは無関係に／ＣＳ信号としてパルスを与えることでリフレッシュを行うことができる。
図７は、実施例２による半導体記憶装置におけるパワーダウンモードのタイミング図である。実施例１のタイミング図である図５と比較すると、パワーダウンモードにおいて、クロック／ＣＫ、ＣＫをドントケアにしている。したがって、この期間、メモリコントローラ２から半導体記憶装置１に与えるクロックを停止し、半導体記憶装置の消費電力をさらに低減することができる。なお、図７中で時間ｔＣＫＳＲＥはパワーダウンモードに入ってからクロックを停止が可能になるまでの時間であり、時間ｔＣＫＳＲＸはクロックをアクテイブにしてからパワーダウンモードを解除できるまでの時間である。ｔＣＫＳＲＥ、ｔＣＫＳＲＸは共に１０ｎｓ程度の時間であるので、クロックを停止してもリードライトアクセスが必要になったときの高速な立ち上げには大きな影響はない。
図９は、実施例２におけるメモリコントローラの制御フロー図である。実施例１の制御フロー図である図８に対して、パワーダウン実行（ステップＳ３）後、ｔＣＫＳＲＥだけ待って対応するランクのクロックを停止する動作（ステップＳ１１）、パワーダウン解除実行（ステップＳ７）の前に停止させたクロックを再起動し（ステップＳ１２）、ｔＣＫＳＲＸだけ待って最初のコマンドを実行させる点を除いて図８と同一である。なお、図２のとおり、各ランク毎に、別々のクロック信号ＣＫ、／ＣＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳをメモリコントローラ２から対応する半導体記憶装置１に供給しているので、ランク毎に、パワーダウン制御を行うことができる。
なお、上記各実施例において、通常動作モードでＤＬＬを動作させている場合、パワーダウンモードでＤＬＬを停止させるとパワータウンモードを解除した後、ＤＬＬを再起動させ、ＤＬＬがロックするまでに時間を要する。従って、常にＤＬＬに同期した高速動作が必要となる場合にはパワーダウンモードでもＤＬＬを停止しないことが望ましい。
また、ＤＬＬを使用しなくとも、高速なリードライト動作ができる場合には、パワーダウン前からＤＬＬを停止しておけば、ＤＬＬによる消費電力やＤＬＬ起動からロックまでの時間による制約がないので特に有効である。
なお、上記実施例において、通常動作モードとパワーダウンモードでリフレッシュ信号選択回路４３により通常動作モードのリフレッシュ信号とパワーダウンモードのリフレッシュ信号を切り替えているが、通常動作モードでのリフレッシュ信号とパワーダウンモードのリフレッシュ信号を同一の信号として、パワーダウンモードで必要のない信号は、パワーダウンモードにおいてその入力動作を停止し、リフレッシュ信号を受け付けるような制御を行えば、パワーダウンモードにおいても、外部から与えられた信号に応答してリフレッシュを行うことができる。その場合は、リフレッシュ信号選択回路４３を設けなくとも、本発明を実施することができる。
また、上記各実施例において、メモリシステム５０における半導体記憶装置１をデフォルト状態において、パワーダウンモードに設定すれば大幅にメモリシステムの消費電力を削減できる。メモリシステムにおいて、デフォルト状態で各半導体記憶装置にセルフリフレッシュさせることも考えられるが、その場合は、同一ランクの半導体記憶装置であってもリフレッシュタイミングがばらばらになってしまうので、上述したように、セルフリフレッシュモードを解除しても、常にｔＲＦＣだけ待たなければ、アクセスすることができない。一方、本発明によれば、パワーダウンモードにおいても、メモリコントローラにより定常的にリフレッシュを行うので、リフレッシュタイミングの同期が崩れることもない。従って、アクセスの必要が生じたときに、パワーダウンモードを解除して、より高速にアクセスすることができる。
図１０は、実施例３による半導体記憶装置におけるリフレッシュ信号生成回路周辺の回路図である。図４の実施例１では、外部から入力したクロックイネーブル信号ＣＫＥを入力バッファ４１と入力ラッチ４２により内部に取り込んだ内部クロックイネーブル信号ＣＫＥＩＮによりすべての入力バッファ４１の動作モードを制御していた。これにより、クロックイネーブル信号がローレベルのときは、入力バッファ４１の消費電力を低減できる。
これに対して、図１０に示す実施例３では、入力バッファのうち、パワーダウンモードにおいて、リフレッシュ制御を行う制御信号（／ＣＳ）を入力する入力バッファ４５のみ内部クロックイネーブル信号ＣＫＥＩＮを反転して与えている。入力バッファ４５には、チップセレクト信号／ＣＳ信号と、内部クロックイネーブル信号ＣＫＥＩＮの反転信号が入力され、入力バッファ４５の出力は、入力ラッチ４６を介してコントロールロジック１５に接続される。コントロールロジック１５は、動作モード時にはコマンドデコーダ１４が出力するリフレッシュコマンド信号ＲＥＦＣＯＭに基づいてリフレッシュ信号ＲＥＦＣを生成し、パワーダウンモード時には入力ラッチ４６の出力信号に基づいてリフレッシュ信号ＲＥＦＣを生成する。
上記構成により、入力バッファ４５をパワーダウンモードにおいてのみ活性化させ、他の入力バッファ４１をパワーダウンモードでは、無効化することができる。これにより、パワーダウンモードの消費電力をさらに低減することができる。この図１０に示す実施例３では、ＣＫＥ信号がローレベルのときは、外部から入力する複数の制御信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ）の入力バッファ４１自体が無効に制御され、チップセレクト信号／ＣＳの論理レベルに係わらず、コマンドデコーダ１４へ入力されたコマンドは無視される。その他の構成、動作は、実施例１と同一である。
図１１は、実施例４による半導体記憶装置におけるリフレッシュ信号生成回路周辺の回路図である。実施例４は、パワーダウンモードにおいて、リフレッシュ制御に用いる制御信号の入力バッファ４５のみ活性化させ、他の制御信号の入力バッファ４１を無効化して、入力バッファ４１の消費電力を低減させる制御を、パワーダウンモード中はクロックを停止する実施例２に適用した実施例である。図１１においても、ＣＫＥ信号がローレベルのときは、外部から入力する複数の制御信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ）の入力バッファ４１自体が無効に制御され、チップセレクト信号／ＣＳの論理レベルに係わらず、コマンドデコーダ１４へ入力されたコマンドは無視される。
以上説明したとおり、本発明の好ましいモード（形態）をいくつか列挙すると、以下の通りである。
（モード１）
クロックに同期して外部から与えられたコマンドに応答し、リードライト動作を行う動作モードと、
外部からリードライトコマンドを受け付けないパワーダウンモードと、
を有する半導体記憶装置であって、
前記パワーダウンモードにおいて、外部から与えられた信号に応答してリフレッシュを行うようにしたことを特徴とする半導体記憶装置。
（モード２）
ダイナミックメモリセルアレイと、
リフレッシュ制御信号を受けて前記ダイナミックメモリセルアレイのメモリセルデータをリフレッシュさせるリフレッシュ制御回路と、
前記コマンドをデコードし、デコードしたコマンドがリフレッシュコマンドであった場合にリフレッシュコマンド信号を出力するコマンドデコーダと、
前記動作モード時に前記リフレッシュコマンド信号を、パワーダウンモード時に前記外部から与えられた信号をそれぞれ前記リフレッシュ制御信号として出力するリフレッシュ信号選択回路と、を備えたことを特徴とするモード１記載の半導体記憶装置。
（モード３）
前記外部から与えられた信号を波形整形して前記リフレッシュ信号選択回路に伝える外部信号受信回路をさらに備えたことを特徴とするモード２記載の半導体記憶装置。
（モード４）
前記リフレッシュ制御回路は、リフレッシュカウンタを備えており、前記リフレッシュ制御信号を受けてリフレッシュを行うたびに、前記リフレッシュカウンタのカウント値を更新し、ダイナミックメモリセルアレイに含まれるメモリセルのうち、リフレッシュカウンタのカウント値に相当するアドレスのメモリセルに格納されているデータのリフレッシュを行い、前記カウンタがカウント値を一巡する間に、前記メモリセルアレイのリフレッシュを一巡させることを特徴とするモード２又は３記載の半導体記憶装置。
（モード５）
チップセレクト端子を備え、
前記パワーダウンモードにおいて、前記チップセレクト端子に与えられるパルスに応答してリフレッシュを行うようにしたことを特徴とするモード１乃至４いずれか１のモードに記載の半導体記憶装置。
（モード６）
クロックイネーブル端子を備え、前記クロックイネーブル端子に与えられる入力信号の論理レベルによって、パワーダウンモードとするか否かを制御するようにしたことを特徴とするモード１乃至５いずれか１のモードに記載の半導体記憶装置。
（モード７）
前記パワーダウンモード中は、前記クロックを停止し、前記外部から与えられた信号に基づいて非同期でリフレッシュを行うことを特徴とするモード１乃至６いずれか１のモードに記載の半導体記憶装置。
（モード８）
複数の半導体記憶装置と、前記複数の半導体記憶装置を制御するメモリコントローラと、を備えたメモリシステムにおいて、前記メモリコントローラが、前記複数の半導体記憶装置に対してクロックを供給すると共に、前記クロックに同期してリードライトコマンドを与え、前記複数の半導体記憶装置が前記与えられたコマンドに応答してリードライト動作を行うようにしたメモリシステムであって、
前記複数の半導体記憶装置が、前記メモリコントローラから与えられたリードライトコマンドに応答してリードライト動作を行う動作モードと、前記リードライト動作を停止するパワーダウンモードとを備え、前記メモリコントローラが、前記複数の半導体記憶装置に対して前記パワーダウンモードにするか、前記パワーダウンモードを終了させるかを制御する第一の制御信号と、前記パワーダウンモードになったときに、前記複数の半導体記憶装置にリフレッシュ動作を行わせる第二の制御信号を出力することを特徴とするメモリシステム。
（モード９）
前記複数の半導体記憶装置は、複数のランクに分けて前記メモリコントローラに接続され、前記メモリコントローラから前記各ランクの半導体記憶装置にコマンド及びアドレス信号が共通に与えられ、チップセレクト信号及び、前記第一の制御信号と第二の制御信号がランク毎に独立して与えられることを特徴とするモード８記載のメモリシステム。
（モード１０）
前記第一の制御信号がクロックイネーブル信号であって、前記第二の制御信号がチップセレクト信号であることを特徴とするモード８又は９記載のメモリシステム。
（モード１１）
前記パワーダウンモードのとき、前記メモリコントローラが前記複数の半導体記憶装置に前記第二の制御信号をパルスとして出力し、前記複数の半導体記憶装置は、前記パルスに応答してリフレッシュ動作を行うことを特徴とするモード８乃至１０いずれか１のモードに記載のメモリシステム。
（モード１２）
前記メモリコントローラは、前記パワーダウンモードにおいて、前記第二の制御信号によって前記複数の半導体記憶装置に対してリフレッシュ動作を行わせた直後に、パワーダウンモードを解除して前記複数の半導体記憶装置にコマンドを実行させる場合は、パワーダウンモードを解除した後、前記パワーダウンモード中に行わせた前記リフレッシュ動作の完了時間を見計らって当該コマンドを前記複数の半導体記憶装置に送ることを特徴とするモード８乃至１１いずれか１のモードに記載のメモリシステム。
（モード１３）
前記メモリコントローラは、定常状態において、前記複数の半導体記憶装置をパワーダウンモードに設定し、リードまたはライトアクセスが必要な半導体記憶装置が生じた場合に、アクセスが必要な半導体記憶装置のパワーダウンモードを解除してアクセスし、アクセスが終了後、再びパワーダウンモードに戻して待機させることを特徴とするモード８乃至１２いずれか１のモードに記載のメモリシステム。
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１：半導体記憶装置
２：メモリコントローラ
４：パワーダウンモードリフレッシュ制御部
５：メモリ制御部
６：タイマー
１０：メモリセルアレイ
１１：ロウデコーダ
１２：センスアンプ
１３：カラムデコーダ
１４：コマンドデコーダ
１５：コントロールロジック
１６：カラムアドレスバッファ・バーストカウンタ
１７：モードレジスタ
１８：ロウアドレスバッファ
１９：リフレッシュカウンタ回路
２０：クロック生成器
２１：データ入出力端子（ＤＱ端子）
２２：データストローブ端子（ＤＱＳ端子）
２４：ＤＬＬ
２５：データ入出力部
３１：ＤＬＬ選択回路
３２：ＤＱＳ出力制御回路
３３：ＤＱＳ出力バッファ
３４：ＤＱＳ入力バッファ
４１、４５：入力バッファ
４２、４６：入力ラッチ
４３：リフレッシュ信号選択回路
５０：メモリシステム
ＲＥＦＣ：リフレッシュ制御信号
ＲＥＦＣＯＭ：フリレッシュコマンド信号

Claims (20)

  1. リフレッシュ制御信号に応答してメモリセルに書き込まれたデータのリフレッシュ動作を行う半導体記憶装置において、
    動作モード時にクロック信号に同期して半導体記憶装置の外部から与えられたコマンドに基づいてリフレッシュコマンド信号を生成するコマンドデコーダと、
    前記動作モード時には前記リフレッシュコマンド信号に基づき前記リフレッシュ制御信号を生成すると共に、前記クロック信号が無効化されるパワーダウンモード時には前記リフレッシュコマンド信号とは異なる半導体記憶装置の外部から入力される第１の信号に基づき前記リフレッシュ制御信号を生成するコントロールロジックと、
    を備えることを特徴とする半導体記憶装置。
  2. 更に、前記パワーダウンモード中に前記第１の信号の受付を許可する制御信号を半導体記憶装置の外部から入力する第１の回路と、
    前記パワーダウンモード中に前記第１の信号を半導体記憶装置の外部から入力する第２の回路と、を備える、ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記第２の回路は、入力される１ビットの入力信号のレベルが変化したことに応答して前記第１の信号を生成する、ことを特徴とする請求項２記載の半導体記憶装置。
  4. 更に、複数の入力バッファを備え、
    前記コマンドは、ロウアドレスストローブ信号、カラムアドレスストローブ信号及びライトイネーブル信号を含んで複数ビットで構成され、それら複数のビットの論理合成で生成され、
    前記複数の入力バッファは、それら複数ビットを半導体記憶装置の外部から受信し前記コマンドデコーダに供給する、ことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記第１の信号は、前記動作モード時に前記コマンドの入力の有効及び無効を制御するチップセレクト信号である、ことを特徴とする請求項３記載の半導体記憶装置。
  6. 前記コントロールロジックは、前記クロック信号が有効か無効かを示すクロックイネーブル信号に基づいて前記リフレッシュコマンド信号と前記第１の信号のいずれか一方から前記リフレッシュ制御信号を生成する、ことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
  7. 前記複数の入力バッファは、前記動作モード時に活性化されると共に前記パワーダウンモード時に非活性化される、ことを特徴とする請求項４記載の半導体記憶装置。
  8. 前記第１及び第２の回路は、少なくともパワーダウンモード時に活性化される、ことを特徴とする請求項２又は３に記載の半導体記憶装置。
  9. メモリセルを含む半導体装置と接続されるメモリコントローラであって、
    前記半導体装置のデータの外部とのアクセスを許可する動作モード時には、前記半導体装置に前記メモリセルに書き込まれたデータのリフレッシュ動作を行わせるコマンドを周期的に出力するメモリ制御部と、
    前記半導体装置のデータの外部とのアクセスを禁止するパワーダウンモード時には、前記コマンドとは異なる第１の信号を周期的に前記半導体装置に供給して、前記リフレッシュ動作を実行させるパワーダウンモードリフレッシュ制御部と、を備えたメモリコントローラ。
  10. 前記パワーダウンモードリフレッシュ制御部は、前記半導体装置が前記コマンドを受け付けないモードである前記パワーダウンモードに設定されたとき、前記パワーダウンモード時においても前記半導体記憶装置の外部から信号を受付可能な前記半導体装置の入力バッファに対して前記第１の信号を供給する、ことを特徴とする請求項９記載のメモリコントローラ。
  11. 更に、前記メモリ制御部は、前記コマンドとして、ロウアドレスストローブ信号、カラムアドレスストローブ信号及びライトイネーブル信号を出力する、ことを特徴とする請求項９又は１０に記載のメモリコントローラ。
  12. 前記パワーダウンモードリフレッシュ制御部は、前記第１の信号として、前記コマンドの入力の有効及び無効を制御するチップセレクト信号を出力する、ことを特徴とする請求項９乃至１１のいずれかに記載のメモリコントローラ。
  13. 更に、前記メモリコントローラは、前記半導体記憶装置が前記パワーダウンモード時に前記第１の信号の受付を許可する制御信号として、前記半導体装置のデータの外部とのアクセスを許可または禁止するクロックイネーブル信号を出力することを特徴とする請求項１２記載のメモリコントローラ。
  14. 半導体装置と、半導体装置を制御するメモリコントローラと、を備え、
    前記半導体装置は、複数の情報を有するメモリセルアレイを含み、前記情報を半導体装置が外部とのアクセスを実行するコマンド、前記コマンドを同期的に制御するクロック信号、前記半導体装置を選択するチップセレクト信号及び内部で前記クロック信号を無効化することにより前記半導体装置が外部とのアクセスを禁止するクロックイネーブル信号を受け、
    前記メモリコントローラは、前記半導体装置が前記情報の外部とのアクセスを許可する動作モードのときに、前記コマンド、前記クロック信号、前記チップセレクト信号及び前記クロックイネーブル信号を前記半導体装置に供給すると共に前記メモリセルアレイに記憶されているデータをリフレッシュするコマンドを定期的に発行し、
    更に、前記メモリコントローラは、前記半導体装置が前記情報の外部とのアクセスを禁止するパワーダウンモードのときに、前記クロックイネーブル信号及び定期的に発行される前記チップセレクト信号に基づいて前記メモリセルアレイをリフレッシュさせるメモリコントローラと、を備えることを特徴とするメモリシステム。
  15. 更に、前記メモリセルアレイとは別の前記メモリセルアレイを含み、前記コマンド、前記クロック信号とは別のクロック信号、前記チップセレクト信号とは別のチップセレクト信号及び前記クロックイネーブル信号とは別の第２のクロックイネーブル信号を受ける、第１の前記半導体装置とは異なる第２の半導体装置を備え、
    前記メモリコントローラは、更に前記第２の半導体装置を制御し、前記第２の半導体装置が前記動作モードのときに、前記コマンド、前記別のクロック信号、前記別のチップセレクト信号及び前記別のクロックイネーブル信号を前記第２の半導体装置に供給すると共に前記別のメモリセルアレイに記憶されているデータをリフレッシュするためのコマンドを定期的に発行し、前記第２の半導体装置が前記パワーダウンモードのときに、前記第２のクロックイネーブル信号及び定期的に発行される前記別のチップセレクト信号に基づいて前記別のメモリセルアレイをリフレッシュさせる、ことを特徴とする請求項１４記載のメモリシステム。
  16. 前記メモリシステムは、複数の前記半導体装置から構成され、
    前記複数の半導体装置は、夫々が所定数の前記複数の半導体装置で構成される複数のランク毎に前記メモリコントローラに接続され、
    前記メモリコントローラは、前記各ランクの半導体装置に前記コマンド及び前記複数の情報を選択するアドレス信号を共通に与えると共に、前記チップセレクト信号及びクロックイネーブル信号をランクごとに独立して与える、ことを特徴とする請求項１４記載のメモリシステム。
  17. 記憶内容の保持のために一定時間の間にリフレッシュを行うことが必要な半導体記憶装置であって、クロックに同期して外部から与えられたコマンドに応答し、リードライト動作を行う動作モードと、外部からリードライトコマンドを受け付けないパワーダウンモードと、を有する半導体記憶装置のリフレッシュ制御方法であって、
    前記パワーダウンモードにおいて、外部からリフレッシュタイミング制御信号を与え、前記リフレッシュタイミング制御信号に基づいてリフレッシュを行うようにしたことを特徴とする半導体記憶装置のリフレッシュ制御方法。
  18. 前記パワーダウンモード中にコマンドを実行させる必要が生じた場合には、前記パワーダウンモードを解除し、前記パワーダウンモード中に開始を指示したリフレッシュ動作が完了していない場合には、当該リフレッシュ動作が完了する時間を見計らってからコマンドを前記半導体記憶装置に与えることを特徴とする請求項１７記載の半導体記憶装置のリフレッシュ制御方法。
  19. 前記パワーダウンモード中は、前記クロックを停止し、前記リフレッシュタイミング制御信号に基づいて非同期でリフレッシュを行うことを特徴とする請求項１７又は１８記載の半導体記憶装置のリフレッシュ制御方法。
  20. 前記半導体記憶装置を定常状態においてパワーダウンモードに設定し、リードまたはライトアクセスの必要が生じたときにパワーダウンモードを解除してアクセスしアクセス完了後に再びパワーダウンモードに戻して待機させることを特徴とする請求項１７乃至１９いずれか１項記載の半導体記憶装置のリフレッシュ制御方法。
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