JPH06103757A - リフレッシュアドレステスト回路を備えた半導体メモリ装置 - Google Patents
リフレッシュアドレステスト回路を備えた半導体メモリ装置Info
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- JPH06103757A JPH06103757A JP5095973A JP9597393A JPH06103757A JP H06103757 A JPH06103757 A JP H06103757A JP 5095973 A JP5095973 A JP 5095973A JP 9597393 A JP9597393 A JP 9597393A JP H06103757 A JPH06103757 A JP H06103757A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】リフレッシュ用として使用される内部アドレス
信号の状態を感知してリフレッシュサイクル時間を測定
できるような自己リフレッシュ機能を有する半導体メモ
リ装置を提供する。 【構成】リフレッシュアドレステスト回路３０は、リフ
レッシュアドレスカウンタ２４で発生される内部アドレ
ス信号Ｑ0 〜Ｑn-1 を入力とし、この内部アドレス信号
Ｑ0 〜Ｑn-1 が全て論理“ハイ”状態のときに論理“ハ
イ”状態となるアドレステスト信号をデータ出力バッフ
ァ２８に出力するようにされている。内部アドレス信号
が全て論理“ハイ”状態となるのは、内部アドレス信号
の基となるリフレッシュクロックφＲＦＳＨの、リフレ
ッシュサイクルにおける最初の一周期の間なので、この
アドレステスト信号を用いることで、内部アドレス信号
の状態を感知でき、自己リフレッシュにかかる時間の測
定が可能となる。
信号の状態を感知してリフレッシュサイクル時間を測定
できるような自己リフレッシュ機能を有する半導体メモ
リ装置を提供する。 【構成】リフレッシュアドレステスト回路３０は、リフ
レッシュアドレスカウンタ２４で発生される内部アドレ
ス信号Ｑ0 〜Ｑn-1 を入力とし、この内部アドレス信号
Ｑ0 〜Ｑn-1 が全て論理“ハイ”状態のときに論理“ハ
イ”状態となるアドレステスト信号をデータ出力バッフ
ァ２８に出力するようにされている。内部アドレス信号
が全て論理“ハイ”状態となるのは、内部アドレス信号
の基となるリフレッシュクロックφＲＦＳＨの、リフレ
ッシュサイクルにおける最初の一周期の間なので、この
アドレステスト信号を用いることで、内部アドレス信号
の状態を感知でき、自己リフレッシュにかかる時間の測
定が可能となる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は自己リフレッシュ（self
refresh）機能を有するダイナミックメモリ装置に関
し、特にリフレッシュアドレスカウンタによって発生す
る内部アドレス信号を利用してリフレッシュ動作を行う
半導体メモリ装置に関するものである。
refresh）機能を有するダイナミックメモリ装置に関
し、特にリフレッシュアドレスカウンタによって発生す
る内部アドレス信号を利用してリフレッシュ動作を行う
半導体メモリ装置に関するものである。
【０００２】
【従来の技術】ダイナミックメモリ装置は、ローに配列
された多数のワード線と、カラムに配列された多数のビ
ット線と、該ワード線及びビット線に接続する多数のメ
モリセルからなるメモリセルアレイと、メモリセルにデ
ータを書き込み、あるいはメモリセルからデータを読み
出すための周辺回路とを有する。このようなメモリ装置
におけるメモリセルの保有するデータの判別は、例えば
ダイナミックＲＡＭのメモリセルの場合、メモリセルの
キャパシタに充電される電荷の量によってなされるよう
になっている。
された多数のワード線と、カラムに配列された多数のビ
ット線と、該ワード線及びビット線に接続する多数のメ
モリセルからなるメモリセルアレイと、メモリセルにデ
ータを書き込み、あるいはメモリセルからデータを読み
出すための周辺回路とを有する。このようなメモリ装置
におけるメモリセルの保有するデータの判別は、例えば
ダイナミックＲＡＭのメモリセルの場合、メモリセルの
キャパシタに充電される電荷の量によってなされるよう
になっている。
【０００３】メモリセルに一旦貯蔵された電荷は、新た
なデータに更新されるまでその時の状態を維持しなけれ
ばならないが、ダイナミックＲＡＭの動作中に反復され
る読出し及び書込み動作や基板のリーク電流等のために
元の電荷量を維持することが難しくなっている。このよ
うな問題点を解決するため、ダイナミックＲＡＭでは、
スタティックＲＡＭ等とは異なり、リフレッシュ装置を
設ける必要がある。このようなダイナミックＲＡＭの待
機状態においては、メモリセルに書き込まれたデータを
維持するために周期的なリフレッシュ動作が必須的であ
り、また、全てのメモリセルに対してリフレッシュ動作
が行われなければならない。
なデータに更新されるまでその時の状態を維持しなけれ
ばならないが、ダイナミックＲＡＭの動作中に反復され
る読出し及び書込み動作や基板のリーク電流等のために
元の電荷量を維持することが難しくなっている。このよ
うな問題点を解決するため、ダイナミックＲＡＭでは、
スタティックＲＡＭ等とは異なり、リフレッシュ装置を
設ける必要がある。このようなダイナミックＲＡＭの待
機状態においては、メモリセルに書き込まれたデータを
維持するために周期的なリフレッシュ動作が必須的であ
り、また、全てのメモリセルに対してリフレッシュ動作
が行われなければならない。
【０００４】このようなリフレッシュ動作を行う半導体
メモリ装置について、最近では、半導体メモリ装置の集
積されたチップ外部からの制御でリフレッシュ動作を実
行するのではなく、半導体メモリ装置の内部で行われる
自己リフレッシュモードを採用するようになっている。
こうした自己リフレッシュについて、従来技術の一例が
１９８６年に公開された日本特許公開番号昭６１−５７
０９７号「ダイナミック半導体メモリ装置」に詳細に開
示されている。ここに開示されている自己リフレッシュ
動作は、半導体メモリ装置のＣＢＲ（バーＣＡＳ Befo
re バーＲＡＳ）モードが始まった後、予め設定された
一定の時間後に自動的に自己リフレッシュモードを実行
する方式である。
メモリ装置について、最近では、半導体メモリ装置の集
積されたチップ外部からの制御でリフレッシュ動作を実
行するのではなく、半導体メモリ装置の内部で行われる
自己リフレッシュモードを採用するようになっている。
こうした自己リフレッシュについて、従来技術の一例が
１９８６年に公開された日本特許公開番号昭６１−５７
０９７号「ダイナミック半導体メモリ装置」に詳細に開
示されている。ここに開示されている自己リフレッシュ
動作は、半導体メモリ装置のＣＢＲ（バーＣＡＳ Befo
re バーＲＡＳ）モードが始まった後、予め設定された
一定の時間後に自動的に自己リフレッシュモードを実行
する方式である。
【０００５】すなわち、カラムアドレスストローブ信号
バーＣＡＳが論理“ロウ”状態のアクティブサイクルの
状態で、ローアドレスストローブ信号バーＲＡＳを論理
“ロウ”状態に活性化することにより、半導体メモリ装
置のＣＢＲモードが始まり、その後、所定時間、例えば
１６μｓ以上の間、ローアドレスストローブ信号バーＲ
ＡＳが論理“ロウ”状態のアクティブサイクルを維持す
ると、これを検出して内部的に自己リフレッシュモード
を設定し、それによって生じる内部アドレス信号により
自動的にリフレッシュ動作を行うようになっている。
バーＣＡＳが論理“ロウ”状態のアクティブサイクルの
状態で、ローアドレスストローブ信号バーＲＡＳを論理
“ロウ”状態に活性化することにより、半導体メモリ装
置のＣＢＲモードが始まり、その後、所定時間、例えば
１６μｓ以上の間、ローアドレスストローブ信号バーＲ
ＡＳが論理“ロウ”状態のアクティブサイクルを維持す
ると、これを検出して内部的に自己リフレッシュモード
を設定し、それによって生じる内部アドレス信号により
自動的にリフレッシュ動作を行うようになっている。
【０００６】図５に、上記公知技術のような自己リフレ
ッシュ機能を実行するダイナミックＲＡＭの概略構成を
示す。このダイナミックＲＡＭは、ローアドレスストロ
ーブ信号バーＲＡＳ、カラムアドレスストローブ信号バ
ーＣＡＳ、及び書込み信号バーＷを受けて制御信号発生
回路２０から発生されるＣＢＲモード信号に従って、自
己リフレッシュ動作に必要なリフレッシュクロックφＲ
ＦＳＨを出力するリフレッシュ制御回路２２と、このリ
フレッシュクロックφＲＦＳＨを基に多数のリフレッシ
ュアドレス信号Ｑ0 〜Ｑn-1 を出力するリフレッシュア
ドレスカウンタ２４とを有してなるリフレッシュ装置を
備えている。
ッシュ機能を実行するダイナミックＲＡＭの概略構成を
示す。このダイナミックＲＡＭは、ローアドレスストロ
ーブ信号バーＲＡＳ、カラムアドレスストローブ信号バ
ーＣＡＳ、及び書込み信号バーＷを受けて制御信号発生
回路２０から発生されるＣＢＲモード信号に従って、自
己リフレッシュ動作に必要なリフレッシュクロックφＲ
ＦＳＨを出力するリフレッシュ制御回路２２と、このリ
フレッシュクロックφＲＦＳＨを基に多数のリフレッシ
ュアドレス信号Ｑ0 〜Ｑn-1 を出力するリフレッシュア
ドレスカウンタ２４とを有してなるリフレッシュ装置を
備えている。
【０００７】図６に、このようにして発生されるリフレ
ッシュクロックφＲＦＳＨとリフレッシュアドレス信号
Ｑ0 〜Ｑn-1 の波形を示す。ＣＢＲモードが始まってか
ら一定の時間が経過した後に自己リフレッシュモードと
なると、同図に示すように、リフレッシュ制御回路２２
に内蔵された発振器（図示せず）からリフレッシュクロ
ックφＲＦＳＨが生じ、リフレッシュアドレスカウンタ
２４は、このリフレッシュクロックφＲＦＳＨを基に多
数のリフレッシュアドレス信号Ｑ0 〜Ｑn-1 を発生す
る。この多数のリフレッシュアドレス信号Ｑ0 〜Ｑn-1
は、アドレスバッファ１４を介してローデコーダ１２及
びカラムデコーダ１６に供給され、メモリセルアレイ１
０内のメモリセルを順次に指定するためのアドレス信号
として使用される。そして、メモリセルアレイ１０内の
ワード線が順次にこれらｎ個のリフレッシュアドレス信
号Ｑ0 〜Ｑn-1 によって選択される。このような自己リ
フレッシュ動作は、ダイナミックＲＡＭが待機状態の間
には一定周期で数回にかけて繰り返される。
ッシュクロックφＲＦＳＨとリフレッシュアドレス信号
Ｑ0 〜Ｑn-1 の波形を示す。ＣＢＲモードが始まってか
ら一定の時間が経過した後に自己リフレッシュモードと
なると、同図に示すように、リフレッシュ制御回路２２
に内蔵された発振器（図示せず）からリフレッシュクロ
ックφＲＦＳＨが生じ、リフレッシュアドレスカウンタ
２４は、このリフレッシュクロックφＲＦＳＨを基に多
数のリフレッシュアドレス信号Ｑ0 〜Ｑn-1 を発生す
る。この多数のリフレッシュアドレス信号Ｑ0 〜Ｑn-1
は、アドレスバッファ１４を介してローデコーダ１２及
びカラムデコーダ１６に供給され、メモリセルアレイ１
０内のメモリセルを順次に指定するためのアドレス信号
として使用される。そして、メモリセルアレイ１０内の
ワード線が順次にこれらｎ個のリフレッシュアドレス信
号Ｑ0 〜Ｑn-1 によって選択される。このような自己リ
フレッシュ動作は、ダイナミックＲＡＭが待機状態の間
には一定周期で数回にかけて繰り返される。
【０００８】上記のような従来の自己リフレッシュ方式
には、一つのダイナミックＲＡＭに対する自己リフレッ
シュ動作のサイクル時間を正確に測定することができな
いという短所がある。すなわち、メモリチップの製品規
格に規定された所定の時間以内に自己リフレッシュ動作
が完了するようにリフレッシュの特性を設計する必要が
あり、これを満足させることが、メモリ製品の信頼度と
いう側面で非常に重要な要素であるが、上記のような従
来技術によるリフレッシュ回路においては、自己リフレ
ッシュのサイクル時間を測定し、その結果を出力できる
構成を持っていないため、規定の時間内に、全てのリフ
レッシュ用の内部アドレスが発生されてその内部アドレ
スにより自己リフレッシュが完了するかどうかを測定す
ることができない。したがって、メモリ製品の規格に合
致する自己リフレッシュサイクル時間に対する信頼性を
保障することができない。
には、一つのダイナミックＲＡＭに対する自己リフレッ
シュ動作のサイクル時間を正確に測定することができな
いという短所がある。すなわち、メモリチップの製品規
格に規定された所定の時間以内に自己リフレッシュ動作
が完了するようにリフレッシュの特性を設計する必要が
あり、これを満足させることが、メモリ製品の信頼度と
いう側面で非常に重要な要素であるが、上記のような従
来技術によるリフレッシュ回路においては、自己リフレ
ッシュのサイクル時間を測定し、その結果を出力できる
構成を持っていないため、規定の時間内に、全てのリフ
レッシュ用の内部アドレスが発生されてその内部アドレ
スにより自己リフレッシュが完了するかどうかを測定す
ることができない。したがって、メモリ製品の規格に合
致する自己リフレッシュサイクル時間に対する信頼性を
保障することができない。
【０００９】
【発明が解決しようとする課題】したがって本発明の目
的は、自己リフレッシュ機能を有する半導体メモリ装置
について、自己リフレッシュ用として使用される内部ア
ドレスの状態を感知できるような回路を提供することに
ある。また、本発明の他の目的は、自己リフレッシュサ
イクル時間を測定できるような半導体メモリ装置を提供
することにある。
的は、自己リフレッシュ機能を有する半導体メモリ装置
について、自己リフレッシュ用として使用される内部ア
ドレスの状態を感知できるような回路を提供することに
ある。また、本発明の他の目的は、自己リフレッシュサ
イクル時間を測定できるような半導体メモリ装置を提供
することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、自己リフレッシュ機能を有するダイ
ナミックメモリ装置、特にダイナミック型の半導体メモ
リ装置について、所定の外部制御信号に応答してリフレ
ッシュクロックを発生するリフレッシュ制御回路と、こ
のリフレッシュクロックを基に多数のリフレッシュ用の
内部アドレス信号を発生するリフレッシュアドレスカウ
ンタと、これら内部アドレス信号の発生完了状態を検出
するリフレッシュアドレステスト回路とを備えるように
し、そのリフレッシュアドレステスト回路を、内部アド
レス信号の初期の論理状態を記憶する第１サブ経路と、
内部アドレス信号を直接的に伝送する第２サブ経路と、
これら第１サブ経路及び第２サブ経路を経由した各信号
の論理状態を比較し、その結果を出力する比較器とを有
する多数のアドレステスト経路、及び、これら各アドレ
ステスト経路の出力を入力としてアドレステスト信号を
出力するテスト出力回路を有する構成とすることを特徴
としている。
るために本発明は、自己リフレッシュ機能を有するダイ
ナミックメモリ装置、特にダイナミック型の半導体メモ
リ装置について、所定の外部制御信号に応答してリフレ
ッシュクロックを発生するリフレッシュ制御回路と、こ
のリフレッシュクロックを基に多数のリフレッシュ用の
内部アドレス信号を発生するリフレッシュアドレスカウ
ンタと、これら内部アドレス信号の発生完了状態を検出
するリフレッシュアドレステスト回路とを備えるように
し、そのリフレッシュアドレステスト回路を、内部アド
レス信号の初期の論理状態を記憶する第１サブ経路と、
内部アドレス信号を直接的に伝送する第２サブ経路と、
これら第１サブ経路及び第２サブ経路を経由した各信号
の論理状態を比較し、その結果を出力する比較器とを有
する多数のアドレステスト経路、及び、これら各アドレ
ステスト経路の出力を入力としてアドレステスト信号を
出力するテスト出力回路を有する構成とすることを特徴
としている。
【００１１】
【実施例】以下、本発明の好適な一実施例を添付の図面
を参照して詳細に説明する。尚、以下の説明において、
“リフレッシュ”は“自己リフレッシュ”をいう。ま
た、従来と共通の部分には同じ符号を付し、重複する説
明は省略する。
を参照して詳細に説明する。尚、以下の説明において、
“リフレッシュ”は“自己リフレッシュ”をいう。ま
た、従来と共通の部分には同じ符号を付し、重複する説
明は省略する。
【００１２】図１に、本発明によるリフレッシュアドレ
ステスト回路を備えた半導体メモリ装置の好適な実施例
の機能ブロック図を示す。リフレッシュアドレステスト
回路３０は、リフレッシュアドレスカウンタ２４で発生
されるｎ個の内部アドレス信号Ｑ0 〜Ｑn-1 を入力と
し、この内部アドレス信号Ｑ0 〜Ｑn-1 が全部発生され
たのを感知してその結果を表すアドレステスト信号をデ
ータ出力バッファ２８に出力する。このリフレッシュア
ドレステスト回路３０を除いたその他の構成について
は、図５の装置と同様とされている。すなわち、制御信
号発生回路２０は、ローアドレスストローブ信号バーＲ
ＡＳ、カラムアドレスストローブ信号バーＣＡＳ、及び
書込み信号バーＷを入力としてＣＢＲモード信号と入出
力制御信号を発生する。該ＣＢＲモード信号は、リフレ
ッシュ制御回路２２、アドレスバッファ１４、ローデコ
ーダ１２、及びセンスアンプ１８に供給される。アドレ
スバッファ１４は、ＣＢＲモード信号が活性化される自
己リフレッシュモードの場合、外部アドレスＡ0 〜Ａ
n-1 のかわりにリフレッシュアドレスカウンタ２４で発
生される内部アドレス信号Ｑ0 〜Ｑn-1 を入力とする。
データ入力バッファ２６と共に入出力制御信号によって
制御されるデータ出力バッファ２８は、リフレッシュア
ドレステスト回路３０から出力されるアドレステスト信
号をチップ外部への出力信号として出力する。
ステスト回路を備えた半導体メモリ装置の好適な実施例
の機能ブロック図を示す。リフレッシュアドレステスト
回路３０は、リフレッシュアドレスカウンタ２４で発生
されるｎ個の内部アドレス信号Ｑ0 〜Ｑn-1 を入力と
し、この内部アドレス信号Ｑ0 〜Ｑn-1 が全部発生され
たのを感知してその結果を表すアドレステスト信号をデ
ータ出力バッファ２８に出力する。このリフレッシュア
ドレステスト回路３０を除いたその他の構成について
は、図５の装置と同様とされている。すなわち、制御信
号発生回路２０は、ローアドレスストローブ信号バーＲ
ＡＳ、カラムアドレスストローブ信号バーＣＡＳ、及び
書込み信号バーＷを入力としてＣＢＲモード信号と入出
力制御信号を発生する。該ＣＢＲモード信号は、リフレ
ッシュ制御回路２２、アドレスバッファ１４、ローデコ
ーダ１２、及びセンスアンプ１８に供給される。アドレ
スバッファ１４は、ＣＢＲモード信号が活性化される自
己リフレッシュモードの場合、外部アドレスＡ0 〜Ａ
n-1 のかわりにリフレッシュアドレスカウンタ２４で発
生される内部アドレス信号Ｑ0 〜Ｑn-1 を入力とする。
データ入力バッファ２６と共に入出力制御信号によって
制御されるデータ出力バッファ２８は、リフレッシュア
ドレステスト回路３０から出力されるアドレステスト信
号をチップ外部への出力信号として出力する。
【００１３】図２は、図１に示すようなリフレッシュア
ドレステスト回路３０の具体的な回路の実施例を示す回
路図である。同図に示すように、リフレッシュアドレス
カウンタ２４から供給されるリフレッシュ用の内部アド
レス信号Ｑ0 〜Ｑn-1 をそれぞれ入力とするｎ個のアド
レステスト経路ＰＱ0 〜ＰＱn-1 と、このｎ個のアドレ
ステスト経路ＰＱ0 〜ＰＱn-1 から出力される信号を入
力としてアドレステスト信号を出力するテスト出力回路
３２とを有する構成とされている。アドレステスト経路
ＰＱ0 〜ＰＱn-1 は全部同様の構成とされる。
ドレステスト回路３０の具体的な回路の実施例を示す回
路図である。同図に示すように、リフレッシュアドレス
カウンタ２４から供給されるリフレッシュ用の内部アド
レス信号Ｑ0 〜Ｑn-1 をそれぞれ入力とするｎ個のアド
レステスト経路ＰＱ0 〜ＰＱn-1 と、このｎ個のアドレ
ステスト経路ＰＱ0 〜ＰＱn-1 から出力される信号を入
力としてアドレステスト信号を出力するテスト出力回路
３２とを有する構成とされている。アドレステスト経路
ＰＱ0 〜ＰＱn-1 は全部同様の構成とされる。
【００１４】代表的に、第１のアドレステスト経路ＰＱ
0 の構成を説明する。第１のアドレステスト経路ＰＱ0
は、第１及び第２サブ経路ＤＡ0 、ＤＡ0 ′と、第１及
び第２サブ経路ＤＡ0 、ＤＡ0 ′に入力側が接続される
第１比較器ＣＰ0 とを有する構成とされる。
0 の構成を説明する。第１のアドレステスト経路ＰＱ0
は、第１及び第２サブ経路ＤＡ0 、ＤＡ0 ′と、第１及
び第２サブ経路ＤＡ0 、ＤＡ0 ′に入力側が接続される
第１比較器ＣＰ0 とを有する構成とされる。
【００１５】第１比較器ＣＰ0 の出力は、制御クロック
φ２の制御によりテスト出力回路３２に供給される。ま
た、第２サブ経路ＤＡ0 ′は、第１の内部アドレス信号
Ｑ0を第１比較器ＣＰ0 の一方の入力に直接的に供給す
る。そして、第１サブ経路ＤＡ0 は、制御クロックφ１
の制御により第１の内部アドレスＱ0 を第１比較器ＣＰ
0 の他方の入力に伝送する第１伝送ゲートＴＧ0 と、こ
の第１伝送ゲートＴＧ0 と第１比較器ＣＰ0 の他方の入
力との間に接続された第１ラッチ手段ＬＣ0 とから構成
される。この他のアドレステスト経路についても、同様
に、伝送ゲート及びラッチ手段で構成された第１サブ経
路と、第２サブ経路と、及び比較器とを有する構成とさ
れている。
φ２の制御によりテスト出力回路３２に供給される。ま
た、第２サブ経路ＤＡ0 ′は、第１の内部アドレス信号
Ｑ0を第１比較器ＣＰ0 の一方の入力に直接的に供給す
る。そして、第１サブ経路ＤＡ0 は、制御クロックφ１
の制御により第１の内部アドレスＱ0 を第１比較器ＣＰ
0 の他方の入力に伝送する第１伝送ゲートＴＧ0 と、こ
の第１伝送ゲートＴＧ0 と第１比較器ＣＰ0 の他方の入
力との間に接続された第１ラッチ手段ＬＣ0 とから構成
される。この他のアドレステスト経路についても、同様
に、伝送ゲート及びラッチ手段で構成された第１サブ経
路と、第２サブ経路と、及び比較器とを有する構成とさ
れている。
【００１６】一方、テスト出力回路３２は、ｎ個のアド
レステスト経路ＰＱ0 〜ＰＱn-1 からの出力、すなわち
これらアドレステスト経路ＰＱ0 〜ＰＱn-1 のそれぞれ
に備えられたｎ個の比較器ＣＰ0 〜ＣＰn-1 の出力を入
力とするＮＡＮＤゲート３４と、このＮＡＮＤゲート３
４の出力を反転させてアドレステスト信号を出力するイ
ンバータ３６とから構成される。
レステスト経路ＰＱ0 〜ＰＱn-1 からの出力、すなわち
これらアドレステスト経路ＰＱ0 〜ＰＱn-1 のそれぞれ
に備えられたｎ個の比較器ＣＰ0 〜ＣＰn-1 の出力を入
力とするＮＡＮＤゲート３４と、このＮＡＮＤゲート３
４の出力を反転させてアドレステスト信号を出力するイ
ンバータ３６とから構成される。
【００１７】図３に、図２に示すような比較器（Ｃ
Ｐ0 、…ＣＰn-2 又はＣＰn-1 ）の実施例を詳細に示す
論理回路図を示す。比較器ＣＰｉ（ｉ＝０、１、…、ｎ
−１）は、第１及び第２サブ経路ＤＡｉ、ＤＡｉ′に入
力端が接続されたＮＡＮＤゲート４８及び第１ＮＯＲゲ
ート５２と、ＮＡＮＤゲート４８の出力を反転させるイ
ンバータ５０と、このインバータ５０の出力と第１ＮＯ
Ｒゲート５２の出力とを入力とする第２ＮＯＲゲート５
４と、この第２ＮＯＲゲート５４の出力とインバータ５
６を介して反転された制御クロックφ２とを入力とする
第３ＮＯＲゲート５８とから構成される。
Ｐ0 、…ＣＰn-2 又はＣＰn-1 ）の実施例を詳細に示す
論理回路図を示す。比較器ＣＰｉ（ｉ＝０、１、…、ｎ
−１）は、第１及び第２サブ経路ＤＡｉ、ＤＡｉ′に入
力端が接続されたＮＡＮＤゲート４８及び第１ＮＯＲゲ
ート５２と、ＮＡＮＤゲート４８の出力を反転させるイ
ンバータ５０と、このインバータ５０の出力と第１ＮＯ
Ｒゲート５２の出力とを入力とする第２ＮＯＲゲート５
４と、この第２ＮＯＲゲート５４の出力とインバータ５
６を介して反転された制御クロックφ２とを入力とする
第３ＮＯＲゲート５８とから構成される。
【００１８】第１サブ経路ＤＡｉは、ラッチ手段ＬＣｉ
によって保持されるリフレッシュ用の内部アドレス信号
Ｑｉの最初の論理状態を比較器ＣＰｉに供給し、第２サ
ブ経路ＤＡｉ′は、変化する内部アドレス信号Ｑｉを比
較器ＣＰｉに直接的に供給する。一方、制御クロックφ
２が論理“ロウ”状態を維持するときには、第３ＮＯＲ
ゲート５８の出力は常に論理“ロウ”状態になる。した
がって、比較器ＣＰｉは、制御クロックφ２が論理“ハ
イ”状態の場合にのみ第１及び第２サブ経路ＤＡｉ、Ｄ
Ａｉ′からの入力信号の処理が可能となる。
によって保持されるリフレッシュ用の内部アドレス信号
Ｑｉの最初の論理状態を比較器ＣＰｉに供給し、第２サ
ブ経路ＤＡｉ′は、変化する内部アドレス信号Ｑｉを比
較器ＣＰｉに直接的に供給する。一方、制御クロックφ
２が論理“ロウ”状態を維持するときには、第３ＮＯＲ
ゲート５８の出力は常に論理“ロウ”状態になる。した
がって、比較器ＣＰｉは、制御クロックφ２が論理“ハ
イ”状態の場合にのみ第１及び第２サブ経路ＤＡｉ、Ｄ
Ａｉ′からの入力信号の処理が可能となる。
【００１９】図４に、本発明に係るリフレッシュアドレ
ステスト回路を用いてのリフレッシュアドレステスト動
作についてのタイミング図を示す。この図４及び前述の
図２、図３を参照して本発明に係るリフレッシュアドレ
ステスト動作を説明する。
ステスト回路を用いてのリフレッシュアドレステスト動
作についてのタイミング図を示す。この図４及び前述の
図２、図３を参照して本発明に係るリフレッシュアドレ
ステスト動作を説明する。
【００２０】図４において、カラムアドレスストローブ
信号バーＣＡＳが論理“ロウ”状態を維持するときにロ
ーアドレスストローブ信号バーＲＡＳが論理“ロウ”状
態に遷移する時刻ｔｌでＣＢＲリフレッシュモードが始
まると、リフレッシュ制御回路２２の有する発振器から
リフレッシュクロックφＲＦＳＨが発生される。それに
よって、リフレッシュアドレスカウンタ２４からリフレ
ッシュクロックφＲＦＳＨを基にリフレッシュ用の内部
アドレス信号Ｑ0 〜Ｑn-1 が発生される。同図に示すよ
うに、リフレッシュ用の内部アドレス信号Ｑ0 〜Ｑn-1
は、最初に発生されるときに全部論理“ハイ”状態で発
生される（尚、これとは逆に、リフレッシュ用の内部ア
ドレス信号が最初に全部論理“ロウ”状態で発生される
場合にも本発明が適用できることは、この分野で通常の
知識を有する者であれば容易に理解できるであろう）。
リフレッシュ用の内部アドレス信号Ｑ0 〜Ｑn-1 はアド
レスバッファ１４に供給され、ローデコーダ１２がワー
ド線を選択し、カラムデコーダ１６がビット線を順次に
選択して自己リフレッシュが進められる。
信号バーＣＡＳが論理“ロウ”状態を維持するときにロ
ーアドレスストローブ信号バーＲＡＳが論理“ロウ”状
態に遷移する時刻ｔｌでＣＢＲリフレッシュモードが始
まると、リフレッシュ制御回路２２の有する発振器から
リフレッシュクロックφＲＦＳＨが発生される。それに
よって、リフレッシュアドレスカウンタ２４からリフレ
ッシュクロックφＲＦＳＨを基にリフレッシュ用の内部
アドレス信号Ｑ0 〜Ｑn-1 が発生される。同図に示すよ
うに、リフレッシュ用の内部アドレス信号Ｑ0 〜Ｑn-1
は、最初に発生されるときに全部論理“ハイ”状態で発
生される（尚、これとは逆に、リフレッシュ用の内部ア
ドレス信号が最初に全部論理“ロウ”状態で発生される
場合にも本発明が適用できることは、この分野で通常の
知識を有する者であれば容易に理解できるであろう）。
リフレッシュ用の内部アドレス信号Ｑ0 〜Ｑn-1 はアド
レスバッファ１４に供給され、ローデコーダ１２がワー
ド線を選択し、カラムデコーダ１６がビット線を順次に
選択して自己リフレッシュが進められる。
【００２１】ＣＢＲリフレッシュモードが始まった後、
予め設定された所定の時間ローアドレスストローブ信号
バーＲＡＳが論理“ロウ”状態を維持すると、リフレッ
シュ制御回路２２がこれを感知して自己リフレッシュモ
ードへ転換するようになる。図４の時刻ｔ２は自己リフ
レッシュモードが始まる時刻を表す。自己リフレッシュ
モードが始まると、リフレッシュ制御回路２２からリフ
レッシュクロックφＲＦＳＨが出力される。そしてリフ
レッシュアドレスカウンタ２４が、リフレッシュクロッ
クφＲＦＳＨを基にリフレッシュ用の内部アドレス信号
Ｑ0 〜Ｑn-1 を発生する。
予め設定された所定の時間ローアドレスストローブ信号
バーＲＡＳが論理“ロウ”状態を維持すると、リフレッ
シュ制御回路２２がこれを感知して自己リフレッシュモ
ードへ転換するようになる。図４の時刻ｔ２は自己リフ
レッシュモードが始まる時刻を表す。自己リフレッシュ
モードが始まると、リフレッシュ制御回路２２からリフ
レッシュクロックφＲＦＳＨが出力される。そしてリフ
レッシュアドレスカウンタ２４が、リフレッシュクロッ
クφＲＦＳＨを基にリフレッシュ用の内部アドレス信号
Ｑ0 〜Ｑn-1 を発生する。
【００２２】このとき、伝送ゲートＴＧ0 〜ＴＧn-1 を
制御する制御クロックφ１は、リフレッシュクロックφ
ＲＦＳＨの一番目のパルスの論理“ハイ”状態から論理
“ロウ”状態への遷移に対して論理“ロウ”状態から論
理“ハイ”状態に遷移し、自己リフレッシュサイクルが
終わるまでその状態を継続して維持する。したがって、
伝送ゲートＴＧ0 〜ＴＧn-1 は、少なくとも最初の内部
アドレス信号Ｑ0 〜Ｑn-1 の全部論理“ハイ”状態での
発生時には導通とされているので、ラッチ手段ＬＣ0 〜
ＬＣn-1 には、内部アドレス信号Ｑ0 〜Ｑn-1 がそれぞ
れ最初に論理“ハイ”状態で入力される。その後、制御
クロックφ１の論理“ハイ”状態への遷移に従って伝送
ゲートＴＧ0 〜ＴＧn-1 は全部遮断とされるので、全て
のラッチ手段ＬＣ0 〜ＬＣn-1 には論理“ハイ”状態の
内部アドレス信号Ｑ0 〜Ｑn-1 がそれぞれ保持される。
制御する制御クロックφ１は、リフレッシュクロックφ
ＲＦＳＨの一番目のパルスの論理“ハイ”状態から論理
“ロウ”状態への遷移に対して論理“ロウ”状態から論
理“ハイ”状態に遷移し、自己リフレッシュサイクルが
終わるまでその状態を継続して維持する。したがって、
伝送ゲートＴＧ0 〜ＴＧn-1 は、少なくとも最初の内部
アドレス信号Ｑ0 〜Ｑn-1 の全部論理“ハイ”状態での
発生時には導通とされているので、ラッチ手段ＬＣ0 〜
ＬＣn-1 には、内部アドレス信号Ｑ0 〜Ｑn-1 がそれぞ
れ最初に論理“ハイ”状態で入力される。その後、制御
クロックφ１の論理“ハイ”状態への遷移に従って伝送
ゲートＴＧ0 〜ＴＧn-1 は全部遮断とされるので、全て
のラッチ手段ＬＣ0 〜ＬＣn-1 には論理“ハイ”状態の
内部アドレス信号Ｑ0 〜Ｑn-1 がそれぞれ保持される。
【００２３】一方、比較器ＣＰ0 〜ＣＰn-1 の動作制御
信号である制御クロックφ２は最初に論理“ロウ”状態
を維持してから、リフレッシュクロックφＲＦＳＨの二
番目のパルスの論理“ハイ”状態への遷移に応じて論理
“ハイ”状態に遷移する。その結果、比較器ＣＰ0 〜Ｃ
Ｐn-1 が動作するようになる。これにより、各比較器Ｃ
Ｐ0 〜ＣＰn-1 は、第２サブ経路ＤＡｉ′を介して入力
される変化する内部アドレス信号Ｑｉの論理状態に応じ
て論理“ハイ”又は“ロウ”状態の信号を発生できるよ
うになる。
信号である制御クロックφ２は最初に論理“ロウ”状態
を維持してから、リフレッシュクロックφＲＦＳＨの二
番目のパルスの論理“ハイ”状態への遷移に応じて論理
“ハイ”状態に遷移する。その結果、比較器ＣＰ0 〜Ｃ
Ｐn-1 が動作するようになる。これにより、各比較器Ｃ
Ｐ0 〜ＣＰn-1 は、第２サブ経路ＤＡｉ′を介して入力
される変化する内部アドレス信号Ｑｉの論理状態に応じ
て論理“ハイ”又は“ロウ”状態の信号を発生できるよ
うになる。
【００２４】テスト出力回路３２は、ＮＡＮＤゲート３
４を介してアドレステスト経路ＰＱ0 〜ＰＱn-1 の出
力、すなわち比較器ＣＰ0 〜ＣＰn-1 の出力を入力とす
る。そして、比較器ＣＰ0 〜ＣＰn-1 の出力信号が全部
論理“ハイ”状態で入力される場合にのみ論理“ハイ”
状態のアドレステスト信号を発生する。言い換えれば、
比較器ＣＰ0 〜ＣＰn-1 の出力の中でいずれか一つが論
理“ロウ”状態ならば、論理“ロウ”状態のアドレステ
スト信号が発生される。比較器ＣＰ0 〜ＣＰｎ−１の出
力が全部論理“ハイ”状態となるためには、第２サブ経
路ＤＡｉ′を通じて入力されるリフレッシュ用の内部ア
ドレス信号Ｑ０ 〜Ｑn-1 が全部論理“ハイ”状態で入
力されなければならない。この内部アドレス信号Ｑ0 〜
Ｑn-1 が全部論理“ハイ”状態になる時間は、次の自己
リフレッシュサイクルにおけるリフレッシュクロックφ
ＲＦＳＨの一番目のパルスの上昇点から二番目のパルス
の上昇点までの時間、すなわちリフレッシュクロックφ
ＲＦＳＨの最初の一周期の時間λφ程である。
４を介してアドレステスト経路ＰＱ0 〜ＰＱn-1 の出
力、すなわち比較器ＣＰ0 〜ＣＰn-1 の出力を入力とす
る。そして、比較器ＣＰ0 〜ＣＰn-1 の出力信号が全部
論理“ハイ”状態で入力される場合にのみ論理“ハイ”
状態のアドレステスト信号を発生する。言い換えれば、
比較器ＣＰ0 〜ＣＰn-1 の出力の中でいずれか一つが論
理“ロウ”状態ならば、論理“ロウ”状態のアドレステ
スト信号が発生される。比較器ＣＰ0 〜ＣＰｎ−１の出
力が全部論理“ハイ”状態となるためには、第２サブ経
路ＤＡｉ′を通じて入力されるリフレッシュ用の内部ア
ドレス信号Ｑ０ 〜Ｑn-1 が全部論理“ハイ”状態で入
力されなければならない。この内部アドレス信号Ｑ0 〜
Ｑn-1 が全部論理“ハイ”状態になる時間は、次の自己
リフレッシュサイクルにおけるリフレッシュクロックφ
ＲＦＳＨの一番目のパルスの上昇点から二番目のパルス
の上昇点までの時間、すなわちリフレッシュクロックφ
ＲＦＳＨの最初の一周期の時間λφ程である。
【００２５】したがって、１サイクルの自己リフレッシ
ュ動作が完了した後、次のサイクルにおけるリフレッシ
ュクロックφＲＦＳＨの最初の周期の間にアドレステス
ト信号が論理“ハイ”状態で発生される。この論理“ハ
イ”状態のアドレステスト信号により、一つの自己リフ
レッシュサイクルに必要なｎ個の内部アドレス信号Ｑ0
〜Ｑn-1 が全部発生されて１サイクルの自己リフレッシ
ュ動作が終了したことを確認できる。結果的に、このよ
うなアドレステスト信号をデータ出力バッファ２８を介
してメモリ装置の外部で感知することで、自己リフレッ
シュモードで全メモリセルに対する自己リフレッシュ動
作の実行にかかる時間を測定できる。したがって、自己
リフレッシュモードに規定された時間内で自己リフレッ
シュ動作が全部行われるかどうかを測定できる。
ュ動作が完了した後、次のサイクルにおけるリフレッシ
ュクロックφＲＦＳＨの最初の周期の間にアドレステス
ト信号が論理“ハイ”状態で発生される。この論理“ハ
イ”状態のアドレステスト信号により、一つの自己リフ
レッシュサイクルに必要なｎ個の内部アドレス信号Ｑ0
〜Ｑn-1 が全部発生されて１サイクルの自己リフレッシ
ュ動作が終了したことを確認できる。結果的に、このよ
うなアドレステスト信号をデータ出力バッファ２８を介
してメモリ装置の外部で感知することで、自己リフレッ
シュモードで全メモリセルに対する自己リフレッシュ動
作の実行にかかる時間を測定できる。したがって、自己
リフレッシュモードに規定された時間内で自己リフレッ
シュ動作が全部行われるかどうかを測定できる。
【００２６】以上の実施例では、図４に示すように、制
御クロックφ２がリフレッシュクロックφＲＦＳＨの二
番目のパルスの上昇点に応答して論理“ハイ”状態に遷
移するようにした。しかしながら、比較器ＣＰ0 〜ＣＰ
n-1 の駆動による不必要な電力消費を減少させるため、
制御クロックφ２が論理“ハイ”状態に遷移する時刻
を、少なくともリフレッシュクロックφＲＦＳＨのｎ−
１番目のパルスの上昇点以前に設定することもできる。
すなわち、制御クロックφ２は、内部アドレス信号Ｑ0
〜Ｑn-1 の初期状態と末期状態とを比較処理できる程度
に比較器ＣＰ0 〜ＣＰn-1 を駆動できればよいので、全
ての内部アドレス信号Ｑ0 〜Ｑn-1 の入力が完了する時
点、例えば上記のようにリフレッシュクロックφＲＦＳ
Ｈのｎ−１番目のパルスの上昇点以前に少なくとも論理
“ハイ”状態に遷移し、アドレステスト信号が出力され
た後には論理“ロウ”状態に遷移しても問題はない。
御クロックφ２がリフレッシュクロックφＲＦＳＨの二
番目のパルスの上昇点に応答して論理“ハイ”状態に遷
移するようにした。しかしながら、比較器ＣＰ0 〜ＣＰ
n-1 の駆動による不必要な電力消費を減少させるため、
制御クロックφ２が論理“ハイ”状態に遷移する時刻
を、少なくともリフレッシュクロックφＲＦＳＨのｎ−
１番目のパルスの上昇点以前に設定することもできる。
すなわち、制御クロックφ２は、内部アドレス信号Ｑ0
〜Ｑn-1 の初期状態と末期状態とを比較処理できる程度
に比較器ＣＰ0 〜ＣＰn-1 を駆動できればよいので、全
ての内部アドレス信号Ｑ0 〜Ｑn-1 の入力が完了する時
点、例えば上記のようにリフレッシュクロックφＲＦＳ
Ｈのｎ−１番目のパルスの上昇点以前に少なくとも論理
“ハイ”状態に遷移し、アドレステスト信号が出力され
た後には論理“ロウ”状態に遷移しても問題はない。
【００２７】また、図面には示していないが、リフレッ
シュアドレスカウンタ２４で発生されるｎ個の内部アド
レス信号Ｑ0 〜Ｑn-1 が、一周期の間に論理“ハイ”状
態で印加されるパルス幅が非常に狭い先鋭なパルス形態
の場合、比較器ＣＰ0 〜ＣＰn-1 に入力される第２サブ
経路ＤＡ0 ′〜ＤＡn-1 ′を介する信号が、該比較器で
の比較動作が完了される以前に消滅してしまい誤動作を
起こす可能性がある。このときには、第２サブ経路ＤＡ
0 ′〜ＤＡn-1 ′に第１サブ経路ＤＡ0 〜ＤＡn-1 のそ
れぞれに設けられるようなラッチ手段を備えるようにす
ると、このような問題点が解決され、正確なアドレステ
ストが可能になる。
シュアドレスカウンタ２４で発生されるｎ個の内部アド
レス信号Ｑ0 〜Ｑn-1 が、一周期の間に論理“ハイ”状
態で印加されるパルス幅が非常に狭い先鋭なパルス形態
の場合、比較器ＣＰ0 〜ＣＰn-1 に入力される第２サブ
経路ＤＡ0 ′〜ＤＡn-1 ′を介する信号が、該比較器で
の比較動作が完了される以前に消滅してしまい誤動作を
起こす可能性がある。このときには、第２サブ経路ＤＡ
0 ′〜ＤＡn-1 ′に第１サブ経路ＤＡ0 〜ＤＡn-1 のそ
れぞれに設けられるようなラッチ手段を備えるようにす
ると、このような問題点が解決され、正確なアドレステ
ストが可能になる。
【００２８】
【発明の効果】以上述べたきたように本発明によれば、
自己リフレッシュモードで全てのメモリセルをリフレッ
シュするためのリフレッシュ用の内部アドレス信号が発
生されるサイクル時間を正確に測定できるテスト回路が
提供されるので、自己リフレッシュ動作にかかる時間を
正確に測定でき、またリフレッシュ動作のテストが非常
に容易となり、テスト時間が短縮される。また、リフレ
ッシュの不良、特にリフレッシュ用の内部アドレス信号
の不良発生を予め正確に検出できるリフレッシュアドレ
ステスト回路を提供でき、メモリ装置の信頼性向上に大
きく寄与できるという効果がある。
自己リフレッシュモードで全てのメモリセルをリフレッ
シュするためのリフレッシュ用の内部アドレス信号が発
生されるサイクル時間を正確に測定できるテスト回路が
提供されるので、自己リフレッシュ動作にかかる時間を
正確に測定でき、またリフレッシュ動作のテストが非常
に容易となり、テスト時間が短縮される。また、リフレ
ッシュの不良、特にリフレッシュ用の内部アドレス信号
の不良発生を予め正確に検出できるリフレッシュアドレ
ステスト回路を提供でき、メモリ装置の信頼性向上に大
きく寄与できるという効果がある。
【図１】本発明によるリフレッシュアドレステスト回路
を備えた半導体メモリ装置の実施例を示す機能ブロック
図。
を備えた半導体メモリ装置の実施例を示す機能ブロック
図。
【図２】図１中のリフレッシュアドレステスト回路の回
路図。
路図。
【図３】図２中の比較器の回路図。
【図４】本発明に係るリフレッシュアドレステスト動作
を説明するタイミング図。
を説明するタイミング図。
【図５】リフレッシュ機能を有する半導体メモリ装置の
従来例を示す概略ブロック図。
従来例を示す概略ブロック図。
【図６】図５の回路におけるリフレッシュクロックと内
部アドレス信号の波形を示すタイミング図。
部アドレス信号の波形を示すタイミング図。
１０ メモリセルアレイ １２ ローデコーダ １４ アドレスバッファ １６ カラムデコーダ １８ センスアンプ ２０ 制御信号発生回路 ２２ リフレッシュ制御回路 ２４ リフレッシュアドレスカウンタ ２６ データ入力バッファ ２８ データ出力バッファ ３０ リフレッシュアドレステスト回路
Claims (6)
- 【請求項１】 自己リフレッシュ機能を有する半導体メ
モリ装置において、 所定の外部制御信号に応答してリフレッシュクロックを
発生するリフレッシュ制御回路と、このリフレッシュク
ロックを基に多数のリフレッシュ用の内部アドレス信号
を発生するリフレッシュアドレスカウンタと、これら内
部アドレス信号の発生完了状態を検出するためのリフレ
ッシュアドレステスト回路とを備えていることを特徴と
する半導体メモリ装置。 - 【請求項２】 リフレッシュアドレステスト回路は、内
部アドレス信号の初期の論理状態を記憶する第１サブ経
路と、内部アドレス信号を直接的に伝送する第２サブ経
路と、これら第１サブ経路及び第２サブ経路を経由した
各信号の論理状態を比較し、その結果を出力する比較器
とを有する多数のアドレステスト経路、及び、これら各
アドレステスト経路の出力を入力としてアドレステスト
信号を出力するテスト出力回路を備えてなる請求項１記
載の半導体メモリ装置。 - 【請求項３】 第１サブ経路は、リフレッシュ用の内部
アドレス信号の初期の論理状態を保持するラッチ手段を
有してなる請求項２記載の半導体メモリ装置。 - 【請求項４】 自己リフレッシュ機能を有する半導体メ
モリ装置において、 多数のメモリセルを有するメモリセルアレイと、このメ
モリセルアレイ内のメモリセルを選択するロー及びカラ
ムデコーダと、これらロー及びカラムデコーダに、メモ
リセルを選択するためのアドレス信号を供給するアドレ
スバッファと、データ入力及び出力バッファと、所定の
外部制御信号に応答してリフレッシュクロックを発生す
るリフレッシュ制御回路と、このリフレッシュクロック
を基に多数のリフレッシュ用の内部アドレス信号を前記
アドレスバッファに供給するリフレッシュアドレスカウ
ンタと、これら内部アドレス信号の発生完了状態を検出
するためのアドレステスト信号を前記データ出力バッフ
ァに供給するリフレッシュアドレステスト回路とを備え
ていることを特徴とする半導体メモリ装置。 - 【請求項５】 リフレッシュアドレステスト回路は、内
部アドレス信号の初期の論理状態を記憶する第１サブ経
路と、内部アドレス信号を直接的に伝送する第２サブ経
路と、これら第１サブ経路及び第２サブ経路を経由した
各信号の論理状態を比較し、その結果を出力する比較器
とを有する多数のアドレステスト経路、及び、これら各
アドレステスト経路の出力を入力としてアドレステスト
信号を出力するテスト出力回路を備えてなる請求項４記
載の半導体メモリ装置。 - 【請求項６】 第１サブ経路は、リフレッシュ用の内部
アドレス信号の初期の論理状態を保持するラッチ手段を
有してなる請求項５記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920006728A KR950009390B1 (ko) | 1992-04-22 | 1992-04-22 | 반도체 메모리장치의 리프레시 어드레스 테스트회로 |
| KR1992P6728 | 1992-04-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06103757A true JPH06103757A (ja) | 1994-04-15 |
| JP2843481B2 JP2843481B2 (ja) | 1999-01-06 |
Family
ID=19332103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5095973A Expired - Fee Related JP2843481B2 (ja) | 1992-04-22 | 1993-04-22 | リフレッシュアドレステスト回路を備えた半導体メモリ装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5299168A (ja) |
| EP (1) | EP0567104B1 (ja) |
| JP (1) | JP2843481B2 (ja) |
| KR (1) | KR950009390B1 (ja) |
| CN (1) | CN1032337C (ja) |
| DE (1) | DE69319372T2 (ja) |
| TW (1) | TW212251B (ja) |
Cited By (2)
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| KR100364128B1 (ko) * | 1999-04-08 | 2002-12-11 | 주식회사 하이닉스반도체 | 셀프리프레쉬 발진주기 측정장치 |
| US8264904B2 (en) | 2009-05-27 | 2012-09-11 | Samsung Electronics Co., Ltd. | Method of estimating self refresh period of semiconductor memory device |
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| JP3244340B2 (ja) * | 1993-05-24 | 2002-01-07 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| US5450364A (en) * | 1994-01-31 | 1995-09-12 | Texas Instruments Incorporated | Method and apparatus for production testing of self-refresh operations and a particular application to synchronous memory devices |
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| KR100372245B1 (ko) * | 1995-08-24 | 2004-02-25 | 삼성전자주식회사 | 워드라인순차제어반도체메모리장치 |
| JPH09161478A (ja) * | 1995-12-12 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| KR100363108B1 (ko) * | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 메모리장치와 그 장치의 리프레쉬주기 조절방법 |
| JPH11345486A (ja) * | 1998-06-01 | 1999-12-14 | Mitsubishi Electric Corp | セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ |
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| KR101974108B1 (ko) * | 2012-07-30 | 2019-08-23 | 삼성전자주식회사 | 리프레쉬 어드레스 생성기, 이를 포함하는 휘발성 메모리 장치 및 휘발성 메모리 장치의 리프레쉬 방법 |
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1993
- 1993-04-20 TW TW082103030A patent/TW212251B/zh not_active IP Right Cessation
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