CN1032337C - 用于检测半导体存贮器件的刷新地址信号的电路 - Google Patents

Abstract

一种具有使用了多个内部刷新地址信号的自更新功能的半导体存贮器件的刷新地址检测电路，包括有多个地址检测通道，每个通道包含有一个具有刷新地址信号的初始逻辑电平的第一子通道和刷新地址信号的第二子通道；多个比较器，每个比较器接收来自第一子通道的刷新地址信号的初始逻辑电平和来自第二子通道的刷新地址信号的当前逻辑电平；一个用来从多个比较器接收所产生的输出信号的检测输出电路。

Description

本发明涉及一种半导体存贮器件，特别涉及一种半导体存贮器件的自刷新地址检测电路，这种电路具有一种使用一内部自刷新地址的自刷新功能。

一种具有自更新功能的半导体存贮器，例如一种动态随机存取存贮器(参见后面提及的DRAM)已是公知技术。该DRAM包括有多个存贮单元组成的一个存贮单元阵列，它与被安置在矩阵中的多个字线和多个位线相连接，该DRAM还包括一个用来控制由该字线和位线所选择的进入和来自该存贮单元的数据的读和写操作的外围电路。在该DRAM中的每个存贮单元包括有一个单独的MOSFET(金属氧化物半导体场效应晶体管)和一个单独的电容器。写入一个存贮单元的数据被装入该存贮单元的单独的电容器中，并且该数据的逻辑状态取决于在该单独的电容器中所存贮的电荷的数值。为了保护被存贮在由于随时间的推移产生电流漏泄导致退化的存贮单元的单独的电容器中的数据，而对该存贮单元提供一个刷新功能，以便恢复该存贮单元的一原始数据电平。在当前的DRAMS中，该刷新操作是在一予定的期间反复地自动执行的，并且对在该DRAM中嵌入的所有的存贮单元单独地执行这种刷新操作。在这种所谓的自刷新操作中用来选择相继的存贮单元的地址是在该DRAM中产生的，而无需按照常规操作那样要使用外部地址。

公告号为6157079(1986年公布)，题目为。“一种动态半导体存贮器件”的日本专利披露了一种在DRAM中使用的常规的自刷新技术。在该日本专利中，CAS—before—RAS刷新模式(参见以后的“CBR模式”)启动后一予定推移时间则允许一自刷新模式。如果一个行地址选通信号RAS被置为“低”电平，同时一个列地址选通信号CAS被置为“低”电平时，则启动CBR模式，在该CBR模式启动之后，如果该行地址选通信号RAS一直保持它的“低”触发电平直至一予定时间，例如16微秒，则开始一自刷新操作。

参见表示使用了常规自刷新电路和-DRAM的功能结构的图1和表示图1的时序的图2，为了执行一自刷新操作，该常规DRAM包括有根据接收行地址选通信号RAS、列地址选通脉冲信号CAS和写信号WE的控制信号发生器20所形成的CBR通知信号而产生一刷新时钟φRFSH的刷新控制电路22，响应于该刷新时钟φRFSH而产生多个内部刷新地址信号Q₀—Q_n－1的刷新地址计数器24。参见表明该刷新时钟φRFSH和该内部刷新地址信号Q₀—Q_n－1的图2，来自该刷新控制电路22的刷新时钟φRFSH是由其中的一个振荡器(未示出)产生的，它响应于该CBR通知信号的启动。一旦该刷新地址计数器24产生多个内部刷新地址信号Q₀—Q_n－1，并被送到行解码器12和列解码器16，以便用来以规则的顺序在存贮单元矩阵1O中选择存贮单元。通过使用该刷新地址信号Q₀—Q_n－1，在该存贮单元矩阵10中对该存贮单元形成自刷新操作。

但是，如图1所示的常规自刷新电路不可能检测完成自刷新操作所有的内部刷新地址信号是否完全产生的条件以及按照实际值去检验它的周期。因此，如果一种半导体存贮器件产品具有自刷新功能，准确的自刷新周期就应该和其本身的规格结合起来，没有这种自刷新周期的检测或检验装置会有损于存贮器产品的可靠性。

因此，本发明的一个目的是提供一种具有自刷新功能的半导体存贮器件的刷新地址检测电路。

本发明的另一个目的是提供一种能够检验自刷新周期的刷新地址检测电路。

本发明还有一个目的是提供一种在其中可以检测对于一个自刷新周期来说内部刷新地址信号是否完全产生的信息的半导体存贮器件。

为了实现本发明的上述目的，根据本发明的半导体存贮电路包括一个具有多个存贮单元的存贮单元矩阵；一个用来选择其中的一个存贮单元的选择装置；一个用来将数据存入该存贮单元和从该存贮单元复原出来的输入和输出装置；一个用来产生刷新时钟的刷新控制电路；一个用来响应于该刷新时钟而产生多个刷新地址信号并且将该刷新地址信号馈送至选择装置的刷新地址计数器；和一个用来检测该刷新地址信号是否完全产生的刷新地址检测电路。该刷新地址检测电路包括有多个地址检测通道，每个通道包括有具有一个刷新地址信号的初始逻辑电平的第一子通道和一个刷新地址信号的第二子通道；多个比较器，每个比较器从第一子通道接收刷新地址信号的初始逻辑电平和从第二子通道接收刷新地址信号的当前逻辑电平；一个用来从多个比较器接收产生的输出信号的检测输出电路。

最好是第一子通道包括有用来保持刷新地址信号的初始逻辑电平的锁存器装置；用来将刷新地址信号的初始逻辑电平转送到该比较器的开关装置。还有最好是比较器至少在刷新地址信号为相同逻辑电平之前被触发。

结合附图在下面对本发明进行详细的说明，将会使本发明的这些目的和其它的目的、特征、状况和优点更为明显。

图1是使用了一种自刷新功能的常规半导体存贮器件的功能方框图；

图2是图1的时序图，表示了刷新时钟和内部刷新地址信号；

图3是包括了本发明的刷新地址检测电路的半导体存贮器件的功能方框图；

图4示出了根据本发明图3所示刷新地址检测电路的一个实施例；

图5示出了根据本发明图4的比较器所提供的刷新地址检测电路的一个实施例；和

图6是图3的时序图，该时序图表示根据本发明的半导体存贮器件是用图4所示的刷新地址检测电路执行自刷新操作。

在说明根据本发明的一个实施例之前，应注意图3中与图1中相同的功能方框单元是用图1中的标号来标注的。现在，参阅图3，在图3中其它的组成部分是和图1相同的，只是在图3中加入了一个刷新地址检测电路30，该电路30接收由刷新地址计数器24生成的多个内部刷新地址信号Q₀—Q_n－1并且将一个地址检测信号送至数据输出缓冲器28。CBR通知信号来自控制信号发生器20，该控制信号发生器20还产生输入/输出控制信号馈送至刷新控制电路22、地址缓冲器14、行译码器12和读出放大器18。当图3的半导体存贮器件处于自刷新操作模式时，地址缓冲器14将外部地址A₀—A_n－1转变成内部刷新地址。数据输出缓冲器28接通该半导体存贮器件所形成的地址检测信号。更刷新址检测电路30的详细电路如图4所示。

参阅图4，根据本发明的刷新地址检测电路30包括接收来自刷新地址计数器24的多个内部刷新地址信号Q₀—Q_n－1的多个地址检测通道PQ₀—PQ_n－1；检测输出电路32接收通过地址检测通道PQ₀—PQ_n－1的所有信号并产生对于一个自刷新周期检测所有刷新地址信号Q₀—Q_n－1是否完全生成的地址检测信号。

所有的地址检测通道PQ₀—pQ_n－1具有相同的结构。典型地说，第一地址检测通道PQ₀包括一个第一子通道DA₀；一个第二子通道DA₀′；一个接收在第一和第二子通道DA₀和DA₀′上的信号并且由一个比较控制信号φ2进行控制的第一比较器CP₀。接收第一刷新地址信号Q₀并耦合到第一比较器的一个输入端的第一子通道DA₀包括借助于传输控制时钟φ1来传输第一刷新地址信号Q₀的第一传输门TG₀；安置在第一传输门TG₀和第一比较器CP₀的一个输入端之间的第一锁存电路LC₀。第二子通道直接将第一刷新地址信号送至第一比较器CP₀的另一输入端。其余地址检测通道，例如第二地址检测通道PQ₁至第n地址检测通道PQ_n－1，它们的结构与第一地址检测通道PQ₀相同。例如在任何一个地址检测通道PQi的情况下，该地址检测通道PQi是由一个第一子通道DAi，一个第二子通道DAi′，一个接收在第一和第二子通道DAi和DAj′的信号并由比较控制时钟φ2控制的第i比较器CPi；接收第i刷新地址信号Qi并被耦合到第i比较器CPi的一个输入端的第一子通道DAi包括一个借助于传输控制时钟φ1而传输第i更新地址信号Qi的第i传输门TGi和一个被安置在第i传输门TGi和第i比较器CPi的一个输入端之间的第i锁存电路LCi；第二子通道DAi′直接将更新地址Qi耦合到第i比较器CPi的另一个输入端。

该检测输出电路32是由接收来自多个比较器CP₀、CP₁……CP_n－1，所产生的所有输出信号的一个NAND门34和被连接到该NAND门34的一个输出端将该NAND门34的输出信号转换成地址检测信号的转换器36所构成。

作为根据本发明的一个实施例，在该地址检测通道中使用的比较器的逻辑电路在图5中示出。参见图5，该第i比较器CPi(第一比较器CP₀至第n比较器CP_n－1中的任意一个)是由其输入端共同与第一和第二子通道DAi和DAi′相连的一个NAND门48和一个第一NOR门52组成；一个使该NAND门48的输出信号反相的反相器50；一个接收来自反相器50和第一NOR门52的输出信号的第二NOR门54；一个使比较控制时钟φ2反相的反相器56；和一个接收来自第二NOR门54和反相器56的输出信号并向检测输出电路32提供被比较的输出信号的第三NOR门58所组成。

现在参阅图3至5及图6来对根据本发明的刷新地址检测电路的工作进行详细说明，图6示出了行地址选通信号RAS，列地址选通信号CAS，CBR通知信号，更新时钟φRFSH，控制时钟φ1和φ2和多个内部刷新地址信号Q₀—Q_n－1的图形。应注意的是，下面对该刷新地址检测工作的说明虽然是针对第一地址检测通道PQ₀而言，但也适用于具有相同序列的其它地址检测通道。在该列地址选通信号CAS是处于“低”电平的有效周期状态时，在时间t₁该行地址选通信号RAS转换为处于“低”电平的有效周期之后，如果一个予置的时间消失，则在时间t₂产生来自图3的控制信号发生器20的CBR通知信号，以启动自刷新操作模式。然后，借助于一振荡器(未示出)该刷新控制电路20由CBR通知信号控制而产生如图6所示的更新时钟φRFSH，并且因此该刷新地址计数器24产生多个刷新地址信号Q₀—Q_n－1。

在传输控制时钟φ1保持为“低”电平期间，内部刷新地址信号Q₀—Q_n－10通过传输门TG₀—TG_n－1被存入在第一子通道DA₀—DA_n－1中的锁存电路LC₀—LC_n－1在第一自刷新周期，当该刷新时钟φRFSH的第一个脉冲从“高”电平变为“低”电平时，传输控制时钟φ1变为“高”电平。因此，该传输门TG₀—TG_n－1被关闭而阻塞，这样使得被存贮的刷新地址信号Q₀—Q_n－1的初始电平由锁存电路LC₀—LC_n－1保持在第一子通道DA₀—DA_n－1直至该刷新工作模式被完全终止。接着，当刷新时钟φRFSH的第二个脉冲达到“高”电平时，该比较控制时钟φ2变为“高”电平以触发比较器CP₀—CP_n－1，CP₀—CP_n－1分别具有两个输入端，一个输端连接到存贮刷新地址信号初始电平的锁存电路的输出端；另一输入端直接接收到刷新地址信号的紧接着的触发电平。

参阅图5，在比较器CPi(CP₀—CP_n－1中的任意一个)中，NAND门48和第一NOR门52的一个输入端与第一子通道DAi(DA₀—DA_n－1中的任意一个)中的刷新地址信号的初始逻辑电平相连；NAND门48和第一NOR门52的另一个输入端与第二通道DAi(DA₀′—DA_n－1′中的任意一个)中的刷新地址信号的随后的触发逻辑电平相连。如果当前刷新地址信号Qi(Q₀—Q_n－1中的任何一个)的随后的触发逻辑电平是“低”电平，假定存贮在锁存电路LCi(LC₀—LC_n－1中的任意一个)中的刷新地址信号Qi(Q₀—Q_n－1中的任何一个)的初始电平为“高”电平，则第二NOR门54接收电反相器50将NAND门48的输出电平反相后的“低”电平输出信号并且还接收第一NOR门52“低”电平输出信号。因为在目前该比较控制时钟φ2保持“高”电平以便触发这个比较器CPi(CP₀—CP_n－1中的任意一个)，所以第三NOR门58可以产生一个“低”电平的输出信号并且将它送至图4中的检测输出电路32的一个输入端。由于比较器CPi的第三NOR门58的这个“低”电平输出信号(也就是该地址检测通道PQ₀—PQ_n－1的任何一个所产生的输出信号)使得该检测电路32的输出处于“低”电平，这表示在刷新操作模式中需要执行一个刷新周期时，从整体上说并不要求所有的刷新地址信号Q₀—Q_n－1完全地产生。

前面提及的产生每个刷新地址信号Q₀—Q_n－1的条件是从它的“高”电平到“低”电平，或从它的“低”电平到“高”电平触发，对于下一个自刷新周期馈送到地址检测通道PQ₀—PQ_n－1的它们各自的第二子通道DA₀′—DA_n－0′，比较器CP₀—CP_n－1所有的NAND门(类似于NAND门48)和第一NOR门(类似于第一NOR门52)仅仅在所有刷新地址信号Q₀—Q_n－1的时间，通常可以从第二子通道接收“高”电平的刷新地址信号，如图6所示。然后，参阅图5，由于该检测输出电路32的NAND门34的所有输入变为“高”电平，第三NOR门58产生一个“高”电平输出信号，结果所产生的地址检测信号是“高”电平。这表示在该自更新操作模式完全生成中，所有刷新地址信号Q₀—Q_n－1需要执行一个自刷新周期，即前述自刷新周期。因此，通过数据输出缓冲器检测内部刷新地址信号的产生状况，因而可检验该自刷新周期。

在上述实施例中，虽然该比较控制时钟φ2是在更新时钟φRFSH的第二个脉冲达到它的“高”电平时被触发的，但该时钟的触发时间也可以设计为在所有刷新地址信号均为“低”电平之时或之前，例如图6所示的一个例子，刷新时钟φRFSH的第n－1个脉冲达到它的“高”电平之时或之前。这样可以对根据本发明的半导体存贮器件提供降低功耗的作用。

另外，为了比较刷新地址信号的初始逻辑电平和刷新地址信号的当前逻辑电平，加到比较器的信号数目可以由本技术领域的普通技术人员进行改变。

如上所述，由于本发明提供了一种用来检测在自刷新工作模式中用于一自刷新周期的内部刷新地址信号是否完全生成的装置的刷新检测电路，因而可以得到一准确的自刷新周期并且可以消除实际的自刷新周期和标准的自刷新周期之间的差异。

Claims (7)

1.一种具有自刷新功能的半导体存贮器件，包括：

一个具有多个存贮单元的存贮单元阵列；

一个用来选择所述存贮单元中的一个存贮单元的选择装置；

一个用来将数据存入所述存贮单元和从所述存贮单元复原数据的输入和输出装置；

一个用来产生一刷新时钟的更新控制电路；

一个用来响应于所述刷新时钟而产生多个刷新地址信号并将所述更新地址信号馈送到所述选择装置的刷新地址计数器；其特征在于，它还包括：

一个用来检测所述刷新地址信号是否完全生成的刷新地址检测电路。

2.根据权利要求1所述的一种导体存贮器件，其中所述刷新地址检测电路包括有多个用来各自接收所述刷新地址信号的初始逻辑电平和所述刷新地址信号的当前逻辑电平的比较器，一个用来接收所述比较器的输出信号的检测输出电路。

3.根据权利要求2所述的一种半导体存贮器件，其中所述刷新地址检测电路包括有用来保持所述刷新地址信号的初始逻辑电平的锁存装置，用来将所述刷新地址信号的所述初始逻辑电平传送到所述比较器的开关装置。

4.根据权利要求2所述的一种半导体存贮器件，其中每一个所述的比较器至少在所述刷新地址信号全部为相同逻辑电平之前被触发。

5.一种带有多个内部刷新地址信号具有自刷新功能的半导体存贮器的刷新地址检测电路，包括有：

多个地址检测通道，每一个包含有一个具有所述刷新地址信号的初始逻辑电平的第一子通道和一个所述刷新地址信号的第二子通道；

多个比较器，每一个比较器从所述第一子通道接收所述刷新地址信号的所述初始逻辑电平和从所述第二子通道接收刷新地址信号的当前逻辑电平；和

一个用来从多个比较器接收所产生的输出信号的检测输出电路。

6.根据权利要求5所述的一种刷新地址检测电路，其中所述第一子通道包括用来保持所述刷新地址信号的初始逻辑电平的锁存装置，用来将所述刷新地址信号的初始逻辑电平传送到所述比较器的开关装置。

7.根据权利要求5所述的一种刷新地址检测电路，其中所述比较器是在至少所述刷新地址信号全部为相同逻辑电平之前被触发。

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