TWI252398B - Self-refresh apparatus and method - Google Patents

Description

1252398 l、發明說明： [發明所屬之技術領域】 本發明係關於一種自我更新裝置及方法，用於校正當 針對一分之—記憶組（bank)或四分之一記憶組來執行局 F陣列自我更新（partial array self-refresh，下文中稱為 「 PASR」）時可能產生的自我更新速率錯誤。 【先前技術】 在大#伤的電腦系統中，會使用dram當做主記憶體 装置，而dram的記憶單元需要一更新作業來防止資料 損失。 —習知半導體記憶體裝置會針對所有的記憶單元陣列 執行一更新作業，而不管每個記憶單元中儲存的資料， 因為吞己憶體裝置中需要—額外記憶體構件，以便記住每 個i己憶單元中是否有儲存資料。 因此，執行一 PASR作業以解決如上文所述之問題。 ^因為在同—循環期間會針對具有資料的記憶單元陣列 來執行PASR作業，所以可減少耗電量。 *例如’如果在一更新速率期間，僅針對二分之一記憶 、.且來執行一更新作業，則耗電量可減少一半。 圖丄顯示料解說在—包含四個記憶組之習知記憶體 中針對一1己憶組之記憶單元陳 、 的圖弋。 陣歹J執行一自我更新作業 分 死憶組」（麵）15及16。字線^及12是該 89842.doc 1252398 記憶組」15的第一字線及最後字線。字線13及14是該 一分之一記憶組」1 6的第一字線及最後字線。 圖2顯不用於解說一更新速率之針對「ALL bank」(所 有記憶組）執行之自我更新作業的時序圖。圖3顯示用於 解說一更新速率錯誤之針對「二分之一記憶組」執行之 自我更新作業的時序圖。 當針對記憶組<2>執行一更新作業時，一内部計數器會 攸子線11計數至字線14。此處，假設更新速率為 (毫秒）。 田針對整個記憶組<2>執行一自動更新或自我更新命 t(ALLBANKPASlW，每個「二分之一記憶組」15及 「一分之一記憶组」16上的更新作業時間為32瓜“卜 整個記憶組<2〉的更新作業時間為64職。。也就是說， 應連貫啟動所有字線以14，才能更新記憶組Ο上的 所有！己憶單元。此處，重新啟動第一字線U需要約Μ msec 〇 當針對一「二分之一記憶組」執行PASR作業時，連 貫啟動所有字線11至12需要64msec。 根據一種用64 msec時間釙斟「一、 ^ 紂對—分之一記憶組」執 行PASR作業之方法，更新要卡 •斤要求仏唬的脈衝時間間隔备 延長兩倍，並且只計數正在儲 — θ 上、 ？、竹义圮te早兀陣列的 内部位址。另夕卜，當用汽 另外◎用64 msec時間針對「四分之 憶組」執行PASR作業時，更新 ° 吏新要求信號的脈衝時間間 隔g延長四倍，並且只計數 Τ数正在儲存資料之記憶單元陣 S9842.doc 1252398 列的内部位址。 二“，當針對「二分之-記憶組」執行如上文所述之 更新作業時’會將有關該「二分之—記憶組」的一

Set，更正新命令敦定為一 EMRS (Extended MGde Register Μ、’ =伸模式暫存器集）程式碼，然後針對字線；Π至 ^連貫執㈣自我更新作業。針對字線12執行該自我 祈作業〈後，藉由一外部命令來結束該自我更新作 處針對子線1 1至12所執行的自我更新作業時 間為 64 msec。 如圖2及圖3所示’圖3中之時間段％應比圖2 中之時間段「A」長兩倍。 :自我更新作業之後，在正常作業期間依據一自 動更新命^來執行—自動更新。此處，因此該自我更新 、業係在子線12 I處結束’所以内部位址計數器會開始 計數字、線13 〃響應該自動更新命令。 也就是說’如果該自我更新作業未結束’則該内部位 址計數器會開始重新計數字線11。但是，由於該自我更 新作業已結束，所以在圖2中的脈衝時間間隔「A」，該 内部位址計數器開始計數字線13。 攸子’泉13至字、線14連貫執行該自歧新作業需要 ^。結果’針對字線11重新執行-更新作業需要96 msec，如圖3所示。 雖然在一具有64 msec更新速率的記憶體中，應每約 64 msec針對每個字線執行更新作業，但是在96_後 89842.doc 1252398 會針對字線11執行更新作業，這會造成資料損失。 【發明内容】 因此，本發明目的是提供一種自我更新裝置，其藉由 在一相對應於一更新速率之預先決定循環期間計數内部 位址來防止更新速率錯誤，而不需顧及PASR模式中的 PASR類型。 在一項具體實施例中，本發明提供一種自我更新裝 置，其包括一内部位址計數器、一更新控制器及一列位 址選通產生器。 Μ更新控制器將一用於計數内部作業之信號輸出為_ 内部作業信號，以響應—更新命令信號。此處，該信號 具有一相對應於一更新速率的預先決定循環。 該内部位址計數器計數内部位址，以響應該内部作業 信號。 當在一記憶组上施加—PASR命令信號時，該更新控 制器選擇性輸出該”，而該信號具有—取決於該内部 位址之計數值的預先決定循環。此處，該信號係當做— 用於啟動該記憶組的更新作業信號。㈣位址選通產生 器選擇性啟動該記憶組，以響應該更新作業信號。 在-項具體實施例中’本發明提供—種自我更新方 法，其中當針對一記憶组執行一 PASR作業時，會在一 相對應於-更新速率之預先決定循環期間持續計數該記 ’而不需顧及pASR類型。但是，只 有當將該内邵位址計數至 一取決於局部陣列自我更新 89842.doc I252398 (PASR)類型的預先決定位址時，才會啟動該相對應之記 憶組。 用於針對-半導體記憶體執行pASR作業之自我更新 方法’包括：第-步驟為，當針對-記憶組執行一 PASR "p 7時啟動-更新作業信號以啟動_記憶組，以及啟 動-内部作業信號以計數内部位址；第二步驟為，依據 該PASR之狀態來檢查該計數之内部位址之—特定位元 的狀‘m以及第二步驟為’在—預m循環期間 持、’’貞啟動遍内部作業4號，而不需顧及該特定位元之狀 態變更，以及該特定位元之狀態已變更時，則撤銷該更 新作業信號。 【實施方式】 將參考附圖來詳細說明本發明。 圖4顯不EMRS程式碼的圖式，其中會應用根據本發 明一項具體實施例之更新裝置之更新類型。 EMRS程式碼的位址A0〜A2係用於PASR設定。結果， 奇《外邵輸入一 EMRS命令時，該更新裝置會依據emrs 程式碼執行一相對應之自我更新作業，如圖4所示。 當位址A0〜A2為全部〇時，會藉由選擇「allBANKS」 (所有圮憶組）以針對整個記憶單元陣列執行一自我更 新作業。 當只有位址A0為1時，則會藉由選擇「HALF ARRAY」 、二分之一陣列）以針對二分之一記憶單元陣列執行一 自我更新作業。如圖1所示，在一具有四個記憶組結構 89842.doc -9- 1252398 的dram中，會料兩個記憶組執行該自我更新作業。 此處，一記憶組選擇位址B A i變成〇。 當只有位址Ai為i時，則會藉由選擇「quarter ARRAY」（四分之—p車列）以針對四分之—記憶單元陣列 執行-自我更新作業。如圖！所示，在—具有四個記憶 組結構的DRAM中，會針對一個記憶組執行該自我更新 作業。此處，記憶組選擇位址BA1及βΑ1都變成〇。 當只有位址A1為〇時，則會藉由選擇「Half 〇f BANK」（二分之一記憶組）以針對一記憶組的二分之一 冗憶單元陣列執行一自我更新作業。例如，針對相對應 於圖1中圮fe組<2>之「二分之一記憶組」J 5的多個記 憶單元陣列執行一自我更新作業。此處，相對應於列位 址之最高有效位元（MSB)的記憶組選擇位址ba〇與BA1 之一變成0。 當只有位址A0為0時’对會藉由選擇「QUARTER〇F BANK」（四分之一記憶組）以針對一記憶組的四分之一 記憶單元陣列執行一自我更新作業。此處，相對應於列 位址之兩位最高有效位元（MSB)的記憶組選擇位址BA〇 與BA1都變成0。 此外，只有位址位元A2為0、只有位址位元A2為1 以及所有位址位元A0〜A2皆為1等三種案例保留以供未 來使用（RFU)。 圖5顯示用於解說根據本發明一項具體實施例之自我 更新進入模式及自我更新結束模式的時序圖。 89842.doc -10 - 1252398 首先’將PASR類型預設為EMRS程式碼。當輸入一 自我更新命令SREFCMD時，會依據該預設pAsR類型 來執仃—自我更新作業。結果’會依據EMRS程式碼， 針對相對應於PASR類型的記憶單元陣列執行一選擇性 自我更新作業。 接著’當將一時脈啟用信號CKE啟用為一高位準且輸 入一自我更新結束命令SREX時，則會結束一自我更新 作業並且執行一正常作業。在正常模式中，會針對所有 冗憶單元陣列執行一自我更新作業。 <後’當重新輸入一自我更新命令SREFCMD時，會 依據該預設PASR類型來執行PASr作業。 圖6顯示根據本發明一項具體實施例之自我更新裝置 的結構圖。 圖0所示之自我更新裝置包括：一位址緩衝器1〇 ; 一 命令解碼器20; —更新計數器30; — PASR解碼器40 ; 更新控制器50，多個RAS (Row Address Strobe，列位 址選通）產生器60、70、80和90; —内部位址計數器loo; 一列位址預解碼器11 〇 ;多個記憶組控制組塊丨2〇、丨3〇、 14〇和150 ;以及多個記憶單元陣列記憶組16〇、17〇、 180 和 190 。 此處’該位址緩衝器1 〇緩衝處理一外部輸入之位址 Α<0··η>，並且輸出該緩衝處理之位址ADD<0:n>。 該命令解碼器20解碼一外部輸入之命令CMD，並且 輸出一自動更新信號AREF、一自我更新信號SREF、一 89842.doc -11 - 1252398 模式暫存器集信號MREGSET及一正常作業信號 N_ACT。 當啟動一表示一自我更新作業的自我更新信號SREF 時，該更新計數器30啟動一更新振盪器，並且促使該更 新振盪器輸出一具有一預先決定循環之自我更新要求信 號 SREF_REQ。 圖7顯示用於解說當輸入一外部命令時，介於一自我 更新信號SREF與一自我更新要求信號SREF_REQ之間 關係的圖式。 該自我更新信號SREF被啟動以響應該自我更新命令 SREFCMD，並且該自我更新信號SREF被徹銷以響應該 自我更新結束命令SREX。在一自我更新模式中，該更 新計數器30會產生該自我更新要求信號SREFJRJEQ，而 該自我更新要求信號SREF_REQ是一具有一預先決定循 環的脈衝信號。例如，當一記憶體裝置的更新速率適用 於用64 msec時間針對8K記憶單元陣列執行一更新作業 時，則會每7·8 psec (奈秒）產生該自我更新要求信號 SREF_REQ。 該PASR解碼器40解碼該命令解碼器20所提供的該 模式暫存器集信號MREGSET和該自我更新信號SREF， 以及來自該位址緩衝器1 0的位址add<n>、add<n-1 >和 add<0:2>，以便產生用於依據PASR類型來執行一 PASR 作業的控制信號。當一 PASR類型是一記憶組的「二分 之一記憶組」或「四分之一記憶組」時，該更新控制器 89842.doc -12- 1252398 50會輸出用於識別相對應之PASR類型的控制信號 RASR_BH和PASR_BQ，以及用於選擇性啟動除該記憶 組外之其他記憶組的控制信號 PASR_BK1和 PASRJBK23。 該更新控制器50接收來自該命令解碼器20的該自動 更新信號AREF和該自我更新信號SREF、來自該更新計 數器30的該自我更新要求信號SREF—REQ、來自該PASR 解碼器40的控制信號RASR—BH和PASR—BQ以及來自 該内部位址計數器100的内部位址I_ADD<n-2>和 I一ADD<n-3>，並且產生一内部作業信號i_AC丁及一用於 控制一更新作業的更新作業信號R_ACT。此處，該内部 作業“ 7虎I—ACT係用於在一更新（自動更新或自我更新） 模式中在一預先決定循環期間啟動該内部位址計數器 1 00。該更新作業信號R—ACT係用於藉由控制該等raS 產生器60〜90，以便控制一相對應記憶組之記憶單元陣 列的更新作業。 當啟動控制信號PASR—BH和PASR—BQ時，該更新控 制器50依據來自該内部位址計數器1〇〇的内部位址 I-ADD<n-2>* I—ADD<n-3>選擇性啟動該更新作業信號 R—ACT，但是該更新控制器50持續啟動該内部作業信號 I_ACT。 該RAS產生器60接收一正常作業信號n—ACT、一記 憶組選擇位址ADD—ΒΚ0及一更新作業信號r_Act ,並 且將一列啟用信號R〇W—ACT<0>輸出至一記憶組控制 89842.doc -13 - !252398 組塊12 Ο，以便啟動一記憶組16 0。 該RAS產生器70接收一正常作業信號N-ACT、一記 憶組選擇位址ADD—BIU、一更新作業信號R—AC丁及一 控制信號PASRJBK1，並且將一列啟用信號R〇W一ACT 輸出至一記憶組控制組塊13 0，以便啟動一記憶組17 〇。 該RAS產生器80接收一正常作業信號N—ACT、一記 憶組選擇位址ADD—BK2、一更新作業信號R—ACT及一 控制信號PASR—BK23，並且將一列啟用信號ROW—ACT 輸出至一記憶組控制組塊14 〇，以便啟動一記憶組1 8 0。 該RAS產生器90接收一正常作業信號N—ACT、一記 憶組選擇位址ADD—BK3、一更新作業信號R—ACT及一 控制信號PASR—BK23，並且將一列啟用信號ROW—ACT 輸出至一記憶組控制組塊1 5〇，以便啟動一記憶組190。 在該更新作業期間，該内部位址計數器1 〇〇會在一相 對應於一更新速率的預先決定循環期間計數内部位址， 以響應來自該更新控制器50的該内部作業信號I_ACT， 並且將一内部位址1_八〇〇<0:11>輸出至該列位址預解碼 器110。該内部位址計數器100將内部位址lADDcnd〉 和I一ADD<n-3>輸出至該更新控制器5〇。依據該等内部 位址I—ADD<n-2：^ I—ADD<n-3>，該更新控制器50可 識別是否要針對「二分之一記憶組」或「四分之一記憶 組」執行該更新作業。 該列位址預解碼器110預先解碼一外部輸入之位址 ADD<0:n-2>及來自該内部位址計數器1⑽的内部位址 89842.doc -14- 1252398 I一ADD，並且將該等預先解碼之位址輸出至每個記憶組 控制組塊120〜150。 在正常模式中，該列位址預解碼器丨丨〇藉由解碼該外 部位址 ADD<0:n-2>而產生一列位址 ROW—ADD<0:n-2>，並且將該列位址 R〇w—ADD<〇 Μ〉 輸出至每個記憶組控制組塊1 20〜1 50。在更新模式中， 藏列位址預解碼器110藉由解碼該内部位址 I一ADD<0:n-2>而產生該列位址R〇w一，並且 將該列位址ROW—ADD<0:n-2>輸出至每個記憶組控制組 塊 120〜150 。 每個記憶組控制組塊120〜1 50都控制包含多個記憶單 元的記憶組160〜190。 此處，位址ADD<0:n>是一從〇至η之相對應於記憶 體深度範圍内的列位址，並且該列位址的最高有效位元 係當一用於選擇一記憶組的記憶組選擇位址。 由於在一具有四個記憶組結構的DRAM中需要兩個記 fe、組選擇位址’所以會使用位址ADD<n>^ ADD<n-1> 當做A te組選擇位址。而且還會使用位址ADD<〇:n_9> 來選擇每個所選之記憶組的記憶單元陣列及字線。 圖8顯示用以解說圖6所示之PASR解碼器40的詳細 結構圖。 該PASR解碼器40包括一 EMRS解碼器41、多個位 址鎖存器42〜44及一 PASR控制器45。該EMRS解碼器 41解碼一 EMRS命令。當輸入一 EMRS命令時，該等位 89842.doc -15 - 1252398 址鎖存器42〜44鎖存用於表示PASR程式碼的位址 ADD<0>、ADD<1>和 ADD<2>。該 PASR 控制器 45 輸出 一控制信號，用以依據PASR類型來執行一 PASR作業。 該EMRS解碼器41解碼該模式暫存器集信號 MREGSET及該等記憶組選擇位址 ADD<n>和 ADD<n-1 >，並且輸出一暫存器集控制信號EMRSP。 該等位址鎖存器42〜44鎖存位址ADD<0>、ADD<1> 和ADD<2〉，以響應該模式暫存器集信號MREGSET、該 暫存器集控制信號EMRSP及該自我更新信號SREF，並 且輸出暫存器集位址EMRSA<0>、EMRSA<1>和 EMRSA<2>。 該PASR控制器45選擇性輸出控制信號PASR_BK1、 PASR—BK23、PASR—BH 和 PASR—BQ，以響應該等暫存 器集位址 EMRSA<0>、EMRSA<1>和 EMRSA<2>。此處， 該等控制信號PASR—BK1和PASR—BK23係用來在一 PASR模式中選擇性啟動多個記憶組。當PASR類型為「二 分之一記憶組」或「四分之一記憶組」時，則會分別啟 動該等控制信號PASR—BH和PASR—BQ。 圖9顯示用以解說圖8所示之EMRS解碼器41的詳細 電路圖。 該EMRS解碼器41包含：一反轉器IV1，用於反轉該 記憶組選擇位址 ADD<n-l> ;以及一「反及」（NAND) 閘ND1，用於針對來自該反轉器IV1的一輸出信號及該 記憶組選擇位址 ADD<n-l>來執行一 NAND運算。該 89842.doc -16- 1252398 EMRS解碼器41包含：一反轉器IV2，用於反轉來自該 「反及」（NAND)閘ND1的一輸出信號；以及一「反及_ (NAND)閘ND2，用於針對來自該反轉器IV2的一輸出信 號及該模式暫存器集信號MREGSET來執行一 NAND運 算，並且用於輸出一暫存器集控制信號EMRSP。 現在說明該EMRS解碼器4 1的運作。 如果依據外部施加的EMRS命令而在該命令解碼器20 中啟動該模式暫存器集信號MREGSET，則該EMRS解 碼器41會依據該緩衝處理之位址ADD<0:n>的記憶組選 擇位址ADD<n>=BAl和ADD<n-l>=BA0之狀態，啟動 相對應於圖4所示之EMRS程式碼的該暫存器集控制信 號 EMRSP。 圖1 〇顯示用以解說圖8所示之EMRS位址鎖存器的詳 細電路圖。 每個位址鎖存器42〜44都包含：一切換器s/W<0>， 用於選擇性輸出位址ADD<i> (此處，i=〇, 1，2)，以響應 該模式暫存器集信號MREGSET ;以及一鎖存器R1，用 於鎖存來自該切換器S/W<0>的一輸出信號。此處，該鎖 存器R1包含反轉器IV3和IV4,其中會將來自該反轉器 IV3的一輸出信號輸入至該反轉器IV4，並且將來自該反 轉咨IV4的一輸出信號輸入至該反轉器IV3。 每個位址鎖存器42〜44都還包含：一切換器s/W<l>， 用於選擇性輸出來自該鎖存器R1的一輸出信號，以響應 孩暫存器集控制信號EMRSP ;以及一鎖存器R2，用於 89842.doc -17- 1252398 鎖存來自該切換器s/w< 1 >的一輸出信號。此處，該鎖存 咨R2包含反轉器IV5和IV6,其中會將來自該反轉器IV5 的一輸出k號輸入至該反轉器IV6，並且將來自該反轉 森IV6的一輸出信號輸入至該反轉器ιν5。 每個位址鎖存器42〜44都還包含：一「反及」（Nand) 閘ND3，用於針對該自我更新信號sref及來自該鎖存 器R2的一輸出信號來執行一 NAND運算；以及一反轉 器IV7，用於反轉來自該「反及」（NAND)閘ND3的一輸 出信號，並且用於輸出一暫存器集位址EMRS A<i> (此 處，i=〇，1，2)。 每個位址鎖存器42〜44都控制切換器s/W<0>和 S/W<1>，以響應該模式暫存器集信號MREGSET及該暫 存器集控制信號EMRSP，並且鎖存使用EMRS命令輸入 的位址ADD<0:2>。每個位址鎖存器42〜44還會依據輸 入的该自我更新信號SREF來啟動該暫存器集位址 EMRS A<i>。雖然該等位址鎖存器會鎖存EMRS程式碼， 但是當撤銷該自我更新信號SREF時，則不會啟動該暫 存器集位址EMRSA<i>。 圖11顯示用以解說圖8所示之PASR控制器45的詳 細電路圖。 一反轉器IV8反轉該暫存器集位址EMRSA<〇>，並且 輸出一暫存器集位址EMRSΑΖ<0>。一反轉器iV9反轉 該暫存器集位址EMRS A<1>，並且輸出一暫存器集位址 EMRSAZ<1>。一反轉器IV10反轉該暫存器集位址 89842.doc -18 - 1252398 EMRS A<2>，並且輸出一暫存器集位址EMRS AZ<2>。 一「反及」（NAND)閘ND4針對該暫存器集位址 EMRSAZ<0>及該暫存器集位址EMRSA<1>來執行一 NAND運算。一「反及」（NAND)閘ND5針對來自該「反 及」（NAND)閘ND4的一輸出信號及該暫存器集位址 EMRSAZ<2>來執行一 NAND運算。一反轉器IV11反轉 來自該「反及」（NAND)閘ND5的一輸出信號，並且輸 出該控制信號PASR_BK1。 一「反及」（NAND)閘ND6針對該暫存器集位址 EMRSA<0>及該暫存器集位址EMRSAZ<1>來執行一 NAND運算。一「反及」（NAND)閘ND7針對該暫存器 集位址EMRS AZ<2>及來自該「反及」（NAND)閘ND6的 一輸出信號來執行一 NAND運算。 一「反或」（NOR)閘N0R1針對來自該「反及」（NAND) 閘ND5和ND7的輸出信號來執行一 NOR運算，並且輸 出一控制信號PASR—BK23。 一「反及」（NAND)閘ND8針對該等暫存器集位址 EMRSA<0>、EMRSAZ<1>* EMRSA<24 執行一 NAND 運算。一「反及」（NAND)閘ND9針對該等暫存器集位 址 EMRSAZ<0>、EMRSA<1>* EMRSA<2> 來執行一 NAND運算。一反轉器IV12反轉來自該「反及」（NAND) 閘ND8的一輸出信號，並且輸出一控制信號PASR_BH。 一反轉器IV13反轉來自該「反及」（NAND)閘ND9的一 輸出信號，並且輸出一控制信號PASR—BQ。 89842.doc -19- 1252398 現在說明該PASR控制器45的運作。 由於在正常模式中會撤銷該自我更新信號SREF，所以 該暫存器集位址EMRSA<0:2>變成低位準（請參閱圖 10)。結果，該等控制信號PASR—BK1和PASR_BK23變 成高位準，而且該等控制信號PASR^_BH和PASR_BQ變 成低位準。 在一自我更新模式中，該暫存器集位址EMRSA<2>表 示使用EMRS命令輸入之位址ADD<0:2>的位準。當輸 入EMRS命令時，會依據每個位址ADD<0>、ADD<1> 和ADD<2>的狀態而使該等控制信號的位準變更。 如圖4所示，如果EMRS程式碼為「ALL BANKS」（所 有記憶組），則該等控制信號PASR_BK1和PASR_BK23 變成高位準，而且該等控制信號PASRJBH和PASRJBQ 變成低位準。 如果EMRS程式碼為「HALF ARRAY」（二分之一陣 列），則該控制信號PASR—BK1變成高位準，而且該等控 制信號PASR—BK23、PASR—BH和PASR—BQ變成低位準。 如果EMRS程式碼為「QUARTER ARRAY」（四分之一 陣列），則該等控制信號PASR—BK1、PASR—BK23、 PASRJBH和PASRJBQ變成低位準。 如果EMRS程式碼為「HALF of BANK」（二分之一記 憶組），則該控制信號PASR—BH變成高位準，而且該等 控制信號 PASR_BK1、PASR^BK23 和 PASR_BQ 變成低 位準。 89842.doc -20- 1252398 如果EMRS程式碼為「QUARTER OF BANK」（四分之 一記憶組），則該控制信號PASR_BQ變成高位準，而且 該等控制信號 PASR—BK1、PASR_BK23 和 PASR—BH 變 成低位準。 該PASR控制器45選擇性輸出該等控制信號 PASR—BH和PASR—BQ，以便識別一記憶組上的PASR 類型，並且輸出該等控制信號 PASR—BK1 和 PASR—BK23，以便依據圖4所示之預設EMRS程式碼來 選擇性啟動該等RAS產生器70〜90。 圖12顯示用以解說圖6所示之更新控制器50的詳細 電路圖。 一 「反及」（NAND)閘 ND10 針對該内部位址 I—ADD<n-2>及該控制信號PASRJBH來執行一 NAND運 算。一「反或」（NOR)閘NOR2針對該等内部位址 I 一 ADD<n-2>& I—ADD<n-3：^ 執行一 NOR 運算。一反轉 器IV14反轉來自該「反或」（NOR)閘NOR2的一輸出信 號。一「反及」（NAND)閘ND11針對來自該反轉器IV14 的一輸出信號與該控制信號PASRJBQ來執行一 NAND 運算。一「反及」（NAND)閘ND12針對來自該等「反及」 (NAND)閘ND10及ND11的輸出信號來執行一 NAND運 算。一反轉器IV15反轉來自該「反及」（NAND)閘ND12 的一輸出信號。 一「反及」（NAND)閘ND13針對該自我更新信號SREF 及該自我更新要求信號SREF_REQ來執行一 NAND運 89842.doc -21 - 1252398 算。一反轉器IV16反轉來自該「反及」（NAND)閘ND 13 的一輸出信號。一「反或」（NOR)閘N0R3針對該自動 更新信號AREF及來自該反轉器IV16的一輸出信號來執 行一 NOR運算。一反轉器IV1 7反轉來自該「反或」(NOR) 閘N0R3的一輸出信號，並且輸出該内部作業信號 I_ACT。 一「反及」（NAND)閘ND14針對來自該等反轉器IV15 和IV17的輸出信號來執行一 NAND運算。一反轉器IV18 反轉來自該「反及」（NAND)閘ND14的一輸出信號，並 且輸出該更新作業信號R_ACT。 圖13顯示用以解說圖6所示之RAS產生器60的詳細 電路圖。 該RAS產生器60包括介於電源電壓VDD與接地GND 之間串聯連接的PMOS電晶體P1和P2以及NMOS電晶 體N1和N2。此處，該PMOS電晶體P1的閘極接收一 正常作業信號N_ACT，而該PMOS電晶體P2的閘極接 收一更新作業信號R_ACT。 該NMOS電晶體N1的閘極接收該正常作業信號 N—ACT，而該NMOS電晶體N2的閘極接收該記憶組選 擇位址 ADD_BK<0>。 NMOS電晶體N3和N4係串聯連接在該PMOS電晶體 P1的一命令汲極、該NMOS電晶體N1與一接地GND 之間。此處，該NMOS電晶體N3的閘極接收該更新作 業信號R—ACT，而該NMOS電晶體N4的閘極接收一電 89842.doc -22- 1252398 源電壓VDD。 一反轉器IV18反轉來自該等NMOS電晶體N1和N3 之一命令汲極的一輸出信號，並且輸出一列啟用信號 ROW—ACT<〇>，以便啟動該記憶組16〇。 圖14顯示用以解說圖6所示之RAS產生器7〇〜9〇的 詳細電路圖。 該等RAS產生器70〜9〇的組態相同於圖η所示之該 RAS產生器60的組態，除了該nm〇S電晶體N4的閘極 接收一控制信號PASR—BK<j>(j = 1，23)外。 該RAS產生器60與該等RAS產生器70〜90之間的差 異為’在該RAS產生器60中，因為該NMOS電晶體N4 的閘極係連接至一電源電壓VDD，所以不會接收來自該 PASR解碼器40的一控制信號，導致一定會選擇該記憶 組160，而不會顧及一更新模式中的Pasr類型。 如果從外部輸入一用於表示EMRS的命令CMD，則該 命令解碼器20會啟動該模式暫存器集信號MREGSET。 該PASR解碼器40解碼該模式暫存器集信號 MREGSET及該位址緩衝器1〇中緩衝處理的該等位址

ADD<0:2>、ADD<n>和 ADD<n-l>，並且依據該等 EMRS 程式碼來輸出一控制信號。在輸入其他EMRS程式碼之 前，該PASR解碼器40中所鎖存的資訊維持在—鎖存狀 態。 在正常模式中，該PASR解碼器40啟動該等控制信號 PASR—BK1和PASR—BK23，以便啟動該等RAS產生器 89842.doc -23 - 1252398 70〜90 〇 如果依據該等記憶组選擇位址ADD<n>與ADD<n-l> 之一的狀態來啟動該等RAS產生器60〜90之一，則會啟 動該等記憶組160〜190之一，以響應該列啟用信號 ROW—ACT。該歹ij位址預解碼器11 0藉由解碼相對應之記 憶組的該外部位址 ADD<0:n-2> 而產生一列位址 ROW—ADD<0m-2>，藉以啟動一所選記憶組的相對應字 線。 如果從外部輸入該自我更新命令SREFCMD，則會藉 由該命令解碼器20來啟動用於表示一自我更新狀態的 該自我更新信號SREF。如果啟動該自我更新信號 SREF，則該PASR解碼器40解碼所鎖存的PASR資訊， 以便將該等控制信號PASRJBK卜PASR—BK23、PASR_BH 和PASR—BQ分別輸出至該等RAS產生器70〜90及該更 新控制器50。 當啟動該自我更新信號SREF時，該更新計數器30操 作一更新振盪器，以便產生一具有一預先決定循環的自 我更新要求信號SREFJRJEQ，並且將該信號輸出至該更 新控制器50。 當啟動該自我更新信號SREF時，該更新計數器50產 生該内部作業信號I_ACT，以響應該自我更新要求信號 SREF JRJEQ，以及產生該更新作業信號R一ACT，以響應 該等 PASR—BH和 PASR—BQ 以及該等内部位址 I_ADD<n-2>^a I ADD<n-3> 〇 89842.doc -24- 1252398 在一自我更新模式中，當 EMRS程式碼為「ALL BANKS」（所有記憶組）時，該PASR解碼器40會輸出 高位準的該等控制信號PASR_BK1和PASR_BK23。結 果，該等RAS產生器60〜90維持在啟用中狀態。該列位 址預解碼器11 〇接收來自該内部位址計數器1 〇〇的該内 部位址I_ADD<0:n-2>，並且將該位址輸出為該列位址 R〇W_ADD<0:n-2>，而得以啟動所有記憶組160〜190中 的相對應字線。 在一自我更新模式中，當EMRS程式碼為「HALF ARRAY」（二分之一陣列）時，該PASR解碼器40會啟動 該控制信號PASR_BK1，但是會撤銷該控制信號 PASR—BK23。結果，只啟動RAS產生器60和70。該歹ij 位址預解碼器11 〇接收來自該内部位址計數器100的該 内部位址I_ADD<0:n-2>，並且將該位址輸出為該列位址 ROW—ADD<0:n-2>，而得以啟動該等記憶組160和170 中的相對應字線。由於該等RAS產生器80和90被撤銷 以響應該控制信號PASR—BK23，所以該等記憶組160和 170不會進入運作狀態。 在一自我更新模式中，當EMRS程式碼為「QUARTER ARRAY」（四分之一陣列）時，該PASR解碼器40會撤銷 該等控制信號PASR—BK1和PASR—BK23。結果，只有該 RAS產生器60維持在啟用中狀態。該列位址預解碼器 11 〇接收來自該内部位址計數器100的該内部位址 I_ADD<0:n-2>，並且將該位址輸出為該列位址 89842.doc -25- 1252398 R〇W_ADD<0:n_2>，而得以啟動該記憶組160中的相對 應字線。由於該等RAS產生器70〜90被撤銷以響應該等 控制信號PASR_BK1和PASR_BK23，所以該等記憶組 170〜190不會進入運作狀態。 圖1 5顯示用以解說用於控制RAS產生器之控制信號 運作的時序圖。 圖15顯示在PASR作業期間，當EMRS程式碼為一 「HALF of BANK」（二分之一記憶組）時，該更新作業信 號R_ACT及該内部作業信號I_ACT依據該内部位址 I—ADD<n_2〉之相位變化的狀態。 如上文所述，如果在一正常模式中輸入啟用命令 ACT，則會啟動該正常作業信號N—ACT，並且還會啟動 該等控制信號PASR_BK1和PASRJBK23。結果，該等 RAS產生器60〜90變成啟用中狀態。 接著，如果從外部輸入自動更新命令AREFCMD，則 該命令解碼器20會將該自動更新信號AREF輸出至該更 新控制器50。接收該自動更新信號AREF的該更新控制 器50啟動該更新作業信號R_ACT及該内部作業信號 I—ACT，並且將該等信號輸出至該等RAS產生器60〜90 及該内部位址計數器100。 此處，關於「HALF of BANK」（二分之一記憶組）的 該控制信號PASR_BH為低位準，並且不會控制該更新作 業信號R—ACT。該内部位址計數器100藉由啟動該内部 作業信號I_ACT來執行一計數作業。結果，在預設時間 89S42.doc -26- 1252398 之後會觸發該内部位址I，<n-2>，並且轉變成低位 準。 如果當EMRS程式碼為「HALF of BANK」（二分之一 記憶組）時輸入該自我更新命令SREFCMD，則會啟動該 PASR解碼器40的控制信號PASRJBH，並且由於圖4所 示之EMRS程式碼為A2h、A1=〇和A〇=1，所以會撤销 ?系等控制信號 PASR—BQ、PASR—Βκι 和 PASR—βΚ23。 結果，會撤銷該等Ras產生器7〇〜9〇，並且該等記憶組 170〜190不會進入運作狀態。 該列位址預解碼器11〇藉由解碼該内部位址計數器 100中計數的該内部位址，而產生該列位 址ROW—ADD<〇:n_2>，而得以啟動該記憶組16〇中的相 對應字線。如果針對該記憶組⑽中的三分之—記憶組 連貫地啟動字線並且完成自我更新作業，則針對該記憶 組16〇中的其餘二分之一記憶組，該内部位址計數器1〇〇 產生的内部位址1〜ADD<n-2>變成高位準。 在該内部位址Ladduj〉變成高位準的時間間隔16 期間，該更新控制器5〇阻止將該自我更新要求信號 SREF—REQ傳輸至該更新作業信號ACT。結果，會撤 銷S更新作業信號R—ACT。如果撤銷該更新作業信號 R一ACT，則也會撤銷該RAS產生器6〇，並且該記憶組 160不會進入運作狀態。結果，會針對該記憶組16〇中 的二分之一記憶組執行該自我更新作業。 然而’由於不會藉由該控制信號PASR_BH來控制該 89842.doc -27- 1252398 更新担制器50所產生的該内部作業信號I一ACT(如圖12 所π )’所以會產生該内部作業信號Z—AC丁以響應該自我 更新要求仏唬SREF—REQ，而不需顧及pASR類型。結 果，雖然不會針對該記憶組1 60中的其餘二分之一記憶 組來執行該自我更新作業，但是在一預先決定更新速率 期間，該内部位址計數器1〇〇會針對所有位址執行一計 數作業。 會產生用於啟動該等RAS產生器6〇〜9〇的該更新作業 L號R—ACT，直到計數到一預先決定内部位址。會針對 整個記憶組160來產生該内部作業信號lact，以響應 該自我更新要求信號SREF—REQ。雖然在該預先決定更 新速率期間會針對該記憶組16〇中二分之—記憶組 (「HALF of BANK」（二分之一記憶組））的記憶單元陣列 來執行該更新作業，但是會計數該記憶組16〇的整個記 憶單元陣列。結果，雖然在相對應PASR作業完成之後 會執订孩自動更新作業，但是更新作業會從該記憶組丨6〇 的第一字線11開始。也就是說，會以每64msec更新速 率來更新每個字線。 在一自我更新作業期間，當EMRS程式碼為 「QUARTER OF BANK」（四分之一記憶組）時，从訊程 式碼為A2=l、A1=〇和A0 = 1。結果’會啟動該伙此解 碼器40的該控制信號PASR_BQ，而且該等控制信號 PASR—BH、PASR_BK1和PASR_BQ維持撤銷狀態。接 著，會撤銷該等RAS產生器70〜9〇,並且該等記憶組 89842.doc -28 - 1252398 170〜190不會進入運作狀態。 該列位址預解碼器110藉由解碼該内部位址計數器 100中計數的該内部位址I一ADD<0:n_2>，而產生該列^ 址R〇W—ADD<0:n-2>，而得以啟動該記憶組16〇中的字 線。如果針對該記憶組16〇中的四分之_記憶組連貫地 啟動字線並且完成自我更新作業，則針對該記憶組16〇 中的接著四分之一1己憶組，該内部位址計數器1 產生 的内部位址I一ADD<n-3>變成高位準。 在該内部位址I—ADD<n-3>變成高位準的時間間隔期 間，該更新控制器50阻止將該自我更新要求信號 SREF—REQ傳輸至該更新作業信號r—ACT。結果，會撤 銷該更新作業信號R_ACT。 在一相對應於該記憶組160中的其餘二分之一記憶組 的時間間隔期間，該内部位址LADDcnd〉再次變成低位 準。然而，由於該内部位址ADD<n_2>變成高位準，就 如同上文所述的「HALF ofBANK」（二分之一記憶組）， 所以該更新作業信號r—ACT繼續維持撤銷狀態。 如果該記憶組16〇之兩位最高有效位元（MSB)中至少 一最高有效位元（MSB)變作高位準，則會撤銷該更新作 業仏號R—ACT。然而，由於不會藉由該等内部位址 I__ADD<n-2> 和 I—ADD<n-3> 及該等 PASR—BH 和 PASR—BQ來控制該内部作業信號[ACT，所以會產生該 内部作業信號Ϊ—ACT以響應該自我更新要求信號 SREF一REQ，而不需顧及pASR類型。 89842.doc -29- 1252398 間不會針對該記憶組

可防止更新速率錯誤。 雖然在該預先決定更新速率期 160中的其餘三組四分之一記憶矣 但是會計數茲記憶組丨6〇的所 【圖式簡單說明】 圖1顯示一般記憶組結構的圖式。 圖2顯示用於解說更新速率的圖式。 圖3顯示用於解說更新速率錯誤的圖式。 圖4顯示根據本發明一項具體實施例之EMRS程式碼 的圖式。 圖5顯示用於解說根據本發明一項具體實施例之自我 更新進入模式及自我更新結束模式的時序圖。 圖6顯tf根據本發明一項具體實施例之自我更新裝置 的結構圖。 圖7顯7F用於解說介於一自我更新信號與一自我更新 要求信號之間關係的圖式，其中會響應外部命令來啟動 该自我更新信號與該自我更新要求信號。 圖8頭示用以解就圖6所示之pASR解碼器的詳細結 圖9頒示用以解过圖8所示之EMRS解碼器的詳細電 89842.doc -30- 1252398 路圖。 圖1 0顯示用以解說圖8所示之EMRS位址鎖存器的詳 細電路圖。 圖11顯示用以解說圖8所示之PASR控制器的詳細電 路圖。 圖12顯示用以解說圖6所示之更新控制器的詳細電路 圖。 圖13顯示用以解說圖6所示之RAS產生器<0>的詳細 電路圖。 圖14顯示用以解說圖6所示之RAS產生器<1>至<3> 的焊細電路圖。 圖15顯示用以解說用於控制圖14所示之RAS產生器 之控制信號運作的時序圖。 【圖式代表符號說明】 10 習知記憶體（圖 1) 11，12, 13, 14 字線（圖1) 15, 16 二分之一記憶組（HOB)(圖1) 10 位址緩衝器（圖 6) 20 命令解碼器 30 更新計數器 40 PASR解碼器 41 EMRS解碼器 42 〜44 位址鎖存器 45 PASR控制器 89842.doc -31 _ 1252398 50 更新控制器 60, 70, 80, 90 RAS (列位址選通）產生器 100 内部位址計數器 110 列位址預解碼器 120, 130, 140, 150 記憶組控制組塊 160, 170, 180, 190 記憶單元陣列記憶組 S/W<0>? S/W<1> 切換器 Ri，R2,，， 鎖存器 IVl，IV2, IV3, IV4, IV5, IV6, IV7, 反轉器 IV8, IV9, IV10, IV11，IV12, IV13, IV14，IV15，IV16，IV17，IV18 ND1，ND2, ND3, ND4, ND5, ND6, 「反及」（NAND)閘 ND7, ND8, ND9, ND10, ND11， ND12，ND13，ND14 NOR1, NOR2? NOR3 「反或」（NOR)閘 P1，P2 PMOS電晶體 N1，N2，N3，N4 NMOS電晶體 89842.doc 32

Claims (1)

1252398 拾、申請專利範園： 1. 一種自我更新裝置包括： 一内部位址計數哭，闱^人Φ人， σο用万；知出内部位址以響應一内 部作業信號； -更新控制器’料輸出—具有—預先決定循環的 該内部作業信號，以響應多個更新命令信號，以及當 施加-局部記憶組更新信號以針對—記憶組執行一局 部陣列自我更新，輸出—具有該預先決定循環的更新 作業信號’而得以選擇性啟動—記憶組；以及 一列位址選通產生器’用於選擇性啟動該記憶組， 以響應該更新作業信號。 2. 如申請專利範圍第1項之裝置，進一步包括： 一命令解碼器，用於解碼一從外部輸入的更新命 令，並且用於輸出該更新命令信號及一模式暫存器集 信號； 一更新計數器，用於輸出一具有一相對應於一更新 速率 < 預先決定循環的信號，以響應該等更新命令信 號中的一自我更新命令信號。 一局邵陣列自我更新解碼器，用於解碼及鎖存一延 伸模式暫存咨集程式碼，以響應該模式暫存器集信 说以及用於啟動複數個控制信號，以便藉由邏輯運 汁这鎖存 < 程式碼來執行—包含該局部記憶組更新信 號的局部陣列自我更新作業，以響應該自我更新命令 信號；以及 89842.doc 1252398 、一列位址預解碼器，用於將該内部位址解碼成一列 位址，以及用於輸出該列位址。 如申請專利範圍帛1項之裝置’其中會選擇性輸出該 更新作業信號以響應該局部記憶组更新信號，並且在 一更新模式中輪出該内部作業信號以響應具有該預先 决足循環之该信號，而不需顧及所輸出的該更新作業 信號。 4·如申請專利範圍第2項之裝置，其中從該局部陣列自 我更新解碼器輸出的複數個控制信號包括：一第一控 制“唬’用於選擇性啟動該位址選通產生器，以響應 一局部陣列更新類型；以及一第二控制信號及一第三 控制信號，用於識別該局部記憶組更新信號。 5. 如申請專利範圍第4項之裝置，其中當啟動該第二控 制信號時，該更新控制器會依據該内部位址的最高有 政位元之狀態來控制該更新作業信號。 6. 如申請專利範圍第4項之裝置，其中當啟動該第三控 制k號時’該更新控制器會依據該内部位址的第二高 位有效位元之狀態來控制該更新作業信號。 7·如申請專利範圍第4項之裝置，其中該局部陣列自我 更新解碼器解碼一 3位最低有效位元之施加位址，並 且選擇性輸出該第一控制信號、該第二控制信號與該 弟二控制信號之一。 8 ·如申請專利範圍第4項之裝置，其中該位址選通產生 器包括： 89842.doc 1252398 一第一列位址選通產生器，用於在一更新模式中選 擇性啟動該記憶組，以響應該更新作業信號；以及 一第二列位址選通產生器，用於在一更新模式中選 擇性啟動其他記憶組，以響應該第一控制信號及該更 新作業信號。 9·如申請專利範圍第2項之裝置，其中局部陣列自我更 新解碼器包括： 一延伸模式暫存器集解碼器，用於解碼記憶組選擇 位址，以響應該模式暫存器集信號，並且用於輸出一 暫存器集命令信號； 復數個位址鎖存器，用於解碼及鎖存該延伸模式暫 存器集程式碼’以響應該暫存器集控制信號；以及 ，一局部陣列自我更新控制器，用於藉由邏輯運算該 鎖存（&址，以便選擇性輸出該第—控制信號、該第 —控制信號與該第三控制信號之一。 —種用於針對—主道油、 τ才+導體言己憶體執行一局部陣列自我更 新作業之自我更新方法， :、合“十對1己憶組執行-局部陣列自我更新作業 持诗^Γ相對應於—更新速率之預先決定循環期間 持π计數孩記憶組 _ 内#位址，而不需顧及該局部 車〗自我更新作業類型 數到一取、、4认、 以及〃、有當將孩内邵位址計 時才~ ;局料列自我更新類型的預先決定位址 時，才會啟動該記憶組。 11 _ —種用於針盤_ 、隨冗憶體執行一局部陣列自我更 89842.doc 1252398 新作業以響應一 方法，包括： 延伸模式暫存器集程式碼之自我更新 第一步驟為，當針對一 一記憶組執行一局部陣列自我

第一步·驟為，依據該局部陣列自我更新作業類型來 檢查1¾計數之内部位址之一特定位元的狀態變更；以 第二步驟為，在一預先決定循環期間持續啟動該内 部作業k號，而不需顧及該特定位元之狀態變更，以 及該特定位元之狀態已變更時，則撤銷該更新作業信 號。 12·如申請專利範圍第丨丨項之方法，其中當針對二分之一 1己憶組執行一自我更新時，第二步驟會檢查該内部位 址之取咼有效位元的狀態變更；以及當針對四分之一 記憶組執行一自我更新時，第二步驟會檢查該内部位 址之第二高位有效位元的狀態變更。 13 ·如申請專利範圍第12項之方法，其中該内部作業信號 及該更新作業信號都是具有一相：f丨應於一更新速率之 預先決定循環的脈衝信號。 89842.doc