CN1518742A

CN1518742A - 带位线预先充电、反转数据写入、保存数据输出的低功耗动态随机存取存储器

Info

Publication number: CN1518742A
Application number: CNA028125673A
Authority: CN
Inventors: �޲��ء�A��; 罗伯特·A·潘丘克
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2001-06-11
Filing date: 2002-06-03
Publication date: 2004-08-04
Anticipated expiration: 2022-06-03
Also published as: US20020194425A1; US7145819B2; WO2002101747A3; EP1402531B1; WO2002101747A2; EP1402531A2; DE60213813T2; JP2004530250A; DE60213813D1; ATE336064T1; CN100386818C

Abstract

有DRAM的集成电路的各个方面被揭示出来。在一个实施方案中，集成电路包括DRAM，后者(1)预先将位线充电到朝两种存储单元逻辑状态中较弱的状态偏置的电压，(2)有选择地以减少刷新数据所需要的功率的反转形式储存这样的数据(在至少一个实施方案中)，(3)将数据保持在感觉/锁存电路中并且把这样的电路用作减少存储单元的存取频率并借此减少存储器存取时间的超高速缓存形式，和(4)由使用较低功率的交替操作模式的电路提供基准(例如，V_PP)(例如，DRAM处在待机条件下)。

Description

带位线预先充电、反转数据写入、保存数据输出的低功耗动态随机存取存储器

本发明的技术领域

本发明涉及有动态随机存取存储器(DRAM)的集成电路。

本发明的现有技术

许多电子器件使用各种不同类型的数字存储器。静态随机存取存储器(SRAM)是一种类型。在SRAM中，存储单元使用这样设计的有源器件，以致只要静态随机存取储存器被供电该器件就被连续供电并且保存它们的逻辑状态。另一种类型被称为动态随机存取存储器(DRAM)。

在DRAM中，每个存储单元中的信号必须被时不时地被恢复(在本文中称之为“刷新”)，以便不失去逻辑状态。这是因为各种不同的因素能引起被储存的信号漂移。例如，有源器件(例如，MOSFET)通常在DRAM中被用来存取存储单元。由与这些器件相关联的各种寄生现象引起的和/或来自各种其它来源的漏电流能引起被储存的信号随着时间逝去降级。变化的方向取决于漏电流的方向，后者在很大程度上取决于用来存取存储单元的有源器件的类型。如果N-沟道MOSFET被用来存取存储单元，那么漏电流的方向通常是朝向V_SS。如果P-沟道MOSFET被使用，那么漏电流的方向是朝向V_DD。未加抑制的这些效果将随着时间逝去引起这样大的漂移，以致信号的逻辑状态被失去，即，信号从表现第一逻辑状态的水平变化到表现第二逻辑状态的水平。

图1展示发生在使用N-沟道MOSFET存取存储单元的DRAM中的漂移和刷新的例子。存储单元在高逻辑状态的信号和存储单元在低逻辑状态信号都被展示出来。在这种DRAM中，在高逻辑状态下的存储单元被刷新到0.8V_DD。在低逻辑状态下的存储单元被刷新到0.2V_DD。人们能够看到两种信号都随着时间逝去逐渐减少。就表现低逻辑状态的信号而论，这种减少不产生问题，因为这种减少使电压变得更接近零位，即，更接近低逻辑状态的理想电压。然而，对于要表现高逻辑状态的信号，这种减少能产生问题。这是因为在不刷新的情况下随着时间逝去，电压最终将达到低电压状态。因为低逻辑状态随着时间逝去变得“更强壮”(即，电压变得更接近用于低逻辑状态的理想电压)，所以在本文中称之为“比较强壮的逻辑状态”。因为高逻辑状态随着时间逝去变得“更微弱”(即，电压变得离用于高逻辑状态的理想电压更远)，所以称之为“比较弱的逻辑状态”。

刷新通常是通过被称为“读出和反写操作”的操作完成的。请注意：一对数据线(往往称之为“位线”，或BL和NOT BL)通常被用于存储单元的读出和/或写入。位线之一被用来通过存取器件连接到存储单元上。另一个位线被用作基准信号。

图2展示被普遍用于读出和反写操作的信号时间安排。该操作有三个阶段：(1)预先充电阶段(通常是在地址被解码的时候完成的)、(2)电荷分享阶段，在该阶段中存储单元被接到位线之一上并且与它分享电荷以及(3)锁存阶段，在该阶段中存储单元的逻辑状态被读出(即，被检测)、锁定并且被反写到存储单元之中。这三个阶段在下面将予以进一步的讨论。

然而，人们首先应该注意，位线BL被展示用接近V_DD的电压开始预先充电阶段，而位线NOT BL被展示用接近零伏特的电压开始预先充电阶段。这假定早先的读出和反写操作导致在BL上的高逻辑状态和在NOT BL上的低逻辑状态。人们应该承认并非总是这种情况。在一些例证中，早先的读出和反写操作导致在BL上的低逻辑状态和在NOT BL上的高逻辑状态。在这样的例证中，BL用接近零伏特的电压开始预先充电阶段，而NOT BL用接近V_DD的电压开始预先充电阶段。请注意：存储单元被展示以对应于高逻辑状态的大约0.7V_DD的电压为起点。

在预先充电阶段中，每条位线都被预先充电到中值电压(midrail voltage)，即1/2V_DD。这用来准备从存储单元读出数据的位线。预先充电到1/2V_DD取消对已被普遍地用在较早的NMOSDRAM中的基准单元的需要。请注意：存储单元的电压在预先充电阶段不改变。

在电荷分享阶段中，BL被接到存储单元上。这引起位线BL与存储单元分享电荷，这引起BL上的电压变化(被展示成小幅度增加)。这种变化通常比较小(例如100毫伏，因为位线的电容通常比存储单元的电容大得多)。变化的方向取决于存储单元的逻辑状态。如果存储单元具有高逻辑状态，变化是正的(如图2所示)。如果存储单元具有低逻辑状态，变化是负的(例如，电压在0.2V_DD到零伏特的范围中)。

一旦电荷分享阶段被完成，存储单元的逻辑状态就能通过将位线BL上的电压与位线NOT BL上的电压进行比较确定下来。如果位线BL的电压高于位线NOT BL的电压，那么存储单元处在高逻辑状态。如果位线BL的电压低于位线NOT BL的电压，那么存储单元处在低逻辑状态。

在这个例证中，位线BL上的电压高于位线NOT BL上的电压，从而表示存储单元已处在高逻辑状态。假如存储单元处于低逻辑状态，那么存储单元的电压就会低于基准单元的电压，而且BL上的减少就会大于NOT BL上的减少。

锁存阶段被用来(基于位线BL、NOT BL上的电压)测知和锁存存储单元的逻辑状态和恢复存储单元中的信号。在锁存阶段中，BL在操作上保留对存储单元的连接。在两个电压中电压较高的位线(在这个例证中是BL)被向高(例如，朝V_DD)驱动。在两个电压中电压较低的位线(这个例证中的NOT BL)被向低(例如，朝零)驱动。在锁存阶段结束的时候，BL上的电压指示存储单元的逻辑状态。随着位线BL被向高(或低)驱动，存储单元中的信号被恢复。

DRAM传统上是以专用的集成电路(ICs)的形式提供的。这样的集成电路通常与一个或多个其它的集成电路一起合并成一个电子器件，例如，用于数字信息处理器的IC、用于模/数转换器的IC等。

然而，为了减少电子器件的尺寸、速度、成本和/或功率需求，人们已努力把DRAM存储器(尤其是高密度数字DRAM存储器)和其它的功能带到单一的IC之上。已与其它功能一起被嵌入IC的数字存储器通常称为“嵌入式”存储器。现在有改善嵌入式DRAM的愿望，例如减小尺寸、增大密度、提高存取速度、降低成本、提高产量和可信度和/或降低功率需求(例如，在运行模式中和/或在待机模式中)。

设计者面对实现这些目标的各种挑战。一些挑战与刷新存储单元的需要有关。例如，即使系统和DRAM处在待机模式中，存储单元也必须被刷新(例如，DRAM被供电以保存数据，但是并非是可存取的)。因为存储单元必须被刷新，所以刷新电路继续操作和消耗功率，甚至在待机模式中。对待机功率的冲击可能是重要的，尤其是在电子器件可用的能源有限的情况下。这对于小型的电池供电的电子器件(例如，手持移动电话)的情况尤为重要。在待机模式中高刷新功率的一个理由是许多刷新电路使用一个电荷抽运泵。这些电荷抽运泵是为了处理在运行模式(即，正常的操作模式)中遇到的高负荷按惯例定型的，因此在待机模式中需要与在运行模式中同样多的功率。

除此之外，当存储单元被刷新的时候，存储单元通常不是可存取的(对于处理器)。这种不可存取性能使需要存取存储单元中的数据的处理器停顿。请注意：存储单元的电时间常数限制信号能多快地被刷新。另外，请注意：随着DRAM变得更小和更密集，电时间常数往往增加。如同百分之一那样小的停顿率对于系统性能可以有重大的影响。

另外，存在一些其它的挑战。例如，为了减少存储周期时间，缩短反写(锁存)阶段的持续时间是共同的。然而，这通常意味着锁存阶段持续得不够长，不足以使存储单元中的电压达到V_DD。回忆一下电气定时怎样限制信号在存储单元中能被恢复的速度。例如，锁存阶段持续时间变得仅仅足够使位线上的电压就高逻辑状态而言达到0.8V_DD(而不是V_DD)，就低低逻辑状态而言达到0.2V_DD(而不是零)。电压往往在刷新之前就变得如同0.6V_DD一样低。

上述的减少反写阶段的持续时间的技术对于寻求提供更小的、更快速的、更可靠的和/或需要更少的功率的嵌入式DRAM的设计者和制造商可能造成一些困难。首先，介于0.8V_DD和0.6V_DD之间的单元电压与介于V_DD和0.8V_DD之间的电压相比提供较少的驱动力。较少的驱动力使容忍较高的单元时间常数变得更困难，因此使减少DRAM的尺寸变得更困难。除此之外，较少的驱动力也使减少单元存取时间(即，提高DRAM的速度)变得更困难和使增加位线负荷(另一种减小DRAM尺寸的通用技术)变得更困难。此外，因为单元有较低的电压，所以单元对于软错误和开关噪音具有较低的免疫性，而且对于漏电流具有较少的宽容，因此使提高生产率变得更困难。

因此，不管当前的嵌入式DRAM提供的性能水平如何，仍然存在进一步提高的愿望，例如，提供更小的(更高的密度)、更快速的、更可靠的和/或(在待机模式中和/或在运行模式中)需要更少功率的嵌入式DRAM。

本发明的概述

在本发明一个实施方案中，集成电路包括这样的DRAM，它(1)将位线预先充电到朝两种存储单元逻辑状态中较弱的一个偏置的电压，(2)有选择地以反转形式储存数据，这种形式(在至少一个实施方案中)将减少刷新这样的数据所需要的功率，(3)把数据保存在测知/锁存电路中并且使用这样的电路作为超高速缓存的一种形式来减少存储单元被存取的频率，并借此减少存储器的存取时间，以及(4)提供来自使用交替的，较低功率的操作模式(例如，如果DRAM处在待机中)电路的基准(例如，V_PP)。

然而，请注意：本发明的各种不同的方面是在下面揭示的。这些各种不同的方面不局限于前面描述的实施方案。而且，虽然可能对本发明的一个或多个方面的一个或多个实施方案存在潜在的优点，但是人们应该理解不存在这样的需求，即本发明的任何方面的任何实施方案都提供这样的优点。另外，请注意：本发明的各种不同的方面可能被单独地或与一个或多个其它方面组合在一起使用。进而，这些方面可能被用在任何类型的DRAM中，不管是否是嵌入式的。

依照本发明的一个方面，动态随机存取存储器(DRAM)包括有预先充电状态的读出模式而且包括：有众多存储单元的存储空间；至少一个存储单元子集有能力储存对应于第一逻辑状态或第二逻辑状态的信号，其中逻辑状态之一比另一个逻辑状态弱；众多逻辑电路，其中至少有一个包括CMOS逻辑电路；众多用来对至少一个存储单元子集读和写数据的位线；和在预先充电状态中将至少一条位线预先充电到朝较弱的逻辑状态偏置的预定电压的电路。

依照本发明的另一个方面，动态随机存取存储器(DRAM)包括有预先充电状态的读出模式而且包括：有众多存储单元的存储空间，至少一个存储单元子集有能力储存对应于第一逻辑状态或第二逻辑状态的信号，其中逻辑状态之一比另一个逻辑状态弱；众多逻辑电路，其中至少有一个包括CMOS逻辑电路；众多用来对至少一个存储单元子集读和写数据的位线；和用来在预先充电状态中将至少一条位线预先充电到朝较弱的逻辑状态偏置的预定电压的装置。

依照本发明的另一方面，在CMOS DRAM中使用的一种方法，其中CMOS DRAM包括有众多存储单元的存储空间；至少一个存储单元子集有能力储存对应于第一逻辑状态或第二逻辑状态的信号，其中逻辑状态之一比另一个逻辑状态弱；而且进一步包括众多用来对至少一个存储单元子集读和写数据的位线，CMOS DRAM包括有预先充电状态的读出模式，所述方法包括在预先充电状态中将至少一条位线预先充电到朝较弱的逻辑状态偏置的预定电压。

依照本发明的另一方面，集成电路包括：接收输入数据并且作为对反转控制信号的响应有选择地以反转形式或非反转形式储存数据的动态随机存取存储器(DRAM)。

依照本发明的另一方面，集成电路包括：接收输入数据而且包括基于反转控制信号的状态有选择地以反转形式或非反转形式储存数据的装置的动态随机存取存储器(DRAM)。

依照本发明的另一方面，在动态随机存取存储器(DRAM)中使用的方法，该方法包括：基于反转控制信号的状态有选择地以反转形式或非反转形式储存数据。

依照本发明的另一方面，集成电路包括动态随机存取存储器(DRAM)，其中包含有众多存储单元的存储空间，至少一个存储单元子集有能力储存对应于第一逻辑状态或第二逻辑状态的信号；众多对与至少一个存储单元子集耦合用来对那至少一个存储单元子集读和写数据的位线；众多测知/锁存电路，每个电路有第一和第二终端；众多有选择地将每一个测知/锁存电路分别与一个对应的位线对耦合的开关，其中DRAM有至少一种操作状态，在该操作状态中众多测知/锁存电路的至少一个子集被耦合到那对相应的位线上并且接收来自那对位线的信号；至少一种操作状态，在该操作状态中众多测知/锁存电路的至少一个子集中的每一个的至少一个终端至少被耦合到相应的那对位线之一上并且驱动它；至少一种操作状态，在该操作状态中众多测知/锁存电路的至少一个子集中的每一个保存指示储存在各自的存储单元中的信号的逻辑状态的数据；以及超高速缓存管理电路，它有指示与当前为它将数据保存在众多测知/锁存电路中的存储单元相关联的地址的信号，超高速缓存管理电路进一步有接收地址以指示对储存在与收到的地址相关联的存储单元中的数据的请求的输入，而且进一步有提供指示收到的地址是否是与当前为它将数据保存在众多测知/锁存电路中的存储单元相关联的地址之一的信号的输出。

依照本发明的另一方面，集成电路包括动态随机存取存储器(DRAM)，其中包含有众多存储单元的存储空间，至少一个存储单元子集有能力储存对应于第一逻辑状态或第二逻辑状态的信号；众多对与那至少一个存储单元子集耦合用来对那至少一个存储单元子集读和写数据的位线；众多测知/锁存电路，每个电路有第一和第二终端；众多有选择地将每一个测知/锁存电路与一对相应的位线耦合的开关的，其中DRAM至少有一种操作状态，在该操作状态中众多测知/锁存电路的至少一个子集被耦合到相应的那对位线上并且接收来自相应的那对位线的信号，和至少一个操作状态，在该操作状态中众多测知/锁存电路的至少一个子集的每一个的至少一个终端被耦合到至少一对相应的位线上并且驱动它们，和至少一个操作状态，在该操作状态中众多测知/锁存电路的至少一个子集的每一个都保存指示储存在各自的存储单元中的信号的逻辑状态的数据；和用来储存信号以指示与当前为它将数据保存在众多测知/锁存电路中的存储单元相关联的地址、用来接收地址以指示对储存在与收到的地址相关联的存储单元中的数据的请求和用来提供信号以指示收到的地址是否是与当前为它将数据保存在众多测知/锁存电路中的存储单元相关联的地址之一的超高速缓存管理装置。

依照本发明的另一方面，在动态随机存取存储器(DRAM)中使用的方法，该DRAM包含有众多存储单元的存储空间、至少一个存储单元子集有能力储存对应于第一逻辑状态或第二逻辑状态的信号，DRAM进一步包含众多与那至少一个存储单元子集耦合用来对那至少一个存储单元子集读和写数据的对位线和众多测知/锁存电路，每个测知/锁存电路都有第一和第二终端，所述方法包括：提供至少一种操作状态，在该操作状态中众多测知/锁存电路的至少一个子集与相应的一对位线耦合并且接收来自那对位线的信号；提供至少一种操作状态，在该操作状态中众多测知/锁存电路的至少一个子集的每一个的至少一个终端与相应的那对位线之一耦合并且驱动它；提供至少一种操作状态，在该操作状态中众多测知/锁存电路的至少一个子集的每一个都保存指示储存在各自的存储单元中的信号的逻辑状态的数据；储存指示与当前为它将数据保存在众多测知/锁存电路中的存储单元相关联的地址的信号；接收地址以指示对储存在与收到的地址相关联的存储单元中的数据的请求；和提供信号以指示收到的地址是否是与当前为它将数据保存在众多测知/锁存电路中的存储单元相关联的地址之一。

依照本发明的另一方面，集成电路包括动态随机存取存储器(DRAM)，该DRAM包括：有众多存储单元的存储空间，至少一个存储单元子集有能力储存对应于第一逻辑状态或第二逻辑状态的信号；众多与那至少一个存储单元子集耦合用来对那至少一个存储单元子集读和写数据的位线对；众多测知/锁存电路，每个电路都有第一和第二终端；众多有选择地使每一个测知/锁存电路与相应的一对位线耦合的开关；DRAM至少有第一操作状态，在该操作状态中众多测知/锁存电路的至少一个子集接收来自相应的那对位线的信号，该信号指示储存在相应的存储单元中的信号的逻辑状态，而且进一步至少有第二操作状态，在该操作状态中众多测知/锁存电路的至少一个子集的每一个的至少一个终端提供驱动至少一个相应的位线对的信号，而且进一步至少有第三操作状态，在该操作状态中众多测知/锁存电路的至少一个子集的每一个的至少一个终端不被接到相应的位线对上并且提供信号以指示储存在至少部份地与相应的位线对协同使众多测知/锁存电路的至少一个子集的每一个与预先充电信号耦合的相应的存储单元中的信号的逻辑状态。

依照本发明的另一方面，集成电路包括动态随机存取存储器(DRAM)，该DRAM包括：有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号；众多对与那至少一个存储单元子集耦合用来对那至少一个存储单元子集读和写数据的位线；众多测知/锁存电路，每个电路有第一和第二终端；众多有选择地使每一个测知/锁存电路与相应的位线对耦合的开关；DRAM至少有第一操作状态，在该操作状态中众多测知/锁存电路的至少一个子集接收来自那对相应的位线的信号，该信号指示储存在相应的存储单元中的信号的逻辑状态，而且进一步至少有第二操作状态，在该操作状态中众多测知/锁存电路的至少一个子集的每一个的至少一个终端提供信号以驱动至少一个相应的位线对，而且进一步至少有第三操作状态，在该操作状态中众多测知/锁存电路的至少一个子集的每一个的至少一个终端未被接到那对相应的位线上而且提供信号以指示储存在相应的存储单元中的信号的逻辑状态；以及用来至少部份地与第三操作状态协同给用于众多测知/锁存电路的至少一个子集的每一个的相应的位线对预先充电信号的装置。

依照本发明的另一方面，在动态随机存取存储器(DRAM)中使用的方法，该DRAM包括有众多存储单元的存储空间，至少一个存储单元子集有能力储存对应于第一逻辑状态或第二逻辑状态的信号，DRAM进一步包括众多与那至少一个存储单元子集耦合用来对那至少一个存储单元子集读和写数据的位线对和众多测知/锁存电路，每个测知/锁存电路有第一和第二终端的，所述方法包括：至少提供第一操作状态，在该操作状态中众多测知/锁存电路的至少一个子集接收来自那对相应的位线的信号，该信号指示储存在相应的存储单元中的信号的逻辑状态；至少提供第二操作状态，在该操作状态中众多测知/锁存电路的至少一个子集的每一个的至少一个终端提供驱动至少一个相应的位线对的信号；至少提供第三操作状态，在该操作状态中众多测知/锁存电路的至少一个子集的每一个的至少一个终端未被接到那个相应的位线对上而且提供信号以指示储存在相应的存储单元中的信号的逻辑状态；和至少提供一种操作状态，在该操作状态中用于众多测知/锁存电路的至少一个子集的每一个的相应的位线对至少部份地与第三操作状态协同被预先充电。

依照本发明的另一方面，集成电路包括动态随机存取存储器(DRAM)，该DRAM包括：有众多存储单元的存储空间，至少一个存储单元子集有能力储存对应于第一逻辑状态或第二逻辑状态的信号；众多对与至少一个存储单元子集耦合用来对那至少一个存储单元子集读和写数据的位线；众多测知/锁存电路，每个电路有第一和第二终端；众多有选择地使每一个测知/锁存电路与相应的一对位线耦合的开关，其中DRAM具有第一读出模式，在该模式中DRAM接收地址以指出对储存在与该地址相关联的存储单元中的数据的请求，并且在应答中，测知/锁存电路的至少一个子集的每一个的第一和第二终端与各自的一对位线耦合并接收来自那对位线的信号，该信号指出储存在各自的存储单元中的逻辑状态，DRAM具有反写模式，在该模式中众多测知/锁存电路的至少一个子集的每一个的至少一个终端与至少一个相应的位线对耦合并且驱动它们，以便把反写信号提供给各自的存储单元，而且DRAM具有第二读出模式，在该模式中DRAM接收地址，以指出对储存在与在第二读出模式中收到的地址相关联的存储单元中的数据的请求，众多测知/锁存电路的至少一个子集的所述的至少一个终端提供一个或多个信号，以便在作为对在第二读出模式中收到的地址的响应不使众多测知/锁存电路的所述终端与各自的位线对耦合的情况下指出储存在与在第二读出模式中收到的地址相关联的存储单元中的数据的逻辑状态。

依照本发明的另一方面，集成电路包括有第一操作模式和第二操作模式的动态随机存取存储器(DRAM)，第一操作模式和第二操作模式都包括刷新状态，DRAM包括：至少在第一操作模式中的时候有供电输出的dc-dc转换器；和至少在第一操作模式中的时候接收来自dc-dc转换器的输出功率并且至少在第二操作模式中的时候通过绕开dc-dc转换器的路径接收第二操作模式中的功率的电路。

依照本发明的另一方面，集成电路包括有第一操作模式和第二操作模式的动态随机存取存储器(DRAM)，第一操作模式和第二操作模式每个都包括刷新状态，DRAM包括：至少在第一操作模式中的时候有供电输出的dc-dc转换器；和至少在第一操作模式中的时候接收来自dc-dc转换器的输出功率的电路；和用来至少在第二操作模式中的时候通过绕开dc-dc转换器的路径为电路供电的装置。

依照本发明的另一方面，在动态随机存取存储器DRAM中使用的方法，DRAM有第一操作模式和第二操作模式，第一操作模式和第二操作模式每个都包括刷新状态，DRAM有dc-dc转换器和至少在第一操作模式中的时候接收来自dc-dc转换器的功率的电路，所述方法包括：在第二操作模式中的时候通过绕开dc-dc转换器的路径给所述电路供电。

依照本发明的另一方面，集成电路包括DRAM有包括第一操作模式和第二操作模式的至少两种操作模式，DRAM包括：有接收输入电压的第一输入并且有提供输出电压的输出的dc-dc转换电路；有第一输入终端与dc-dc转换器终端的输出连接、有第二输入终端接收输入电压、有控制终端接收指示DRAM究竟是处在第一操作模式中还是处在第二操作模式中的信号而且有输出终端提供输出电压的开关网络，其中如果DRAM处在第一操作模式中那么开关网络把输出终端接到第一输入终端上，如果DRAM处在第二操作模式中，那么开关网络把输出终端接到第二输入终端上；以及至少一个有终端与开关网络的输出连接的电路。

附图简要说明

图1展示在现有技术的DRAM中漏电对用来表示高逻辑状态和低逻辑状态的信号的影响；

图2展示在现有技术的DRAM中被用于读出和反写操作的信号时间安排；

图3是依照本发明的一个方面的一个实施方案的DRAM电路的代表；

图4展示在图3的DRAM电路的一个实施方案中用于读出和反写操作的信号时间安排；

图5展示在图3的DRAM电路的一个实施方案中用于读出和反写操作的信号时间安排；

图6是图3的DRAM电路的一个实施方案的一部分的示意图；

图7展示可能被用在与图6的电路相关联的一个实施方案中完成读出和反写操作的控制信号时间安排；

图8是有嵌入的DRAM的集成电路的代表；

图9是图8的嵌入式DRAM的一个实施方案的代表；

图10是图9的全局列解码和测知电路的一个实施方案的方框图；

图11是图9的控制电路的一个实施方案的方框图；

图12A是图11的逻辑状态调整电路的一个实施方案的一个部分的方框图；

图12B是在图12A的逻辑状态调整电路中使用的可编程的反相器的一个实施方案的示意图；

图12C是图11的逻辑状态调整电路的一个实施方案的另一部分的方框图；

图13A是逻辑状态调整电路的另一个实施方案的方框图；

图13B是图13A的逻辑状态调整电路的一个实施方案的方框图；

图14是图11的超高速缓存管理电路的一个实施方案的方框图；

图15是图11的V_PP供电电路的一个实施方案的示意图；而

图16展示被用在图15的V_PP供电电路的一个实施方案中的信号的波形。

本发明的详细描述

图3展示依照本发明一个方面的一个实施方案的DRAM电路40的代表。例如，DRAM电路40可能是CMOS型的DRAM电路，从而意味着DRAM电路40的一个或多个电路是用“互补金属氧化物半导体”技术实现的。DRAM可能被用来储存任何类型的数据。如同在本文中使用的那样，术语“数据”的意思是包括所有类型的信息，例如但不限于数字数据、文字数字数据、信号数据(例如但不限于声频数据或视频数据)、图像数据、程序或目标码、或它们的任何组合。

DRAM电路40包括存储阵列42、行解码电路44、和列解码和测知电路46。存储阵列42有一组被示意地展示成(例如)以50表示的盒子的宏存储单元。在这个实施方案中，每个宏单元有两个存储单元，即，左侧存储单元和右侧存储单元(对于细节参照图6)，虽然本发明不局限于这样的安排。宏单元形成数组水平的行(例如以52表示的行)和垂直的列(例如以54表示的列)。在一个可仿效的实施方案中，有128行和128列宏单元。

宏单元是通过断言水平地穿过存储阵列42部署的字线RWL₁-RWL_n、LW L₁-LWL_n之一每次存取一行的(对于细节参照图6)。例如，字线RWL_i被断言，为的是在相关联的第i行中存取每个宏单元的右侧存储单元。字线LWL_i被断言，为的是在第i行中存取每个宏单元的左侧存储单元。行解码电路44将ADDR信号解码以确定字线RWL₁-RWL_n、LWL₁-LWL_n中哪条字线断言。

数据借助垂直地穿过存储阵列42部署的互补的数对被称为位线的信号线(BL₁-BL_m、NOT BL₁-NOT BL_m)进出存储单元。一对截然不同的位线BLi、NOT BLi被提供给每列宏单元(对于细节参照图6)。请注意：在互补的输出被提供而且在被断言的状态中只有一种补码可能被讨论的情况下，熟悉这项技术的人应该清楚未被断言的补码在逻辑上也被包含在其中。

每对位线BL_i、NOT BL_i在列解码和测知电路46中与相关联的测知/锁存电路耦合(关于细节参照图6)。请注意：测知/锁存电路有时被称为测知放大器电路，其中术语“放大器”意味着包括完成非线性开关功能的一种或多种电路。列解码和测知电路46依照ADDR信号选择某些测知/锁存电路的输出。被选定的输出在SL₄₀、NOT SL₄₀上提供。

DRAM电路40进一步包括两个以56表示的基准行。每个基准行有众多被示意地表示成盒子58的基准单元。基准单元58被用来在从存储单元读数据时提供基准信号，下面将进一步描述。当在宏单元50中存取左侧存储单元的时候，一行基准单元被使用。当在宏单元50中存取右侧存储单元的时候，另一行基准单元被使用。在这个实施方案中，基准单元58与存储阵列42中的存储单元完全相同，尽管这并非是必要的。

如同先前陈述的那样，DRAM中的存储单元为了不失去它们的逻辑状态有时必须被刷新。刷新一般是使用读出和反写操作完成的，其第一阶段给位线预先充电。同样地，DRAM电路40包括预先充电电路48。然而，不同于现有技术的CMOS DRAM，预先充电电路48不将位线预先充电到1/2V_DD，而是将位线预先充电到朝较弱的存储单元逻辑状态偏置的电压。例如，如果高逻辑状态是较弱的逻辑状态，那么位线被预先充电到V_DD。

这有各种不同的好处。例如，如果位线被预先充电到V_DD，而不是1/2V_DD，那么较高的电压能够被储存在存储单元中，无需延长锁存(反写)阶段。较高的电压提供较高的驱动力，可能如同先前讨论的那样使宽容较高的单元时间常数变成可能的，使减小DRAM的尺寸变成可能的。除此之外，较高的驱动能力可能使减少单元存取时间(即，提高DRAM的速度)变成可能的，使增加位线负载(另一种减少DRAM尺寸的通用技术)变成可能的。此外，因为电压比较高，单元可能对来自逻辑电路的软错误和开关噪音有较大的免疫性。此外，较高的单元电压还可能导致对漏电流较大的宽容，借此增加产量和/或扩展存储器温度范围。较高的单元电压还可能使减少完成刷新的速率变成可能的。除此之外，较大的余量使使用倾向于较低的功率需求的较低的V_DD电压变成可能。除此之外，预先充电到V_DD而不是1/2V_DD可能使取消通常被用来预先充电到1/2V_DD的高功率电荷抽运泵变成可能的，这可能大大减少待机模式中的功率需求。除此之外，较高的预先充电电压可能有助于减少位线上的寄生结电容。

请注意：如果较弱的逻辑状态是低逻辑状态，那么位线可能(举例说)被预先充电到V_SS，借此在存储单元中产生较低的电压(用于低逻辑状态)，无需延长反写阶段。

图4和图5展示在一个实施方案中用于有朝较弱的逻辑状态偏置的预先充电的读出和反写操作的信号时间安排。明确地说，图4展示在读有对应于高逻辑状态的电压的存储单元时的信号时间安排。图5展示在读有对应于低逻辑状态的电压的存储单元时的信号时间安排。请注意：在这个实施方案中，高逻辑状态是较弱的存储单元逻辑状态。另外，请注意：基准单元信号在图4和图5中也被展示出来。基准单元在读存储单元的逻辑状态时被使用。在这个实施方案中，使用基准单元是因为位线被预先充电到V_DD而不是1/2V_DD。

参照图4，对于读出和反写操作存在三个阶段：预先充电阶段、电荷分享阶段和锁存阶段。请注意：存储单元的电压被展示从在高逻辑状态范围内的大约0.7V_DD开始预先充电阶段。基准单元(在读存储单元的逻辑状态时使用的)的电压被展示从大约0.4V_DD(即，在高逻辑状态范围和低逻辑状态范围之间大体上居中)开始。

另外，请注意：位线BL被展示用接近V_DD的电压开始预先充电阶段，而位线NOT BL被展示用接近零伏特的电压开始预先充电阶段。这假定先前的读出和反写操作在BL上造成高逻辑状态和在NOT BL上造成低逻辑状态。应该承认并非总是这种情况。在一些例证中，先前的读出和反写操作在BL上造成低逻辑状态而在NOT BL上造成高逻辑状态。在这样的例证中，BL用接近零伏特的电压开始预先充电阶段，而NOT BL用接近V_DD的电压开始预先充电阶段。

在预先充电阶段中，位线BL、NOT BL都被预先充电到V_DD。请注意：存储单元的电压和基准单元的电压在预先充电阶段期间不改变。

在电荷分享阶段中，位线BL被接到存储单元上。这引起位线BL与存储单元分享电荷，从而引起BL上的电压稍微下降。下降的幅度取决于存储单元中的电压(即，存储单元的逻辑状态)。存储单元的电压越高，下降越少。

位线NOT BL被接到基准单元上。这引起位线BL与基准单元分享电荷。基准单元的电压将总是低于V_DD，因此，电荷分享引起NOT BL上的电压下降。

一旦电荷分享阶段完成，存储单元的逻辑状态能通过将位线BL上的电压与位线NOT BL上的电压进行比较被确定下来。如果位线BL的电压高于位线NOT BL上的电压，那么存储单元处在高逻辑状态。另一方面，如果位线BL的电压低于位线NOT BL的电压，那么存储单元处在低逻辑状态。

在这个例证中，位线BL上的电压高于位线NOT BL上的电压。这是因为存储单元已处在高逻辑状态。假如存储单元处在低逻辑状态，那么存储单元的电压将低于基准单元的电压，而且BL上的减少将大于NOT BL上的减少。

锁存阶段被用来测知和锁存存储单元的逻辑状态(基于位线BL、NOT BL上的电压)，以及恢复存储单元中的信号。在锁存阶段中，电压为两个电压中较高者的位线(在这个例证中是BL)被向高点(例如，朝V_DD)驱动。电压为两个电压中较低者的位线(在这个例证中是NOT BL)被向低点(例如，朝零)驱动。在锁存阶段结束的时候，BL上的电压指示存储单元的逻辑状态。在存储单元中的信号在位线BL被向高点(或低点)驱动的时候被恢复。

图5展示在读具有对应于低逻辑状态的电压的存储单元时信号的时间安排。请注意：存储单元的电压被展示从在低逻辑状态范围内的大约零伏特开始。如图4所示，基准单元的电压再一次从大约0.4V_DD(即，在高逻辑状态范围和低逻辑状态范围之间大体上居中)开始。

图5的信号时间安排类似于图4的信号时间安排，不同之处在于因为存储单元处在低逻辑状态，所以存储单元的电压低于基准单元的电压，因此，电荷分享使BL上的减少大于NOT BL上的减少。在锁存阶段中，NOT BL是电压为两个电压中较高者的位线，因此被向高点驱动。位线BL具有两个电压中较低的电压，因此被向低点驱动。如图4所示，BL上的电压指示在存储单元中数据的逻辑状态。存储单元中的信号在位线BL被向低点驱动的时候被恢复。

应该承认本发明的这个方面不局限于预先充电到V_DD或V_SS。例如，各种不同程度的利益可能是这样获得的：通过预先充电到朝较弱的逻辑状态偏置的任何电压，即如果较弱的逻辑状态是高逻辑状态则为任何大于(V_DD-V_SS)/2的电压，而如果较弱的逻辑状态是低逻辑状态则为任何小于(V_DD-V_SS)/2的电压。

因此，在一些实施方案中，偏置的预先充电是在未预先充电到V_DD或V_SS的情况下实现的。

例如，一些实施方案可能通过使用N型沟道FET预先充电到电压V_DD-V_TH。请注意：门限电压V_TH通常将取决于技术和电源电压。对于有一伏特电源的0.13um的CMOS，门限电压大约是0.2V。对于用1.8伏特电源操作的0.18um的CMOS，门限电压大约是0.6V。。

请注意：如果用N-沟道MOSFET晶体管存取存储单元，那么高逻辑状态通常是比较弱的逻辑状态。如果用P-沟道MOSFET晶体管存取存储单元，则低逻辑状态通常是比较弱的逻辑状态。

现在已讨论了朝较弱的逻辑状态偏置的预先充电，下面讨论图4和图5所展示的信号时间安排的潜在的修正。请注意：可能被用来预先充电到V_DD的电路的例子是参照图6和图7描述的。

再一次参照图4和图5，人们应该承认对于前面讨论过的时间安排在刷新高逻辑状态下的存储单元时发生的电压摆幅近似等于在刷新低逻辑状态下的存储单元时发生的电压摆幅。因此，对于前面讨论过的时间安排，刷新在高逻辑状态下的存储单元(图4)所需要的功率数量近似等于刷新在低逻辑状态下的存储单元(图5)所需要的功率数量。

然而，应该承认，在图4的时间安排中，不需要将位线NOTBL驱动到零伏特。因此，一些实施方案在锁存阶段结束之前终止对位线NOT BL的驱动。这在本文中被称为“反写终止”。虚线70展示使用反写终止时在位线NOT BL上发生的电压。反写终止将大大减少NOT BL上的电压摆幅，并借此减少刷新有高逻辑状态的存储单元所需要的功率，这应该是显而易见的。

然而，就图5的信号时间安排而言，终止NOT BL上的驱动不产生可比的利益。这是因为图5中的NOT BL的电压摆幅与图4中的NOT BL(没有反写终止)的电压摆幅相比较是比较小的。请注意：反写终止通常不被用于位线BL，因为为了保证恢复存储单元中的电压，将位线BL朝零驱动是符合要求的。

因此，如果反写终止被使用，刷新在高逻辑状态下的存储单元所需要的功率数量(例如，如图4所示)少于刷新在低逻辑状态下的存储单元所需要的功率数量(例如，如图5所示)。这意味着刷新主要由1组成的数据所需要的功率数量在其它条件全相等的条件下少于刷新主要由0组成的数据所需要的功率数量。然而，业已确定，主要由0组成的数据能以反转形式储存，以有助于减少保存这样的数据所需要的刷新功率的数量。下面参照图11、12A-12B、和13a-13B依照本发明的一个方面的一个实施方案描述反转数据的电路。

图6展示可能被用来在有反写终止的情况下对宏单元的列完成刷新的电路的例子。该电路包括一对位线，以BL_j和NOT BL_j表示；预先充电电路100、101；测知/锁存电路102和解码电路104。宏单元是以105表示的。宏单元105有以106展示的右侧存储单元(例如被描绘成一个电容)和以107展示的左侧存储单元(例如被描绘成一个电容)。

许多晶体管被展示在6图中。除非另有说明，每个晶体管都是N-沟道MOSFET。接收控制信号(LWL_j)的晶体管108被用来使左侧存储单元106与位线BL_j耦合/去耦。接收字线RWL_j的晶体管109被用来使左侧存储单元107与其它的位线(NOT BL_j)耦合/去耦。请注意：每次只有一个存储单元106、107被存取。第一基准单元(例如被描绘成一个电容)是用REF1表示的。第二基准单元(例如被描绘成一个电容)是用REF2指示。接收控制信号(RWL)的晶体管110被用来使第一基准单元REF1与位线BL_j耦合/去耦。接收字线LWL的晶体管111被用来使第二基准单元REF2与其它位线NOT BL_j耦合/去耦。

基准单元REF1、REF2被用来提供在从存储单元读数据时使用的基准信号。如果右侧存储单元107被存取，则使用第一基准单元REF1。如果左侧存储单元106被存取，则使用第二基准单元REF2。基准单元REF1、REF2通常(通过基准单元预先充电电路系统，未示出)被预先充电到大体上在与高逻辑状态相关联的信号和与低逻辑状态相关联的信号之间居中的信号。

测知/锁存电路102上的一个终端有选择地经由信号线112和(对控制信号A作出响应的)开关116耦合到位线BL_j上。测知/锁存电路102上的另一个终端有选择地经由信号线122和(对控制信号B作出响应的)开关126被耦合到位线NOT BL_j上。请注意：开关116、126被展示成FET，然而，其它类型的开关也可能被使用。第一预先充电电路100被用来(响应控制信号P1)给位线BL_j、NOT BL_j预先充电。第二预先充电电路101被用来(响应控制信号P2)给信号线112、122预先充电。解码电路104接收来自测知/锁存电路102的信号并对控制信号(用COL DEC表示)作出响应，提供输出信号，SL_j、NOT SL_j。

在这个实施方案中，测知/锁存电路102包括两个交叉耦合的反相缓冲器132、134。控制信号(用STRB表示)被提供给每一缓冲器132、134上的准许引线并且被用来启动/停用测知/锁存电路102。在这个实施方案中，每个缓冲器132、134都是CMOS器件。

第一预先充电电路100由三个晶体管140、142、144组成。P1信号提供给每个晶体管140、142、144的门控终端。晶体管140、144的漏极终端被连接到预先充电电压(例如，V_DD)上。如果P1信号被断言，那么晶体管140、144接通并且把预先充电电压(例如，V_DD)提供给每条位线BL_j、NOT BL_j。第二预先充电电路101由晶体管148、150、152组成。P2信号提供给每个晶体管148、150、152的门控终端。晶体管148、152的漏极终端被连接到预先充电电压(例如，V_DD)上。如果P2信号被断言，那么晶体管148、152被接通并且把预先充电电压(例如，V_DD)提供给信号线112、122。

解码电路104包括晶体管160、162。COL DEC信号被提供给每个晶体管160、164的门控终端。每个晶体管160、164的漏极终端有来自测知/锁存电路1 02的各自的信号。如果COL DEC信号被断言，晶体管160、164被接通并且把来自测知/锁存电路102的信号提供给信号线SL_j、NOT SL_j。虽然未展示，但是类似于第一和第二预先充电电路100、101的第三预先充电电路可能被提供以便在COL DEC信号被断言之前给信号线SL_j、NOT SL_j预先充电。

在一些实施方案中，字线LWL_i、RWL_i和控制信号P1、P2是由高于V_DD的电压V_PP驱动的。这是为了被字线LWL_i、RWL_i和控制信号P1、P2驱动的晶体管(即晶体管108-109、140-142和148-152)能够在门限不下降的情况下提供V_DD。依照本发明一个方面的一个实施方案产生V_PP的电路下面将参照图11、15-16予以描述。

在一些实施方案中，为了减少存储器存取时间，测知/锁存电路是作为寄存器(或超高速缓存)的形式使用的。在这样的实施方案中，测知/锁存电路有它们用来保存从存储单元取回的数据的寄存器状态。数据被进一步从存储阵列取回之前，确定数据是否已经被保存在测知/锁存电路中。如果数据被这样保存，那么数据将从测知/锁存电路取回。这避开访问存储阵列的需要。测知/锁存电路在以这种寄存器状态保存数据的时候可能与位线失去耦合，为的是不干扰正在预先充电为将来的存储单元存取准备的位线。用来依照本发明一个方面的一个实施方案管理测知/锁存电路的超高速缓存的电路将在下面参照图11、14予以描述。

图7展示可能与图6的电路联合使用完成读出和反写操作的控制信号时间安排的例子。控制信号时间安排包括用于测知/锁存电路的反写终止和寄存器状态。在图7中，展示一个完全的读出和反写操作170和另一个读出和反写操作180的一部分。每个读出和反写操作170、180都有三个阶段：预先充电阶段、电荷分享阶段和锁存/反写阶段(仅仅对操作170展示)。预先充电阶段有两个部份。在第一部份，测知/锁存电路处在寄存器状态中，而且位线被预先充电。用于预先充电阶段第一部份的控制信号时间安排如下。LWL_i和A信号转变(或已转变)到将存储单元106与位线BL_j隔离并且关闭开关116(借此使测知/锁存电路102与位线BL失去耦合)的低逻辑状态。控制信号B处在使测知/锁存电路102与位线NOT BL_j去耦的低逻辑状态。P1信号被断言，使晶体管148-152“导通”，借此给位线BL_j、NOT BL_j预先充电。STRB信号保持被断言，因此测知/锁存电路102保存先前锁存的数据。COL DEC信号保持被断言，使晶体管160、164保持“导通”，使信号SL_j、NOT SL_j保持在指示最近被读出的存储单元(例如，存储单元106)的状态的逻辑状态。换言之，如果存储单元106处在高逻辑状态，那么SL_j信号保持在高逻辑状态而NOT SL_j信号保持在低逻辑状态。另一方面，如果存储单元106处在低逻辑状态，那么SL_j信号保持在低逻辑状态而NOT SL_j信号保持在高逻辑状态。

在这个例子中，预先充电阶段的第一部份(和测知/锁存电路的寄存器状态)一直持续到确定该电路需要访问存储阵列。在预先充电阶段的第一部份(测知/锁存电路的寄存器状态)中，测知/锁存电路保存先前从存储阵列取回的数据。如果DRAM收到对数据的请求，则确定数据是否已经被保存在测知/锁存电路中。如果数据被这样保存，那么数据被从测知/锁存电路取回。这避免访问存储阵列的需要，因此减少提供被请求的数据所需要的时间。如果数据当前未被保存在测知/锁存电路之一中，那么被请求的数据将需要从适当的存储单元取回。

当确定电路需要访问存储阵列的时候，预先充电阶段的第一部份(和测知/锁存电路的寄存器状态)结束。在预先充电阶段的第二部份中，测知/锁存电路不再处于寄存器状态中，而且信号线112、122被预先充电。用于预先充电阶段的第二部份的控制信号时间安排如下。控制信号P1、P2被断言，而且其它的控制信号(LWL_j、A、B、STRB和COL DEC)处在低逻辑状态。在P1、P2信号被断言的情况下，晶体管148-152和晶体管148-152被“导通”，借此将位线BL_j、NOT BL_j和信号线213、122预先充电到预先充电电压(例如，V_DD)。请注意：信号线SL_j、NOT SL_j也被预先充电到预先充电电压(例如，V_DD)。因为没有一个其它的控制信号(LWL_j、A、B、STRB和COLDEC)被断言，所以存取晶体管108被关闭，借此将存储单元106与位线BL_j隔离。开关116，126也是关闭的，借此将测知/锁存电路(处在被禁止的状态中)与位线BL_j、NOT BL_j隔离。

在电荷分享阶段中，预先充电电路100、101被关闭(P1、P2信号处在低逻辑状态)而且LWL_j、A和B信号被断言。在LWL_i信号被断言的情况下，存取晶体管108被接通，借此使存储单元106与位线BL_j耦合、引起BL_j和存储单元分享电荷。(请注意：LWL信号也被断言，因此，晶体管111被接通，借此使基准单元REF2与位线NOT BL_j耦合，引起NOT BL_j和基准单元REF2分享电荷)。因为A和B信号被断言，开关116，126也是导通的，借此使测知/锁存电路102(保持在被禁止状态中)与位线BL_j、NOT BL_j耦合。

在锁存/反写阶段的起点，A、B信号转变(或已转变)到低逻辑状态，关闭开关116、126，并借此使测知/锁存电路102与位线BL_j、NOT BL_j去耦。然后，STRB信号被断言，使测知/锁存电路102能够测知和驱动信号线112、122。在两个电压中具有较高的电压的信号线被朝高点(例如，朝V_DD)驱动。在两个电压中具有较高的电压的信号线被朝低点(例如，朝零点)驱动。然后，COL DEC信号被断言，使晶体管160、164导通。如果位线BL_j处在高逻辑状态，那么信号SL_j保持在高逻辑状态(回归信号SL_j、NOT SL_j已被预先充电到预先充电电压，例如，V_DD)。如果位线BL_j处在低逻辑状态，那么信号SL_j转变到低逻辑状态。与断言COL DEC信号同时(或其后某个时间)发生的是A信号被再次断言，以便再一次接通开关116，借此使测知/锁存电路102与用于对存储单元106反写的BL_j耦合。这样，数据被锁存，而且存储单元中的电压被恢复。请注意：B信号不被再次断言，因为如上所述，不需要对与基准单元111连接的位线NOT BL_j反写。

在完成读出和反写操作170之后，用于读出和反写操作180的预先充电阶段开始。如上所述，预先充电阶段有两个部份。在第一部份，测知/锁存电路处在寄存器状态中，而且位线被预先充电。预先充电阶段的第一部份(和测知/锁存电路的寄存器状态)一直持续到确定该电路需要访问存储阵列。在预先充电阶段的第一部份(测知/锁存电路的寄存器状态)中的时候，测知/锁存电路保存先前从存储阵列取回的数据。如果DRAM收到对数据的请求，则确定数据是否已经被保存在测知/锁存电路中。如果数据被这样保存，则将数据从测知/锁存电路取回。在预先充电阶段的第二部份，测知/锁存电路不再处于寄存器状态，而信号线112、122被预先充电。用于读出和反写操作180的控制信号时间安排与上面关于读出和反写操作170的描述相同。

本发明的各个方面在下面就图8所示的具有嵌入的DRAM222的集成电路200进一步予以讨论。

现在参照图8，集成电路200包括DRAM 222，数字信息处理器224和I/O电路系统226。如同下面将要讨论的那样，DRAM222使用众多类似于DRAM电路40(图3)的DRAM电路以及本发明的各个方面的实施方案。这样的实施方案包括下述特征：(1)将位线预先充电到朝两个存储单元逻辑状态中比较弱的一个偏置的电压，(2)有选择地以反转形式储存数据，以减少刷新这样的数据所需要的功率(至少在这个实施方案中)，(3)把数据保存在测知/锁存电路中而且使用这样的电路作为超高速缓存的形式以便减少存储单元被存取的频率并借此减少存储器存取时间，和(4)由采用交替的功率较低的操作模式(例如，如果DRAM处在待机模式中)的电路提供基准(例如，V_PP)。这些特征将在下面予以进一步的讨论。

数字信息处理器224执行在完成数字处理任务中使用的指令。I/O电路226提供对输入和/或输出集成电路200的信号进行调节的信号。例如，I/O电路226可能包括缓冲电路，以驱动外部负载和/或逻辑电平变换电路。逻辑电平变换电路是在用来代表集成电路之内的逻辑状态的电压电平不同于用来表示集成电路200外部的逻辑状态的电压电平的情况下被使用的。

DRAM 222、处理器224和I/O电路226通过内部总线230相互连接。内部总线230可能包括众多分开的总线(例如，数据和地址)，每条总线将集成电路200之内的两个或多个电路和/或器件相互连接。

集成电路200有很多通过它们与集成电路200交换信号和/或功率的用来提供对外部终端(例如，在集成电路200外部的引线、球格阵列等)的互连点的焊点。例如，V_DD焊点232、V_SS焊点234和V_I/O焊点236被用来给集成电路200提供功率。INVERT CONTROL焊点238和STANDBY焊点240被用来把反转控制信号和待机信号分别提供给集成电路200。这些信号将在下面予以进一步的讨论。用242指示的数据和地址焊点被用来对集成电路200存取数据和地址信号。

信号线244，246把V_DD、V_SS焊点232，234连接到DRAM 222上。信号线(未示出)把这些焊点232，234连接到数字信息处理器224和I/O电路226上；这样的信号线在图8中已被省略，以保持图形清楚。信号线248把V_I/O焊点236接到DRAM 222和I/O电路226上。信号线250、254分别把反转控制焊点238和待机焊点240连接到I/O电路226上。信号线252、256把I/O电路226接到DRAM 222上。一条或多条用258表示的总线把用242表示的数据和地址焊点连接到I/O电路226上。这一条或多条总线258在下文中被统称为总线258。

在操作中，数字信息处理器224通过总线230取回指令(例如，从DRAM 222)。数字信息处理器224执行指令，并且如果适当，产生将储存在DRAM 222中的数据。数据和任何相关联的地址可以通过总线230提供给DRAM 222。数据也能经由I/O电路226储存到DRAM中和从DRAM中取回。I/O电路226分别通过信号线250、254接收反转控制信号和待机信号，并且产生对应的信号，通过信号线252、256提供给DRAM 222的。这些信号将在下面予以进一步的讨论。数据和/或地址信号是通过总线258提供给I/O电路226的，后者产生对应的被依次提供给总线230的信号。

应该承认所有的这些电路、器件、焊点和互相连接可能并非在每个实施方案中都是需要的，因此不是必不可少的。此外，不拒绝包括其它类型的电路、器件、焊点及互相连接，例如但不限于模数转换器、数模转换器和/或其它类型的数字存储器器件。

图9展示DRAM 222的一个实施方案。在这个实施方案中，DRAM 222包括第一存储阵列260、第一全局行解码器电路262、第一全局列解码和测知电路264、第二存储阵列266、第二全局行解码电路268、第二全局列解码和测知电路270、以及控制电路272。第一存储阵列260通过用274表示的第一组为数众多的信号线与第一全局行解码电路262耦合，并且通过用276表示的为数众多的信号线与第一全局列解码和测知电路264耦合。第二存储阵列266被通过用278表示的第二组为数众多的信号线与第二全局行解码电路268耦合，而且通过用280表示的为数众多的信号线与第二全局列解码和测知电路270耦合。

控制电路272分别通过信号线244、246、248、252和256接收V_DD信号、V_SS信号、V_I/O信号、INVERT CONTROL信号和STANDBY信号。控制电路272还通过信号线282接收READ/WRITE信号。

每存储阵列260、266被分成众多子阵列。例如，存储阵列260被分成32个子阵列，用301-332表示，而存储阵列266也被分为32个子阵列，用333-364表示。每个子阵列301-332、333-364实质上都类似于DRAM电路40(图3)。

DRAM通常处在读出模式中，但是可以通过断言信号线282上的READ/WRITE信号进入写模式。在下面的讨论中，将假定DRAM处在读出模式中，除非另有说明。

在操作中，地址是通过总线230提供给控制电路272的。控制电路272将地址解码，产生共同识别存储阵列260、266中的一个或多个存储单元的RA信号和CA信号。RA和CA信号被分别提供给通过把控制信号通过信号线274、276提供给在第一存储阵列260中的子阵列301-332作出响应的第一全局行解码电路262和第一全局列解码和测知电路264。RA和CA信号也被分别提供给通过把控制信号通过信号线278、280提供给第二存储阵列266的子阵列333-364作出响应的第二全局行解码电路268和第二全局列解码和测知电路270。

在存储器读出操作的情况下，第一存储阵列260通过产生指示储存在第一存储阵列中被选定的存储单元中的信号的逻辑状态的数对互补的信号260作出响应。这数对互补的信号通过信号线276提供给第一全局列解码和测知电路264，后者依照CA信号选择一对或多对，而且把用D、NOT D表示的选定的一对或多对互补信号提供给控制电路272。控制电路272接收互补的信号D，NOT D，而且产生互补的信号，DATA、NOT DATA信号，下面将予以进一步的描述，提供给总线230。

如果READ/WRITE信号在信号线282上被断言，那么DRAM222完成下面的写操作。控制电路272借助来自总线230的DATA& ADDR信号接收地址和数据。控制电路272通过产生上述的共同指示一个或多个存储单元的RA、CA信号作出响应。除此之外，控制电路产生提供给第一全局列解码和测知电路264和第二全局列解码和测知电路270的一对或多对用D、NOT D表示的互补信号。除此之外，控制电路断言提供给第一全局列解码电路264和第二全局列解码电路270的WRITE信号。然后，提供给存储阵列260、266的数据被储存在指定的存储单元中。

第二全局行解码电路268和第二全局列解码和测知电路270分别类似于第一全局行解码电路262和第一全局列解码和测知电路264地操作。

图10展示全局列解码和测知电路264(图9)的一个实施方案的一部分。在这个实施方案中，全局列解码和测知电路264有等级制体系结构，这种结构包括接收由第一存储阵列260(图9)中的子阵列301-308(图9)的行提供的数对多位的互补信号SL301、NOT SL301～SL308、NOT SL308的第一组读出放大器380。每对多位的互补信号由两个32位信号组成。第一组读出放大器380把信号提供给第一组多路复用器382。第一组多路复用器382中的每个多路复用器依照解码的地址信号(未示出)选择八对多位的互补信号。被选定的数对信号提供给第二组读出放大器384，后者把信号提供给第二组多路复用器386。与第一组多路复用器382相同，第二组多路复用器386中的每个多路复用器依照解码的地址信号选择八对多位互补的信号(未示出)。被选定的数对多位的互补信号被提供给第三组读出放大器388，后者提供组成多位的互补信号D、NOT D的信号。

图11展示控制电路272的一个实施方案的方框图。在这个实施方案中，控制电路272包括超高速缓存管理电路400、V_PP电源电路401和逻辑状态调整电路402。

超高速缓存管理电路400控制保存在测知/锁存电路中的数据的使用。如上所述，在一些实施方案中，测知/锁存电路有寄存器状态，在这种状态中它们保存从存储单元取回的数据。如果DRAM收到对数据的请求，超高速缓存管理电路400确定数据当前是否被保存在DRAM里面的测知/锁存电路之一中。如果数据当前未被保存在测知/锁存电路之一中，那么从适当的存储单元取回被请求的数据。另一方面，如果数据当前被保存在一个或多个测知/锁存电路的中，那么超高速缓存管理电路400产生引起将被请求的数据从适当的测知/锁存电路取回的控制信号。这避免访问存储阵列的需要，并因此减少提供被请求的数据所需要的时间。测知/锁存电路可以在寄存器状态中保存数据的时候与位线去耦，为的是不干扰正在预先充电为将来的存储单元存取准备的位线。超高速缓存管理电路400将在下面参照图14予以进一步的讨论。

V_PP电源电路401产生在存储阵列260、266内使用的V_PP电源电压。如上所述，V_PP电源电压往往是由在待机模式中效率变得比较低的电荷抽运泵产生的。的确，在待机模式中使电荷抽运泵运行所需要的功率几乎与在运行模式中使电荷抽运泵运行所需要的功率一样多，即使在待机模式中负荷要低得多。为了确定这个问题的地址，V_PP电源电路40 1有两种操作模式。一种操作模式(即，常态操作模式)是在DRAM处在运行模式时使用的。另一种操作模式是在DRAM处在待机模式时使用的功率比较低的操作模式。其它可用的功率比较低的替代操作模式有助于减少DRAM在待机模式期间所需要的功率。V_PP控制电路401将在下面参照图15、16予以进一步的讨论。

逻辑状态调整电路402提供以反转形式储存数据的能力，并因此可用来帮助减少刷新主要由0组成的数据(刷新功率比较高的逻辑状态)所需要的功率数量。如上所述，如果使用反写终止，在高逻辑状态刷新存储单元(例如，如图4所示)所需要的功率数量少于在低逻辑状态刷新存储单元(例如，如图5所示)所需要的功率数量。这意味着刷新主要由1组成的数据所需要的功率数量在其它条件全相等的条件下少于刷新主要由0组成的数据所需要的功率数量。

请注意：在这个实施方案中，高逻辑状态可以被称为“刷新功率比较低的逻辑状态”。低逻辑状态可以被称为“刷新功率比较高的逻辑状态”。然而，应该理解，在一些DRAM中，刷新在低逻辑状态的存储单元所需要的功率数量少于刷新在高逻辑状态的存储单元所需要的功率数量。在这样的DRAM中，低逻辑状态是“刷新功率比较低的逻辑状态”，而高逻辑状态是“刷新功率比较高的逻辑状态”。

借助逻辑状态调整电路402，0比1多的数据能被反转(以致数据所具有的1比0′多)，而且以它的反转形式被储存在存储空间中，从而有效地减少刷新数据所需要的功率数量。如果数据被以反转形式储存，数据优选在取回时被再次反转，借此以它的最初形式返回数据。

在这个实施方案中，逻辑状态调整电路402与用于INVERTCONTROL信号、DATA信号、READ/WRITE信号和D信号的信号线耦合。操作如下。在写的情况下，逻辑状态调整电路402接收INVERT CONTROL信号和DATA信号，并且提供D信号。如果INVERT CONTROL信号被断言，那么由电路402提供的D信号与DATA相比较被反转。如果INVERT CONTROL信号未被断言，那么D具有与DATA相同的形式。在读出的情况下，逻辑状态调整电路402接收INVERT CONTROL信号和D，而且提供DATA信号。如果INVERT CONTROL信号被断言，那么电路提供的DATA与D相比较是反转的，借此使数据以它的最初形式返回。如果INVERT CONTROL信号未被断言，那么DATA具有与D相同的形式。

在这个实施方案中，储存在存储单元中的逻辑状态在一位接一位的基础上与正常储存数据的逻辑状态相比较进行反转。例如，如果正常储存的逻辑状态是：

10000000 00010000 00000001

那么通过以反转形式储存数据获得的逻辑状态是：

01111111 11101111 11111110

本发明这个方面不应该与拓扑编码法(一种被许多DRAM使用的特征)混淆。在拓扑编码法中，特定的存储地址的特定的数据位总是以反转形式储存的。所有其它的数据位总是以非反转形式储存的。哪些位以反转形式储存和哪些位以非反转形式储存的定义是DRAM的定义的一部份，即，通过用于DRAM的掩膜固定的。因此，没有办法在不改变掩膜的情况下控制特定地址中的特定位究竟是以反转形式还是以非反转形式储存。

与拓扑编码法相反，本发明的这个方面提供在不改变掩膜的情况下控制特定地址中特定的位究竟是以反转形式还是以非反转形式储存的能力。然而，短语“以反转形式储存”和“以非反转形式储存”并非意味着拒绝与本发明的这个方面联合使用拓扑编码法。的确，本发明的这个方面的许多实施方案也将使用拓扑编码法是预期的。而且，短语“以反转形式储存”意味着在不改变掩膜的情况下在数据的储存形式中的一位或多位与将以别的方式储存者相比较是反转的。

请注意：短语“有选择地以反转形式储存”和短语“有选择地以反转形式或非反转形式储存数据”每个都意味着在不改变掩膜的情况下以反转形式和非反转形式储存的能力。同样地，短语“有选择地反转”需要在不改变掩膜的情况下反转和不反转的能力，另外也请注意：短语“作为对～的响应”意味着“作为至少对～的响应”，以便不拒绝对一件以上事物负责。短语“基于”意味着“至少基于”，以便不拒绝以一件以上事物为基础。

请注意：如果DRAM使用拓扑编码法，在确定是否以反转形式储存数据的时候把这样的定义考虑进去可能是符合要求的。例如，如果将要储存的数据所具有的0比1多，而用于DRAM的拓扑编码法将使储存形式所具有的1比0多，那么将数据反转可能是不受欢迎的，因为这将使储存形式所具有的0比1多。

图12A是依照本发明的一个方面的一个实施方案逻辑状态调整电路402的一部分的示意图。当DRAM处在写入模式的时候被使用的这个部分包括N个可编程的反相器(用于DATA信号和D信号中每个位的反相器)，其中三个(即500₀、500₁、500_N-1)被展示出来。N个可编程的反相器500₀、500₁、500_N-1全部彼此相同。每个可编程的反相器有两个输入(用CONTROL和IN表示)和一个输出(用OUT表示)。每个可编程的反相器500₀、500₁、500_N-1的CONTROL输入接收INVERT CONTROL信号。每个可编程的反相器的IN输入接收DATA信号中某个个别的位。用OUT表示的输出提供D信号中的某个个别的位。操作如下。如果INVERT CONTROL信号被断言，那么D_i(当DRAM处于写模式的时候由逻辑状态调整电路402提供)与DATA_i相比较是反转的。如果INVERT CONTROL信号未被断言，那么D_i与DATA_i相比较是未反转的。

图12B展示可编程的反相器500_j(图12A)的一种具体实现。在这种具体实现中，在IN收到的信号通过信号线510提供给缓冲器512。缓冲器512的输出被提供给EXCLUSIVE OR(“XOR”)门514的第一输入。在CONTROL收到的信号通过信号线516被提供给XOR门514的第二输入。XOR门514的输出在信号线518上被提供给输出，OUT。

图12C是依照本发明的一个方面的一个实施方案的逻辑状态调整电路402的另一部分的示意图。当DRAM处在读出模式中的时候被使用的这个部分也包括N个可编程的反相器(用于DATA信号和D信号中的每个位的反相器)，其中三个(即，519₀、519₁、519_N-1)被展示出来。N个可编程的反相器519₀、519₁、519_N-1与可编程的反相器500₀、500₁、500_N-1(图1 2A)完全相同。每个可编程的反相器519₀、519₁、519_N-1的CONTROL输入接收INVERT CONTROL信号。IN输入接收D信号中某个个别的位。输出OUT提供DATA信号的某个个别的位。操作如下。如果INVERT CONTROL信号被断言，那么DATA_j(当DRAM处在读出模式的时候由逻辑状态调整电路402提供的)与D_j相比较是反转的。如果INVERT CONTROL信号未被断言，那么DATA_i与D_i相比较是未被反转的。

INVERT CONTROL信号可能被也可能未被储存在DRAM之内。如果INVERT CONTROL信号未被储存在DRAM之内，那么按预期的逻辑状态设置和维持INVERT CONTROL信号可能是符合要求的。否则，DRAM可能难以在适当的时候再次反转数据(使数据恢复到它的最初形式)。在一些实施方案中，DRAM在复位和上电的时候锁存INVERT CONTROL信号的逻辑状态，而且在下一次复位或上电之前一直使用被锁存的数值。

逻辑状态调整电路402的这个实施方案可能是特别有用的，例如，在已知在把任何数据储存在DRAM中之前将要储存许多数据的应用中。例如，程序代码通常在把数据储存在DRAM中之前是已知的，所以，该代码和任何拓扑编码法的定义能用来确定是否断言INVERT CONTROL信号。例如，如果代码和拓扑编码法造成0比1多，那么INVERT CONTROL信号可能被断言。否则，INVERT CONTROL信号可能未被断言。

应该承认本发明的这个方面不局限于图11-12B的实施方案。的确，逻辑状态调整电路可能以任何方式予以实现。

图13A展示逻辑调整电路402′的另一个实施方案。在这个实施方案中，逻辑状态调整电路402′确定数据是否应该以反转形式储存。在这个实施方案中，这个决定是基于逐个地址作出的，例如基于将要储存的数据和用于那个地址的任何拓扑编码。为了能够在适当的时候再次反转数据，逻辑状态调整电路储存指示每个地址的数据是否被反转的数据。这可能但并非必需利用存储阵列中的存储单元。例如，每个地址可能有附加的存储单元能够用来储存指示在那个地址的数据是否被反转的数据。

图13B展示图13A的逻辑状态调整电路402′的一种具体实现。在这个具体实现中，逻辑状态调整电路402′包括DRAM拓扑编码定义电路520、反转控制信号发生器522、一组可编程的反相器电路524和反转控制存储器526。

在写入的情况下，DATA信号和ADDR信号被提供给DRAM拓扑编码定义电路520，后者产生信息指出将基于数据和用于DRAM的拓扑编码法(并且假定数据不被逻辑状态调整电路反转)被储存的数据的形式。这个信息经由信号线528提供给反转控制信号发生器522，后者确定数据是否应该以反转形式储存。例如，反转控制信号发生器522可能把这个决定建立在将要基于数据和拓扑编码法被储存的1和0的数目的基础之上。如果将要储存的数据中0比1多，那么反转控制信号发生器522断言INVERT CONTROL IN信号。另一方面，如果基于数据和拓扑编码法将要储存的数据中1比0多，那么反转控制信号发生器522不断言INVERT CONTROL IN信号。INVERT CONTROL IN信号是经由信号线530提供给那组可编程的反相器524和INVERTCONTROL信号存储器526的。那组可编程的反相器524进一步与用于DATA信号、READ/WRITE信号和D信号的信号线耦合，而且其操作可能实质上与图12A的逻辑状态调整电路402类似。因此，如果INVERT CONTROL IN信号被断言，那么由那组可编程的反相器524提供的D信号与DATA相比较是反转的。如果INVERT CONTROL IN信号未被断言，那么D具有与DATA相同的形式。

在读出的情况下，INVERT CONTROL OUT信号存储器526产生INVERT CONTROL OUT信号，指出数据(在由ADDR信号指示的地址)是否以反转形式储存。INVERT CONTROL OUT信号是经由信号线532提供给那组可编程的反相器电路524的。如果INVERT CONTROL OUT信号被断言，那么由那组可编程的反相器524提供的DATA与D相比较是反转的，借此使数据返回它的最初形式。如果INVERT控制信号未被断言，那么DATA具有与D相同的形式。

在一些其它的实施方案中，逻辑状态调整电路可能本身不确定数据是否应该以反转形式储存，但是尽管如此可能仍然能够接受和储存用于每个地址(或存储阵列的任何其它子集)的独特的INVERT CONTROL信号。

应该承认本发明的这个方面不局限于高逻辑状态是刷新功率比较低的逻辑状态的应用。例如，在一些其它的实施方案中，高逻辑状态是刷新功率比较高的逻辑状态。在这样的实施方案中，如果数据所具有的1比0多，把这样的数据反转(以致它的1比0多)并且以反转形式储存数据以便减少保存数据所需要的刷新功率的数量可能是符合要求的。数据优选在取回的时候被再次反转。此外，在一些其它的实施方案中，可能没有高刷新功率逻辑状态或低刷新功率逻辑状态。换言之，刷新在一种逻辑状态下的存储单元所需要的功率数量可能近似地与刷新在另一种逻辑状态下的存储单元所需要的功率数量相同。

还应该承认不存在逐位反转数据的需求。例如，一些实施方案可能只反转某些位。其它的实施方案可能使用其它的方案。而且，虽然上述的实施方案在数据被储存在存储单元中之前反转数据，但是应该理解数据可能在数据被储存在存储单元中之前、期间和/或之后被反转。

图14依照本发明的一个方面的一个实施方案展示超高速缓存管理电路400(图11)的方框图。在这个实施方案中，超高速缓存管理电路400包括解码电路540，保存地址存储器542和比较器544。在读出的情况下，解码电路540接收指示将从DRAM取回的数据的地址的ADDR信号。解码电路540将地址解码并且输出指出哪一个(或哪组)测知/锁存电路与那个特定的地址相关联的信号，测知/锁存电路标识符。测知/锁存电路标识符是经由信号线546提供给保存地址的存储器542的，后者维持指出在每个测知/锁存电路中当前保存哪些地址的信息。保存地址的存储器542输出指出当前被保存在相关联的测知/锁存电路中的地址的信号(被保存的地址)。被保存的地址信号542通过信号线548提供给比较器544，后者将当前被保存在相关联的测知/锁存电路中的地址与要取回数据的地址进行比较。比较器544在信号线550上输出指出要取回的数据当前是否被保存在相关联的测知/锁存电路中的控制信号。控制信号通知存储阵列究竟应该从存储单元还是从测知/锁存电路取回数据。如果数据当前未被保存在测知/锁存电路之一中，那么被请求的数据将从适当的存储单元取回。保存地址的存储器542依照从存储单元取回的地址被更新，以便适当地指出当前保存在适当的测知/锁存电路中的地址。另一方面，如果数据当前被保存在一个或多个测知/锁存电路中，那么被请求的数据将从适当的测知/锁存电路而不是从存储单元取回，借此取消访问存储单元的需要和减少提供被请求的数据所需要的时间。

应该理解任何测知/锁存电路在DRAM 222中可能被当作保存数据的寄存器用于作为超高速缓存的用途。这包括但不限于每个子阵列301-364中的测知/锁存电路以及在第一全局列解码和测知电路264和第二全局列解码和测知电路270的等级制体系结构中使用的那些组测知/锁存电路。

图15展示依照本发明的一个方面的一个实施方案的V_PP电源电路401(图11)。在这个实施方案中，V_PP电源电路包括电荷抽运泵600和模拟多路复用器602。请注意：电荷抽运泵呈dc-dc转换器形式。电荷抽运泵600由V_DD电源供电，该电源通过信号线604把电压(例如，1伏特)提供给输入V_in。电荷抽运泵600有输出V_out，它提供通过信号线606提供给模拟多路复用器602的一个输入(IN0)的电压(例如、2.5伏特)。模拟多路复用器602的第二输入(IN1)通过信号线608接收V_I/O信号(例如、2.5伏特)。STANDBY控制信号是在信号线610上提供的，它被提供给电荷抽运泵600的禁止输入端(DISNABLE)和模拟多路复用器602的控制输入端(SEL)。模拟多路复用器602的输出是V_PP信号，它通过信号线612被提供给在DRAM 222之内的一个或多个负载(例如，字线和/或预先充电电路)。

电路的操作如下。如果STANDBY信号未被断言(即，DRAM处在运行模式中)，那么电荷抽运泵被启动并且产生输出电压。来自电荷抽运泵的输出电压提供给模拟多路复用器602，后者选择来自电荷抽运泵600的输出作为V_PP电源。如果STANDBY控制信号被断言(即，DRAM处于待机操作模式)，那么电荷抽运泵600被禁止，于是模拟多路复用器602选择V_I/O电源信号作为V_PP电源。

因此，在这个实施方案中，V_PP电源电路有两种操作模式。如果DRAM处在正常的模式中，V_PP电源电压由通过V_DD电源电压供电的电荷抽运泵产生。如果DRAM处在待机模式中，电荷抽运泵被绕开，而V_PP电源电压由替代来源(例如，由提供给DRAM的V_I/O电源)提供。电荷抽运泵可能被关闭，从而大大减少DRAM在待机模式中所需要的功率，虽然没有必要这样做。

图16展示V_DD信号、V_I/O信号和STANDBY信号在运行模式和待机模式期间的典型波形。请注意：V_I/O信号有等于(或至少近似等于)电荷抽运泵提供的V_PP电源电压的dc值(例如，2.5伏特)。请注意：V_I/O电源在运行模式中比在待机模式中显著地“噪声更大”。V_I/O电源事实上噪声太大以致无法在运行模式中作为V_PP电源电压使用。然而，它是足以在待机模式中作为V_PP电源使用的“无噪声”电源。

请注意：多路复用器可能包括任何类型的选择电路系统。然而，另请注意：本发明的这个方面不局限于多路复用器的使用，而是可能使用任何类型的电路系统绕开电荷抽运泵。

虽然讨论的是关于与V_PP电源联合使用电荷抽运泵和V_I/O电源的电路，但是业已确认本发明的这个方面不局限于电荷抽运泵、V_I/O电源和/或V_PP电源。而是本发明的这个方面可能与DRAM中的任何电源电压联合使用任何类型的dc-dc转换器。请注意：有各种不同的dc-dc转换器类型，包括但不限于输出电压高于输入电压的升压型和输出电压低于输入电压的降压型。

另外，业已确认本发明的这个方面不局限于与待机模式联合使用，而是可能与DRAM的任何一种或多种操作模式联合使用。

虽然业已展示就信号而言被断言的逻辑状态是高逻辑状态(例如，1)的各种实施方案，但是应该理解，在一些实施方案中，就一个或多个信号而言被断言的逻辑状态可能是低逻辑状态。

业已确认本发明的各种不同的方面可能被用在任何类型的DRAM中，无论是否嵌入。DRAM可能有任何形式，包括但不限于平面型的、叠层式的和/或沟槽式的单元。业已确认一些深沟槽式单元的DRAM具有比平面型或叠层式的DRAM高的单元寄生阻抗，因此可能看到来自本发明的一些方面的最大利益。

许多CMOS DRAM除了在存储阵列中之外在DRAM中到处使用CMOS技术，例如在解码电路和测知电路中。然而，如同在本文中使用的那样，术语CMOS DRAM仅仅表示使用CMOS技术的DRAM。因此，就本文的目的而言，即使DRAM只有一个电路是用CMOS技术实现的，它也被称为CMOS DRAM。

应该理解本文中描述的各种不同的控制电路不需要位于DRAM的任何特定部分之内。例如，在一些把本发明的各个方面合并的实施方案中，相关的控制电路遍及DRAM每个地方。本文中描述的任何电路都不需要被限制在DRAM的任何一个特定部分。例如，在一些实施方案中，电路可能比较DRAM的一个或多个部分。而且，人们理解电路的一个或多个部分可能与一个或多个其它的电路共享。的确，整个的电路可能都被分享。例如，在图1 4的超高速缓存管理电路400中使用的解码电路也可能被用于存储阵列的全局和/或本地解码电路使用。

人们还应该理解，在一些实施方案中，DRAM不接收直接来自I/O电路226的INVERT CONTROL信号和/或STANDBY信号，而是通过间接路径接收来自I/O电路226的INVERT CONTROL信号和/或STANDBY信号。而且，人们应该理解，一些实施方案中，INVERT CONTROL信号和/或STANDBY信号是由集成电路内的来源(例如，数字信息处理器224或DRAM)产生的，而不是通过I/O电路226提供的。

术语“与～耦合”意味着“与～直接耦合”和“与～间接耦合”，以便不排斥被有效地耦合。同样地，术语“与～连接”意味着“与～直接连接”和“与～间接连接”，以便不排斥被有效地连接。

场效应晶体管(FET)通常是主要的载体器件。人们应该理解本文中使用的术语FET(“场效应晶体管”)指的是任何类型的FET，例如，包括但不限于双门和其它修正门结构的器件。

虽然揭示了使用电压来源的各种实施方案，但是人们应该理解预先充电能够以任何方式完成。例如，一些实施方案可能使用利用电流源的预先充电电路。

尽管业已展示和描述了各种不同的实施方案，但是熟悉这项技术的人将理解：本发明不局限于这样的实施方案，这些实施方案仅仅是为了举例说明而被提出的，各种不同的变化和修正可以在不脱离本发明的精神和范围的情况下被完成。除此之外，人们还应该理解：本发明的各个方面中的每一个方面都可以可能被单独使用，或者与一个或多个其它方面结合起来使用。而且，不要求本发明的任何方面提供就DRAM电路400或DRAM 222描述的优点。因此，本发明只受权利要求书及其等同物的限制。

Claims

1.一种包括有预先充电状态的读出模式的动态随机存取存储器(DRAM)，其中包括：

有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号，其中逻辑状态之一比另一个逻辑状态弱；

众多逻辑电路，其中至少一个包括CMOS逻辑；

众多用来对至少一个存储单元子集读和写数据的位线；和在预先充电状态下将至少一条位线预先充电到朝较弱的逻辑状态偏置的预定电压的电路。

2.根据权利要求1的DRAM，其中预先充电电路包括在位线之一和电源电压之间耦合的晶体管。

3.根据权利要求1的DRAM，其中如果较弱的逻辑状态是逻辑高电平状态，那么预先充电电路包括接在至少一个位线和电源电压之间的正偏晶体管，而如果较弱的逻辑状态是逻辑低电平状态，那么预先充电电路包括在至少一个位线和电源电压之间耦合的反偏晶体管。

4.根据权利要求1的DRAM，其中众多组合逻辑电路包括用来指示一个或多个存储单元的解码器电路，而且DRAM进一步包括有与解码器电路耦合的控制输入并且在被指示的存储单元和众多位线之一之间耦合的存取晶体管，该存取晶体管的类型选自N型沟道FET和P型沟道FET。

5.根据权利要求4的DRAM，其中如果存取晶体管是N型沟道FET，那么预定电压是等于或大于V_DD-V_TH，如果存取晶体管是P型沟道FET，那么预定电压小于或等于V_TH。

6.根据权利要求4的DRAM，其中如果存取晶体管是N型沟道FET，那么预定电压实质上等于V_DD，如果存取晶体管是P型沟道FET，那么预定电压实质上等于V_SS。

7.根据权利要求1的DRAM，进一步包括与位线耦合并且输出指示被读出的存储单元的逻辑状态的信号的测知电路。

8.根据权利要求1的DRAM，其中测知电路包括CMOS逻辑电路。

9.根据权利要求1的DRAM，其中存储空间被安排成一个行和列的矩阵。

10.根据权利要求4的DRAM，其中存储空间包括基准单元。

11.一种集成电路，其包括根据权利要求1的嵌入DRAM。

12.根据权利要求11的集成电路，进一步包括数字信息处理器。

13.一种电池供电的装置，其有根据权利要求11的集成电路。

14.根据权利要求13的电池供电的装置，其中集成电路进一步包括数字信息处理器。

15.一种包括有预先充电状态的读出模式的动态随机存取存储器(DRAM)，其中包括：

众多逻辑电路，其中至少有一个包括CMOS逻辑电路；

众多用来对至少一个存储单元子集读和写数据的位线；和用来将至少一条位线预先充电到在预先充电状态中朝较弱的逻辑状态偏置的预定电压的装置。

16.根据权利要求15的DRAM，其中预先充电装置包括在位线之一和电源电压之间耦合的晶体管。

17.根据权利要求15的DRAM，其中如果较弱的逻辑状态是逻辑高电平状态，那么用来预先充电的装置包括在至少一条位线和电源电压之间耦合的正偏晶体管，而且如果较弱的逻辑状态是逻辑低电平状态，那么用来预先充电的装置包括在至少一条位线和电源电压之间耦合的反偏晶体管。

18.根据权利要求15的DRAM，其中组合逻辑电路包括众多用来指示一个或多个存储单元的解码器电路，而且DRAM进一步包括有与解码器电路耦合的控制输入并且被耦合在被指示的存储单元之一和众多位线之一之间的存取晶体管，存取晶体管的类型选自N型沟道FET和P型沟道FET。

19. 根据权利要求18的DRAM，其中如果存取晶体管是N型沟道FET，那么预定电压等于或大于V_DD-V_TH，而且如果存取晶体管是P型沟道FET，那么预定电压小于或等于V_TH。

20.根据权利要求18的DRAM，其中如果存取晶体管是N型沟道FET，那么预定电压实质上等于V_DD，而且如果存取晶体管是P型沟道FET，那么预定电压实质上等于V_SS。

21.根据权利要求15的DRAM，进一步包括与位线耦合并且输出指示被读出的存储单元的逻辑状态的信号的测知电路。

22.根据权利要求15的DRAM，其中测知电路包括CMOS逻辑电路。

23.根据权利要求15的DRAM，其中存储空间被安排成行和列的矩阵。

24.根据权利要求18的DRAM，其中存储空间包括基准单元。

25.一种供在存储空间有众多存储单元的CMOS DRAM中使用的方法，其中至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号，逻辑状态之一比另一个逻辑状态弱，而且进一步有众多用来对至少一个存储单元子集读和写数据的位线，该CMOS DRAM包括具有预先充电状态的读出模式，该方法包括：将至少一条位线预先充电到在预先充电状态中朝较弱的逻辑状态偏置的预定电压。

26.根据权利要求25的方法，其中预先充电包括至少使位线之一与电源电压耦合。

27.根据权利要求25的方法，其中DRAM接受第一电源电压和第二电源电压，第一电源电压具有比第二供应电压高的电位，而且如果比较弱的逻辑状态是逻辑高电平状态，那么预先充电包括使至少一条位线与第一供应电压耦合，而且如果比较弱的逻辑状态是逻辑低电平状态，那么预先充电包括使至少一条位线与第二电源电压耦合。

28.根据权利要求25的方法，其中众多组合逻辑电路包括用来指示一个或多个存储单元的解码器电路，而且其中DRAM进一步包括有与解码器电路耦合的控制输入并且被接在被指示的存储单元之一和众多位线之一之间的存取晶体管，存取晶体管的类型选自N型沟道FET和P型沟道FET。

29.根据权利要求28的方法，其中如果存取晶体管是N型沟道FET，那么预定电压等于或大于V_DD-V_TH，而且如果存取晶体管是P型沟道FET，那么预定电压小于或等于V_TH。

30.根据权利要求28的方法，其中如果存取晶体管是N型沟道FET，那么预定电压实质上等于V_DD，而且如果存取晶体管是P型沟道FET，那么预定电压实质上等于V_SS。

31.根据权利要求25的方法进一步包括测知至少一条位线上的信号和提供指示被读出的存储单元的逻辑状态的信号。

32.根据权利要求25的方法，其中测知包括将至少一条位线提供给至少一个CMOS逻辑电路。

33.根据权利要求25的方法，其中存储空间被安排成行和列的矩阵。

34.根据权利要求28的方法，其中存储空间包括基准单元。

35.一种集成电路，其中包括：

接受输入数据并且作为对反转控制信号的反应有选择地以反转形式或非反转形式储存数据的动态随机存取存储器(DRAM)。

36.根据权利要求35的集成电路，其中DRAM包括产生反转控制信号的电路。

37.根据权利要求35的集成电路，其中DRAM接收反转控制信号。

38.根据权利要求35的集成电路，其中DRAM取回储存的数据，而且如果数据是以反转形式储存的，那么DRAM将再次反转该数据，以使数据回到它的最初形式。

39.根据权利要求3 5的集成电路，其中DRAM包括：有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号；以及对输入数据和反转控制信号作出响应产生将被储存在存储空间中的数据的电路，将被储存的数据如果反转控制信号被断言则具有关于输入数据的反转形式，如果反转控制信号未被断言则具有关于输入数据的非反转形式。

40.根据权利要求35的集成电路，其中所述电路进一步接受从存储空间取回的数据并且基于反转控制信号的逻辑状态以反转形式或非反转形式输出取回的数据。

41.根据权利要求39的集成电路，其中存储空间有众多可单独寻址的存储器部分，而且电路备有众多反转控制信号，每个反转控制信号与众多可单独寻址的存储器部分中各自的一个存储器部分相关联。

42.根据权利要求41的集成电路，其中DRAM至少储存众多反转控制信号之一。

43.根据权利要求3 5的集成电路，进一步包括：

众多用来对至少一个存储单元子集读和写数据的位线；以及

在预先充电状态中将众多位线之中的两条预先充电到预定电压的电路，

在电荷分享操作状态中二条位线之一与基准分享电荷，二条位线中的另一条与存储单元共享电荷，而在锁存和反写操作状态中，使反写到与用于存储单元的至少一种逻辑状态的基准分享电荷的位线终止。

44.根据权利要求43的集成电路，其中逻辑状态之一比其它逻辑状态弱，预定电压是朝较弱的逻辑状态偏置的，而且在锁存和反写操作状态中，使反写到独立于存储单元的逻辑状态的基准分享电荷的位线终止。

45.一种集成电路，其包括：

接受输入数据并且包括基于反转控制信号的状态有选择地以反转形式或非反转形式储存数据的装置的动态随机存取存储器(DRAM)。

46.根据权利要求45的集成电路，进一步包括用来产生反转控制信号的装置。

47.根据权利要求45的集成电路，其中DRAM接收反转控制信号。

48.根据权利要求45的集成电路，进一步包括在数据已以反转形式储存的情况下再次反转被储存的数据使数据回到它的最初形式的装置。

49.根据权利要求45的集成电路，其中DRAM包括有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号，而有选择地存储的装置包括对输入数据和反转控制信号作出响应产生将被储存在存储空间中的数据的装置，将被储存的数据如果反转控制信号被断言则有关于输入数据的反转形式，如果反转控制信号未被断言则有关于输入数据的非反转形式。

50.根据权利要求49的集成电路，其中存储空间具有众多可单独寻址的存储部分，而且电路备有众多反转控制信号，每个反转控制信号与众多可单独寻址的存储器部分中各自的一个存储器部分相关联。

51.根据权利要求50的集成电路，其中DRAM包括用来至少储存众多反转控制信号之一的装置。

52.根据权利要求45的集成电路，进一步包括：众多用来对至少一个存储单元子集读和写数据的位线；和在预先充电状态中将众多位线中的两条位线预先充电到预定电压的电路，

在电荷分享操作状态中两条位线之一与基准分享电荷，两条位线中的另一条与存储单元分享电荷，而在锁存和反写操作状态中，使反写到与用于存储单元的至少一种逻辑状态的基准分享电荷的位线终止。

53.根据权利要求52的集成电路，其中逻辑状态之一比其它逻辑状态弱，预定电压朝较弱的逻辑状态偏置，而且在锁存和反写操作状态中，使反写到与独立于存储单元的逻辑状态的基准分享电荷的位线终止。

54.一种在动态随机存取存储器(DRAM)中使用的方法，该方法包括：

基于反转控制信号的状态有选择地以反转形成或非反转形式储存数据。

55.根据权利要求54的方法，进一步包括产生反转控制信号。

56.根据权利要求54的方法，进一步包括接受从外部给DRAM的反转控制信号。

57.根据权利要求54的方法，进一步包括如果数据已以反转形式储存则再次反转被储存的数据，使该数据回到它的最初形式。

58.根据权利要求54的方法，其中DRAM包括有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号，而有选择地储存包括产生将被储存在存储空间中的数据，将被储存的数据如果反转控制信号被断言则有关于输入数据的反转形式，如果反转控制信号未被断言则有关于输入数据的非反转形式。

59.根据权利要求58的方法，其中存储空间有众多可单独寻址的存储器部分，该方法进一步包括接收众多反转控制信号，其中每个反转控制信号与众多可单独寻址的存储器部分中各自的一个存储器部分相关联。

60.根据权利要求59的方法，进一步包括至少储存众多反转控制信号之一。

61.根据权利要求54的方法，其中DRAM进一步包括众多用来对至少一个存储单元子集读和写数据的位线，而且该方法进一步包括使反写到与用于存储单元的至少一种逻辑状态的基准分享电荷的位线终止。

62.根据权利要求61的方法，其中逻辑状态之一比其它逻辑状态弱，预定电压朝比较弱的逻辑状态偏置，而且其中使反写到与基准分享电荷的位线终止与存储单元的逻辑状态无关。

63.一种集成电路，其中包括：

动态随机存取存储器(DRAM)，包括：

有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号；

众多对与至少一个存储单元子集耦合用来对至少一个存储单元子集读和写数据的位线；

众多测知/锁存电路，每个电路都有第一和第二终端；

众多使每个测知/锁存电路有选择地与各自的一对位线

耦合的开关，其中DRAM有至少一种众多测知/锁存电路中至少一个子集被耦合到相应的位线对上并且接收来自它们的信号的操作状态，至少一种众多测知/锁存电路中至少一个子集的每个子集的至少一个终端被耦合到至少一个相应的位线对上并且驱动它们的操作状态，和至少一种众多测知/锁存电路中至少一个子集的每一个都保存指示储存在各自的存储单元中的信号的逻辑状态的数据的操作状态；以及

有指示与当前用于在众多测知/锁存电路中保存数据的存储单元相关联的地址的信号的超高速缓存管理电路，超高速缓存管理电路进一步有接收指示对储存在与收到的地址相关联的存储单元中的数据的请求的地址的输入，而且进一步有提供指示收到的地址是否是与当前用于在众多测知/锁存电路中保存数据的存储单元相关联的地址之一的信号的输出。

64.根据权利要求63的DRAM，其中DRAM进一步有至少一种众多位线至少部份地与保存指示储存在那群存储单元中的信号的逻辑状态的信号的测知/锁存电路同时预先充电的操作状态。

65.根据权利要求63的DRAM，其中众多测知/锁存电路中每一个都包括第一和第二反相器，它们在第一和第二终端之间彼此交叉耦合，第一终端被连接到第一反相器的输入和第二反相器的输出上，第二终端被连接到第一反相器的输出和第二反相器的输入上。

66.根据权利要求63的DRAM，其中至少一些测知/锁存电路有接收允许测知/锁存电路运行的选通脉冲信号的输入。

67.根据权利要求63的DRAM，其中至少一个存储单元子集是按众多的行和列安排的，而众多位线与各自的列一一耦合。

68.一种集成电路，其中包括：

动态随机存取存储器(DRAM)，包括：

众多与至少一个存储单元子集耦合用来对至少一个存储单元子集读和写数据的位线对；

众多测知/锁存电路，每个电路都有第一和第二终端；

众多使每个测知/锁存电路有选择地与各自的一对位线耦合的开关，其中DRAM有至少一种众多测知/锁存电路中至少一个子集被耦合到相应的位线对上并且接收来自它们的信号的操作状态，至少一种众多测知/锁存电路中至少一个子集的每个子集的至少一个终端被耦合到至少一个相应的位线对上并且驱动它们的操作状态，和至少一种众多测知/锁存电路中至少一个子集的每一个都保存指示储存在各自的存储单元中的信号的逻辑状态的数据的操作状态；以及

用来储存指示与当前用于在众多测知/锁存电路中保存数据的存储单元相关联的地址的信号、用来接收指示对储存在与收到的地址相关联的存储单元中的数据的请求的地址和用来提供指示收到的地址是否是与当前用于在众多测知/锁存电路中保存数据的存储单元相关联的地址之一的信号的输出的超高速缓存管理电路。

69.根据权利要求68的DRAM，其中DRAM进一步有至少一种众多位线至少部份地与保存指示储存在那群存储单元中的信号的逻辑状态的信号的测知/锁存电路同时预先充电的操作状态。

70.根据权利要求68的DRAM，其中众多测知/锁存电路中每个都包括第一和第二反相器，它们在第一和第二终端之间彼此交叉耦合，第一终端被连接到第一反相器的输入和第二反相器的输出上，第二终端被连接到第一反相器的输出和第二反相器的输入上。

71.根据权利要求68的DRAM，其中至少一些测知/锁存电路有接收允许测知/锁存电路运行的选通脉冲信号的输入。

72.根据权利要求68的DRAM，其中至少一个存储单元子集被安排在众多的行和列中，而且众多位线与各自的列一一耦合。

73.一种供在存储空间有众多存储单元的动态随机存取存储器(DRAM)中使用的方法，其中至少一个存储单元子集能够

储存对应于第一逻辑状态或第二逻辑状态的信号，DRAM进一步有众多与至少一个存储单元子集耦合用来对至少一个存储单元子集读和写数据的位线对和众多测知/锁存电路，每个测知/锁存电路都有第一和第二终端，该方法包括：

提供至少一种众多测知/锁存电路的至少一个子集被耦合到各自的位线对上并且接收来自它们的信号的操作状态；

提供至少一种众多测知/锁存电路中至少一个子集的每个子集的至少一个终端被耦合到至少一个相应的位线对上

并且驱动它们的操作状态；

提供至少一种众多测知/锁存电路中至少一个子集的每一个都保存指示被储存在相应的存储单元中的信号的逻辑状态的数据的操作状态；

储存指示与当前用于把数据保存在众多测知/锁存电路中的存储单元相关联的地址的信号；接收指示对被储存在与收到的地址相关联的存储单元中的数据的请求的地址；以及

提供指示收到的地址是否是与当前用于在众多测知/锁存电路中保存数据的存储单元相关联的地址之一的信号。

74.根据权利要求73的方法，其中所述方法进一步包括至少一种众多位线至少部份地与保存指示被储存在那群存储单元中的信号的逻辑状态的信号的测知/锁存电路同时预先充电的操作状态。

75.根据权利要求73的方法，其中众多测知/锁存电路每个都包括第一和第二反相器，它们在第一和第二终端之间彼此交叉耦合，第一终端被连接到第一反相器的输入和第二反相器的输出上，第二终端被连接到第一反相器的输出和第二反相器的输入上。

76.根据权利要求73的方法，其中至少一些测知/锁存电路有接收允许测知/锁存电路运行的选通脉冲信号的输入。

77.根据权利要求73的方法，其中至少一个存储单元子集被安排在众多的行和列中，而且众多位线与各自的列一一耦合。

78.一种集成电路，其中包括：

动态随机存取存储器(DRAM)，包括：

众多测知/锁存电路，每个电路都有第一和第二终端；

众多使每个测知/锁存电路有选择地与各自的位线对耦合的开关；

DRAM至少有众多测知/锁存电路的至少一个子集接收来自相应的位线对的信号的第一操作状态，并且进一步至少有众多测知/锁存电路中至少一个子集的每个子集的至少一个终端提供信号以驱动至少一个相应的位线对的第二操作状态，并且进一步至少有众多测知/锁存电路中至少一个子集的每一个的至少一个终端不接到相应的位线对上并且把指示储存在各自的存储单元中的信号的逻辑状态至少部分地与用于众多测知/锁存电路的至少一个子集的每一个的相应的位线对同时耦合的信号提供给预先充电信号的第三操作状态。

79.一种集成电路，其中包括：

动态随机存取存储器(DRAM)，包括：

众多测知/锁存电路，每个电路都有第一和第二终端；

DRAM至少有第一操作状态，在该操作状态中众多测知/锁存电路的至少一个子集接收来自相应的位线对的信号，该信号指示储存在相应的存储单元中的信号的状态；并且进一步至少有第二操作状态，在该操作状态中众多测知/锁存电路中至少一个子集的每个子集的至少一个终端提供信号以驱动至少一个相应的位线对；并且进一步至少有第三操作状态，在该操作状态中众多测知/锁存电路中至少一个子集的每一个的至少一个终端不接到相应的位线对上并且把指示储存在各自的存储单元中的信号的逻辑状态的信号；以及用来至少部分地与第三操作状态同时给用于众多测知/锁存电路中至少一个子集的每一个的相应的位线对预先充电的装置。

80.一种供存储空间有众多存储单元的动态随机存取存储器(DRAM)使用的方法，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号，DRAM进一步有众多与至少一个存储单元子集耦合用来对至少一个存储单元子集读和写数据的位线对和众多测知/锁存电路，每个测知/锁存电路有第一和第二终端，该方法包括：

至少提供第一操作状态，在该操作状态中众多测知/锁存电路的至少一个子集接收来自相应的位线对的信号，该信号指示储存在各自的存储细胞中的信号的逻辑状态；

至少提供第二操作状态，在该操作状态中众多测知/锁存电路的至少一个子集的每一个的至少一个终端提供驱动至少一个相应的位线对的信号；

至少提供第三操作状态，在该操作状态中众多测知/锁存电路的至少一个子集的每一个的至少一个终端不接到相应的位线对上并且提供指示储存在相应的存储单元中的信号的逻辑状态的信号；以及

至少提供一种操作状态，在该操作状态中用于众多测知/锁存电路的至少一个子集的每一个的相应的位线对至少部份地与第三操作状态同时预先充电。

81.一种集成电路，其中包括：

动态随机存取存储器(DRAM)，包括：

与至少一个存储单元子集耦合用来对至少一个存储单元子集读和写数据的众多位线对；

众多测知/锁存电路，每个电路有第一和第二终端；

众多使每个测知/锁存电路有选择地与相应的位线对耦合的开关，

其中DRAM有第一读出模式，在该模式中DRAM接收地址，以便指示对储存在与该地址相关联的存储单元中的数据的请求，而且在回应中，至少每一个测知/锁存电路子集的第一和第二终端被耦合到相应的位线对上接收来自那些位线对的信号，指示储存在各自的存储单元中的逻辑状态的信号；DRAM有反写模式，在该模式中众多测知/锁存电路中至少每个子集的至少一个终端被耦合到至少一个相应的位线对上并且驱动它们，以提供反写到相应的存储单元的信号，而且DRAM有第二读出模式，在该模式中DRAM接收一个地址，以便指示对储存在与在第二读出模式中收到的地址相关联存储单元中的数据的请求，众多测知/锁存电路的至少一个子集的至少一个所述终端在不作为对在第二读出模式中收到的地址的响应把众多测知/锁存电路的所述终端与相应的位线对耦合的情况下提供一个或多个指示与储存在第二读出模式中收到的地址相关联的存储单元中的数据的逻辑状态的信号。

82.一种集成电路，其中包括：

有第一操作模式和第二操作模式的动态随机存取存储器(DRAM)，第一操作模式和第二操作模式每个都包括刷新状态，DRAM包括：

有至少在第一操作模式中的时候提供功率的输出的dc-dc转换器；以及

至少在第一操作模式中的时候接受从dc-dc转换器输出的功率并且至少在第二操作模式中的时候通过绕开dc-dc转换器的路径在第二操作模式中接受功率的电路。

83.根据权利要求82的集成电路，其中dc-dc转换器是升压型dc-dc转换器。

84.根据权利要求82的集成电路，其中dc-dc转换器是电荷抽运泵。

85.根据权利要求84的集成电路，其中电荷抽运泵是电容型电荷抽运泵。

86.根据权利要求82的集成电路，其中在第一操作模式中，dc-dc转换器在第一电压下提供功率，而在第二操作模式中，电路在实质上等于第一电压的第二电压下接受功率。

87.根据权利要求82的集成电路，其中该集成电路进一步包括用来把互连点提供给在集成电路外部的电源电压终端的电源焊点，而且绕开dc-dc转换器的路径至少在第二操作模式中把电路与电源焊点连接起来。

88.根据权利要求82的集成电路，其中DRAM进一步包括众多存储单元，而所述电路包括众多至少接受一部分功率并且控制众多与众多存储单元的至少一个子集耦合的晶体管的字线。

89.根据权利要求82的集成电路，其中DRAM进一步包括众多存储单元和众多与至少一个存储单元子集耦合用来对至少一个存储单元子集读和写数据的位线对，而所述电路包括众多至少接受一部分收到的功率的预先充电电路。

90.根据权利要求82的集成电路，进一步包括通过用于外部的V_I/O电源的焊点供电的I/O驱动器，而且在第二操作模式中，绕开dc-dc转换器的路径使电路与所述的焊点耦合。

91.根据权利要求90的集成电路，其中DRAM进一步包括包含通过所述焊点供电的逻辑电平变换电路的I/O电路系统。

92.根据权利要求82的集成电路，其中dc-dc转换器在第二操作模式中关闭。

93.根据权利要求82的集成电路，其中dc-dc转换器在第二操作模式中实质上不供电。

94.根据权利要求82的集成电路，其中DRAM有运行模式和待机模式，而且其中第一操作模式与运行模式相关联，而第二操作模式与待机模式相关联。

95.一种集成电路，其中包括：

有第一操作模式和第二操作模式的动态随机存取存储器(DRAM)，第一操作模式和第二每个操作模式每个都包括刷新状态，DRAM包括：

至少在第一操作模式中的时候有供电输出的dc-dc转换器；

至少在第一操作模式中的时候接收从dc-dc转换器输出的功率的电路；以及

用来在第二操作模式中的时候通过绕开dc-dc转换器的路径供电的装置。

96.根据权利要求95的集成电路，其中dc-dc转换器是升压型dc-dc转换器97。

97.根据权利要求95的集成电路，其中dc-dc转换器是电荷抽运泵。

98.根据权利要求97的集成电路，其中电荷抽运泵是电容型电荷抽运泵。

99.根据权利要求95的集成电路，其中在第一操作模式中，dc-dc转换器在第一电压下供电，而在第二操作模式中，所述电路在实质上等于第一电压的第二电压下接收功率。

100.根据权利要求95的集成电路，其中集成电路进一步包括为集成电路外部的电源电压终端提供互连点的电源焊点，而绕开dc-dc转换器的路径至少在第二操作模式中把所述电路与电源焊点连接起来。

101.根据权利要求95的集成电路，其中DRAM进一步包括众多存储单元，而且电路包括至少接受一部分收到的功率并且控制与众多存储单元的至少一个子集耦合的众多晶体管的众多字线。

102.根据权利要求95的集成电路，其中DRAM进一步包括众多存储单元和与至少一个存储单元子集耦合用来对至少一个存储单元子集读和写数据的众多位线对，而所述电路包括众多至少接受一部分收到的功率的预先充电电路。

103.根据权利要求95的集成电路，进一步包括通过用于外部V_I/O电源的焊点供电的I/O驱动器，而且在第二操作模式中，绕开dc-dc转换器的路径使所述电路与所述焊点耦合。

104.根据权利要求103的集成电路，其中DRAM进一步包括包含通过所述焊点供电的逻辑电平变换电路的I/O电路系统。

105.根据权利要求95的集成电路，其中dc-dc转换器在第二操作模式中关闭。

106.根据权利要求95的集成电路，其中dc-dc转换器在第二操作模式中实质上不供电。

107.根据权利要求95的集成电路，其中DRAM有运行模式和待机模式，而且第一操作模式与运行模式相关联，而第二操作模式与待机模式相关联。

108.一种供在动态随机存取存储器DRAM中使用的方法，DRAM有第一操作模式和第二操作模式，第一操作模式和第二操作模式每个都包括刷新状态，DRAM有dc-dc转换器和至少在第一操作模式中的时候接收来自dc-dc转换器的功率的电路，所述方法包括：

在第二操作模式中的时候通过绕开dc-dc转换器的路径为电路供电。

109.根据权利要求108的方法，其中dc-dc转换器是升压型dc-dc转换器。

110.根据权利要求108的方法，其中dc-dc转换器是电荷抽运泵。

111.根据权利要求110的方法，其中电荷抽运泵是一个电容型电荷抽运泵。

112.根据权利要求108的方法，其中在第一操作模式中，dc-dc转换器在第一电压下供电，而在第二操作模式中，电路在实质上等于第一电压的第二电压下接收功率。

113.根据权利要求108的方法，其中集成电路进一步包括用来为集成电路外部的电源电压终端提供互连点的电源焊点，而且绕开dc-dc转换器的路径至少在第二操作模式中把电路接到电源焊点上。

114.根据权利要求108的方法，其中DRAM进一步包括众多存储单元，而所述电路包括至少接收一部分收到的功率并且控制与众多存储单元的至少一个子集耦合的众多晶体管的众多字线。

115.根据权利要求108的方法，其中DRAM进一步包括众多存储单元和与至少一个存储单元子集耦合用来对至少一个存储单元子集读和写数据的众多位线对，而所述电路包括众多至少接收一部分收到的功率的预先充电电路。

116.根据权利要求108的方法没，进一步包括通过用于V_I/O电源外部的焊点供电的I/O驱动器，而且在第二操作模式中，绕开dc-dc转换器的路径使所述电路与所述焊点耦合。

117.根据权利要求116的方法，其中DRAM进一步包括包含通过所述焊点供电的逻辑电平变换电路的I/O电路系统。

118.根据权利要求108的方法，其中dc-dc转换器在第二操作模式中关闭。

119.根据权利要求108的方法，其中dc-dc转换器在第二操作模式中实质上不供电。

120.根据权利要求108的方法，其中DRAM有运行模式和待机模式，而且第一操作模式与运行模式相关联，而第二操作模式与待机模式相关联。

121.一种集成电路，其中包括：

有包括第一操作模式和第二操作模式在内的至少两种操作模式的DRAM，DRAM包括：

有接受输入电压的第一输入并且有提供输出电压的输出的dc-dc转换器电路；

有第一输入终端连接dc-dc转换器的输出终端、有第二输入终端接受输入电压、有控制终端接收指示DRAM究竟在第一操作模式中还是在第二操作模式中的信号并且有输出终端提供输出电压的开关网络，其中如果DRAM在第一操作模式中，那么开关网络把输出终端接到第一输入终端上，如果DRAM在第二个操作模式中，那么开关网络把输出终端接到第二输入终端上；以及

至少一个有终端连接开关网络输出的电路。

122.根据权利要求121的集成电路，其中第一操作模式是运行模式，而第二操作模式是待机模式。

123.根据权利要求122的集成电路，其中dc-dc转换器电路进一步有接收指示DRAM究竟是在第一操作模式中还是在第二操作模式中的控制信号的终端，而且如果DRAM在第二操作模式中，dc-dc转换器电路的输出不提供输出电压。

124.根据权利要求123的集成电路，其中开关网络包括多路复用电路。