JPH0737396A - 負電圧ワードラインデコード方法およびそれを採用したｅｅｐｒｏｍ - Google Patents

負電圧ワードラインデコード方法およびそれを採用したｅｅｐｒｏｍ

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JPH0737396A
JPH0737396A JP31354893A JP31354893A JPH0737396A JP H0737396 A JPH0737396 A JP H0737396A JP 31354893 A JP31354893 A JP 31354893A JP 31354893 A JP31354893 A JP 31354893A JP H0737396 A JPH0737396 A JP H0737396A
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voltage
transistor
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John F Schreck
エフ．シュレック ジョン
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
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Abstract

(57)【要約】 【目的】 フラッシュ消去のために必要な高電圧大電流
源を必要としない、負電圧ワードラインデコード方式の
メモリアレイを得る。 【構成】 フラッシュＥＥＰＲＯＭ（１０）において負
電圧ワードラインデコードを行うための方法と装置が提
供される。特に、前置デコーダー（２６）が番地と反転
入力とに基づいて前置デコード信号を生成し、この前置
デコード信号が正電圧および負電圧の両デコードモード
においてワードラインを選択するために使用される。各
ワードラインは、それに付随して駆動器（２８）を有
し、駆動器（２８）は受信した適切な前置デコード信号
に応答して関連のワードラインを高レベルへ駆動する。
ワードラインには、またそれらに付随して負チャージポ
ンプ（３２）が備えられており、各負チャージポンプ
（３２）は、駆動器（２８）がその関連ワードラインを
正へ駆動していない時にそのワードラインを負へ駆動す
るように動作する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には、電気的に
消去可能で、プログラム可能な読み出し専用メモリ（Ｅ
ＥＰＲＯＭ）装置に関するものであり、更に詳細には、
ＥＥＰＲＯＭの負電圧ワードラインデコーディングのた
めの方法と装置とに関するものである。
【０００２】
【従来の技術】単一トランジスターメモリセル（あるい
はビットとも呼ぶ）を採用し、プログラミングのために
ホットキャリア注入を、消去のためにファウラー・ノル
トハイムトンネリングを利用する、電気的に消去可能
で、プログラム可能な読み出し専用メモリ（ＥＥＰＲＯ
Ｍ）は広く用いられており、例えば、１９８５年ＩＥＤ
Ｍ（国際電子デバイス会議）の概要集、頁６１６−６１
９に発表されたマクヒリー（Ｍｕｋｈｅｒｅｅ）等によ
る、”単一トランジスターＥＥＰＲＯＭビットおよびそ
れの５１２ｋ ＣＭＯＳ ＥＥＰＲＯＭへの組み込み
（Ａ ＳｉｎｇｌｅＴｒａｎｓｉｓｔｏｒ ＥＥＰＲＯ
Ｍ Ｂｉｔ ａｎｄ Ｉｔｓ Ｉｍｐｌｅｍｅｎｔａｔ
ｉｏｎ ｉｎ ａ ５１２ｋ ＣＭＯＳ ＥＥＰＲＯＭ
（ｓ））”、および１９８９年ＩＳＳＣＣ（国際固体回
路会議）の予稿集、頁１４０−１４１に発表されたＶ．
カイネット（Ｋｙｎｅｔｔ）等による、”９０ナノ秒１
００ｋ消去／プログラム・サイクルのメガビットフラッ
シュメモリ（Ａ ９０ｎｓ １００Ｋ Ｅｒａｓｅ／Ｐ
ｒｏｇｒａｍ Ｃｙｃｌｅ Ｍｅｇａｂｉｔ Ｆｌａｓ
ｈ Ｍｅｍｏｒｙ）”に述べられている。
【０００３】このようなＥＥＰＲＯＭは、１個の特定の
メモリビットのドレインと制御ゲートへ高電圧を印加
し、その間にそのメモリビットのソースをアースに保ち
つつ浮遊ゲートへホット電子を注入することによってプ
ログラムされる。例えば、ドレインプログラム電圧Ｖdp
は６．５ボルト以下に保たれ、その間制御ゲートプログ
ラム電圧Ｖcgp は１２ボルトに保たれる。消去は、ドレ
インを浮かせたままで、制御ゲートとソースとの間に比
較的高い電圧を供給することによって実行される。典型
的なＥＥＰＲＯＭにおいて、消去は、制御ゲート電圧を
Ｖcge ＝０ボルトに保ち、ソースをＶse＝１２ボルトに
持ち上げることによって行われる。フラッシュＥＥＰＲ
ＯＭでは、メモリセルはセクターに分割される。各セク
ター内で、そのメモリセルすべてのソースが共通の１つ
のノードへつながれる。従って、典型的なフラッシュＥ
ＥＰＲＯＭでの消去は、セクター単位でセクター毎に行
われる。
【０００４】フラッシュＥＥＰＲＯＭ中のメモリセルは
Ｎ形の金属酸化物半導体電界効果トランジスターであ
る。従って、Ｐ形基板中にＮ形のドレインおよびソース
が打ち込まれる。上述のような標準的な消去では、ソー
スが典型的にゼロボルトに保たれるので、ソースから基
板への降伏のために、ソースから基板への電流は比較的
大きいものとなり得る。特定のセクター内のメモリセル
すべてが同時に消去されることから、この基板電流の大
きさは特定にセクター中のメモリセルの数が増大するに
つれて増大する。例えば１メガバイト・フラッシュＥＥ
ＰＲＯＭ中で１０ミリアンペアにも達するこの大きな電
流のために、フラッシュ消去のために必要な高電圧で十
分な電流を発生させるために外部電源が必要となる。そ
のような電源が必要とされるということは望ましいこと
ではなく、従ってそのようなものが必要とされないフラ
ッシュＥＥＰＲＯＭが望ましい。
【０００５】上述の基板電流問題を回避するために、制
御ゲートをソース電圧に対して負に引き下げることによ
って消去を行うフラッシュＥＥＰＲＯＭが提案されてい
る。例えば、ソースをゼロボルトに保ち、その間に制御
ゲートを負の１６ボルトに下げる。基板もまたゼロボル
トにあるため、基板電流問題は回避される。別の例では
制御ゲートを負の１１ボルトに引き下げ、ソースを５ボ
ルトに持ち上げ、ドレインを浮かせる。これによって正
の１２ボルトの電源は不要となる。そのような回路は、
単一のワードラインまで下った消去の可能性を提供す
る。しかし、これらの負電圧を許容する回路で以て数多
くのワードラインを効率的にデコードすることは、プロ
セスを複雑化する三重井戸プロセスを使用することなし
にはできなかった。
【０００６】従って、負電圧ワードラインデコードを許
容し、単一のワードラインまでワードラインデコードを
許容できるフラッシュＥＥＰＲＯＭに対する需要が生ま
れる。
【０００７】
【発明の概要】本発明に従えば、従来のＥＥＰＲＯＭに
付随する欠点や問題点を本質的に解消または低減する、
負電圧ワードラインデコードのための方法と装置とが提
供される。
【０００８】特に、複数個のメモリセルを含む、フラッ
シュ方式の、電気的に消去可能で、プログラム可能な読
み出し専用メモリが提供される。メモリセルの各々に対
して列デコーダーがつながれ、メモリセルの各々はまた
複数のワードラインへもつながれる。読み出し／書き込
み／消去の回路が行デコーダーと列デコーダーへとつな
がれ、行デコーダー、列デコーダーおよび読み出し／書
き込み／消去の回路はそれらのメモリセルを読み出し、
プログラムし、そして消去するように動作する。行デコ
ーダーはワードラインを選択（select）および非選択
（de-select ）するように動作し、複数の駆動器回路を
含んでいる。駆動器回路の各々はそれぞれワードライン
の異なる１つへつながれ、駆動器回路はそのワードライ
ンを負でない電圧レベルへ駆動するように動作する。行
デコーダーはまた複数個の負のチャージポンプを含む。
負チャージポンプの各々はそれぞれワードラインの異な
る１つへつながれ、それら負チャージポンプはワードラ
インの各々を、独立して負電圧レベルへ駆動するように
動作する。
【０００９】別の実施例では、複数個の負チャージポン
プが備えられ、それら負チャージポンプがそれぞれ異な
る１つのワードライン群へつながれている。こうして、
負チャージポンプはそれぞれの群のワードラインの各々
を他の群とは独立的に負電圧レベルへ駆動するように動
作する。
【００１０】本発明の重要な技術的特長の１つは、フラ
ッシュＥＥＰＲＯＭ中の単一のワードラインが負電圧デ
コードできることであり、従って任意の特定のワードラ
イン上のメモリセルの消去を許容するということであ
る。
【００１１】本発明の重要な技術的特長の別の１つは、
単一のワードライン、またはワードライン群が、比較的
少数の部品で以て負電圧デコードできるということであ
る。更に、それらの少数の部品は相補型金属酸化物半導
体（ＣＭＯＳ）技術等の標準的な技術で作製できる。
【００１２】本発明の重要な技術的特長の別の１つは、
１２ボルト電源のような高電圧電源がＥＥＰＲＯＭチッ
プの外部に必要とされず、従ってシステムの価格と複雑
度が低減化されることである。
【００１３】本発明およびそれの利点をより完全に理解
するために、以下に図面を参照しながら詳細に説明す
る。
【００１４】
【実施例】本発明の好適実施例およびそれの特長は、図
１ないし図１２を参照することによって最も良く理解で
きる。各図面において同様な部品および対応する部品に
は同じ符号が付されている。
【００１５】図１は、フラッシュＥＥＰＲＯＭ１０のブ
ロック図および模式回路図を示す。図示のように、列デ
コーダー１２およびワードラインデコーダー１４（行デ
コーダーとも呼ぶ）が読み出し／書き込み／消去回路１
６へつながれている。列デコーダー１２およびワードラ
インデコーダー１４は番地情報を受け取り、アレイ中の
各種メモリセルへアクセスする。これらのメモリセル
は、読み出し／書き込み／消去回路１６からの制御信号
に依存して、読み出されたり、プログラムされたり（書
き込まれたり）、あるいは消去されたりする。
【００１６】列デコーダー１２はＹ0 、Ｙ1 ・・・Ｙn
と記された数本のビットラインを制御する。同様に、ワ
ードラインデコーダー１４はＸ0 、Ｘ1 ・・・Ｘn と記
された数本のワードラインを制御する。これらのビット
ラインはメモリビットトランジスターのドレインへつな
がれる。これらのワードラインはメモリセルトランジス
ターの制御ゲートへつながれる。例えば、メモリセルト
ランジスター１８はそれの制御ゲートをワードラインＸ
0 へつながれ、それのドレインをビットラインＹ0 へつ
ながれる。同様に、メモリセル２０はそれの制御ゲート
をワードラインＸn へつながれ、それのドレインをビッ
トラインＹn へつながれる。メモリセルトランジスター
の状態はセンスアンプ２２によって読み出される。特定
のビットライン上のメモリセルの状態は、そのビットラ
インに付随するパスゲートトランジスター２４を通して
読み出される。
【００１７】フラッシュＥＥＰＲＯＭでは、特定のセク
ター内のメモリセルトランジスターのすべてのソースは
１つの共通ノードへつながれる。図１は特定の１つのセ
クター中のメモリセルトランジスター・アレイを示す。
ＥＥＰＲＯＭ１０が他のセクター中に同様なアレイを含
んでおり、列デコーダー１２およびワードラインデコー
ダー１４へつながれていることは分かるであろう。更
に、他のセクター中のトランジスターアレイは他のセク
ターから物理的に分離されており、あるいはそれらはワ
ードラインまたはビットラインを他のセクターと共有す
ることによって電気的に関連づけられている。
【００１８】図２は、本発明の教えるところに従う負電
圧ワードラインデコードのための、ワードラインデコー
ダー１４内に含まれる回路の特定実施例を示す。番地信
号が前置デコーダー２６によって受け取られる。前置デ
コーダー２６はまた、読み出し／書き込み／消去回路１
６から反転信号を受け取る。この反転信号は、前置デコ
ーダー２６がワードラインＸ0 ないしＸn の負電圧また
は正電圧のいずれのデコードを実行するかを制御する。
負電圧デコードでは、ワードラインは例えば消去機能の
ために負となることができる。正電圧デコードでは、ワ
ードラインは例えばプログラム機能または読み出し機能
のために正となることができる。
【００１９】図２に示された特定実施例の回路につい
て、ワードラインＸ0 を取り上げて説明する。各々のワ
ードラインには同様な回路がつながれていることは理解
されるであろう。駆動器２８は前置デコーダー２６へつ
ながれている。前置デコーダー２６は駆動器２８へ予め
デコードされた前置デコード信号ＶA を出力する。前置
デコード信号ＶA は多重化信号ｍｕｘ0 −ｍｕｘn とと
もに、各ワードラインの選択および非選択を許容する。
ここで、各ｍｕｘ信号は各ワードラインに対応する適正
な駆動器へつながれている。例えば、ｍｕｘ0 はワード
ラインＸ0 の駆動器２８へつながれている。駆動器２８
は分離装置３０を介してワードラインＸ0へつながれて
いる。分離装置３０およびワードラインＸ0 はまた負チ
ャージポンプ３２へつながれている。最後に、負チャー
ジポンプ３２はクロック信号Ｖclkへつながれている。
【００２０】動作時には、負チャージポンプの各々は、
負電圧デコードの間にそれらの各ワードラインを負にポ
ンピングしようとする。ワードラインは、それらのワー
ドラインを必要に応じて充電する駆動器および分離装置
の働きによって負になるのを妨げられる。このように、
負電圧ワードラインデコードを提供する反転信号ととも
に、それぞれのワードラインの充電または負電圧へのポ
ンピングを許容する分離装置の働きによって、ワードラ
インは、もし選択されれば負に、また非選択であれば正
となる。同様に、正電圧デコードを提供する反転信号で
以て、ワードラインは、もし選択されれば正に、非選択
であればゼロとなる。それは負チャージポンプは正電圧
デコードモードにおいて正電圧にポンピングすることが
ないからである。一例として、負のワードラインデコー
ドは消去モードで使用できる。すなわち、消去モードに
おいて、反転信号が前置デコーダー２６を負のワードラ
インデコードモードに制御する。前置デコーダー２６は
ｍｕｘi 信号とともに、そしてそれへ供給される番地に
基づいて、正と負の両デコードモードにおいて適当なワ
ードラインを非選択または選択する。
【００２１】以前の負のワードラインデコード方式で
は、単一のワードラインにまで下ってデコードを行うこ
とは、三重井戸プロセスのような複雑な技術を使用する
ことなしには不可能であった。本発明では、すべて標準
的な技術で作製できる比較的少数の装置で以て単一ワー
ドラインでの負電圧デコードが提供できる。単一ワード
ライン負電圧デコードは、ワードラインを分離する能力
を有するそれの負チャージポンプによって各ワードライ
ンが他のワードラインから分離されているために可能と
なる。更に、ここに開示される回路は標準的なＣＭＯＳ
技術を用いて作製することができる。
【００２２】図２はまた、本発明に従う負電圧ワードラ
インデコードのための回路の特定の実施例を示す。図示
のように、駆動器２８はＣＭＯＳ技術を用いて作製さ
れ、信号ｍｕｘ0 へつながれたＰチャンネルトランジス
ター３４を含む。ｍｕｘ0 は前置デコード信号ＶA とと
もに、ワードラインの選択または非選択を許容する。ト
ランジスター３４はＮチャンネルトランジスター３６お
よび３８を通してアースへつながれる。トランジスター
３６はそれのゲートを前置デコード信号ＶA へつながれ
ている。トランジスター３８のゲートはｍｕｘ0 （バ
ー）へつながれている。トランジスター３４はノード４
０を通してトランジスター３６および３８へつながれ
る。
【００２３】ノード４０はまた、特定の実施例ではトラ
ンジスター４２を含む分離装置３０へつながれている。
トランジスター４２のゲートは予め選択された制御電圧
Ｖcへつながれている。分離装置３０は、ノード４０の
電圧とＶc の電圧とに依存して、ワードラインＸ0 が駆
動器２８から正に充電されるか、または負チャージポン
プから負に充電されるかのいずれかを許容する。
【００２４】負電圧ワードラインデコードモードでは、
Ｘ0 はもしそれが非選択であれば非負でなければならな
い。これを実現するために、特定実施例ではトランジス
ター４２であるところの分離装置３０が導通すべきであ
り、それによってノード４０上の電圧をワードラインＸ
0 へつながなければならない。トランジスター４２は、
もしノード４０の電圧がＶc の電圧よりもトランジスタ
ー４２の電圧しきい値以上大きければ、導通する。そし
て、負電圧ワードラインデコードのためには、もしＶA
が低レベルでｍｕｘ0 が高レベルであれば、図２に示さ
れた駆動器２８によってＸ0 は非選択になる。この結
果、トランジスター３６と３８はオフ状態になり、トラ
ンジスター３４はオンで、ｍｕｘ0 の電圧がノード４０
へつながれる。Ｖc もまたわずかに負となってトランジ
スター４２の導通を確実なものとする。
【００２５】負電圧ワードラインデコードモードでは、
ワードラインＸ0 はそれが負になることで選択されるこ
とになる。このことは、分離装置３０が導通しないこと
を保証することで実現する。分離装置３０がトランジス
ター４２を含むような特定の実施例では、もしノード４
０の電圧がＶc よりもトランジスター４２の電圧しきい
値以上高くなければそれは導通しない。このように、Ｖ
c がアースであって、もしノード４０もアースであれば
分離装置３０は導通せず、Ｘ0 は負へ移行する。このこ
とは図２に示された駆動器２８の特定の実施例におい
て、ＶA が高レベルあるいはｍｕｘ0 が低レベル（アー
ス電位）で、Ｘ0 が負チャージポンプ３２によって負に
ポンピングされることによって実現する。更に、Ｖc は
トランジスター４２を通しての導通を阻止するために正
となることができる。
【００２６】正電圧デコードモードでは、動作は負電圧
デコードモードのそれと類似しているが、ワードライン
が正電圧で選択され、ゼロボルトで非選択される点が違
っている。図２に示された実施例では、正電圧はｍｕｘ
i 信号を介して結合され、そのためこれらの信号は、例
えばプログラムや読み出しの動作に依存して各種の異な
る電圧レベルを有する。この明細書を通して、”高レベ
ル”という用語は約５ないし１５ボルトに等しい電圧を
意味し、また”低レベル”という用語は約ゼロボルトの
電圧を意味することを理解されたい。次の２つの表は正
電圧および負電圧のデコードに関する制御電圧を示す。
Ｘは高レベルまたは低レベルを表す。
【００２７】
【表１】
【００２８】
【表２】
【００２９】上述のように、前置デコード信号ＶA およ
びｍｕｘi 信号を使用することによってワードラインＸ
i の単一ワードライン負電圧デコードが実現できる。図
示の特定実施例では、そのワードラインのｍｕｘi 信号
を宣言することによって単一ワードラインＸi を選択す
ることができる。上記の表が示すように、負電圧デコー
ドのためのｍｕｘi およびＶA 信号は正電圧デコードの
それらを反転させたものとなっている。反転信号は前置
デコーダー２６へ入力され、適切なＶA を出力させる。
同様に、ｍｕｘi 信号が適宜反転され、負電圧および正
電圧の両デコードのために適切に用いられる。
【００３０】図２はまた、負チャージポンプ３２のため
の特定実施例を示している。特定の実施例では、負チャ
ージポンプ３２はＸ0 とノード４６との間につながれた
トランジスター４４を含む。トランジスター４４のゲー
トはノード４６へつながれている。こうして、トランジ
スター４４はダイオードとしてつながれている。トラン
ジスター４４の基板は電圧ＶTANKへつながれている。ト
ランジスター４８がまたノード４６とアースとの間につ
ながれている。トランジスター４８のゲートはアースへ
つながれている。ノード４６はコンデンサー５０を介し
てクロック信号Ｖclk へつながれている。
【００３１】信号Ｖclk はクロック信号であり、それの
大きさは、望みの負ワードライン電圧にＰチャンネルし
きい値（トランジスター４４と４８に対応する）２つ分
を加え、更に一定値を加えたものに等しい。負の１２ボ
ルトという望ましい負ワードライン電圧の場合、特定の
実施例でのＶclk の大きさは１８ボルトである。このよ
うに、Ｖclk は、例えば、ゼロないし１８ボルト、ある
いは負の１８ボルトないしゼロボルトを取ることができ
る。
【００３２】図２に示された実施例では、下記のよう
に、分離装置３０が非導通状態で、負チャージポンプ３
２はワードラインＸ0 を負へ引き下げるように動作す
る。Ｖcl k は負電圧デコードの間のみ活動的であり、従
って負チャージポンプ３２（および他のワードラインに
付随するその他のチャージポンプ）はこの負電圧デコー
ドの間のみワードラインＸ0 を負にポンピングすること
ができる。最初、トランジスター４８はノード４６を、
ほぼアース電圧にＰチャンネル電圧しきい値を加えた電
位へつなぐ。Ｖclk が１８ボルトにおいて、コンデンサ
ー５０の両端に電圧が現れる。Ｖclk がゼロボルトへ切
り替わって低下すると、トランジスター４８が導通して
いないため、コンデンサー５０両端間の電圧は保持され
る。こうして、ノード４６は負へ引き下げられる。この
ノード４６上の負電圧は次にワードラインＸ0 上の電圧
を引き下げる。コンデンサーは直流電流を通過させない
ので、コンデンサー５０は各ワードラインを他のワード
ラインから分離するという重要な役割も有している。
【００３３】各ワードラインには、Ｘ0 に関連して記述
したのと同様な回路をつながれている。すなわち、例え
ばワードラインＸn もまた、駆動器５２、分離装置５
４、および負チャージポンプ５６を有している。駆動器
５２は前置デコード信号ＶA 、ｍｕｘn 、およびｍｕｘ
n （バー）へつながれている。ｍｕｘn は各種電圧レベ
ルを駆動器５２へつないでおり、番地信号から取り出さ
れる。前置デコード信号ＶA とともに、ｍｕｘn はワー
ドラインＸn の選択または非選択を許容する。
【００３４】ＶTANKは、ワードラインが負へ運ばれた場
合、ワードラインとＶTANKとの間の降伏を最小にするた
めにできるだけ低い電圧であるべきである。更に、ワー
ドラインが正になるのを許容するために、ＶTANKはまた
その同じ正の電圧に等しいかそれ以上でなければならな
い。非選択のワードライン電圧が取りうる最低の電圧は
Ｖc にＰチャンネル電圧しきい値を加えたものであるの
で、ＶTANKはＰチャンネル電圧しきい値のすぐ上に設定
されるべきである。これはワードラインが非選択の時
に、ノード４０上の電圧がトランジスター４２を通過す
ることができるようにするためである。更に、図２に示
されたように、ワードラインＸ0 上に現れうる最大電圧
は、トランジスター４６および４８を通しての導通状態
のために、Ｐチャンネル電圧しきい値の２倍である。
【００３５】図３は負チャージポンプ３２の別の実施例
を示す。図２に示されたように、トランジスター４８は
ノード４６とＶclamp との間につながれている。更に、
トランジスター４８のゲートはＶclamp へつながれてい
る。この実施例において、Ｖ clamp はそのワードライン
に対する各種の正の非選択電圧レベルを許容するように
調節される。この回路実施例において、そしてＶclamp
が正において、図２に示された実施例によって得られる
のと同じワードラインＸ0 上の最終的な負電圧を実現す
るためには、Ｖclk の大きさはより大きくなければなら
ないであろう。Ｖclamp はＶclamp が増大する場合に、
Ｖclk を高くなりすぎないように保つように変調でき
る。例えば、Ｖclamp は負電圧デコードの間にゼロボル
トに変調することができ、それによってＶclk はワード
ライン上の適正な負電圧を達成するために、その大きさ
を増大させる必要がなくなる。
【００３６】図４は、本発明の教えるところに従う負チ
ャージポンプの別の実施例を示す。図４に示された実施
例は図３に示されたのと類似しているが、ノード４６と
トランジスター４８との間にトランジスター５８が追加
されている。トランジスター５８のゲートは電圧源Ｖmx
へつながれている。トランジスター５８はトランジスタ
ー４８の両端間に見られる最大負電圧を低減化し、トラ
ンジスター４８両端間のフィールドプレート降伏または
ゲート付きダイオードの降伏問題を回避する。トランジ
スター５８がなければ、ノード４６上の電圧とＶclamp
との電圧差は十分大きくなってトランジスター４８のフ
ィールドプレート降伏電圧を越える。
【００３７】図５は、本発明の教えるところに従う負チ
ャージポンプ３２の別の実施例を示す。図５に示された
回路は図２に示されたのと同じ回路を備えているが、ト
ランジスター４８はノード４６とアースとの間につなが
れる代わりにノード４６とノード４０との間につながれ
ている。同じことが他の、例えばワードラインＸn に付
随する負チャージポンプ５６等の負チャージポンプの回
路についても言える。この実施例において、ノード４０
の電圧がトランジスター４８のソースへ供給される。こ
うして、負電圧デコードモードにおいて、トランジスタ
ー４８のソースは、もしワードラインＸ0 が選択されれ
ば、アースへ引き下げられる。もしワードラインＸ0 が
非選択であれば、ノード４０はｍｕｘ0 上の電圧にほと
んど等しい。この電圧はトランジスター４８のソース上
にあり、またワードラインＸ0 上にあるので、ワードラ
インＸ0 とトランジスター４８との間には、それらの間
に電位差がないため電流経路は存在しない。このように
して電力節約ができる。更に、図４に示されたトランジ
スター５８は図５に示されたトランジスター４６と４８
との間につながれて、トランジスター４８に関するフィ
ールドプレートの降伏問題の可能性を低減化する。
【００３８】いくつかの応用においては、各ワードライ
ンに個別的な負電圧ワードラインデコードは必要でな
い。そのような応用では、ワードライン群が一緒に負に
なることを許容されれば、回路の配置上で利点がある。
【００３９】図６は本発明の１つの実施例を示し、そこ
においては１群のワードライン、Ｘ 0 からＸn が一緒に
負になることを許容される。ワードラインの各群はそれ
自身のＶA 信号によって制御され、そのＶA 信号はワー
ドラインのそれぞれの群に対する専用の前置デコーダー
によって生成される。専用の前置デコーダーはすべて、
いくつかの前置デコード出力を備える単一の前置デコー
ダーとして考えることもできる。図６に示されたよう
に、Ｖclk は１つの負チャージポンプだけへ直接つなが
れている。こうして、ｎ個のワードラインすべてに対し
て１つのコンデンサー５０だけが必要とされる。更にｎ
個のワードラインすべてに対して１つのトランジスター
４８だけが必要となる。１つの群のなかのワードライン
はすべて、ノード４６が負へ引き下げられる時に負へ引
き下げられる。ワードラインの各群はそれ自身のための
負チャージポンプを有している。この場合、ｍｕｘi 信
号はすべて高レベルで、ＶA がワードラインを選択およ
び非選択する唯一の信号である。
【００４０】図７は、ワードライン群が一緒に負となる
ようになった別の実施例を示す。図７は図３に示された
のと類似の回路を含んでおり、そこにおいてはトランジ
スター４８のゲートとソースとが電圧源Ｖclamp へつな
がれている。更に、ノード４６が、トランジスター４４
ｉを介してその群の他のワードラインの各々へつながれ
ている。例えば、図７に示されたように、ノード４６は
トランジスター４４ｎを介してワードラインＸn へつな
がれている。
【００４１】図４に示されたように、トランジスター４
８の両端間のフィールドプレート降伏状態を同じように
低減化するために、図５、図６、および図７に示す実施
例にトランジスター５８を含めることができる。
【００４２】既に議論したように、ワードラインを正へ
駆動するために駆動器２８が用いられる。図２に関連し
て述べた駆動器２８の特定の実施例は、使用し得る１つ
の例でしかない。ここに意図する本発明の範囲から外れ
ることなしに、その他の実施例を使用することも可能で
ある。図８および図９は、その他のワードラインの各々
に対して駆動器２８または駆動器群として使用できる特
定の駆動器の例を提示している。図８に示されたよう
に、駆動器２８はＶA とノード６１との間につながれた
トランジスター６０を含むことができる。トランジスタ
ー６０のゲートはｍｕｘi へつながれている。トランジ
スター６２が、５ボルトであろうＶccとノード６１との
間につながれている。トランジスター６２のゲートはｍ
ｕｘi （バー）へつながれている。トランジスター６４
がＶHVとノード６１との間につながれている。トランジ
スター６４のゲートはノード４０へつながれている。更
にトランジスター６６と６８がＶHVとアースとの間につ
ながれている。トランジスター６６および６８のゲート
はノード６１へつながれている。更に、図示のように、
トランジスター６６および６８はノード４０へもつなが
れている。ＶHVは通常は５ボルトであるが、書き込み動
作の間は１２ボルトとなる。
【００４３】既述のように、ノード４０が高レベルであ
れば、その適切なワードラインは負になることができな
い。ノード４０が高レベルになるためには、ノード６１
が低レベルでなければならず、これはＶA が低レベル
で、ｍｕｘi が高レベルの時に発生する。１つのワード
ラインが負になるのを許容されるためには、ノード４０
は低レベルでなければならず、従ってノード６１は高レ
ベルでなければならない。もしＶA が高レベルである
か、あるいはｍｕｘi が低レベルであれば、ノード６１
は高レベルになる。
【００４４】図９は、本発明の教えるところに従う駆動
器２８の別の実施例を示す。図９に示されたように、Ｖ
A とノード７１との間にトランジスター７０がつながれ
ている。トランジスター７０のゲートはｍｕｘi へつな
がれている。トランジスター７２がまたＶHVとノード７
１との間につながれている。トランジスター７２のゲー
トは通常はアース電位である制御信号へつながれてい
る。トランジスター７４と７６がまたＶHVとアースとの
間につながれ、それらのゲートはノード７１へつながれ
ている。トランジスター７４および７６もまた図示のよ
うに、ノード４０へつながれている。
【００４５】ＶA が低レベルでｍｕｘi が高レベルであ
れば、ノード７１は低レベルとなり、その結果ノード４
０は高レベルになる。ＶA が高レベルかあるいはｍｕｘ
i が低レベルであれば、その結果、ノード４０は低レベ
ルとなろう。
【００４６】図面全体を通して、部品は従来の表記法に
従って描かれている。すなわち、例えば、トランジスタ
ー３４はＰチャンネルの金属酸化物半導体電界効果トラ
ンジスターである。同様に、トランジスター３６はＮチ
ャンネル金属酸化物電界効果トランジスターである。
【００４７】図１０は、本発明の教えるところに従って
構築された別の駆動器を示す。図１０に示されたような
駆動器２８はｍｕｘi とアースとの間につながれた２つ
のトランジスター７８と８０を含んでいる。これらの２
つのトランジスターはいずれもＰチャンネルトランジス
ターであり、トランジスター７８のゲートはＶA へつな
がれている。トランジスター８０のゲートは固定された
電圧ＶN へつながれている。更に、トランジスター７８
と８０はノード８１へつながれている。図１０に示され
たように、ノード８１は駆動器２８に付随するワードラ
イン、例えばワードラインＸi へつながれている。ノー
ド８１はまた図２ないし図７に示されたような負チャー
ジポンプ回路の任意のものへつながれる。
【００４８】図１０に示された駆動器は、図２に示され
た分離装置３０を不要にするという特長を有する。こう
して、図１０に示された駆動器２８を使用することは進
歩した配置面積という利点を提供する。別の特長は前置
デコード段の後にＮチャンネルトランジスターが必要と
されないということである。これによって配置中でのタ
ンク干渉が低減化され、デコードされたワードラインが
負になった時に順バイアスされるであろうＮ＋接合がな
くなる。別の特長は、図１０の駆動器２８が以前の負電
圧が可能なデコーダーよりも高速の、低レベルから高レ
ベルへの電圧遷移を許容するということである。
【００４９】動作時に、正電圧デコードモードでは、Ｖ
A が低レベルでｍｕｘi が高レベルの時、そのワードラ
インは選択される。ＶN は負の直流信号で、それはワー
ドラインが非選択の時にそれを引き下げる。ワードライ
ンは、ＶA が高レベルでｍｕｘi が低レベルの時に非選
択となる。ＶN は固定された負電圧かまたはクロック信
号で、それは周期的もしくはサイクルの最初で高レベル
状態から負の状態へ遷移する。ＶN はまた、高レベルか
ら低レベルへの遷移時間を改善するために、トランジス
ター８０が高インピーダンス状態からより低インピーダ
ンス状態へ移行することを引き起こすレベルからのクロ
ックであることもできる。
【００５０】負電圧デコードモードでは、ワードライン
はＶA が高レベルであるかｍｕｘiが低レベルである時
に選択される。ワードラインはＶA が低レベルでｍｕｘ
i が高レベルであるときに非選択となる。
【００５１】図１１は、図１０に関連して説明したのと
同じ特長を提供するデコーダー２８の別の実施例を示
す。図１１に示されたように、ＶA とアースとの間に２
個のＰチャンネルトランジスター８２と８４が接続され
ている。トランジスター８２のゲートはｍｕｘi （バ
ー）へつながれ、トランジスター８４のゲートはＶN へ
つながれている。
【００５２】正電圧デコードモードでは、選択されたワ
ードラインに対してＶA は高レベルで、ｍｕｘi （バ
ー）は低レベルである。正電圧デコードモードでは、非
選択のワードラインに対して、ＶA は低レベル、ｍｕｘ
i （バー）は高レベルである。負電圧デコードモードで
は、選択されたワードラインに対してＶA が低レベル、
ｍｕｘi （バー）が高レベルである。負電圧デコードモ
ードの非選択ワードラインに対しては、ＶA が高レベ
ル、ｍｕｘi （バー）が低レベルである。
【００５３】正電圧デコードモードでは、ＶN は非選択
ワードライン電圧よりも少なくともＰチャンネル電圧し
きい値１個分低くあるべきである。こうして、図１０お
よび図１１に示されたワードラインＸi はアースへ引き
下げられる。ＶN が更に負になれば、それだけ速くワー
ドラインＸi はアースへ引き下げられる。
【００５４】ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯ
Ｍをプログラムするためには、図１０および図１１に示
されたトランジスター７８と８２を介してｍｕｘi 入力
から高電圧が供給される。これらの高電圧モードにおい
ては、図１０および図１１に示されたトランジスター８
０と８４はより導通性が低くなろう。従って、トランジ
スター８０および８４を通しての低い導電性を確立する
ために、プロセスパラメータを変化させてよりアース電
位に近い比較的一定したレベルを保つようにＶ N を何ら
かの与えられた値にクランプすることが望ましいかもし
れない。図１２はそのような実施例を示す。図示のよう
に、ＶN は負チャージポンプ８６によって生成される。
ＶN は、図１２に示されたようにつながれたトランジス
ター８８と９０によってクランプされる。
【００５５】本発明とそれの利点とについて詳細に説明
してきたが、本発明の特許請求の範囲によって定義され
る本発明の範囲から外れることなしに各種の変更や置
換、および修正が可能であることを理解されたい。
【００５６】以上の説明に関して更に以下の項を開示す
る。 （１）複数個のメモリセルを含む、フラッシュ方式の、
電気的に消去可能で、プログラム可能な読み出し専用メ
モリであって：前記メモリセルへつながれた列デコーダ
ー、前記メモリセルへつながれた複数個のワードライ
ン、前記行デコーダーと前記列デコーダーとへつながれ
た読み出し／書き込み／消去回路であって、前記行デコ
ーダー、前記列デコーダー、および前記読み出し／書き
込み／消去回路が前記メモリセルを読み出し、書き込
み、そして消去するように動作するようになった読み出
し／書き込み／消去回路、および前記ワードラインを選
択および非選択するように動作する行デコーダーであっ
て：複数個の駆動器回路であって、前記駆動器回路の各
々がそれぞれ前記ワードラインの異なる１つへつながれ
て、前記駆動器回路が前記ワードラインを負でない電圧
レベルへ駆動するように動作するようになった複数個の
駆動器回路、および複数個の負チャージポンプであっ
て、前記負チャージポンプの各々がそれぞれ前記ワード
ラインの異なる１つへつながれて、前記負チャージポン
プが前記ワードラインの各々を独立して負電圧レベルへ
駆動するように動作するようになった複数個の負チャー
ジポンプ、を含む行デコーダー、を含むメモリ。
【００５７】（２）第１項記載のメモリであって、更
に、複数個の多重化信号であって、前記多重化信号の各
々がそれぞれ前記駆動器の異なる１個へつながれた複数
個の多重化信号を含み、そこにおいて：前記行デコーダ
ーが更に、前置デコード信号を発生するように動作する
前置デコーダーを含み、そして前記駆動器回路の各々
が：第１のゲート、第１のソース、および第１のドレイ
ンを有する第１のＰチャンネルトランジスターであっ
て、前記第１のゲートと前記第１のソースとが前記多重
化信号と前置デコード信号の前記各１つへつながれて、
前記第１のドレインが前記各ワードラインへつながれた
第１のＰチャンネルトランジスター、および第２のゲー
ト、第２のソース、および第２のドレインを有する第２
のＰチャンネルトランジスターであって、前記第２のド
レインが前記各ワードラインへつながれ、前記第２のゲ
ートが電圧源へつながれた第２のＰチャンネルトランジ
スター、を含んでおり、それによって、前記ワードライ
ンが前記前置デコードおよび多重化信号に応答して、前
記負チャージポンプによって負へ、また前記駆動器回路
によって非負へ駆動されるようになった、メモリ。
【００５８】（３）第１項記載のメモリであって、前記
行デコーダーが更に、複数個の分離装置であって、前記
分離装置の各々がそれぞれ異なる駆動器回路と異なるワ
ードラインとの間につながれ、前記分離装置の各々が各
ワードラインをそれぞれ対応する駆動器回路から分離す
るように動作し、それによって各ワードラインが独立し
て負電圧レベルへ駆動されるようになった複数個の分離
装置を含んでいるメモリ。
【００５９】（４）第３項記載のメモリであって、更
に、複数個の多重化信号であって、前記多重化信号の各
々がそれぞれ前記駆動器の異なる１個へつながれた複数
個の多重化信号を含み、そこにおいて：前記行デコーダ
ーが更に、前置デコード信号を生成するように動作する
前置デコーダーを含んでおり、また前記駆動器回路が前
記前置デコード多重化信号に応答して高レベルおよび低
レベル出力を発生するように動作するようになってお
り、更に前記分離装置がそれぞれのワードラインを、各
駆動器が低レベル出力を発する時に前記各駆動器から分
離するように動作するようになっている、メモリ。
【００６０】（５）第４項記載のメモリであって、前記
分離装置の各々がゲートを有するトランジスターを含
み、前記ゲートが制御電圧へつながれているメモリ。
【００６１】（６）第１項記載のメモリであって、更に
クロック信号を含み、そこにおいて前記負チャージポン
プの各々が前記クロック信号へつながれた異なるコンデ
ンサーを含み、それによって前記コンデンサー間での電
荷共有効果によって負電圧が生成されるようになってお
り、前記ワードラインの各々が各負チャージポンプの前
記コンデンサーによって他のワードラインから分離され
るようになった、メモリ。
【００６２】（７）第６項記載のメモリであって、前記
負チャージポンプの各々が更に：前記各コンデンサーと
前記各ワードラインとの間につながれた第１のトランジ
スター、および前記各コンデンサーとアースとの間につ
ながれた第２のトランジスター、を含んでいる、メモ
リ。
【００６３】（８）第６項記載のメモリであって、前記
負チャージポンプの各々が更に：前記各コンデンサーと
前記各ワードラインとの間につながれた第１のトランジ
スター、クランプ電圧源、および前記各コンデンサーと
前記クランプ電圧源との間につながれた第２のトランジ
スター、を含んでいる、メモリ。
【００６４】（９）第８項記載のメモリであって、前記
負チャージポンプの各々が更に、前記各コンデンサーと
前記第２のトランジスターとの間につながれた第３のト
ランジスターであって、前記第２のトランジスター両端
間の電圧を低減するように動作する第３のトランジスタ
ーを含んでいる、メモリ。
【００６５】（１０）第６項記載のメモリであって、前
記負チャージポンプの各々が更に：前記各コンデンサー
と前記各ワードラインとの間につながれた第１のトラン
ジスター、および前記各コンデンサーと前記駆動器回路
との間につながれた第２のトランジスター、を含んでい
る、メモリ。
【００６６】（１１）複数個のメモリセルを含む、フラ
ッシュ方式の、電気的に消去可能で、プログラム可能な
読み出し専用メモリであって：前記メモリセルへつなが
れた列デコーダー、前記メモリセルへつながれた複数個
のワードライン、前記行デコーダーと前記列デコーダー
とへつながれた読み出し／書き込み／消去回路であっ
て、前記行デコーダー、前記列デコーダー、および前記
読み出し／書き込み／消去回路が前記メモリセルを読み
出し、プログラムし、そして消去するように動作するよ
うになった読み出し／書き込み／消去回路、および前記
ワードラインを選択および非選択するように動作する行
デコーダーであって：複数個の駆動器回路であって、前
記駆動器回路の各々がそれぞれ前記ワードラインの異な
る１つへつながれて、前記駆動器回路が前記ワードライ
ンを負でない電圧レベルへ駆動するように動作するよう
になった複数個の駆動器回路、および複数個の負チャー
ジポンプであって、前記負チャージポンプの各々がそれ
ぞれ前記ワードラインの異なる１つの群へつながれて、
前記負チャージポンプがそれぞれの群の前記ワードライ
ンの各々を他の群から独立して負電圧レベルへ駆動する
ように動作するようになった複数個の負チャージポン
プ、を含む行デコーダー、を含むメモリ。
【００６７】（１２）第１１項記載のメモリであって、
更に、複数個の多重化信号であって、前記多重化信号の
各々がそれぞれ前記駆動器の異なる１個へつながれた複
数個の多重化信号を含み、そこにおいて：前記行デコー
ダーが更に、前置デコード信号を発生するように動作す
る前置デコーダーを含み、そして前記駆動器回路の各々
が：第１のゲート、第１のソース、および第１のドレイ
ンを有する第１のＰチャンネルトランジスターであっ
て、前記第１のゲートと前記第１のソースとが前記多重
化信号と前置デコード信号の前記選ばれた各１つへつな
がれており、前記第１のドレインが前記各ワードライン
へつながれた第１のＰチャンネルトランジスター、およ
び第２のゲート、第２のソース、および第２のドレイン
を有する第２のＰチャンネルトランジスターであって、
前記第２のドレインが前記各ワードラインへつながれ、
前記第２のゲートが電圧源へつながれた第２のＰチャン
ネルトランジスター、を含んでおり、それによって、前
記ワードラインが前記前置デコードおよび多重化信号に
応答して、前記負チャージポンプによって負へ、また前
記駆動器回路によって非負へ駆動されるようになった、
メモリ。
【００６８】（１３）第１１項記載のメモリであって、
前記行デコーダーが更に、複数個の分離装置であって、
前記分離装置の各々がそれぞれ異なる駆動器回路と異な
るワードラインとの間につながれ、前記分離装置の各々
が各ワードラインをそれぞれ対応する駆動器回路から分
離するように動作し、それによって各ワードラインが負
電圧レベルへ駆動されるようになった複数個の分離装置
を含んでいるメモリ。
【００６９】（１４）第１３項記載のメモリであって、
更に、複数個の多重化信号であって、前記多重化信号の
各々がそれぞれ前記駆動器の異なる１個へつながれた複
数個の多重化信号を含み、そこにおいて：前記行デコー
ダーが更に、前置デコード信号を生成するように動作す
る前置デコーダーを含んでおり、またそこにおいて、前
記駆動器回路が前記前置デコードおよび多重化信号に応
答して高レベルおよび低レベル出力を発生するように動
作するようになっており、更に前記分離装置がそれぞれ
のワードラインを、各駆動器が低レベル出力を発する時
に前記各駆動器から分離するように動作するようになっ
ている、メモリ。
【００７０】（１５）第１４項記載のメモリであって、
前記分離装置の各々がゲートを有するトランジスターを
含み、前記ゲートが制御電圧へつながれているメモリ。
【００７１】（１６）第１１項記載のメモリであって、
更に、クロック信号を含み、そこにおいて前記負チャー
ジポンプの各々が前記クロック信号へつながれた異なる
コンデンサーを含み、それによって前記コンデンサー間
での電荷共有効果によって負電圧が生成されるようにな
っており、前記ワードラインの群の各々が各負チャージ
ポンプの前記コンデンサーによって他の群から分離され
るようになった、メモリ。
【００７２】（１７）第１６項記載のメモリであって、
前記負チャージポンプの各々が更に：複数個の第１のト
ランジスターであって、各々が、前記各コンデンサーと
ワードラインの各群のうちの前記ワードラインの異なる
ものとの間につながれている複数個の第１のトランジス
ター、および前記各コンデンサーとアースとの間につな
がれた第２のトランジスター、を含んでいる、メモリ。
【００７３】（１８）第１６項記載のメモリであって、
前記負チャージポンプの各々が更に：複数個の第１のト
ランジスターであって、各々が、前記各コンデンサーと
ワードラインの各群のうちの前記ワードラインの異なる
ものとの間につながれている複数個の第１のトランジス
ター、クランプ電圧源、および前記各コンデンサーと前
記クランプ電圧源との間につながれた第２のトランジス
ター、を含んでいる、メモリ。
【００７４】（１９）第１８項記載のメモリであって、
前記負チャージポンプの各々が更に、前記各コンデンサ
ーと前記第２のトランジスターとの間につながれた第３
のトランジスターであって、前記第２のトランジスター
両端間の電圧を低減するように動作する第３のトランジ
スターを含んでいる、メモリ。
【００７５】（２０）第１６項記載のメモリであって、
前記負チャージポンプの各々が更に：複数個の第１のト
ランジスターであって、各々が、前記各コンデンサーと
ワードラインの各群のうちの前記ワードラインの異なる
ものとの間につながれている複数個の第１のトランジス
ター、および前記各コンデンサーと前記駆動器回路の１
個との間につながれた第２のトランジスター、を含んで
いる、メモリ。
【００７６】（２１）複数個のメモリセルを含む、フラ
ッシュ方式の、電気的に消去可能で、プログラム可能な
読み出し専用メモリ中のワードラインをデコードする方
法であって、次の工程：各々が異なるワードラインへつ
ながれた複数個の負チャージポンプ中において負電圧を
発生させること、前置デコーダー中において予めデコー
ドされた前置デコード信号を発生させること、前記前置
デコード信号に応答して、各々が異なるワードラインへ
つながれた複数個の駆動器回路中において非負の電圧を
発生させること、および各ワードラインを、前記前置デ
コード信号に応答して、そのワードラインに対応する負
チャージポンプからの負電圧、あるいはそのワードライ
ンに対応する駆動器回路からの非負の電圧のいずれかへ
つなぐこと、を含む方法。
【００７７】（２２）複数個のメモリセルを含む、フラ
ッシュ方式の電気的に消去可能で、プログラム可能な読
み出し専用メモリ中のワードラインをデコードする方法
であって、次の工程：各々がワードラインの異なる群へ
つながれた複数個の負チャージポンプ中において負電圧
を発生させること、前置デコーダー中において予めデコ
ードされた前置デコード信号を発生させること、前記前
置デコード信号に応答して、各々が異なるワードライン
へつながれた複数個の駆動器回路中において非負の電圧
を発生させること、前記前置デコード信号に応答して、
ワードラインの各群をそれに対応する負チャージポンプ
からの負電圧へつなぐこと、および前記前置デコード信
号に応答して、各ワードラインをそれに対応する駆動器
回路からの非負の電圧へつなぐこと、を含む方法。
【００７８】（２３）フラッシュＥＥＰＲＯＭ１０にお
いて負電圧ワードラインデコードを行うための方法と装
置が提供される。特に、前置デコーダー２６が番地と反
転入力とに基づいて前置デコード信号を生成する。前置
デコード信号は正電圧および負電圧の両デコードモード
においてワードラインを選択するために使用される。各
ワードラインは、それに付随して駆動器２８を有する。
駆動器２８は前置デコード信号を受信し、適切な前置デ
コード信号に応答して関連のワードラインを高レベルへ
駆動するように動作する。ワードラインには、またそれ
らに付随して負チャージポンプ３２が備えられている。
各負チャージポンプ３２は、駆動器２８がその関連ワー
ドラインを正へ駆動していない時にそのワードラインを
負へ駆動するように動作する。
【図面の簡単な説明】
【図１】ＥＥＰＲＯＭメモリセルのアレイの模式図。
【図２】本発明の教えるところに従って構築された負電
圧ワードラインデコーダーの特定実施例の模式回路図。
【図３】本発明の教えるところに従って構築された負チ
ャージポンプの特定実施例の模式回路図。
【図４】本発明の教えるところに従って構築された負チ
ャージポンプの特定実施例の模式回路図。
【図５】本発明の教えるところに従って構築された負電
圧ワードラインデコーダーの別の実施例の回路図。
【図６】本発明の教えるところに従って構築された、独
立したワードラインデコードを要求しない応用のための
負電圧ワードラインデコーダーの特定実施例の回路図。
【図７】本発明の教えるところに従って構築された、独
立したワードラインデコードを要求しない応用のための
負電圧ワードラインデコーダーの別の実施例の回路図。
【図８】本発明の教えるところに従って構築された駆動
器の特定実施例の回路図。
【図９】本発明の教えるところに従って構築された駆動
器の別の実施例の回路図。
【図１０】本発明の教えるところに従って構築された負
電圧ワードラインデコーダーの別の実施例の回路図。
【図１１】本発明の教えるところに従って構築された駆
動器の別の実施例の回路図。
【図１２】図１０及び図１１に示された回路用のＶN 電
源の特定実施例。
【符号の説明】
１０ フラッシュＥＥＰＲＯＭ １２ 列デコーダー １４ ワードラインデコーダー（行デコーダー） １６ 読み出し／書き込み／消去回路 １８ メモリセルトランジスター ２０ メモリセル ２２ センスアンプ ２４ パスゲートトランジスター ２６ 前置デコーダー ２８ 駆動器 ３０ 分離装置 ３２ 負チャージポンプ ３４ Ｐチャンネルトランジスター ３６、３８ Ｎチャンネルトランジスター ４０ ノード ４２ トランジスター ４４ トランジスター ４６ ノード ４８ トランジスター ５０ コンデンサー ５２ 駆動器 ５４ 分離装置 ５６ 負チャージポンプ ５８ トランジスター ６０ トランジスター ６１ ノード ６２ トランジスター ６４ トランジスター ６６、６８ トランジスター ７０ トランジスター ７１ ノード ７２ トランジスター ７４、７６ トランジスター ７８、８０ トランジスター ８１ ノード ８２、８４ Ｐチャンネルトランジスター ８６ 負チャージポンプ ８８、９０ トランジスター
【手続補正書】
【提出日】平成６年７月６日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数個のメモリセルを含む、フラッシュ
    方式の、電気的に消去可能で、プログラム可能な読み出
    し専用メモリであって：前記メモリセルへつながれた列
    デコーダー、 前記メモリセルへつながれた複数個のワードライン、 前記行デコーダーと前記列デコーダーとへつながれた読
    み出し／書き込み／消去回路であって、前記行デコーダ
    ー、前記列デコーダー、および前記読み出し／書き込み
    ／消去回路が前記メモリセルを読み出し、書き込み、そ
    して消去するように動作するようになった読み出し／書
    き込み／消去回路、および前記ワードラインを選択およ
    び非選択するように動作する行デコーダーであって：複
    数個の駆動器回路であって、前記駆動器回路の各々がそ
    れぞれ前記ワードラインの異なる１つへつながれて、前
    記駆動器回路が前記ワードラインを負でない電圧レベル
    へ駆動するように動作するようになった複数個の駆動器
    回路、および複数個の負チャージポンプであって、前記
    負チャージポンプの各々がそれぞれ前記ワードラインの
    異なる１つへつながれて、前記負チャージポンプが前記
    ワードラインの各々を独立して負電圧レベルへ駆動する
    ように動作するようになった複数個の負チャージポン
    プ、を含む行デコーダー、を含むメモリ。
  2. 【請求項２】 複数個のメモリセルを含む、フラッシュ
    方式の、電気的に消去可能で、プログラム可能な読み出
    し専用メモリ中のワードラインをデコードする方法であ
    って、次の工程：各々が異なるワードラインへつながれ
    た複数個の負チャージポンプ中において負電圧を発生さ
    せること、 前置デコーダー中において予めデコードされた前置デコ
    ード信号を発生させること、 前記前置デコード信号に応答して、各々が異なるワード
    ラインへつながれた複数個の駆動器回路中において非負
    の電圧を発生させること、および各ワードラインを、前
    記前置デコード信号に応答して、そのワードラインに対
    応する負チャージポンプからの負電圧、あるいはそのワ
    ードラインに対応する駆動器回路からの非負の電圧のい
    ずれかへつなぐこと、を含む方法。
JP31354893A 1992-12-15 1993-12-14 負電圧ワードラインデコード方法およびそれを採用したｅｅｐｒｏｍ Pending JPH0737396A (ja)

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