JP2818394B2

JP2818394B2 - 集積回路記憶装置

Info

Publication number: JP2818394B2
Application number: JP29699995A
Authority: JP
Inventors: アンドルー、フェリス
Original assignee: STMicroelectronics Ltd Israel
Current assignee: STMicroelectronics Ltd Israel
Priority date: 1994-11-15
Filing date: 1995-11-15
Publication date: 1998-10-30
Anticipated expiration: 2015-11-15
Also published as: JPH08227593A; EP0714101A3; GB9423038D0; EP0714101B1; DE69521393D1; EP0714101A2; US5587960A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電圧上昇性能を有
する集積回路記憶装置に関する。

【０００２】

【従来の技術】種々の電圧で動作できる集積回路記憶装
置が製造されている。たとえば、適当なメモリチップ
は、５Ｖ±１０％または３．３Ｖ±０．３Ｖの電源電圧
で動作できる。プログラム、消去または読出すべき単一
の不揮発性浮動ゲート・トランジスタ・メモリセルを含
む集積回路記憶装置では、ある読出し動作がセルのゲー
トに約５Ｖの電圧を供給する必要がある。約５Ｖの電圧
は、不揮発性メモリに存在している浮動ゲート・トラン
ジスタセルにおける実用最高電圧である約３Ｖの消去し
きい値電圧を有するセルによって、確実に検出するため
に十分なセル電流を供給するために十分である。電源電
圧が５Ｖである場合には、読出しに要する必要な電圧
は、電源自体から直接得ることができる。しかし、電源
電圧が公称３．３Ｖの場合には、求められている読出し
動作のために、４Ｖを越える値まで、および好ましくは
約５Ｖまでその電圧を高くする必要がある。これは、電
圧ブースト回路またはポンプ回路によって行うことがで
きる。電圧ブースト回路は、知られているからここでは
詳しくは説明しない。電圧ブースト回路はブースト・コ
ンデンサを含み、このブースト・コンデンサの端子間に
出力がブーストされた電圧が供給される。ブーストさせ
られるレベルは、ブースト・コンデンサの容量と、電圧
をブーストすべき電源線に接続されている容量との比に
よって決定される。この容量を減少できるとすると、そ
の比を維持して同じブーストされたレベルを与えるため
に、ブースト・コンデンサの大きさを減少できる。こう
するとチップ面積を小さくでき、電源電圧をブーストす
るために要する時間を短縮でき、電力を減少でき、かつ
回路によって発生されるチップにおけるノイズを減少で
きるという利点が得られる。

【０００３】ポンプ回路も知られているから、ここでは
これ以上説明しない。簡単にいえば、ポンプ回路は，容
量結合され、ダイオードによって分離されて電圧を所要
のレベルまで逐次上昇させるいくつかの段に依存する。
それらの段は、重なり合わないクロックによって駆動さ
れる。容量減少を大きくすることは、それらの回路にと
って有利でもある。

【０００４】既存のメモリアレイでは、上昇すべき電源
線は、メモリの行の全てのセルと、語線を駆動するため
の周辺回路とに接続される。したがって、電源電圧がブ
ーストさせられる時には、大きな容量が電源線に接続さ
れることになる。本発明は、それらの問題を克服するた
めに、電源電圧がブーストさせられる時に電源線に接続
される容量を減少しようとするものである。

【０００５】いわゆる分割語線（ＤＷＬ）アーキテクチ
ャを有するランダム・アクセス・メモリ（ＲＡＭ）が知
られている。そのようなランダム・アクセス・メモリで
は、語線が独立にアドレスできる副語線に分割される。
これによって、長い語線が避けられ、それに伴う大きい
抵抗値と大きい容量とが避けられることによって記憶速
度が向上する。ＤＷＬアーキテクチャの速度の利点を利
用するために、いわゆるフラッシュメモリ、すなわち、
電気的に消去可能で、かつプログラム可能な単一浮動ゲ
ート・トランジスタセルで構成されたメモリ、にＤＷＬ
アーキテクチャを使用することが望ましい。しかし、そ
れらのメモリでは、種々の電圧レベルをセルのゲートに
供給し、副語線駆動回路を比較的簡単、したがって小型
にする際には問題が起きる。ＤＷＬアーキテクチャを用
いて速度を向上することと、求められている副語線駆動
回路が占める面積との間に、二律背反が存在することが
分かるであろう。種々の電圧をセルのゲートに供給する
ことに伴う諸問題は、ポンピングまたはブースティング
することによって電源電圧レベルを高くしなければなら
ない時には大きくなる。更に、副語線駆動回路はブース
トすべき語線の容量を増加する。

【０００６】行と列に配置された複数のメモリセルを備
え、セクタの行中のセルはセクタに配置され、各セクタ
中のセルは共通のそれぞれの副ワード線に接続され、列
中のセルは共通のビット線に接続される、メモリアレイ
と、前記副ワード線にそれぞれ組合わされて、セル電圧
を組合わされている副ワード線に供給するために接続さ
れる複数の副ワード線駆動回路と、メモリ電源線に接続
されている電源電圧を前記セル電圧まで上昇させるため
の電圧上昇回路と、前記セクタの１つにおける副ワード
線の１つを選択するための行アドレッシング回路と、選
択されない１つのセクタに組合わされている副ワード線
駆動回路を前記メモリ電圧供給線から選択的に切り離す
ための制御回路と、各主ワード線は列方向の複数の副ワ
ード線駆動回路に接続される、行方向に延長する複数の
主ワード線と、前記セルのセクタにそれぞれ組合わされ
ている複数の前記副ワード線復号回路とをそなえ、前記
行アドレッシング回路は、前記複数の主ワード線の１つ
を選択するための主ワード線復号回路、および前記選択
された主ワード線に接続されている前記副ワード線駆動
回路の１つを選択するための副ワード線復号回路を有
し、各主ワード線に接続されて、列方向に延長している
前記副ワード線駆動回路が、セルの前記セクタの両側に
配置されている１つおきの副ワード線に組合わされてい
る副ワード線駆動回路に交互に重なり合ったやり方で配
置される集積回路記憶装置。

【０００７】通常は、各セクタは複数の語線と、１つま
たは複数の副語線駆動回路群とを含む。

【０００８】制御回路は、複数の電圧制御スイッチを備
え、各電圧制御スイッチは、副語線駆動回路の群に組合
わされて、その群中の副語線駆動回路に組合わされてい
る副語線が選択された時に、前記セル電圧を副語線駆動
回路の群に加えることが望ましい。

【０００９】各電圧制御スイッチに組合わされている副
語線駆動回路が選択されない時にその電圧制御スイッチ
を開くことができるように、各電圧制御スイッチがセク
タ・イネイブル信号に応答するようにできる。

【００１０】不能状態にされると、電圧制御スイッチは
副語線駆動回路の群を電源電圧に接続できる。

【００１１】この集積回路記憶装置は、列方向の複数の
副語線駆動回路におのおの接続される、行方向に延長す
る複数の主語線を備えることができる。

【００１２】その場合には、行アドレッシング回路は、
前記複数の主語線の１つを選択するための主語線復号回
路と、前記副語線駆動回路の群を選択するための副語線
復号回路とを備える。

【００１３】各前記セクタにそれぞれ組合わされる副語
線復号回路を設けることが好ましい。

【００１４】とくに有利な実施例においては、各主語線
に接続されて、列方向に延長している副語線駆動回路
を、セルの前記セクタの両側に配置されている１つおき
の副語線に組合わされている副語線駆動回路に、交互に
重なり合ったやり方で配置できる。こうすると、副語線
駆動回路のピッチが広くなり、したがって、所要の数の
副語線駆動回路を設ける際の配置問題が軽くなる。この
アーキテクチャにおいては、セルの各セクタの各側にお
ける副語線駆動回路の群に、１つの電圧制御スイッチを
組合わせることができる。このように構成することによ
って、電源線に接続される容量が一層減少する。

【００１５】一実施例においては、前記電圧上昇回路
は、電圧ブースト回路と、この電圧ブースト回路と共通
メモリ電圧供給線の間に接続されたブースト・コンデン
サを備える。前記電圧ブースト回路が作動状態にある時
に、ブースト・コンデンサは前記共通メモリ電圧供給線
の電圧を電源電圧より高く上昇させる。この実施例で
は、ブースト・コンデンサはメモリアレイの幅を横切っ
て延長して、ブーストされる回路点におけるＲＣ遅延を
最小にする。

【００１６】別の実施例においては、電圧上昇回路は、
複数の電圧ブースト回路と関連するブースト・コンデン
サとを備え、セルの各セクタには、少なくとも１つの電
圧ブースト回路とブースト・コンデンサとが組合わされ
る。その場合には、各ブースト・コンデンサは、それの
電圧ブースト回路と前記セクタの副語線駆動回路の群と
の間に接続される。この実施例では、前の実施例におけ
るアレイの幅方向に延長する単一のコンデンサが、適切
な寸法に改められた複数の個々のコンデンサで置き換え
られている。制御回路は、電源電圧を前記ブースト・コ
ンデンサに接続するために動作し、それによって、選択
されたセクタの前記ブースト・コンデンサが前記セル電
圧を選択された副語線の副語線駆動回路に供給できるよ
うにする。

【００１７】前の実施例においては、ブースト中に全て
の制御回路が電源線に接続されている。これは、全容量
の大きな割合を占めることがある。この別の実施例で
は、これは解消される。

【００１８】各セクタのセンス回路に組合わされている
基準回路にブーストされた電源電圧を選択的に加えるた
めに、セクタスイッチとを設けることもできる。

【００１９】制御スイッチとセクタスイッチを設ける
と、ブーストされた電源電圧を受けることを意図する素
子のみを電圧ブースト回路に接続し、ブーストすべき電
圧が存在する線から他の素子を切り離すことによって、
電圧ブースト回路に関連する容量を最小にできる。前記
別の実施例においては、ブーストすべき線に接続されて
いる全ての制御回路を持たないことによって、容量減少
を一層改善する。

【００２０】いわゆるＤＷＬアーキテクチャをフラッシ
ュメモリに応用した時の別の利点が、メモリのプログラ
ミング中に生ずる。その時には、語線に接続されている
全てのセルのゲートに、１２Ｖのプログラミング電圧が
加えられる。これの効果は、消去されるセルのしきい値
電圧が高くなることである。ＤＷＬアーキテクチャで
は、副語線がセクタごとに作動させられ、したがって、
部品の寿命全体を通じてセルがストレスを受けることが
はるかに少なくなることである。非ＤＷＬアーキテクチ
ャでは、選択されないセクタでのこのストレスを解放す
るための手段を設けなければならない。

【００２１】

【発明の実施の形態】以下、図面を参照して本発明を詳
細に説明する。

【００２２】図１は、フラッシュメモリ・アレイの回路
図である。このアレイは、行と列で延長する複数のメモ
リセルで構成される。このアレイは、ｎ本の主語線ＭＷ
Ｌ０〜ＭＷＬｎを有する。各主語線は、メモリアレイの
全幅に沿って行方向に延長する。メモリアレイは、複数
のビット線も有する。このアレイは、セクタに分割され
る。各セクタは、複数のセル列を含む。各セル列は、そ
れぞれのビット線に接続される。各セクタは、ｐ個の列
と、対応するｐ本のビット線とを有する。それらのビッ
ト線は、図１に示すアレイの第１のセクタＳＥＣＴＯＲ
１に対して、ＢＬ０〜ＢＬｐで示されている。副語線が
１つのセクタの幅に沿って延長し、セクタの行の全ての
セル、この場合にはｐ個のセル、に接続される。アレイ
を横切って延長する、セクタの数に等しい複数の副語線
がある。各語線は、同じ行の他の語線とは独立にアドレ
スできる。これは、いわゆる分割語線（ＤＷＬ）アーキ
テクチャである。また、図１のアレイでは、各主語線に
はセクタのそれぞれ４つの行を構成する４本の副語線が
組合わされる。それらの語線を、図１に示す第１のセク
タＳＥＣＴＯＲ１に対してＳＷＬ１、ＳＷＬ２、ＳＷＬ
３およびＳＷＬ４で示す。そうすると、主語線は４個の
セルのピッチで延長する、すなわち、各主語線の間に４
個のセルで構成されたセルがある。主語線のピッチは、
本発明にとっては重要ではなく、適当な任意のピッチを
選択できる。ピッチは、記憶装置の製造に用いる方法の
限界に制約されるだけである。とくに、以下の説明から
明らかになるように、復号するという理由から、ピッチ
２、４、８、１６が有利である。各主語線ＭＷＬ０ない
しＭＷＬｎには、主語線ドライバ５０_０ないし５０_ｎが
組合わされる。その主語線ドライバは、簡単なＣＭＯＳ
論理ドライバである。これは、直接のＣＭＯＳレベルの
みを主語線にドライブする必要がある。各副語線に、そ
れぞれの副語線ドライバが組合わされる。それらの副語
線ドライバを、副語線ＳＷＬ１ないしＳＷＬｎに対し
て、それぞれ５２_１、５２_２、５２_３および５２_４で示
す。各副語線ドライバ５２_１ないし５２_４は、それに組
合わされている主語線ドライバ５０_０ないし５０_ｎが駆
動された時に、それらの主語線ドライバから線５３を介
して、ＣＭＯＳ論理レベル信号を受ける。各副語線ドラ
イバ５２_１ないし５２_４は、ゲート電圧スイッチ１２か
ら線５４を介して受けた共通電源電圧Ｖｃｃｘから、マ
ルチプレクサ（図１には示していない）を介して得たそ
れぞれのゲート電圧信号Ｖｃｃｘｓｗｌ_１またはＶｃｃ
ｘｓｗｌ_２も受ける。各副語線ドライバ５２_１ないし５
２_４は、副語線ドライバ復号回路を介して選択できる。
アレイの各セクタに、副語線復号回路５６が組合わされ
る。主語線ドライバ５０_０ないし５０_ｎを、主語線復号
回路５８を介して個々に起動できる。主語線復号回路５
８は、主語線アドレス６０を受ける。各副語線復号回路
５６は副語線アドレス６２を受け、主語線アドレス６０
は行アドレス６４から得られる。列方向に各主語線に組
合わされた４つの副語線が存在する場合には、副語線ア
ドレスは２ビットより成る。それらの２ビットは、行ア
ドレスの最下位の２ビットである。それらの２ビット
は、２ビットバス６６を介して各副語線復号回路５６に
供給される。

【００２３】したがって、各副語線ドライバ回路はアド
レス信号ＡＤＤを副語線復号回路５６から受け、かつ主
語線ＭＷＬ信号を受ける。主語線ＭＷＬ信号はアレイの
幅方向に延長し、ＡＤＤ信号はアレイの全幅にわたって
延長する。

【００２４】アレイの各セクタに、列復号回路６８が組
合わされる。その列復号回路にビット線ＢＬ０ないしＢ
Ｌｐが接続される。列復号回路６８は、列アドレス７０
に応答してビット線ＢＬ０ないしＢＬｐの選択したもの
を、各セクタに組合わされている複数のセンス増幅器の
おのおのに接続する。この実施例は８ビット幅メモリで
あって、各セクタに８つのセンス増幅器が組合わされ
る。したがって、列アドレス７０に応答して、列復号回
路６８を介してセクタから８ビット線が選択される。そ
れらのセルからのビットは、センス増幅器によって読出
されてから、８ビットデータバス２３に供給される。副
語線復号回路５６は、バス７２上のセクタ・イネイブル
コードに応答してセクタ選択信号ＳＷＬＳＥＬＥＣＴ
を発生し、その特定のセクタをイネイブル状態にする。
選択されないセクタの列復号回路６８がディスエイブル
されるように、列復号回路６８はセクタ選択信号ＳＷＬ
ＳＥＬＥＣＴに応答する。各セクタの各センス増幅器
２９には、検出中に用いられる基準電流を供給する基準
回路が組合わされる。基準回路７４は、セクタスイッチ
７８を介して線７６上の電圧Ｖｃｃｒに接続される。そ
のセクタスイッチ７８は、セクタ選択信号ＳＷＬＳＥ
ＬＥＣＴに再び応答する。容易に分かるであろうよう
に、基準回路７４は、それの基準電流をそれぞれのセク
タのセンス増幅器２９に供給する。アレイのセルをプロ
グラミングするために、ビット線ＢＬ０ないしＢＬｐ
を、列復号回路６８を介して、各セクタのプログラム符
号化３２に選択的に接続することもできる。

【００２５】ゲート電圧スイッチ１２からのゲート電圧
Ｖｃｃｘ出力は、後で詳しく説明するように、複数の種
々の電圧レベルを持つことができる。とくに、セルから
データを読出すために、約５Ｖの電圧が線５４に存在す
ることを求められる。メモリチップが５Ｖ部品である場
合には、すなわち、電源電圧が５Ｖ±１０％である場合
には、電圧Ｖｃｃｘはその場合には電源電圧事態から得
ることができる。しかし、メモリチップが３Ｖ部品であ
る場合には、すなわち、電源電圧が３．３Ｖ±０．３Ｖ
である場合には、線５４における電圧を読出しのための
約５Ｖのレベルにブーストさせる必要がある。これは、
電圧ブースト回路８０によって行われる。この電圧ブー
スト回路は、知られているように、ブーストされた電圧
を供給するブースト・コンデンサ８２を含む。電圧ブー
スト回路はこの技術で知られているから、ここではこれ
以上説明はしない。電圧ブースト回路は、３．３Ｖ±
０．３Ｖの電源電圧を、読出すために適切な約５Ｖのレ
ベルまでブーストできる。とくに適当な電圧ブースト回
路が、本願出願人の係属中の出願に記載されている。そ
の出願の内容を、参考のためにここに含める。

【００２６】電圧ブースト回路８０は、線８４に存在す
るブースト信号ＢＯＯＳＴに応答して作動させられる。

【００２７】線５４で達成できる電圧レベルは、ブース
ト・コンデンサ５４の寸法と、線５４と副語線ゲート電
圧信号線Ｖｃｃｘｓｗｌおよび副語線自体に接続されて
いる容量、すなわち、増加すべき全容量、との比によっ
て決定される。この増加した容量を減少できるものとす
ると、ブースト・コンデンサ８２の寸法を、線５４にお
ける与えられた上昇ブーストレベルに対して減少でき
る。これによってチップ面積を小さくし、電圧レベルを
ブーストするために要する時間を短縮し、電力を減少
し、ブースト回路によって発生されるチップにおけるノ
イズを減少するという利点が得られる。

【００２８】これは、電圧ブースト回路８０が作動して
いる時に増加すべき容量が最小に保たれるように、メモ
リセルの数と線５４とに接続される副語線駆動回路の数
を最少にすることによって、ここで説明する回路で達成
される。

【００２９】これを行う１つの方法を、図２の回路で示
す。この図は、アレイの第１のセクタ、とくに主語線Ｍ
ＷＬ０に組合わされている４本の副語線ＳＷＬ１ないし
ＳＷＬ４を示す。各副語線には、ｐ個のフラッシュメモ
リセルＦＣ０ないしＦＣｐが接続される。明確にするた
めに、図２では、それらの要素を副語線ＳＷＬ１に対す
るもののみを示している。以下に詳しく説明するよう
に、各フラッシュメモリセルＦＣは、浮動ゲートトラン
ジスタを有する。各トランジスタのゲートは副語線に接
続され、それのドレインはビット線ＢＬ０ないしＢＬｐ
にそれぞれ接続され、それのソースは電源スイッチ１４
から線８６に供給される電圧に接続される。各セクタ
に、２つの制御スイッチまたはマルチプレクサ８８ａ、
８８ｂ（明確にするために図１には示していない）が組
合わされる。マルチプレクサ８８ａは線５４に存在する
電圧Ｖｃｃｘを受け、作動させられた時に、その電圧を
Ｖｃｃｘｓｗｌ_１として、セクタの左側の副語線ドライ
バ５２_１と５２_３とに供給する。マルチプレクサ８８ｂ
は線５４に存在する電圧Ｖｃｃｘを受け、作動させられ
た時に、その電圧をＶｃｃｘｓｗｌ_２として、セクタの
右側の副語線ドライバ５２_２と５２_４とに供給する。ア
レイにｑ個のセクタが存在するものとすると、全部で２
ｑ個のそのような信号Ｖｃｃｘｓｗｌが存在することが
わかるであろう。マルチプレクサ８８ａと８８ｂとは、
セクタ選択信号ＳＷＬＳＥＬＥＣＴに応答して作動さ
せられる。そのセクタ選択信号は、バス７２に存在する
セクタ・イネイブルコードから復号される。セクタの左
側と右側を選択するために、２ビットバス６６のビット
のいずれかを用いる。２ビットバス６は、２本のアドレ
ス線６６ａ、６６ｂを有する。各アドレス線は、副語線
アドレスのそれぞれのビットを伝える。第１のアドレス
線６６ａは、セクタの右側または左側の副語線駆動回路
の群の間で選択するために用いるビットを伝える。第２
のアドレス線６６ｂは、第１のアドレス線６６ａによっ
て選択されるセクタの側における２つの副語線ドライバ
の１つの間で選択するために用いるビットを伝える。マ
ルチプレクサ８８ａは、線８７ａにおける信号ＳＷＬ
ＳＥＬＥＣＴを受けるために接続され、マルチプレクサ
８８ｂも、線８７ｂにおける信号ＳＷＬＳＥＬＥＣＴ
を受けるために接続される。マルチプレクサ８８ａが選
択されると、マルチプレクサ８８ｂおよびアレイの他の
マルチプレクサは、選択されないことがわかるであろ
う。これによって、セクタの左側の副語線ドライバの群
の選択のためにマルチプレクサ８８ａが作動されると、
マルチプレクサ８８ｂは作動しないようにされる。アド
レス線６６ａが１つの状態にある時に、セクタの同じ側
の副語線ドライバが選択されるように、副語線駆動回路
は線６６ａと６６ｂとにおけるアドレス信号を復号する
ために副語線駆動回路５６が構成される。明確にするた
めに、副語線駆動回路５６から副語線ドライバへのアド
レス線ＡＤＤは図２では省略している。

【００３０】マルチプレクサ８８ａと８８ｂとは、それ
らが作動させられていない時に、選択されていない副語
線の電源電圧Ｖｃｃｘｓｗｌ_１、Ｖｃｃｘｓｗｌ_２をチ
ップの電源電圧Ｖｃｃに保つようなものである。このよ
うにして、上昇すべき回路点の容量は選択された副語線
の容量であり、Ｖｃｃｘｓｗｌ_１またはＶｃｃｘｓｗｌ
_２等にかかる負荷は、副語線ドライバと線５４における
負荷とに供給する（Ｖｃｃｘ）。マルチプレクサの詳細
については、図６を参照して後で説明する。

【００３１】図２に示す回路では、電圧Ｖｃｃｘを３．
３Ｖ±０．３Ｖから約５Ｖまで上昇すべき時に、３Ｖ部
分に対して加えられる線８４における信号ＢＯＯＳＴに
応答して、電圧ブースト回路８０は作動させられる。

【００３２】図１を再び参照して、電源電圧Ｖｃｃｘを
メモリアレイの読出しのためにブーストすることを求め
られたとすると、プログラムされたセルと消去されたセ
ルとを検出できるように、基準をバイアスするために、
選択されたセクタのセンス増幅器２９に対する基準回路
７４で電圧Ｖｃｃｒもブーストしなければならない。そ
の理由は、基準回路７４における機能セルを用いて基準
を発生し、したがって、アレイ中のセルと同じ条件でバ
イアスしなければならないからである。セクタ基準スイ
ッチ７６を用いて選択したセクタまでブーストさせられ
た電圧Ｖｃｃｒのみを供給するために、類似の原理を使
用できる。そのスイッチ７６は、セクタ復号回路５６か
ら得た線８７ａ上のＳＷＬＳＥＬＥＣＴ信号に応答し
て、イネイブルされたセクタに対する基準回路７４に、
電圧Ｖｃｃｒを選択的に接続する。これによって、ブー
ストされた電圧のみを求められている回路に供給し（選
択されていないセクタの基準回路中の基準セルに及ぼす
ストレスを減少する）、線７６における容量を減少し、
ディスエイブルされたセクタは０Ｖに保たれ、線７６か
ら実効的に切り離される。

【００３３】Ｖｃｃｒをブーストさせるために、３Ｖ読
出しサイクル中にＲＥＡＤ−３Ｖ信号に応答するブース
ト短絡回路３００によって、ＶｃｃｒはＶｃｃｘに短絡
される。これについては、後で詳しく説明する。部品が
３．３Ｖの電源電圧で動作するように構成された、すな
わち、ブーストが求められそうである、読出しサイクル
中に、ＲＥＡＤ−３Ｖ信号はアクティブである。信号Ｖ
ｃｃｒがブーストすることを求められない時は、ブース
ト短絡回路３００は不能状態にされる。

【００３４】図２に示す回路には、共通電圧ブースト回
路８０と共通ブースト・コンデンサ８２とがある。図３
は、アレイの各セクタに組合わされた２つの電圧ブース
ト回路を有する、別の好適な回路装置を示す。図３は、
アレイの第１のセクタに対する主語線ＭＷＬ０に組合わ
された４つの副語線ＳＷＬ１ないしＳＷＬ４を示す、ア
レイの１つのセクタの簡単にした回路図を示す。図２に
示す回路と同様に、副語線復号回路５６は、アドレス線
６６ａ，６６ｂおよびＳＥＣＴＯＲＥＮＡＢＬＥ線７
２におけるアドレスビットを受ける。副語線ドライバ５
２_１ないし５２_４には、線５４に存在するゲート電圧Ｖ
ｃｃｘから引き出されたエミッタそれぞれのゲート電圧
Ｖｃｃｘｓｗｌ_１、またはＶｃｃｘｓｗｌ_２が供給され
る。セクタの左側に電圧ブースト回路９２ａが設けら
れ、この電圧ブースト回路にブースト・コンデンサ９４
ａが組合わされる。同様に、セクタの右側に電圧ブース
ト回路９２ｂが設けられ、この電圧ブースト回路にブー
スト・コンデンサ９４ｂが組合わされる。ゲート電圧Ｖ
ｃｃｘは、それぞれのマルチプレクサ９６ａと９６ｂと
を介して副語線ドライバに選択的に加えられる。図２に
おけるように、それらのマルチプレクサ９６ａと９６ｂ
とは、セクタ復号回路５６からセクタ選択信号ＳＷＬ
ＳＥＬＥＣＴを受ける。それらのマルチプレクサは、線
９３ａ、９３ｂにおけるＲＥＡＤ−３Ｖ信号も受ける。
電圧ブースト回路９２ａ、９２ｂを作動させるために、
ＢＯＯＳＴ信号が選択的に加えられる。任意の時刻に求
められる電圧ブースト回路が動作するように、ＢＯＯＳ
Ｔ信号は復号できる（図３に示していない手段で）。増
加する容量を最小にするために、ＲＥＡＤ−３Ｖ信号は
アレイの全てのマルチプレクサに共通に加えられて、ゲ
ート電圧Ｖｃｃｘを全ての信号Ｖｃｃｘｓｗｌ_１、Ｖｃ
ｃｘｓｗｌ_２等から分離する。

【００３５】この実施例は、容量増加中にＶｃｃｘ線５
４にかかる負荷が無くされるという利点を持つ。更に、
マルチプレクサ自体の抵抗値がもはや増加経路に存在し
ないために、増加時間が短縮される。増加容量は、副語
線ドライバへのＶｃｃｘｓｗｌ_１、Ｖｃｃｘｓｗｌ_２等
の回路点入力端子のそれぞれ１つに直結される。

【００３６】マルチプレクサ９６ａ、９６ｂの動作につ
いては、後で図９を参照して説明する。個々の電圧ブー
スト回路および個々のブースト・コンデンサを設けるこ
とによって、各ブースト・コンデンサをはるかに小型に
できる。同様に、ブースト回路自体も小型にできる。図
２におけるのと同様に、図示を明確にするために、副語
線復号回路５６から副語線ドライバ５２_１ないし５２_４
までのアドレス線ＡＤＤは、省いてある。

【００３７】図３を参照して説明したブーストのやり方
は、所与のセクタに組合わされている基準回路７４に供
給される電圧をブーストできるようにするために、更に
適合させる必要がある。図３に示すやり方は、セクタ内
の選択されたゲート電圧Ｖｃｃｘｓｗｌ_１とＶｃｃｘｓ
ｗｌ_２等とをブーストさせるだけで、Ｖｃｃｘはブース
トさせられないから、図１のブースト・スイッチ回路３
００は使用できない。図３を参照して、セクタの各側に
基準スイッチ３９６、３９８が設けられる。それらのス
イッチは、ゲート電圧Ｖｃｃｘｓｗｌ_１、Ｖｃｃｘｓｗ
ｌ_２と基準回路７４との間にそれぞれ接続される。セク
タがイネイブル状態にされると、ブーストされたゲート
電圧Ｖｃｃｘｓｗｌ_１またはＶｃｃｘｓｗｌ_２の１つが
基準回路７４に接続されるように、ＳＷＬ復号回路５６
の制御の下で、信号ＳＷＬＳＥＬＥＣＴによって２つ
の基準スイッチ３９６、３９８の一方が閉じられる。語
線に存在する電圧をブーストすることを求められないと
（すなわち、電源電圧Ｖｃｃが５Ｖであると）、基準ス
イッチ３９６と３９８の一方を依然として閉じたままに
できて、ゲート電圧Ｖｃｃｘｓｗｌ_１またはＶｃｃｘｓ
ｗｌ_２におけるＶｃｃレベルを基準回路７４に供給す
る。

【００３８】上記回路の別の利点は、副語線ドライバを
簡単な回路にできることである。副語線ドライバの回路
の例を、図４に示す。副語線ドライバは、Ｐチャネル引
上げトランジスタ１００と、第１のｎチャネル引下げト
ランジスタ１０２、および第２のｎチャネル引下げトラ
ンジスタ１０４とを備えている。それらのトランジスタ
１００、１０２、１０４は、副語線ドライバに供給され
るゲート電圧Ｖｃｃｘｓｗｌとアースのような基準電圧
Ｖｓｓとの間に直列接続される。

【００３９】信号Ｖｃｃｘｓｗｌ_１、Ｖｃｃｘｓｗｌ_２
等の任意の１つにおける１２Ｖでのプログラミング・サ
イクル中は、第１の直列ｎチャネル装置と第２の直列ｎ
チャネル装置とは、引上げ装置１００のゲートが零であ
るとすると、その引上げ装置１００に抗して引下げるた
めには十分強くはない。ｎチャネル装置はより強力に製
造できるが、そうするとより広い面積を使用することに
なり、これは望ましくない。したがって、ｐチャネル引
上げトランジスタ１００は、信号ＮＯＴＸＰＵＰをそれ
のゲートに受ける。その信号は、引上げ装置１００の強
さを変更するように作用する。読出しのために、引上げ
トランジスタ１００が完全にオンになるように信号ＸＰ
ＵＰは０Ｖに保たれる。しかし、希望によっては、読出
し中にたとえば、プログラミングのために信号ＸＰＵＰ
Ｕのレベルを変更することによって引上げ装置の強さを
変更できる。この理由は、ブーストされた容量を徐々に
放電する「隠れた」経路が選択された副語線ドライバの
ｐチャネル・トランジスタ１００に存在するためであ
る。第１のｎチャネル引下げトランジスタ１０２は、そ
の特定の副語線ドライバを選択する副語線復号回路から
のアドレス信号ＡＤＤをそれのゲートに受ける。この信
号ＡＤＤは、ＣＭＯＳレベル信号である。第２のｎチャ
ネル引下げトランジスタ１０４は、主語線ドライバから
ＣＭＯＳレベル信号をそれのゲートに受ける。このＣＭ
ＯＳレベル信号が、図４にはＭＷＬで示されている。電
圧Ｖｃｃｘｓｗｌと基準電圧Ｖｓｓとの間に直列接続さ
れているｐチャネル・トランジスタ１０６とｎチャネル
・トランジスタ１０８とを有するインバータが、ｐチャ
ネル引上げトランジスタ１００と第１のｎチャネル引下
げトランジスタ１０２との間の回路点１１０に、入力Ｎ
ＯＴＳＷＬを有する。インバータの出力は副語線自体の
ＳＷＬである。図４に示す回路では、ｐチャネル引上げ
トランジスタ１００とインバータのｐチャネル・トラン
ジスタ１０６とのソースが、Ｖｃｃｘｓｗｌに接続され
ることに気がつくであろう。このために、インバータへ
の入力回路点１１０がＶｃｃｘｓｗｌまで引上げられ、
選択されていない副語線の副語線ドライバ内のｐチャネ
ル・トランジスタ１０６を完全にターンオフする。さも
なければ、ブーストされた電圧は大きく低下させられ
る。

【００４０】次に図５を参照して、図２に示す本発明の
第１の実施例のマルチプレクサ８８ａ、８８ｂについて
説明する。各マルチプレクサは、レベル変換器３０２
と、第１の伝送ゲート３０４と、第２の伝送ゲート３０
６とを有する。第１の伝送ゲート３０４は、ＶｃｃとＶ
ｃｃｘｓｗｌとの間に接続される。第２の伝送ゲート３
０６は、ＶｃｃｘとＶｃｃｘｓｗｌとの間に接続され
る。Ｖｃｃｘｓｗｌは、ここでは場合に応じてＶｃｃｘ
ｓｗｌ_１またはＶｃｃｘｓｗｌ_２にできる。レベル変換
器３０２は、入力端子３０５と、第１の出力端子３０７
および第２の出力端子３０８を有する。第１の出力端子
３０７に生じた出力は、第１の伝送ゲート３０４を制御
し、第２の出力端子３０８に生じた出力は、第２の伝送
ゲート３０６を制御する。第１の伝送ゲート３０４は、
ＳＷＬＳＥＬＥＣＴ信号を入力として受けもする。第
２の伝送ゲート３０８は、インバータ３１０によって反
転された信号ＳＷＬＳＥＬＥＣＴを入力として受けも
する。図５のマルチプレクサは、信号ＳＷＬＳＥＬＥ
ＣＴが高い時に、レベル変換器３０２が低い信号を出力
端子３０８に生じ、高い信号を出力端子３０７に生ず
る。出力端子３０８に生じた低い信号は、第２の伝送ゲ
ート３０６に線Ｖｃｃｘｓｗｌを線Ｖｃｃｘに接続させ
る。出力端子３０７に生じた高い信号は、第１の伝送ゲ
ート３０４に線Ｖｃｃｘｓｗｌを線Ｖｃｃから切り離さ
せる。これとは対照的に、信号ＳＷＬＳＥＬＥＣＴが
低くなると、第１の伝送ゲート３０４は、線Ｖｃｃｘｓ
ｗｌを電源線Ｖｃｃに接続させ、第２の伝送ゲート３０
６は、線Ｖｃｃｘｓｗｌを線Ｖｃｃｘから切り離させ
る。したがって、制御スイッチが作動させられないと、
電圧Ｖｃｃｘｓｗｌ_１、Ｖｃｃｘｓｗｌ_２等は電源電圧
Ｖｃｃに保たれる。（選択されないセクタの副語線は、
図４の副語線駆動回路によって０Ｖに保たれる。）図５
に対する下記の真理値表は、これを明らかに示す。

【００４１】ＳＷＬＳＥＬＥＣＴＶｃｃｘｗｌ０Ｖｃｃ１Ｖｃｃｘ（ブースト）したがって、セクタが選択されないとすると、信号Ｖｃ
ｃｘｗｌは電源電圧Ｖｃｃにある。他の任意のサイクル
においては、線Ｖｃｃｘの電圧、たとえば、プログラム
動作中は１２Ｖ、はＶｃｃｘｗｌに多重化される。

【００４２】図６は、図５のレベル変換器３０２のトラ
ンジスタ回路図である。同じ回路が図８に示すレベル変
換器３１２、３１４を構成し、図９に示すレベル変換器
３２０、３２２、３２４を構成する。しかし、図６の参
照番号は、図５で用いている参照番号に一致する。レベ
ル変換器は、第１の入力トランジスタ４００と第２の入
力トランジスタ４０２とを有する。第１の入力トランジ
スタ４００は、レベル変換器への入力信号を入力端子３
０５に受け、第２の入力トランジスタ４０２は、レベル
変換器への入力信号がインバータ４０５によって反転さ
れたものを入力端子３０７に受ける。レベル変換器は、
第１の交差結合されたｐチャネル・トランジスタ４０４
と、第２の交差結合されたｐチャネル・トランジスタ４
０６とを含む。レベル変換器からの相補出力が、各交差
結合されたトランジスタとそれのそれぞれの入力トラン
ジスタとの間の回路点から得られる。レベル変換器は、
入力端子３０５におけるＣＭＯＳレベル信号を出力回路
点３０７、３０８における信号のレベルに変換する。そ
れらのレベルは、レベル変換器回路に供給する電圧レベ
ルＨＶによって決定される。その後で、変換された信号
を用いて、非ＣＭＯＳレベル電源、たとえば、Ｖｐｐ
（１２Ｖ）またはブーストレベル電源、によって電力を
供給される回路を制御できる。交差結合されたｐチャネ
ル・トランジスタ４０４と４０６とは、安定状態で直流
電流を零にする。対称的な回路の利点は、相補的に変換
された回路レベルを提供することである。

【００４３】次に、図７を参照してセクタ基準スイッチ
７８の動作を説明する。この回路は、基準レベルを基準
回路へ送る。その基準レベルは、図６のレベル変換器に
おける小さい変動である。基準回路が４つあるとする
と、４つのスイッチのうちの３つが、セクタ選択信号Ｓ
ＷＬＳＥＬＥＣＴに接続されている入力回路点９０２
に０Ｖを有し、したがって、出力回路点９０４における
信号ＨＶＯＵＴも０Ｖであり、そのために基準回路はデ
ィスエイブルされている。選択されたスイッチは、回路
点９０２にたとえば５Ｖを持ち、基準回路に接続されて
いるＨＶＯＵＴ回路点９０４にたとえば５Ｖを持ち、ま
たはブーストされる場合には、回路点９０２に３Ｖを持
ち、ＨＶＯＵＴ回路点９０４にブーストされたレベル
（５Ｖ）を持つ。したがって、トランジスタ９０６、９
０８、９１０、９１２とインバータ９１４で構成された
レベル変換器とを必要とする。交差結合されたｐチャネ
ル・トランジスタにｎチャネル・トランジスタ９１６、
９１８を並列に付加する理由は、ＨＶからの低い電圧を
ＨＶＯＵＴに送るためである。これは、基準セルをプロ
グラミングする、すなわち特徴付ける時に要求されるこ
とがある。

【００４４】次に、図８を参照してブースト短絡回路３
００について説明する。このブースト短絡回路３００
は、第１のレベル変換器３１２と第２のレベル変換器３
１４とを有する。それらのレベル変換器の出力は、伝送
ゲート３１６を制御する。伝送ゲート３１６は、線Ｖｃ
ｃｘと線Ｖｃｃｒとの間に接続される。第１のレベル変
換器３１２と第２のレベル変換器３１４とは、ＲＥＡＤ
−３Ｖ信号をインバータ３１７を介して反転したものを
受ける。ＲＥＡＤ−３Ｖ信号が高いと、第１のレベル変
換器３１２と第２のレベル変換器３１４とのそれぞれの
出力線３１８と３２０とにおける出力は低くなり、伝送
ゲート３１６に線Ｖｃｃｒを線Ｖｃｃｘに接続させる。
ＲＥＡＤ−３Ｖ信号が低いと、第１のレベル変換器３１
２と第２のレベル変換器３１４とのそれぞれの出力線３
１８と３２０とにおける出力は高くなり、伝送ゲート３
１６によって線Ｖｃｃｒを線Ｖｃｃｘから切り離させ
る。その後で、線ＶｃｃｒはＶｃｃなどの他の何らかの
電源から駆動される。

【００４５】次に、図９を参照して、図３の第２の実施
例のマルチプレクサ９６ａと９６ｂとについて説明す
る。マルチプレクサ９６ａと９６ｂとは、レベル変換器
３２０、３２２、３２４と、伝送ゲート３２６、３２８
とを有する。第１の伝送ゲート３２６は、線Ｖｃｃｘと
Ｖｃｃｘｓｗｌとの間に接続される。第２の伝送ゲート
３２８は、線ＶｃｃとＶｃｃｘｓｗｌとの間に接続され
る。第１の伝送ゲート３２６は、第１のレベル変換器３
２０から線３３０を介して加えられる出力と、第２のレ
ベル変換器３２２から線３３２を介して加えられる出力
とによって制御される。第２の伝送ゲート３２８は、線
３３４を介して加えられる信号ＳＷＬＳＥＬＥＣＴ
と、第３のレベル変換器３２４から線３３６を介して加
えられる出力とによって制御される。レベル変換器３２
０と３２２とは、ＮＡＮＤゲート３４０の出力３３８を
入力として受ける。ＮＡＮＤゲート３４０は、線９３に
おけるＲＥＡＤ−３Ｖ信号をインバータ３３９によって
反転したものと、信号ＳＷＬＳＥＬＥＣＴとを入力とし
て受ける。信号ＳＷＬＳＥＬＥＣＴが低くて、制御回
路が動作していないことを示す時は、線３３４における
低い信号と、レベル変換器３２４から線３３６に供給さ
れた低い信号が、伝送ゲート３２８によって線Ｖｃｃｘ
ｓｗｌを線Ｖｃｃに接続させる。信号ＳＷＬＳＥＬＥ
ＣＴが低い時は、ＮＡＮＤゲート３４０から線３３８に
供給される出力は高く、その高い信号は線３３０と３３
２における信号を高くする。したがって、第１の伝送ゲ
ート３２６は、線Ｖｃｃｘｓｗｌを線Ｖｃｃｘから切り
離す。

【００４６】信号ＳＷＬＳＥＬＥＣＴが高い時は、伝
送ゲート３２８は線Ｖｃｃｘｓｗｌを線Ｖｃｃから切り
離す。したがって、線Ｖｃｃｘｓｗｌは線Ｖｃｃｘに接
続でき、または線９３におけるＲＥＡＤ−３Ｖ信号の状
態に応じてブーストできる。その信号が高いと、線３３
０と３３２における高い出力が伝送ゲート３２６に線Ｖ
ｃｃｘｓｗｌを線Ｖｃｃｘから切り離させて、線Ｖｃｃ
ｘｓｗｌをブーストできるようにする。しかし、線９３
におけるＲＥＡＤ−３Ｖ信号が低く、信号ＳＷＬＳＥ
ＬＥＣＴが高いと、線３３０と３３２における低い出力
が、伝送ゲート３２６に線Ｖｃｃｘｓｗｌを線Ｖｃｃｘ
に接続させる。

【００４７】下の表は、図９に示す回路の動作を示す。

【００４８】ＳＥＬＥＣＴＲＥＡＤ−３ＶＶｃｃｘＳＷＬ００ＶＣＣ０１ＶＣＣ１０Ｖｃｃｘ１１（ＢＯＯＳＴ）したがって、動作は、ＲＥＡＤ３Ｖがアクティブ（Ｈ
ＩＧＨ）であるとすると、選択されたセクタにおいてＶ
ｃｃｘｓｗｌが分離されて、ブーストされる事を除き、
図５に示す動作と同じである。プログラムするというよ
うな他のサイクルでは、線Ｖｃｃｘにおける１２Ｖは、
上記のようにして線Ｖｃｃｘｓｗｌに多重化される。

【００４９】図１０は、図５に示す伝送ゲート３０６の
トランジスタで構成した回路図である。図８に示す伝送
ゲート３１６と、図９に示す伝送ゲート３２６、３２８
と同じ伝送ゲート構造を用いる。図１０に示す伝送ゲー
トは、第１の入力トランジスタ４１０と第２の入力トラ
ンジスタ４１２とを有する。それらのトランジスタはｐ
チャネル・トランジスタであって、それぞれのゲートに
入力３０８、３０４を受ける。それらの入力トランジス
タは、線Ｖｃｃｘと線Ｖｃｃｘｓｗｌの間に直列接続さ
れる。他の伝送ゲートを、場合に応じて種々の信号線の
間に接続できる。図１０に示す回路は、伝送ゲート３０
６のみを示す。この伝送ゲートは、相補ｎチャネル・ト
ランジスタ４１４、４１６も含む。それらのトランジス
タも、線Ｖｃｃｘと線Ｖｃｃｘｓｗｌとの間に直列接続
される。

【００５０】この伝送ゲートの構成は、パスゲート機構
が、バルク接続部（ｂｕｌｋｃｏｎｎｅｃｔｉｏｎ
ｓ）がＶｃｃｘとＶｃｃｘｓｗｌに接続されている２つ
のＰチャネル・トランジスタ４１０、４１２であるよう
なものである。そのために、ＶｃｃｘまたはＶｃｃｘｓ
ｗｌを放電するバルク共通回路点に電源が順バイアスす
るどのような条件もなしに、ＶｃｃｘとＶｃｃｘｓｗｌ
とを任意の２種類の電圧レベルにできる。ｐチャネル・
トランジスタ４１０、４１２の共通回路点を、電圧Ｖｃ
ｃｘおよびＶｃｃｘｓｗｌのうち低い方の電圧にバイア
スして、正しくバイアスするために、２つのｎチャネル
・トランジスタ４１４、４１６を用いる。

【００５１】最後に、図１１を参照して、各フラッシュ
メモリ・セルＦＣの基本的な動作を説明する。各フラッ
シュメモリ・セルは、制御ゲートＯＧと、浮動ゲートＦ
Ｇと、ソースＳと、ドレインＤとを有する単一の浮動ゲ
ート・トランジスタ４を有する。浮動ゲート・トランジ
スタ４のソースＧは、線１０におけるＡＲＲＡＹＧＲ
ＯＵＮＤ信号に接続される。ソース電圧スイッチ１４を
介して、線１０をアース電圧ＶＧＮＤまたは高い電圧Ｖ
ｐｐにできる。電圧Ｖｐｐはプログラミング電位（典型
的には１２Ｖ）を表し、電圧ＶＧＮＤは装置のアースを
表す。ソース電圧スイッチ１４は、線３４を介して電圧
Ｖｐｐに接続され、線３６を介して電圧ＶＧＮＤに接続
される。浮動ゲート・トランジスタ４の制御ゲートＣＧ
は、上記副語線復号回路および主語線復号回路（ブロッ
ク３で概略的に示されている）を介して、ゲート電圧ス
イッチ１２に接続される。したがって、制御ゲートは、
電圧Ｖｃｃｘｓｗｌを受ける。ゲート電圧スイッチ１２
は、線２６における電源電圧Ｖｃｃと、線２４における
電圧Ｖｐｐと、線２２における電圧ＶＧＮＤとから得る
ことができる電圧Ｖｃｃｘを供給する。ゲート電圧スイ
ッチ１２とソース電圧スイッチ１４とは線２８における
制御信号ＥＲＡＳＥを受け、更に、ゲート電圧スイッチ
１２は線３０から制御信号プログラムを受ける。浮動ゲ
ート・トランジスタ４のドレインＤは、ビット線ＢＬに
接続される。そのビット線自体は、ビット線切り替え回
路３１を介して、プログラム負荷３０、センス増幅器２
９、または線１７における浮動接続部ＦＬＯＡＴに接続
される。

【００５２】フラッシュメモリは、３つの主動作モー
ド、すなわち、プログラムモードと、消去モードと、読
出しモードとを有する。それらの各モードについては、
図１を参照して後で説明する。たとえば、プログラム検
査、などのいくつかの他の動作モードも存在することが
当業者には理解されるであろう。しかし、この説明は背
景を示すためだけであるから、それら３つのモードにつ
いてのみ説明することにする。プログラムモードは、
「０」をメモリセルまたはメモリセルの群に書込むこと
を含み、消去モードは、全てのセルが「１」を実効的に
記憶するように、「０」を記憶している任意のセルから
「０」を除去することを含み、読出しモードはセルがプ
ログラムされているか、消去されているか、すなわち、
「０」と「１」のいずれを含んでいるか、を判定するた
めに、セルを読出すことを含む。

【００５３】プログラムモード中は、線２４に存在する
電圧Ｖｐｐを語線８を介してトランジスタ４の制御ゲー
トＣＧに接続するためにゲート電圧スイッチ１２が構成
されるように、線３０に存在する制御信号ＰＲＯＧＲＡ
Ｍがセットされる。線２８に存在する制御信号ＥＲＡＳ
Ｅがセットされないと、線３６に存在する電圧ＶＧＮＤ
をＡＲＲＡＹＧＲＯＵＮＤ信号線１０を介してトラン
ジスタ４のソースに接続するように、ソース電圧スイッ
チ１４は構成される。線６のビット線が線２７を介して
プログラム負荷３２に接続されるように、ビット線スイ
ッチ３１は構成される。プログラム負荷３２は、４Ｖと
８Ｖの間の電圧がビット線６を介してトランジスタ４の
ドレインＤに加えられるようなものである。トランジス
タ４に加えられるそれらの信号の結果として、浮動ゲー
トは負に充電される。負電荷は、浮動ゲートトランジス
タのしきい値電圧を高くして、そのトランジスタの導通
度を低くする。浮動ゲートに蓄積される電荷の量は、制
御信号ＰＲＯＧＲＡＭがセットされている時間と、ゲー
ト端子とドレイン端子に加えられる電圧と、トランジス
タの浮動ゲートをチャネルから分離する酸化物の厚さと
を含むいくつかの要因に依存する。更に、セルがプログ
ラムされるにつれて、浮動ゲートに蓄積されている負電
荷が電界酸化物にかかる電界を小さくして、浮動ゲート
トランジスタのしきい値電圧がある限度まで飽和するよ
うに、より多くの電荷が浮動ゲートに引き付けられなく
なる点まで小さくする。このようにして、「０」がセル
に書込まれる。通常は、いくつかのプログラムパルスを
必要とする。各パルスの後に検査サイクルが続く。

【００５４】消去モード中は、線２２に存在する電圧Ｖ
ＧＮＤを語線８を介してトランジスタ４の制御ゲートＣ
Ｇに接続するようにゲート電圧スイッチ１２が構成され
るために、かつ線３４に存在する電圧ＶｐｐをＡＲＲＥ
ＹＧＲＯＵＮＤ線１０を介してトランジスタ４のソー
スＳに接続するようにスイッチ１４が構成されるため
に、ゲート電圧スイッチ１２が線２８に存在する制御信
号がセットされる。線１７における浮動接続部ＦＬＯＡ
Ｔが浮動するように、ビット線スイッチ３１はセットさ
れる。基板中のソース領域が浮動ゲートの下になるよう
に浮動ゲートトランジスタは製造されているから、浮動
ゲートに存在するどのような負電荷も減少させられる。
浮動ゲートＦＧから除去される負電荷の量は、プログラ
ム動作に関連して先に説明した各種の要因に依存する。
負電荷が減少すると、浮動ゲートトランジスタのしきい
値電圧が低下して、そのトランジスタの導通度を高くす
る。このようにして、セルの状態は「１」に復帰され
る。通常は、いくつかの消去パルスを必要とすることが
ある。各消去パルスの後に検査サイクルが続く。

【００５５】読出しモード中は、線２８に存在する制御
信号ＥＲＡＳＥも、線３０に存在する制御信号ＰＲＯＧ
ＲＡＭもセットされないが、線２１に存在するＲＥＡＤ
信号はセットされる。線２６に存在するＶｃｃ信号は、
ソース電圧スイッチ１２によって、線Ｖｃｃｘと語線８
を介してトランジスタ４の制御ゲートに接続される。装
置が３Ｖ部品であるとすると、電源電圧Ｖｃｃが信号Ｖ
ｃｃｘから切り離され、したがって、語線８が示してい
ない手段によってＶｃｃより高くブーストされる。線３
６に存在する電圧ＶＧＮＤは、ＡＲＲＡＹＧＲＯＵＮ
Ｄ信号線１０を介してトランジスタ４のソースに接続さ
れる。読出し動作中は、センス増幅回路内の後述する手
段によってビット線６は約１ボルトにバイアスされる。
読出し動作中は、消去されたセル（「１」がそれに記憶
されている）の伝導度は、消去のためにビット線が接続
された時に電流がセルを流れるようなものである。プロ
グラムされたセル（「０」がそれに記憶されている）で
は、セルには電流がほとんど流れない。セルを流れる
（または流れない）電流を基準電流と比較してセルの状
態を検出する。

【図面の簡単な説明】

【図１】フラッシュメモリ回路の主な要素を示すブロッ
ク図。

【図２】本発明の第１の実施例におけるアレイの１つの
セクタを示す回路図。

【図３】本発明の第２の実施例におけるアレイの１つの
セクタを示す回路図。

【図４】副語線ドライバのトランジスタで構成したもの
の回路図。

【図５】本発明の第１の実施例のための制御スイッチの
ブロック図。

【図６】図５、図８、図９の回路に使用する変換器のト
ランジスタで構成したものの回路図。

【図７】セクタ基準スイッチのトランジスタで構成した
ものの回路図。

【図８】ブースト短絡スイッチのブロック図。

【図９】本発明の第２の実施例のための制御スイッチの
ブロック図。

【図１０】図５、図８、図９の回路に使用する伝送ゲー
トのトランジスタで構成したものの回路図。

【図１１】フラッシュメモリ・セルの動作を示す回路
図。

【符号の説明】

１セクタ１２ゲート電圧スイッチ２３データバス２９センス増幅器５０主語線ドライバ５２副語線ドライバ５６副語線復号回路５８主語線復号回路６８列復号回路７４基準回路７８セクタ基準スイッチ８０、９２電圧ブースト回路８２ブースト・コンデンサ８８、９６マルチプレクサ３００ブースト短絡回路３０２、３１２、３１４、３２０、３２２、３２４レ
ベル変換器３０４、３０６、３２６伝送ゲート３１０インバータ３９６、３９８基準スイッチＭＷＬ主語線ＳＷＬ副語線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 16/06

Claims

(57)【特許請求の範囲】

【請求項１】行と列に配置された複数のメモリセルを備
え、セクタの行中のセルはセクタに配置され、各セクタ
中のセルは共通のそれぞれの副ワード線に接続され、列
中のセルは共通のビット線に接続される、メモリアレイ
と、前記副ワード線にそれぞれ組合わされて、セル電圧を組
合わされている副ワード線に供給するために接続される
複数の副ワード線駆動回路と、単一電圧ブースト回路および共通メモリー電圧供給線を
有し、前記メモリ電圧供給線に接続されている電源電圧
を前記セル電圧まで上昇させるための電圧上昇回路と、前記セクタの１つにおける副ワード線の１つを選択する
ための行アドレッシング回路と、選択されない１つのセクタに組合わされている副ワード
線駆動回路を前記メモリ電圧供給線から選択的に切り離
すための制御回路と、各主ワード線は、列方向の複数の副ワード線駆動回路に
接続される、行方向に延長する複数の主ワード線と、前記セルのセクタにそれぞれ組合わされている複数の前
記副ワード線復号回路とをそなえ、前記行アドレッシング回路は、前記複数の主ワード線の
１つを選択するための主ワード線復号回路、および前記
選択された主ワード線に接続されている前記副ワード線
駆動回路の１つを選択するための副ワード線復号回路を
有し、各主ワード線に接続されて、列方向に延長している前記
副ワード線駆動回路が、セルの前記セクタの両側に配置
されている１つおきの副ワード線に組合わされている副
ワード線駆動回路に交互に重なり合ったやり方で配置さ
れる集積回路記憶装置。
【請求項２】請求項１記載の集積回路記憶装置におい
て、前記制御回路は、複数の電圧制御スイッチを備え、各電圧制御スイッチは副ワード線駆動回路の群に組合わ
されて、その群中の副ワード線駆動回路に組合わされて
いる副ワード線が選択された時に前記セル電圧を副ワー
ド線駆動回路の群に供給する集積回路記憶装置。
【請求項３】請求項２記載の集積回路記憶装置におい
て、各電圧制御スイッチに組合わされている副ワード線駆動
回路が選択されない時にその電圧制御スイッチを開くこ
とができるように、その電圧制御スイッチはセクタイネ
イブル信号に応答する集積回路記憶装置。
【請求項４】請求項１記載の集積回路記憶装置におい
て、セルの前記セクタの各側で副ワード線駆動回路に組合わ
された電圧制御スイッチが設けられる集積回路記憶装
置。
【請求項５】請求項１ないし４の何れかに記載の集積回
路記憶装置において、前記電圧上昇回路は、電圧ブースト回路とブースト・コ
ンデンサとを備え、前記電圧ブースト回路が作動状態にある時に、ブースト
・コンデンサが前記メモリ電圧供給線の電圧を電源電圧
より高く上昇させるように、前記電源電圧端子と前記制
御回路の間に接続されている共通メモリ電源線と前記電
圧ブースト回路との間に前記ブースト・コンデンサが接
続される集積回路記憶装置。
【請求項６】請求項１ないし４の何れかに記載の集積回
路記憶装置において、前記電圧上昇回路は、複数の電圧ブースト回路と関連す
るブースト・コンデンサを備え、セルの各セクタには、少なくとも１つの電圧ブースト回
路とブースト・コンデンサとが組合わされ、前記ブースト・コンデンサは、それの電圧ブースト回路
と前記セクタの副ワード線駆動回路の群の間に接続さ
れ、前記制御回路は、電源電圧を前記ブースト・コンデンサ
に接続するために動作し、それによって、選択されたセ
クタの前記ブースト・コンデンサが前記セル電圧を選択
された副ワード線の副ワード線駆動回路に供給できるよ
うにする集積回路記憶装置。
【請求項７】請求項１ないし６の何れかに記載の集積回
路記憶装置において、セルの各セクタに組合わされているビット線がそのセク
タに対するそれぞれの列復号回路に接続され、前記列復号回路は、セクタイネイブル信号に応答して作
動させられる集積回路記憶装置。
【請求項８】請求項７記載の集積回路記憶装置におい
て、各セクタごとに複数のセンス増幅器を備え、各セクタの列復号回路は、列アドレスに応答してセクタ
のビット線を前記センス増幅器に接続し、前記センス増幅器は、セクタに組合わせされている基準
回路から基準電流を受ける集積回路記憶装置。
【請求項９】請求項８記載の集積回路記憶装置におい
て、上昇させられた電源電圧を前記基準回路に選択的に加え
るために、各セクタに組合わされている複数のセクタス
イッチを備える集積回路記憶装置。
【請求項１０】請求項の１ないし８の何れかに記載の集
積回路記憶装置において、各副ワード線駆動回路は、前記セル電圧と基準電圧の間に直列接続されている引上
げ装置および引き下げ装置と、前記引上げ装置と前記引き下げ装置の間の回路点と、副ワード線駆動回路に組合わされている副ワード線との
間に接続されているインバータとを備える集積回路記憶
装置。
【請求項１１】請求項１０記載の集積回路記憶装置であ
って、前記インバータは、前記セル電圧と基準電圧の間に直列
接続されるＰチャネル駆動トランジスタとｎチャネル駆
動トランジスタを備える集積回路記憶装置。
【請求項１２】請求項１０または１１記載の集積回路記
憶装置において、前記引き下げ装置と前記最初に述べた引き下げ装置の間
に直列接続された別の引き下げ装置を備え、前記最初に述べた引き下げ装置を、前記副ワード線アド
レッシング回路からの選択信号に応答して制御でき、前記別の引き下げ装置は、前記主ワード線アドレッシン
グ回路からの主ワード線選択信号に応答する集積回路記
憶装置。