JPH10512081A - フラッシュ・メモリ用電圧源 - Google Patents

Abstract

(57)【要約】 内部電源（６０Ａ、２４０、２４５、２５０）を有する集積回路は、外部電源と内部電源のどちらかを選択し集積回路の残りの回路に電圧を供給する回路（２７０）を含む（第１３Ａ図）。この集積回路は、外部電圧レベルを検出する電圧検出器回路と、検出された外部電圧に応答して外部電源と内部電源のどちらかを選択する制御回路とを備える。この集積回路はフラッシュＥＥＰＲＯＭでよく、外部電圧は動作供給電圧ＶＣＣおよびプログラミング供給電圧ＶＰＰでよい。

Description

【発明の詳細な説明】 フラッシュ・メモリ用電圧源発明の分野 本発明は、一般には集積回路の電力管理に関し、詳細には非揮発性メモリ装置 の電力管理に関する。背景 コンピュータ・システムの普及が進むにつれて、コンピュータ・システムによ って消費される電力が、コンピュータ・システムの設計者および消費者の関心事 になってきている。コンピュータ・システムを操作するために電力を与えるコス トと、それに対応するエネルギー源の消費量とを低減させるために、いくつかの 製造業者によって、低い電力しか消費しない「グリーンＰＣ」を設計するという 目標が追求されている。再充電可能な電池を電源として使用して動作する移動可 能コンピュータ・システムまたは「ポータブル」コンピュータ・システムの製造 業者は、移動可能コンピュータ・システムを電池を再充電せずに長い期間にわた って使用できるように電力消費量を低減させることも試みている。 電力消費量を低減させ、電池の寿命を延ばすために、コンピュータ・システム の構成要素として使用される集積回路の大部分が、低電圧レベルで動作するよう に設計されている。たとえば、ポータブル・コンピュータで使用される回路およ び構成要素は、５Ｖや３．３Ｖなどの電圧レベルで動作する。これによって、電 力消費量が低減され、より多くの構成要素を回路内で互いに近くに配置すること ができる。 残念なことに、コンピュータ・システムの電力消費量を低減させる動きと、ポ ータブル・コンピュータにアフターマーケット・グレードアップおよびアドオン 装置を与える必要は互いに矛盾する。ポータブル・コンピュータ・システムの多 機能性を高めるために使用できる１つのタイプの装置は、フラッシュ電気消去可 能なプログラム可能読取り専用メモリ（「フラッシュＥＥＰＲＯＭ」）である。 各ＥＥＰＲＯＭは非揮発性メモリ装置であり、ユーザによってプログラムし、消 去することができ、たとえばＢＩＯＳ ＲＯＭなどのフラッシュＥＥＰＲＯＭを プラグイン・メモリ・カードの一部として使用することができる。フラッシュＥ ＥＰＲＯＭは通常、グリーンＰＣおよびポータブル・コンピュータの低電圧電源 から直接与えることができるよりも高い、プログラミングおよびデータ消去用電 圧を必要とする。 フラッシュＥＥＰＲＯＭを低電圧コンピュータ・システム設計で使用できるよ うにする１つの解決策は、コンピュータ・システムの供給電圧レベルを、フラッ シュＥＥＰＲＯＭで必要とされる高電圧レベルに高めるチャージ・ポンプ回路を フラッシュＥＥＰＲＯＭの外部に設けることである。この解決策の難点は、別々 のチャージ・ポンプ回路を使用するために、ポータブル・コンピュータ・システ ムの限られたプリント回路ボード空間を使用する必要があることである。 代替解決策は、フラッシュＥＥＰＲＯＭで必要とされる高電圧レベルを内部で 生成するチャージ・ポンプ回路を含むフラッシュＥＥＰＲＯＭを設計することで ある。この解決策の１つの難点は、フラッシュＥＥＰＲＯＭの内部のチャージ・ ポンプが半導体ダイ空間を必要とし、そのためフラッシュＥＥＰＲＯＭの半導体 ダイ寸法を増大させる必要があることである。他の難点は、内部チャージ・ポン プ回路が、外部チャージ・ポンプと同程度に迅速にメモリ・セル・アレイをプロ グラムし消去するのに十分な電流を与えることができず、フラッシュＥＥＰＲＯ Ｍの動作が低速になることである。発明の要約および目的 したがって、本発明の目的は、内部電源を含むフラッシュＥＥＰＲＯＭを提供 することである。 本発明の他の目的は、集積回路に供給される外部供給電圧を検出する回路を提 供することである。 本発明の他の目的は、検出された外部電圧レベルに応答して内部電源の出力と 外部電源ピンのどちらかを選択できる回路を提供することである。 本発明のこれらおよびその他の目的は、第１の外部供給電圧に結合された第１ の導体と、第２の外部供給電圧に結合された第２の導体とを含むフラッシュＥＥ ＰＲＯＭによって達成される。フラッシュＥＥＰＲＯＭは、第１の導体に結合さ れた、第１の外部供給電圧に応答して第１の電圧レベルの第１の内部供給電圧を 与えるための第１の内部電源と、第２の導体に結合された、第２の外部供給電圧 に応答して第２の電圧レベルの第２の内部供給電圧を与えるための第２の内部電 源をも備える。導体とメモリ・セル・アレイとの間、および内部電源とメモリ・ セル・アレイとの間に複数のスイッチが結合される。第１の外部供給電圧が第１ の電圧レベルであるかどうかを示す第１の信号を出力するように第１の導体に第 １の電圧検出器回路が結合され、第２の外部供給電圧が第２の電圧レベルである かどうかを示す第２の信号を出力するように第２の導体に第２の電圧検出器回路 が結合される。第１および第２の電圧検出器回路ならびにスイッチに制御回路が 結合される。制御回路は、第１の信号に応答して、第１の導体と第１の内部電源 のどちらかを選択的に集積回路の残りの回路に結合するようにスイッチを制御す る。制御回路は、第２の信号に応答して、第２の導体と第２の内部電源のどちら かを選択的に集積回路の残りの回路に結合するようにスイッチを制御する。フラ ッシュＥＥＰＲＯＭは、単一の半導体基板上に形成される。 本発明の他の目的、特徴、利点は、添付の図面および下記の詳細な説明から明 らかになろう。図面の簡単な説明 本発明を制限としてではなく一例として添付の図面に示す。添付の図面で、同 じ参照符号は同様な要素を示す。 第１図は、新規の回路を有する１つまたは複数の構成要素を含むコンピュータ ・システムを示す図である。 第２図は、新規の回路を含むフラッシュＥＥＰＲＯＭを示す図である。 第３Ａ図は、一実施形態によるフラッシュＥＥＰＲＯＭのスマート電圧回路を 示す図である。 第３Ｂ図は、一実施形態によるフラッシュＥＥＰＲＯＭのスマート電圧回路を 示す図である。 第４図は、ラッチ・モードＶＣＣ検出器を示す図である。 第５図は、ラッチ・モードＶＣＣ検出器の動作を示す図である。 第６図は、連続モードＶＣＣ検出器を示す図である。 第７図は、連続モードＶＣＣ検出器の動作を示す図である。 第８図は、ラッチ・モードと連続モードの両方で動作することができるＶＣＣ 検出器を示す図である。 第９図は、ＶＣＣ検出器用のドレーン・バイアス制御回路を示す図である。 第１０図は、クロック電圧検出器回路を示す図である。 第１１図は、１つの５／１２Ｖ ＶＰＰレベル検出器回路を示す図である。 第１２図は、第２の５／１２Ｖ ＶＰＰレベル検出器回路を示す図である。 第１３Ａ図は、一実施形態による内部電源を示す図である。 第１３Ｂ図は、一実施形態による内部電源を示す図である。 第１４図は、内部電源を調整回路とチャージ・ポンプとを含むものとして示す 図である。 第１５図は、チャージ・ポンプを詳しく示す図である。 第１６図は、第１５図のチャージ・ポンプに与えることができるクロック信号 を示す図である。 第１７図は、３つのチャージ・ポンプ回路が同じチャージ・ポンプを共用する 内部電源を示す図である。 第１８図は、４つのチャージ・ポンプ回路が同じチャージ・ポンプを共用する 内部電源を示す図である。 第１９図は、待機チャージ・ポンプの調整回路を示す図である。 第２０図は、パルス生成装置の出力と、パルス生成装置によって生成されたパ ルスに応答してイネーブルされたチャージ・ポンプの対応する電流消費量を示す 図である。 第２１図は、パルス生成装置回路を詳しく示す図である。 第２２図は、サブしきい値バイアスを使用するパルス生成装置の発振器を示す 図である。 第２３Ａ図は、第３Ａ図に示したスマート電圧回路を含むフラッシュＥＥＰＲ ＯＭ２０の動作方法を示すフローチャートである。 第２３Ｂ図は、第３Ａ図に示したスマート電圧回路を含むフラッシュＥＥＰＲ ＯＭ２０の動作方法を示すフローチャートである。 第２４Ａ図は、第３Ｂ図に示したスマート電圧回路を含むフラッシュＥＥＰＲ ＯＭ２０の動作方法を示すフローチャートである。 第２４Ｂ図は、第３Ｂ図に示したスマート電圧回路を含むフラッシュＥＥＰＲ ＯＭ２０の動作方法を示すフローチャートである。詳細な説明 第１図は、すべて、バス１９に結合された、電源１１と、中央演算処理装置（ 「ＣＰＵ」）１２と、メイン・メモリ１３と、読取り専用メモリ１４と、大容量 記憶装置１５と、フレーム・バッファ１６と、入力装置１７とを含む汎用コンピ ュータ・システム１０を示す。バス１９は、データ・バスを含み、様々な構成要 素間でデータを転送できるようにコンピュータ・システム１０の構成要素の一次 相互接続部として働く。コンピュータ・システム１０は、表示できる画像データ を受け取るためにフレーム・バッファ１６に結合された表示装置１８も含む。読 取り専用メモリ１４はフラッシュＥＥＰＲＯＭでよく、大容量記憶装置は、磁気 ハード・ディスク・ドライブの動作をエミュレートする複数のＥＥＰＲＯＭを含 む「半導体ディスク・ドライブ」でよい。 コンピュータ・システム１０は、ポータブル・コンピュータでも、あるいはワ ークステーションでも、あるいはミニコンピュータでも、あるいはプログラム可 能なディジタル・アシスタント（「ＰＤＡ）」でも、あるいはメインフレームで も、あるいはその他のタイプのコンピュータでもよく、コンピュータ・システム １０の電力要件はそれに応じて決められる。たとえば、コンピュータ・システム １０がワークステーションである場合、システム動作電圧ＶＣＣは５．０Ｖであ ってよく、コンピュータ・システム１０が、再充電可能な電池で動作するポータ ブル・コンピュータである場合、システム動作電圧ＶＣＣは３．３Ｖであってよ い。電力が再充電可能な電池から供給されるか、それともＡＣアダプタから供給 されるかに応じてそれぞれの異なる動作電圧を与えるポータブル・コンピュータ ・システムをコンピュータ・システム１０とすることも可能である。 したがって、電源１１は、コンピュータ・システム１０の動作電圧ＶＣＣをバ ス１９の電力導体を介してコンピュータ・システムの構成要素に供給するＶＣＣ 供給出力を含む。コンピュータ・システム１０がポータブル・コンピュータであ る場合、電源１１は再充電可能な電池でよい。電源１１は、読取り専用メモリ１ ４または大容量記憶装置１５に１２Ｖプログラミング電圧ＶＰＰを供給するＶＰ Ｐ供給出力を含むこともできる。電源１１が独立のＶＰＰ供給出力を含まない場 合、コンピュータ・システム１０に含まれるフラッシュＥＥＰＲＯＭのＶＰＰ入 力は、ＶＣＣ動作電圧を受け取るように結合されるであろう。 コンピュータ・システム１０のフラッシュＥＥＰＲＯＭは、ＶＣＣが３．３Ｖ または５．０Ｖに等しく、ＶＰＰが５．０Ｖまたは１２．０Ｖに等しいときにフ ラッシュＥＥＰＲＯＭが動作できるようにする回路を含む。したがって、各フラ ッシュＥＥＰＲＯＭは、電源１１から供給された供給電圧を検出する回路を含み 、かつ検出された電圧に応答して動作するようにそれ自体を構成する。コンピュ ータ・システム１０のすべてのフラッシュＥＥＰＲＯＭをそのような回路を含む ようにしなくてもよい。 第２図は、システム供給電圧を検出する回路を含むフラッシュＥＥＰＲＯＭを 示す。フラッシュＥＥＰＲＯＭ２０は、集積回路であり、単一の半導体基板上に 形成することができ、通常、複数のフラッシュ・メモリ・セル２２を備えるメモ リ・セル・アレイ２１を含む。各フラッシュ・メモリ・セル２２は、選択ゲート と、浮動ゲートと、ドレーンと、ソースとを有する浮動ゲート・トランジスタ・ デバイスである。メモリ・セル・アレイ２１のフラッシュ・メモリ・セル２２は 、行と列のマトリックスとして構成され、その場合、行の各フラッシュ・メモリ ・セルの選択ゲートに共通「ワード線」が結合され、列の各フラッシュ・メモリ ・セルのドレーンに共通「ビット線」が結合される。 フラッシュ・メモリ２２は、浮動ゲートに過剰な電荷を置き、それによってフ ラッシュ・メモリ・セル２２のしきい値電圧Ｖ_tを増加させることによってプロ グラムされる。フラッシュ・メモリ・セル２２は、１つまたは複数のビットによ って表すことができる２つ以上のアナログ状態にすることができる。プログラミ ングは、ゲートに１２．０Ｖを印加し、ドレーンに６．０Ｖを印加し、ソースを 接地させ、それにより、ホット・エレクトロン注入によって浮動ゲート上に電子 を置くことによって行うことができる。フラッシュ・メモリ・セル２２は、浮動 ゲートから電荷を除去することによって消去される。消去は、ソースに１２．０ Ｖを印加し、ゲートを接地させ、ドレーンを浮動させ、それにより、電子トンネ ル効果を介して浮動ゲートから電子を除去することによって行うことができる。 複数のフラッシュ・メモリ・セルを同時に消去することが可能であり、複数のフ ラッシュ・メモリ・セルを同時に消去する動作を「ブロック消去」と呼ぶ。 フラッシュ・メモリ・セル２２が消去状態であるか、それともプログラム状態 であるかを判定するには、フラッシュ・メモリ・セルの選択ゲートに定電圧を印 加し、フラッシュ・メモリ・セル２２のドレーン−ソース電流Ｉ_DSの量を検知す る。そのような読取り動作は、ゲートに５．０Ｖを印加し、ソースを接地させ、 ドレーンに１．０Ｖを印加することによって行うことができる。選択された１組 のフラッシュ・メモリ・セルに対して読取り動作、プログラム動作、消去動作を 実行するために、フラッシュＥＥＰＲＯＭ２０は、ワード線スイッチおよびデコ ーダ２３と、ソース・スイッチおよびデコーダ２４と、ビット線スイッチおよび デコーダ２５とを含む。これらのスイッチおよびデコーダはすべて、所望のフラ ッシュ・メモリ・セルを選択し、選択したフラッシュ・メモリ・セルに適当な電 圧を印加するように制御エンジン２６によって制御される。スマート電圧回路２ ７は、フラッシュＥＥＰＲＯＭ２０のＶＣＣ入力ピンおよびＶＰＰ入力ピンに結 合され、検出された供給レベルおよびフラッシュＥＥＰＲＯＭ２０の動作モード に応答して、ワード線スイッチおよびデコーダ２３、ソース・スイッチおよびデ コーダ２４、ビット線スイッチおよびデコーダ２５に必要な電圧を供給するため に使用される。 スマート電圧回路２７は、外部供給電圧が、メモリ・セル・アレイ２１をプロ グラムし、あるいは消去し、あるいは読み取るのに必要な値よりも小さいと判定 された場合に、フラッシュＥＥＰＲＯＭを動作させるのに必要な電圧を供給する ように選択できる内部電源（第３Ａ図および第３Ｂ図に示した）を含む。たとえ ば、外部動作供給電圧ＶＣＣが３．３Ｖであると検出された場合は、内部電源を イネーブルして５．０Ｖ出力を供給することができるが、外部動作供給電圧ＶＣ Ｃが５．０Ｖであると検出された場合は、内部電源がディスエーブルされ、外部 動作供給電圧ＶＣＣがメモリ・セル・アレイ２１へ送られる。同様に、外部プロ グラミング供給電圧ＶＰＰが５．０Ｖであると検出された場合は、プログラミン グ動作および消去動作時に内部電源をイネーブルして１２．０Ｖ出力を供給する ことができるが、外部プログラミング供給電圧ＶＰＰが１２．０Ｖであると検出 された場合は、内部電源がディスエーブルされ、外部プログラミング供給電圧Ｖ ＰＰがメモリ・セル・アレイへ送られる。 このようにして、スマート電圧回路２７によって、高電圧と低電圧のいずれの 電圧で動作するコンピュータ・システムにも同じフラッシュＥＥＰＲＯＭ２０を 使用することができる。プリント回路ボード空間が限られている場合、システム 設計者は、フラッシュＥＥＰＲＯＭ２０の内部電源を使用して、プログラミング および消去に必要な電圧を与えることができ、外部チャージ・ポンプ回路は必要 とされない。別法として、メモリ性能が限られている場合、システム設計者は電 源または外部チャージ・ポンプ回路を使用してプログラミング電圧および消去電 圧を与えることができる。 スマート電圧回路２７は、多数の異なるタイプの集積回路に適用し、特にメモ リ装置に適用することができる。たとえば、本明細書で説明するスマート電圧回 路は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、消去可能なプ ログラム可能読取り専用メモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラム 可能読取り専用メモリ（Ｅ²ＰＲＯＭ）で使用することができる。スマート電圧 回路２７は、マルチチップ・モジュールのそれぞれの異なるモジュールの電圧を 検出し選択するために使用することもできる。内部電源を１つのモジュールとし て与え、電圧検出選択回路を第２のモジュールとして与えることができる。電圧 検出選択回路を使用して外部電源電圧を検出し、内部電源の適当な出力を必要に 応じて選択的にイネーブルすることができる。 フラッシュＥＥＰＲＯＭ２０は、活動状態モード、待機モード、ディープ・パ ワー・ダウン・モードを含め、３つの動作モードを有する。待機モードとディー プ・パワー・ダウン・モードとは共に、低電力モードである。制御エンジン２６ は、フラッシュＥＥＰＲＯＭ２０の動作モードを決めるために、チップ・イネー は、フラッシュＥＥＰＲＯＭ２０用の出力制御であり、デバイス選択に応じてフ ラッシュＥＥＰＲＯＭ２０の出力ピンからのデータをゲートするために使用され ジン２６への書込みが可能になる。アドレスおよびデータは、書込みイネーブル になると、フラッシュＥＥＰＲＯＭ２０は待機モードを開始する。パワー・ダウ 始する。 活動状態動作モードでは、フラッシュＥＥＰＲＯＭ２０は読取り動作、プログ ラム動作、消去動作を実行するのに十分な電力を電源１１から引き出すことがで きる。待機動作モードでは、フラッシュＥＥＰＲＯＭ２０はメモリ・セル・アレ イ２１の動作の実行を妨げられ、フラッシュＥＥＰＲＯＭ２０が消費できる電力 の量が低減される。ディープ・パワー・ダウン動作モードでは、すべてのメモリ ・セル・アレイ動作がディスエーブルされ、フラッシュＥＥＰＲＯＭ２０が消費 できる電力の量は、待機モードの場合の電力量よりも少なくなる。たとえば、フ ラッシュＥＥＰＲＯＭ２０は、待機モードでは１００μＡの電流を消費すること ができ、ディープ・パワーダウン・モードでは２μＡの電流しか消費できない。 内部電源を含まない従来型のフラッシュＥＥＰＲＯＭの場合、ディープ・パワー ・ダウン・モードでは、フラッシュＥＥＰＲＯＭのすべての回路がディスエーブ ルされる。 フラッシュＥＥＰＲＯＭ２０が待機モードとディープ・パワー・ダウン・モー ドのどちらかから活動状態モードに変わるときに、フラッシュ・メモリ・セル・ アレイ２１は読取り動作を実行する準備が完了していることが望ましく、すなわ ち、ワード線スイッチ２３は５．０Ｖに充電されるべきである。検出された外部 電圧ＶＣＣが５．０Ｖである場合、待機モードおよびディープ・パワー・ダウン ・モード中、簡単なプルアップ装置、たとえばトランジスタや抵抗器を使用して 、外部電圧ＶＣＣによってワード線スイッチを５．０Ｖに維持することができる 。検出された供給電圧がＶＣＣ３．３Ｖである場合、内部電源を使用してワード 線スイッチ２３を５．０Ｖに充電することができる。 外部電源ＶＣＣが３．３Ｖに等しく、内部電源が、フラッシュＥＥＰＲＯＭ２ ０が活動状態モードで動作しているときにワード線スイッチ２３を充電するため にしかイネーブルされない場合、フラッシュＥＥＰＲＯＭが待機モードまたはデ ィープ・パワー・ダウン・モードから活動状態モードに変わり、ワード線スイッ チ２３を適切な電圧に充電できるようになると、フラッンュＥＥＰＲＯＭ２０の アクセス時間が延びる。ワード線スイッチ２３は漏れのために放電し、十分な時 間が与えられた場合、ワード線スイッチ２３を外部電源ＶＣＣの値に放電させる ことができる。さらに、メモリ・セル・アレイ２１が極めて大型である場合、ワ ード線スイッチ２３のキャパシタンスが増加し、そのため、フラッシュＥＥＰＲ ＯＭ２０が動作モード間で変わるときに、フラッシュＥＥＰＲＯＭ２０内部で顕 著な過渡電圧および過渡電流が発生する。そのような過渡現象を考慮しなければ ならず、そのような過渡現象の結果、通常、アクセス時間がさらに延びる。した がって、フラッシュＥＥＰＲＯＭ２０にアクセスするのに必要な時間を短縮し、 内部過渡現象を低減させるには、適当な内部電源が待機モードおよびディープ・ パワー・ダウン・モード中に作動状態のままでいることが望ましい。しかし、ス マート電圧回路の設計は、フラッシュＥＥＰＲＯＭの電力消費量要件と、スマー ト電圧回路に与えることができる半導体ダイ空間の量によって制限されることが ある。 第３Ａ図および第３Ｂ図は、２つの異なる実施形態によるスマート電圧回路２ ７を示す。第３Ａ図は、フラッシュＥＥＰＲＯＭ２０が待機モードとディープ・ パワー・ダウン・モードの両方で動作している間、ワード線スイッチ２３が内部 電源によって５．０Ｖに維持されるスマート電圧回路２７ａの例を示す。第３Ａ 図のスマート電圧回路２７ａによってアクセス時間が大幅に短縮されるが、より 大きなダイ空間が必要になる。第３Ｂ図は、ワード線スイッチ２３が、待機モー ド中に内部電源によって５．０Ｖに維持され、ディープ・パワー・ダウン・モー ド中に外部供給電圧ＶＣＣに維持されるスマート電圧回路２７ｂの例を示す。第 ３Ｂ図のスマート電圧回路２７ｂは通常、第３Ａ図の回路よりも小さなダイ空間 しか必要としないが、アクセス時間が延びることがある。 第３Ａ図は、ＶＣＣランプ検出器３０と、３．３Ｖ／５Ｖ ＶＣＣレベル検出 器３５と、低ＶＣＣ検出器４０と、電流源４５と、パルス生成装置５０と、５Ｖ ／１２Ｖ ＶＰＰレベル検出器５５と、内部電源６０ａとを含むスマート電圧回 路２７ａを示す。内部電源６０ａの動作は、ＶＣＣランプ検出器３０、３．３Ｖ ／５Ｖ ＶＣＣレベル検出器３５、５Ｖ／１２Ｖ ＶＰＰレベル検出器５５によ って検出されるフラッシュＥＥＰＲＯＭ２０の動作モード、外部動作電源ＶＣＣ 、外部プログラミング供給電圧ＶＰＰによって決定される。フラッシュＥＥＰＲ ＯＭ２０が活動状態動作モードである間に、低ＶＣＣレベル検出器４０によって 低外部供給電圧ＶＣＣレベルが検出された場合、プログラム動作および消去動作 が抑制される。電流源４５およびパルス生成装置５０は、フラッシュＥＥＰＲＯ Ｍが待機モードとディープ・パワー・ダウン・モードのどちらかで動作している 間にワード線スイッチ２３を５．０Ｖに充電するために内部電源６０ａを条件付 きで定期的にイネーブルするために含められる。したがって、ワード線スイッチ ２３は必要な電圧レベルに維持されるが、内部電源は、フラッシュＥＥＰＲＯＭ ２０の電力消費量が待機動作モードおよびディープ・パワー・ダウン動作モード に関して定義された限界内に維持されるように、定期的にしか活動化されない。 内部電源６０ａは３つの出力線を含む。ＨＨ５ＰＸ出力線は、読取り動作を行 う場合にワード線スイッチ２３に結合することができる。ＨＨＶＰＬＬ出力線は 、プログラミング動作を行う場合にビット線スイッチ２５に結合することができ る。ＨＨＶＰ１２出力線は、プログラミング動作の場合にワード線スイッチ２３ に結 合することができ、消去動作の場合にソース・スイッチ２４に結合することがで きる。 第３Ｂ図は、通常、第３Ａ図に示した回路よりも必要とされる半導体ダイ空間 が小さなスマート電圧回路２７ｂを示す。スマート電圧回路２７ｂは、ＶＣＣラ ンプ検出器３０と、３．３Ｖ／５Ｖ ＶＣＣレベル検出器３５と、低ＶＣＣ検出 器４０と、５Ｖ／１２Ｖ ＶＰＰレベル検出器５５と、外部電圧ＶＣＣが５．０ Ｖではなく、フラッシュＥＥＰＲＯＭ２０が待機モードで動作している場合にワ ード線スイッチ２３を５．０Ｖに充電するために使用される（第１３Ｂ図に示し た）待機５Ｖ内部電源を含む内部電源６０ｂとを含む。待機５Ｖ内部電源は、電 力消費量を待機動作モードの限界内に維持できるように読取り動作中に使用され る５Ｖ内部電源よりも小型である。ワード線スイッチ２３は、外部ＶＣＣが５０ Ｖに等しいかどうかにかかわらずに、ディープ・パワー・ダウン・モード中に外 部供給電圧ＶＣＣに充電される。図のように、ＶＣＣランプ検出器３０として使 用されるのと同じ回路を低ＶＣＣ検出器４０として使用して、スマート電圧回路 ２７ｂに必要な半導体ダイ空間の量をさらに減少させることができる。 次に、第３Ａ図に示したスマート電圧回路２７ａの基本動作について論じる。 ＶＣＣランプ検出器３０は、内部電源６０ａをイネーブルし、フラッシュＥＥＰ ＲＯＭ２０に初めて電力が印加されたときに３．３Ｖ／５Ｖ ＶＣＣレベル検出 器３５、電流源４５、パルス生成装置５０を初期設定するために設けられる。Ｖ ＣＣランプ検出器３０の厳密な動作は、電力が初めて印加されたときのフラッシ ュＥＥＰＲＯＭ２０の動作モードに依存する。 第２３Ａ図は、フラッシュＥＥＰＲＯＭ２０がディープ・パワー・ダウン・モ ードまたは待機モードで動作しているときの、第３Ａ図に示したスマート電圧回 路２７ａの動作モードを示す。プロセス・ブロック２４００でまず、フラッシュ ＥＥＰＲＯＭ２０に電力が供給される。プロセス・ブロック２４０５で、ＶＣＣ ランプ検出器３０が、内部電源６０ａをイネーブルしてワード線スイッチ２３を 充電し、３．３Ｖ／５Ｖ ＶＣＣレベル検出器３５を初期設定して３．３Ｖ外部 ＶＣＣを示し、電流源４５およびパルス生成装置５０を初期設定することによっ て、電力投入に応答する。 ＶＣＣランプ検出器３０は、３．３Ｖ／５Ｖ ＶＣＣレベル検出器３５、電流 源４５、パルス生成装置５０、内部電源６０ａに制御信号ＨＤＲＭＶＣＤを出力 する。動作供給電圧ＶＣＣがＶＣＣランプ検出器３０のトリップ点電圧Ｖ_tripよ りも低いとき、信号ＨＤＲＭＶＣＤは、外部供給電圧ＶＣＣが０Ｖから最終値に 上昇し、適当な回路がイネーブルまたはディスエーブルされるときに外部供給電 圧ＶＣＣを追跡する。 プロセス・ブロック２４１０で、供給電圧がトリップ点電圧Ｖ_trip、たとえば ２．７Ｖまたは２．９Ｖを超え、制御信号ＨＤＲＭＶＣＤがローになる。ＶＣＣ ランプ検出器３０がオフに切り換えられ、スマート電圧回路２７ａの電力消費量 が低減する。制御信号ＨＤＲＭＶＣＤがローになったことに応答して、３．３Ｖ ／５Ｖ ＶＣＣレベル検出器３５および内部電源６０ａがディスエーブルされ、 パルス生成装置５０がイネーブルされる。パルス生成装置５０は、論理ハイ制御 パルスをＨＤＯＵＴ信号線を介して定期的に内部電源６０ａおよび３．３Ｖ／５ Ｖ ＶＣＣレベル検出器３５に供給する。電流源４５は、パルス生成装置５０の （第２２図に示した）発振器にバイアス電流ＰＢＩＡＳおよびＮＢＩＡＳを与え るために含められる。 プロセス・ブロック２４１５で、内部電源６０ａおよび３．３Ｖ／５Ｖ ＶＣ Ｃレベル検出器３５が制御パルスを受け取る。内部電源６０ａは、ワード線スイ ッチ２３の電圧を５．０Ｖに維持できるように各制御パルスの持続時間にわたっ てイネーブルされる。３．３Ｖ／５Ｖ ＶＣＣレベル検出器３５は、外部供給電 圧ＶＣＣを受け取るように結合され、やはり制御パルスの持続時間にわたってイ ネーブルされる。一実施形態によれば、３ミリ秒おきに６マイクロ秒パルスが印 加される。 ３．３Ｖ／５Ｖ ＶＣＣレベル検出器３５は、外部供給電圧ＶＣＣの検出され た値を示す制御信号ＩＤ５Ｖを出力する。前述のように、制御信号ＩＤ５Ｖはフ ラッシュＥＥＰＲＯＭ２０の電力投入時に、外部ＶＣＣが５Ｖではないことを示 す論理ロー・レベルに初期設定される。３．３Ｖ／５Ｖ ＶＣＣレベル検出器３ ５がイネーブルされている間、外部供給電圧ＶＣＣが３．３Ｖ／５Ｖ ＶＣＣレ ベル検出器３５のトリップ点電圧Ｖ_3/5よりも高い場合、ＩＤ５Ｖは論理ハイ・ レ ベルにセットされる。 プロセス・ブロック２４２０で、外部供給電圧ＶＣＣが５Ｖに等しくないこと が検出された場合、プロセス・ブロック２４２５で、内部電源６０ａはワード線 スイッチ２３を充電することができる。外部供給電圧ＶＣＣが５Ｖに等しい場合 、プロセス・ブロック２４３０で、３．３Ｖ／５Ｖ ＶＣＣレベル検出器３５が 制御信号ＩＤ５Ｖを論理ハイにセットし、それによって内部電源６０ａがディス エーブルされ、外部ＶＣＣがイネーブルされてワード線スイッチ２３を充電する 。制御信号ＩＤ５Ｖのハイ値がラッチされる。プロセス・ブロック２４３５で現 制御パルスが終了する。パルス生成装置５０から受け取った各制御パルスごとに プロセス・ブロック２４１５ないし２４３５が繰り返される。外部ＶＣＣが、前 の制御パルス中に５Ｖとして検出されており、かつ現制御パルス中に３．３Ｖと して検出された場合、プロセス・ブロック２４２５で内部チャージ・ポンプがイ ネーブルされる。第２３Ａ図に示したプロセスは、フラッシュＥＥＰＲＯＭ２０ が待機モードまたはディープ・パワー・ダウン・モードで電力投入されるたびに 繰り返すことができる。 第２３Ｂ図は、フラッシュＥＥＰＲＯＭ２０が活動状態モードで動作している ときの、第３Ａ図に示したスマート電圧回路２７ａの動作方法を示す。プロセス ・ブロック２４５０で最初に、フラッシュＥＥＰＲＯＭ２０に電力が供給される 。プロセス・ブロック２４５５で、外部ＶＣＣがＶＣＣランプ検出器３０のトリ ップ点電圧Ｖ_tripよりも低い場合、内部電源６０ａがイネーブルされてワード線 スイッチ２３を充電し、３．３Ｖ／５Ｖ ＶＣＣレベル検出器３５が初期設定さ れ、３．３Ｖ外部ＶＣＣを示し、電流源４５およびパルス生成装置５０が初期設 定され、低ＶＣＣ検出器４０および５Ｖ／１２Ｖ ＶＰＰレベル検出器５５がイ ネーブルされる。 低ＶＣＣ検出器４０はＶＣＣ供給電圧を監視し、動作供給電圧ＶＣＣが低ＶＣ Ｃ検出器４０のトリップ点電圧Ｖ_lkoよりも低い値に降下したときにそれを検出 する。低ＶＣＣ検出器４０は、制御エンジン２６に制御信号ＰＤＰＷＲ２および ＰＨＬＯＷＶＣＣを与える。ＶＣＣがトリップ点電圧Ｖ_lkoよりも低い値に降下 した場合、低ＶＣＣ検出器４０は、制御エンジン２６がメモリ・セル・アレイ２ １に対するプログラミング動作および消去動作を妨げるように制御信号ＰＨＬＯ ＷＶＣＣを論理ハイ・レベルにセットする。低ＶＣＣ検出器４０は、同時に制御 信号ＰＤＰＷＲ２をハイ・レベルにセットし、制御エンジン２６をリセットする 。低ＶＣＣ検出器３２は、Ｍａｒｃ Ｌａｎｄｇｒａｆ等に発行されカリフォル ニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎに譲渡された、「Ｃ ｉｒｃｕｉｔｒｙ ｆｏｒ Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ Ｄｅ ｔｅｃｔｉｏｎ ａｎｄ Ｓｙｓｔｅｍ Ｌｏｃｋｏｕｔ ｆｏｒ ａ Ｎｏｎ ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ」と題する米国特許第５３０１１６１号の教示 に従って設計することができる。別法として、第３Ｂ図に関して説明するように 、フラッシュＥＥＰＲＯＭ２０の電力投入後に低ＶＣＣ検出器として動作するよ うにＶＣＣランプ検出器３０を構成することができる。 ５Ｖ／１２Ｖ ＶＰＰレベル検出器５５は、ＶＰＰが５．０Ｖであるか、それ とも１２．０Ｖであるかを判定するためにプログラミング供給電圧ＶＰＰに結合 される。５Ｖ／１２Ｖ ＶＰＰレベル検出器５５は、内部電源６０ａおよび制御 エンジン２６に制御信号ＰＤ５ＶＰＰを出力する。制御信号ＰＤ５ＶＰＰは最初 はハイであり、５Ｖ ＶＰＰレベルを示す。内部電源６０は、プログラミング動 作および消去動作時に制御信号ＰＤ５ＶＰＰを使用して外部ＶＰＰと内部電源の どちらかを選択する。制御エンジン２６は、制御信号ＰＤ５ＶＰＰを使用して適 当なプログラミング・アルゴリズムおよび消去アルゴリズムを選択することがで きる。待機およびディープ・パワー・ダウン時に５Ｖ／１２Ｖ ＶＰＰレベル検 出器５５をディスエーブルしてスマート電圧回路２７ａの電力消費量を低減させ ることができる。 第２３Ｂ図に戻ると、プロセス・ブロック２４６０で、外部ＶＣＣがトリップ 点電圧Ｖ_tripを超える。すべての回路はイネーブルされたままになり、パルス生 成装置によって生成されたパルスはロックアウトされる。第２３Ｂ図の残りのプ ロセス・ブロックは、フラッシュＥＥＰＲＯＭ２０が活動状態モードの間に要求 されたアクセスのタイプに応じて、図示したのとは異なる順序で実行される。 ３．３Ｖ／５Ｖ ＶＣＣレベル検出器３５は、外部電圧ＶＣＣがＶＣＣランプ 検出器のトリップ点電圧Ｖ_tripを超えた後はイネーブルされたままになる。プロ セス・ブロック２４６５で、３．３Ｖ／５Ｖ ＶＣＣレベル検出器３５が引き続 き、外部ＶＣＣが５Ｖに等しくないことを示す場合、プロセス・ブロック２４７ ０で内部電源６０ａが選択され、ワード線スイッチ２３が５Ｖに充電される。プ ロセス・ブロック２４６５で、３．３Ｖ／５Ｖ ＶＣＣレベル検出器３５が、外 部ＶＣＣが５Ｖに等しいことを示す場合、プロセス・ブロック２４７５で外部供 給電圧ＶＣＣが選択され、ワード線スイッチ２３が５Ｖに充電される。 プロセス・ブロック２４８０で、外部供給電圧ＶＰＰが１２Ｖに等しいかどう かが判定される。外部ＶＰＰが１２Ｖではない場合、プロセス・ブロック２４８ ５で内部電源６０ａが選択され、プログラミング電圧および消去電圧が与えられ る。外部ＶＰＰが１２Ｖである場合、プロセス・ブロック２４９０で外部供給電 圧ＶＰＰが選択され、プログラム電圧および消去電圧が与えられる。プロセス・ ブロック２４９５でプロセスが終了する。第２３Ｂ図のプロセスは、フラッシュ ＥＥＰＲＯＭ２０が活動状態モードで電力を投入されるたびに繰り返すことがで きる。 次に、第３Ｂ図に示したスマート電圧回路２７ｂの動作を第２４Ａ図ないし第 ２４Ｂ図を参照して論じる。第２４Ａ図は、ディープ・パワー・ダウン・モード での動作時にフラッシュＥＥＰＲＯＭ２０が電力投入されたときのスマート電圧 ２７ｂの動作を示す。プロセス・ブロック２５００で電力が供給される。プロセ ス・ブロック２５０５で、３．３Ｖ／５Ｖ ＶＣＣレベル検出器が初期設定され 、３．３Ｖ外部ＶＣＣを示す。プロセス・ブロック２５１０で外部ＶＣＣがＶＣ Ｃランプ検出器３０のトリップ点電圧Ｖ_tripよりも高くなると、３．３Ｖ／５Ｖ ＶＣＣレベル検出器がディスエーブルされる。ワード線スイッチ２３が外部Ｖ ＣＣレベルに充電される。プロセス・ブロック２５１５でプロセスが終了する。 第２４Ｂ図は、フラッシュＥＥＰＲＯＭ２０が待機モードで動作しているとき の、第３Ｂ図に示したスマート電圧回路２７ｂの動作方法を示す。プロセス・ブ ロック２５２０でまず、フラッシュＥＥＰＲＯＭ２０に電力が供給される。プロ セス・ブロック２５２５で、ＶＣＣランプ検出器３０が、（第１３Ｂ図に示した ）内部５Ｖ電源をイネーブルしてワード線スイッチ２３を充電し、３．３Ｖ／５ Ｖ ＶＣＣレベル検出器３５を初期設定して３．３Ｖ外部ＶＣＣを示すことによ っ て、電力投入に応答する。 プロセス・ブロック２５３０で、供給電圧がトリップ点電圧Ｖ_tripを超える。 内部５Ｖ電源がディスエーブルされ、内部待機電源がイネーブルされる。３．３ Ｖ／５Ｖ ＶＣＣレベル検出器３５はイネーブルされたままである。３．３Ｖ／ ５Ｖ ＶＣＣレベル検出器３５はプロセス・ブロック２５３５で、外部ＶＣＣを 連続的に監視する。外部ＶＣＣが５．０Ｖに等しい場合、３．３Ｖ／５Ｖ ＶＣ Ｃレベル検出器３５が制御信号ＩＤ５Ｖを論理ハイにセットし、それによって内 部待機電源がディスエーブルされ、外部供給電圧ＶＣＣによってワード線スイッ チが充電される。活動状態モードで電力を投入されたときのスマート電圧回路２ ７ｂの動作は、第２３Ｂ図に示した動作に類似している。 フラッシュＥＥＰＲＯＭ２０のスマート電圧回路２７によって、それぞれの異 なる動作電圧およびプログラミング電圧を使用するコンピュータ・システムに同 じフラッシュＥＥＰＲＯＭ２０を使用することができる。スマート電圧回路２７ は、前述の供給電圧とは異なる供給電圧を検出し選択するように適応することが できるが、互換性および多機能性の目標と、電力消費量を削減しメモリ・セル・ アレイ２１の密度を高める必要との兼ね合わせを図るべきである。したがって、 スマート電圧回路２７の各構成要素は、より低い電力しか消費せず、より小さな ダイ空間しか必要としないように設計すべきである。次に、スマート電圧回路２ ７のいくつかの構成要素について詳しく論じる。ＶＣＣランプ検出器 次に、ＶＣＣランプ検出器３０について詳しく論じる。第４図は、外部から与 えられる動作供給電圧ＶＣＣがトリップ点電圧Ｖ_tripよりも低い「非トリップ状 態」と、外部供給電圧ＶＣＣがトリップ点電圧Ｖ_tripよりも高い「トリップ状態 」とのどちらかになることができるラッチ・モードＶＣＣランプ検出器３０を示 す。第４図に示したＶＣＣランプ検出器３０は、トリップ・モードを開始した後 にディスエーブルされるので「ラッチ・モード」ＶＣＣランプ検出器と呼ばれる 。ラッチ・モードＶＣＣランプ検出器３０は、トリップ状態の間電流をほとんど 、あるいはまったく消費しない。フラッシュＥＥＰＲＯＭ２０の一実施形態では 、ラッチ・モードＶＣＣランプ検出器３０は、フラッシュＥＥＰＲＯＭ２０の初 期電 力投入しか操作しないように設計される。第４図のＶＣＣランプ検出器は、第３ Ａ図のスマート電圧回路２７ａで使用することができる。 ＶＣＣランプ検出器３０は、フラッシュ・セル６５と、ソースがソースフラッ シュ・セル６５のドレーンに結合されたｎ−チャネル電界効果トランジスタ（「 ＦＥＴ」）７０と、ドレーンがＦＥＴ７０のドレーンに結合され、ソースがＶＣ Ｃの外部に結合されたｐ−チャネルＦＥＴ７５と、ＦＥＴ７０のドレーンおよび ＦＥＴ７５のドレーンによって形成されたノード８０に入力が接続された出力回 路８５とを含むものとして示されている。出力回路８５は、入力がノード８０に 接続され、出力が第２のインバータ８７の入力に結合された第１のインバータ８ ６を有する。第２のインバータ８７は制御信号ＨＤＲＭＶＣＤを出力する。イン バータ８６の出力はＦＥＴ７５のゲートにフィードバックする。インバータ８６ およびインバータ８７には、入力電圧、この例では外部供給電圧ＶＣＣから電力 が供給される。ラッチ・モードＶＣＣランプ検出器３０は、ノード８０を初期バ イアスするスタートアップ回路９０と、ＦＥＴ７０にバイアス電圧ＶＤＢＩＡＳ を与えるドレーン・バイアス制御回路１００も含む。 フラッシュ・セル６５は主として、メモリ要素ではなくトランジスタとして使 用される。フラッシュ・セル６５のしきい値電圧は変動するので、フラッシュ・ セルをそれぞれの異なるＶｔレベルにプログラムすることによってラッチ・モー ドＶＣＣランプ検出器３０のトリップ点電圧Ｖ_tripを変化させることができる。 フラッシュ・セル６５は別法として、ＥＰＲＯＭメモリ・セルやＥＥＰＲＯＭメ モリ・セルを含め、任意のタイプの非揮発性メモリ・セルでよい。フラッシュ・ セル６５の代わりに標準ＦＥＴを使用することができる場合、フラッシュ・セル ６５は、プロセス変形形態に対処するようにプログラムできるので有利である。 最初にコンピュータ・システム１０をオンに切り換えると、外部供給電圧ＶＣ Ｃは０Ｖから最終的なＶＣＣ値、たとえば３．３Ｖや５．０Ｖへの上昇を開始す る。スタートアップ回路９０は、出力回路８５が外部供給電圧ＶＣＣと共に上昇 するようにノード８０を初期バイアスするためにＶＣＣに結合される。たとえば 、スタートアップ回路９０は、ＶＣＣが１．５Ｖなど所定の電圧レベルに達し、 それによってインバータ８６の出力がシステム・グラウンドＶＳＳに達するまで 外 部ＶＣＣを出力するように構成することができる。次いで、スタートアップ回路 ９０がオフに切り換えられ、ノード８０は引き続き、ＦＥＴ７５によって外部供 給電圧ＶＣＣへプルアップされる。ＦＥＴ７５は、インバータ８６の出力がシス テム・グラウンドＶＳＳに達したことに応答してオンに切り換えられる。出力回 路８５によって出力された制御信号ＨＤＲＭＶＣＤはノード８０での電圧を追跡 する。ＦＥＴ７５がオンに切り換えられるとラッチ・モードＶＣＣランプ検出器 ３０が非トリップ状態を開始する。 ＦＥＴ７０は、フラッシュ・セル６５が偶然にプログラムされるのを妨げるよ うにフラッシュ・セル６５をバイアスするデバイスである。ドレーン・バイアス 制御回路１００は、フラッシュ・セル６５のドレーンが１．５Ｖを超えないよう に、ＦＥＴ７０のゲートにバイアス電圧ＶＤＢＩＡＳを供給しＦＥＴ７０をバイ アスする。フラッシュ・セル６５の代わりに他のタイプの非揮発性メモリ・セル を使用する場合、ＦＥＴ７０は必要とされない。 図のように、ラッチ・モードＶＣＣランプ検出器３０のトリップ点電圧Ｖ_trip を所望の値に設定するしきい値電圧Ｖ_tを有するようにプログラムされたフラッ ンュ・セル６５のゲートに外部動作供給電圧ＶＣＣが印加される。一実施形態に よれば、トリップ点電圧Ｖ_tripは２．９Ｖに等しい。通常、フラッシュ・セルの しきい値電圧Ｖ_tは、外部供給電圧がトリップ点電圧Ｖ_tripを超えたときにノー ド８０での電圧が論理ローとして検出されるようにプログラムされる。フラッシ ュ・セル６５がプログラム可能であるので、フラッシュ・セル６５のＶ_tをプロ グラムすることによって、ラッチ・モードＶＣＣランプ検出器３０の各デバイス のプロセス変形態様に対処することができる。フラッシュ・セル６５は、第２図 に示したようにフラッシュ・セルに適当な電圧を印加することによってプログラ ムすることができる。 ＶＣＣ−ＶＳＳに等しいフラッシュ・セル６５のゲート・ソース間電圧Ｖ_gsが 、フラッシュ・セル６５のしきい値電圧Ｖ_tを超えると、フラッシュ・セル６５ がオンになり、それによってドレーン−ソース電流Ｉ_dsがフラッシュ・セル６５ 内を流れ、ノード８０をシステム・グラウンドＶＳＳにプルダウンする。ノード ８０での電圧が十分に低い値にプルされると、インバータ８６が外部供給電圧Ｖ Ｃ Ｃの現在の値を出力し、それによってＦＥＴ７５がオフに切り替わり、ＶＣＣか らグラウンドへのＤＣ電流の流れが停止する。制御信号ＨＤＲＭＶＣＤはシステ ム・グラウンドＶＳＳに設定される。ラッチ・モードＶＣＣランプ検出器３０は 、ＦＥＴ７５がオフに切り換えられたときにトリップ状態を開始し、外部ＶＣＣ が零になり、あるいは外部論理によってＶＣＣランプ検出器３０がリセットされ るまで、非トリップ状態には戻らない。 第５図は、第４図に示したＶＣＣランプ検出器の動作を説明する波形を示す。 波形９１は、外部動作供給電圧ＶＣＣの動作を示し、波形９２は、ノード８０の 電圧を示し、波形９３は、インバータ８６とインバータ８７との間に形成された ノード８８での電圧を示し、波形９４はＶＣＣランプ検出器３０の出力での電圧 を示す。図のように、出力回路８５の出力は、ＶＣＣがトリップ点電圧Ｖ_tripに 達するまで外部供給電圧をＶＣＣを追跡し、その時点で、出力回路８５の出力は システム・グラウンドＶＳＳにプルダウンされる。別法として、出力回路８５は 、波形９３によって出力信号ＨＤＲＭＶＣＤが示されるようにインバータ８６の みを含むこともできる。 第４図に示したＶＣＣランプ検出器は、外部から与えられる動作供給電圧ＶＣ Ｃの値を連続的に監視する汎用電圧検出器として動作するように変更することが できる。このように動作するＶＣＣランプ検出器を「連続モード」電圧検出器と 呼ぶ。連続モード電圧検出器は、入力電圧に応答してトリップ状態と非トリップ 状態との間で自由に切り替わることができる。 第６図は、連続モード電圧検出器９６を示す。連続モード電圧検出器９６は、 ラッチ・モードＶＣＣランプ検出器と同様に、フラッシュ・セル６５と、ＦＥＴ ７０と、ＦＥＴ７５と、出力回路８５と、ドレーン・バイアス制御回路１００と を含む。スタートアップ回路４５が必要とされないのは、電流バイアス回路９５ によってｐ−チャネルＦＥＴ７５のゲートにバイアス信号ＶＣＢＩＡＳが印加さ れ、そのため、ノード８０がＦＥＴ７５のドレーン−ソース電流を介して供給電 圧ＶＣＣにプルされるからである。連続モードＶＣＣランプ検出器によって消費 される電流を低減させるために、電流バイアス回路９５から供給されるバイアス 信号ＶＣＢＩＡＳは、ＦＥＴ７５を弱いプルアップ・デバイスにバイアスする。 バイアス信号ＶＣＢＩＡＳは、ＦＥＴ７５から与えられる電流が、外部動作供給 電圧ＶＣＣの値から独立するような信号である。 出力回路８５から供給される制御信号ＨＤＲＭＶＣＤは、ノード８０の電圧を 追跡する。外部供給電圧ＶＣＣがフラッシュ・セル６５のしきい値電圧Ｖ_tより も低いとき、ノード８０での電圧は外部供給電圧ＶＣＣと共に上昇する。外部供 給電圧ＶＣＣがフラッシュ・セル６５のしきい値電圧Ｖ_tを超えると、フラッシ ュ・セル６５がオンに切り替わり、それによってノード８０での電圧がグラウン ドにプルされ、出力回路８５が制御信号ＨＤＲＭＶＣＤを論理ロー・レベルにセ ットする。外部供給電圧ＶＣＣがフラッシュ・セル６５のしきい値電圧よりも低 い値に降下した場合、連続モードＶＣＣランプ検出器３０が非トリップ状態を再 開し、ＨＤＲＭＶＣＤが外部供給電圧ＶＣＣの現在の準位に設定される。したが って、連続モードＶＣＣランプ検出器は低ＶＣＣ検出器として使用することがで きる。 第７図は、連続モード電圧検出器の動作を説明する波形を示す。波形１０１は 、外部動作供給電圧ＶＣＣの動作を示し、波形１０２は、供給電圧ＶＣＣに応答 するノード８０での電圧を示し、波形１０３は、ノード８８での電圧を示し、波 形１０４は、連続モードＶＣＣランプ検出器３０から出力された信号ＨＤＲＭＶ ＣＤを示す。波形１０２および１０４は、連続モード電圧検出器９６が、動作供 給電圧ＶＣＣがトリップ点電圧Ｖ_tripよりも低い値に低減したときにそれを検出 し、そのため、この電圧検出器を低ＶＣＣ検出器回路として使用することも、あ るいはＶＣＣレベル検出器回路またはＶＰＰレベル検出器回路として使用するこ ともできることを示す。別法として、出力回路８５は、波形１０３によって出力 信号ＨＤＲＭＶＣＤが示されるようにインバータ８６のみを含むこともできる。 第８図は、ラッチ・モードおよび連続モードで動作できる切換可能モード電圧 検出器１０９を示す。一実施形態によれば、切換可能モード電圧検出器１０９は 、電力投入時およびディープ・パワー・ダウン・モード時にラッチ・モードＶＣ Ｃランプ検出器３０として動作する。切換可能モード電圧検出器１０９は、電力 投入後、フラッシュＥＥＰＲＯＭ２０が待機モードおよび活動状態モードで動作 している間、低ＶＣＣ検出器４０として連続モードで動作する。切換可能モード 電 圧検出器１０９は、フラッシュ・セル６５と、ＦＥＴ７０と、ＦＥＴ７５と、出 力回路８５と、スタートアップ回路９０と、電流バイアス回路９５と、ドレーン ・バイアス回路１００と、ｐ−チャネルＦＥＴ１０５と、フィードバック制御回 路１１０とを含む。ｐ−チャネルＦＥＴ１０５では、ドレーンがＦＥＴ７５のソ ースに結合され、ソースが動作供給電圧ＶＣＣに結合され、ゲートがフィードバ ック構成としてフィードバック制御回路１１０を介して出力回路８５に結合され る。 最初にフラッシュＥＥＰＲＯＭに電力が投入されると、フィードバック制御回 路１１０が、（第６図に示した）インバータ８６の出力をＦＥＴ１０５のゲート に結合し、スタートアップ回路９０が、インバータ８６の出力がローになりＦＥ Ｔ１０５がオンに切り替わるように、ノード８０をバイアスする。したがって、 切換可能モード電圧検出器１０９は最初、ラッチ・モードで動作する。動作供給 電圧ＶＣＣの値がフラッシュ・セル６５のしきい値電圧Ｖ_tを超えた後、ＶＣＣ ランプ検出器３０は、トリップ状態になり、フラッシュＥＥＰＲＯＭが待機モー ドまたは活動状態モードを開始するまでその状態のままである。フラッシュＥＥ ＰＲＯＭ２０が待機モードまたは活動状態モードを開始すると、フィードバック 制御回路が、ＦＥＴ１０５のゲートから出力回路８５の出力を結合解除し、その 代わりにＦＥＴ１０５のゲートにバイアス電圧を供給し、それによってＦＥＴ１ ０５がオンに切り換えられる。したがって、ＶＣＣランプ検出器３０は、連続モ ードであり、低ＶＣＣ検出器４０として動作するように構成することができる。 前述のように、フラッシュＥＥＰＲＯＭ２０は、活動状態モードと同様に待機 モードおよびディープ・パワー・ダウン・モードでも動作することができる。待 機モードおよびディープ・パワー・ダウン・モードでは、連続モード電圧検出器 および切換可能モード電圧検出器の電力消費量を低減させ、それによってフラッ ンュＥＥＰＲＯＭ２０の全体的な電力消費量を、決められた限界内に維持するこ とが重要である。待機モード中の電力消費量を低減させる１つの方法は、電流が 低減されるように高インピーダンスを有する弱いプルアップ・デバイスとして働 くようにＦＥＴ７５をバイアスすることである。ディープ・パワー・ダウン・モ ードでは、ＦＥＴ７５を零に切り換えることによって連続モード電圧検出器９６ の電力消費量を零に低減させることができる。切換可能モード電圧検出器１０９ は、ディープ・パワー・ダウン・モード中にＦＥＴ７５とＦＥＴ１０５の両方を オフに切り換え、電力消費量を低減させることができる。 第９図は、ドレーン・バイアス制御回路を詳しく示す。図のように、動作供給 電圧ＶＣＣからバイアス電圧ＶＤＢＩＡＳを導き、フラッシュ・セル６５のドレ ーンでのドレーン電圧Ｖ_drainを制御することができる。フラッシュ・セル６５ のドレーン電圧Ｖ_drainは、下記の数式で表すことができる。 Ｖ_drain＝ＶＤＢＩＡＳ−Ｖ_t70 上式で、Ｖ_t70はＦＥＴ７０のしきい電圧である。バイアス電圧ＶＤＢＩＡＳは 、動作供給電圧ＶＣＣとドレーン・バイアス制御回路１００の出力との間に挿入 できるダイオード接続されたＦＥＴ１１５および１２０に関連するダイオード降 下をＶＣＣから減じた値に等しい。 一実施形態によれば、ＶＤＢＩＡＳの値として、トリップ点電圧Ｖ_tripの値に かかわらずに最大ドレーン電圧Ｖ_drainが１．５Ｖよりも低くなる値が選択され る。外部供給電圧ＶＣＣがＶＣＣランプ検出器３０のトリップ点電圧を超えたと きにフラッシュ・セル６５がオンに切り替わると、ドレーン電圧Ｖ_drainはグラ ウンドにプルされる。したがって、ＶＣＣがトリップ点電圧Ｖ_tripに等しくなっ たときに最大ドレーン電圧が発生する。トリップ点電圧が増加するにつれて、第 ９図に示したように、より多くのダイオード接続ＦＥＴを直列接続して、ドレー ン電圧Ｖ_drainが所定の最大ドレーン電圧を超えないようにＶＤＢＩＡＳの値を 低減させることができる。 第１０図は、第４図、第６図、第８図に示した電圧検出器回路と同様に動作す る連続モード・クロック電圧検出器回路１２１を示す。クロック電圧検出器回路 １２１は、第８図に示したように連続モードとラッチ・モードの両方で動作する ように変更することができる。クロック電圧検出器回路１２１の設計は、供給電 圧レベルがそれほど急速には変化しないことを反映するものである。したがって 、クロック電圧検出器回路１２１は、動作供給電圧ＶＣＣとプログラミング供給 電圧ＶＰＰの両方の値をそれぞれの異なる時に検出するように設計される。クロ ック電圧検出器回路１２１はフラッシュ・セル１２５および１３０を含み、制御 エ ンジン２６によって与えることができる制御信号ＣＴＬに応答してクロック電圧 検出器回路１２１のトリップ点電圧Ｖ_tripを決めるようにマルチプレクサ１３５ によってフラッシュ・セルのうちの一方が選択される。フラッシュ・セル１２５ のしきい値電圧は、フラッシュ・セル１２５が選択されたときにクロック電圧検 出器回路１２１が３Ｖ／５Ｖ ＶＣＣレベル検出器として動作するようにプログ ラムすることができる。同様に、フラッシュ・セル１３０のしきい値電圧は、フ ラッシュ・セル１３０が選択されたときにクロック電圧検出器回路１２１が５Ｖ ／１２Ｖ ＶＰＰレベル検出器として動作するようにプログラムすることができ る。クロック電圧検出器がＶＣＣランプ検出器回路および低ＶＣＣレベル検出器 回路としても動作できるようにさらにフラッシュ・セルを追加することができる 。ＮＡＮＤゲート１４５の電源は、ＶＣＣとＶＰＰのどちらかになるように多重 化することができる。 外部供給電圧ＶＣＣおよびＶＰＰにスイッチ回路１４０が結合される。スイッ チ回路１４０は、外部プログラミング供給電圧ＶＰＰをより低いレベルに低減さ せる抵抗ディバイダ回路（図示せず）を含むことができる。制御信号ＣＴＬは、 フラッシュ・セル１２５および１３０のゲートに与えるべき一方の供給電圧を選 択する。クロック電圧検出器回路１２１は、ＣＬＫ信号によってクロックされる 。出力回路８５では、クロック電圧検出器１２１は、一方の入力がノード８０に 結合され他方の入力がＣＬＫ信号に結合された２入力ＮＡＮＤゲート１４５を含 む。ＣＬＫ信号がローのとき、ＮＡＮＤゲート１４５の出力は論理ハイである。 ＣＬＫ信号がハイになると、ＮＡＮＤゲート１４５の出力はノード８０での電圧 によって決定される。選択された供給電圧が、選択されたフラッシュ・セルのし きい値電圧よりも高い場合、ノード８０での電圧はシステム・グラウンドＶＳＳ に設定され、ＮＡＮＤゲート１４５は論理ハイ電圧を出力する。そうでない場合 、ノード８０での電圧はハイであり、そのため、ＮＡＮＤゲート１４５は論理ロ ー電圧を出力する。１つまたは複数のラッチ（図示せず）を、クロック電圧検出 器回路の出力に結合し、適当な時間にクロック電圧検出器回路１２１の出力をラ ッチするようにＣＬＫ回路およびＣＴＬ回路によって制御することができる。こ れらのラッチ値は制御エンジン２６に与えることができる。５Ｖ／１２Ｖ ＶＰＰ検出器 ５Ｖ／１２Ｖ ＶＰＰレベル検出器５５は、プログラミング供給電圧ＶＰＰが ５Ｖに等しいか、それとも１２Ｖに等しいかを検出する。第１１図は、一実施形 態による５Ｖ／１２Ｖ ＶＰＰレベル検出器５５を示す。５Ｖ／１２Ｖ ＶＰＰ レベル検出器５５は、ｐ−チャネルＦＥＴ１５０ないし１５３および１５５と、 ｎ−チャネルＦＥＴ１７０および１７５と、抵抗器１６０と、インバータ１６５ とを含む。ＦＥＴ１５０のソースは外部供給電圧ＶＰＰに結合され、ＦＥＴ１５ ０のドレーンはＦＥＴ１５１のソースに結合される。ＦＥＴ１５１のドレーンは ＦＥＴ１５２のソースに結合され、ＦＥＴ１５２のドレーンはＦＥＴ１５３のソ ースに結合される。ＦＥＴ１５３のドレーンはシステム・グラウンドＶＳＳに結 合される。ＦＥＴ１５０ないし１５３のそれぞれのゲートはそのＦＥＴ自体のド レーンに結合される。 ＦＥＴ１５０のドレーンとＦＥＴ１５１のソースとの間のノードでの電圧は、 ＦＥＴ１５５のゲートに結合される。ＦＥＴ１５５のソースは外部プログラミン グ供給電圧ＶＰＰに結合され、ＦＥＴ１５５のドレーンはノード１５７に結合さ れる。抵抗器１６０はノード１５７とシステム・グラウンドＶＳＳとの間に結合 される。インバータ１６５の入力は、ノード１５７での電圧を検出するためにノ ード１５７に結合される。インバータ１６５は、ロー側はシステム・グラウンド ＶＳＳに、ハイ側はノード１６７に接続されて電力を供給される。これは、ｎ− チャネルＦＥＴ１７０および１７５によって決定される。 ＦＥＴ１７０のゲートおよびドレーンは、プログラミング供給電圧ＶＰＰに結 合され、ＦＥＴ１７５のゲートおよびドレーンは外部動作供給電圧ＶＣＣに結合 される。ｎ−チャネルＦＥＴ１７５は、「Ｋデバイス」として示されており、低 しきい値電圧を有し、高電圧で動作することができる。ＦＥＴ１７０および１７ ５は、動作供給電圧ＶＣＣがプログラミング供給電圧ＶＰＰよりも高い場合に５ Ｖ／１２Ｖ ＶＰＰレベル検出器５５の正しい動作をよりうまく確保するために 設けられる。 次に、まずフラッシュＥＥＰＲＯＭ２０に電力が供給され、外部プログラミン グ供給電圧ＶＰＰが、０Ｖに等しく、最終値、たとえば５．０Ｖや１２．０Ｖへ の上昇を開始したときに関して、第１１図に示した回路の動作について論じる。 最初、ノード１５７の電圧はシステム・グラウンドＶＳＳであり、インバータ１ ６５は制御信号ＰＤ５ＶＰＰを論理ハイ・レベルにセットする。プログラミング 供給電圧ＶＰＰが増加するにつれて、ＦＥＴ１５５のドレーン−ソース電流の量 が増加し、ノード１５７はＶＰＰの最終値にプルアップされ始める。外部ＶＰＰ が十分に高い場合、ＦＥＴ１５５はプルダウン抵抗器１６０に打ち勝つ強いプル アップ・デバイスとして働く。ノード１５７で、外部プログラミング供給電圧Ｖ ＰＰが１２Ｖであることを示す論理ハイ・レベルであることを示す電圧が検出さ れた場合、インバータ１６５は制御信号ＰＤ５ＶＰＰを論理ロー・レベルにセッ トする。 第１１図に示した回路がプログラミング供給電圧ＶＰＰの値を検出するのに十 分なものであるが、改良を施すことができる。たとえば、動作供給電圧ＶＣＣが プログラミング供給電圧ＶＰＰよりも高い場合、第１１図に示した回路は一定の ＤＣ電流を引き出す。さらに、抵抗器１６０は比較的大きな半導体ダイ空間を占 有し、そのため、メモリ・セル・アレイ２１の密度が影響を受ける。 第１２図は、第２の実施形態による５Ｖ／１２Ｖ ＶＰＰレベル検出器５５を 示す。５Ｖ／１２Ｖ ＶＰＰレベル検出器５５に必要な半導体ダイ空間の量を減 少させるために、抵抗器１６０は、ＦＥＴ１５５のドレーンにアクティブ負荷を 与えるｎ−チャネル・トランジスタ１８５および１９０と置き換えられている。 第１２図の５Ｖ／１２Ｖ ＶＰＰレベル検出器は、ｐ−チャネルＦＥＴ１５０な いし１５３、１５５、１８０、２００、２１５と、ｎ−チャネルＦＥＴ１８５、 １９０、１９５、２０５、２１０と、インバータ２２０および２２５とを含むも のとして示されている。 ＦＥＴ１５０ないし１５３は、第１１図に関して上記で説明したように結合さ れ、ＦＥＴ１５５のゲートは、ＦＥＴ１５０のドレーンとＦＥＴ１５１のソース との間に形成されたノード１５６から電圧を受け取るように結合される。ＦＥＴ １５５のソースは、プログラミング供給電圧ＶＰＰに結合され、ＦＥＴ１５５の ドレーンはＦＥＴ１８５、すなわちＫデバイスのドレーンに結合される。ＦＥＴ １８５は、ノード１９１で発生する可能性がある高電圧からＦＥＴ１９０を絶縁 するために設けられ、第１２図に示した電圧検出器回路が３．５Ｖ／５Ｖ ＶＣ Ｃレベル検出器としてなされた場合に発生する可能性のある低電圧を、この回路 を使用して検出する場合には必要とされない。ＦＥＴ１８５のゲートは、ＦＥＴ １５１のドレーンとＦＥＴ１５２のソースとの間に形成されたノード１５７から 電圧を受け取るように結合され、ＦＥＴ１８５のソースはＦＥＴ１９０のドレー ンに結合される。ＦＥＴ１９０のソースはシステム・グラウンドＶＳＳに結合さ れ、ゲートは、ＦＥＴ１５２のドレーンとＦＥＴ１５３のソースとの間に形成さ れたノード１５８に結合される。 ＦＥＴ１５５のドレーンと１８５のドレーンとの間にノード１９１が形成され る。ノード１９１での電圧はｐ−チャネルＦＥＴ２００のゲートおよびｎ−チャ ネルＦＥＴ２０５のゲートをドライブし、これらのＦＥＴはインバータとして動 作するように結合される。ＦＥＴ２００のソースは動作供給電圧ＶＣＣに結合さ れ、ＦＥＴ２００のドレーンはＦＥＴ２０５のドレーンに結合される。ＦＥＴ２ ００のドレーンとＦＥＴ２０５のドレーンとの間に形成されたノード１９２は、 ５Ｖ／１２Ｖ ＶＰＰレベル検出器５５から出力される制御信号ＰＤ５ＶＰＰの 値を決定する。インバータ２２０の入力はノード１９２に結合され、出力はイン バータ２２５の入力に結合され、インバータ２２５は制御信号ＰＤ５ＶＰＰを出 力する。ＦＥＴ２１５のゲートはプログラミング供給電圧ＶＰＰに結合され、ソ ースは動作供給電圧ＶＣＣに結合され、ドレーンはノード１９２に結合される。 ＦＥＴ１９５のゲートはノード１５８に結合され、ソースはＦＥＴ２１０のドレ ーンに結合され、ＦＥＴ２１０のソースはシステム・グラウンドＶＳＳに結合さ れ、ゲートはプログラミング供給電圧ＶＰＰに結合される。ＦＥＴ１９５として は、ＦＥＴ１９０と同じ特性を有するＦＥＴが選択される。 ＦＥＴ１５０ないし１５３は、それぞれ、チャネル幅が５ミクロンでありチャ ネル長が２０ミクロンである、同じデバイスであってよい。ＦＥＴ１５０ないし １５３は、電圧ディバイダとして働き、ＦＥＴ１５５とＦＥＴ１９０の両方のゲ ート ソース電圧Ｖ_GSの絶対値が等しくなるようにＦＥＴ１５５および１９０の ゲートに電圧を与える。たとえば、ＦＥＴ１５５のゲート電圧は、Ｖ_GS155がＶ ＰＰの負の４分の１に等しくなるようにＶＰＰの４分３に等しく、ＦＥＴ１９０ のゲート電圧は、Ｖ_GS190がＶＰＰの４分の１に等しくなるようにＶＰＰの４分 １に等しい。ＦＥＴ１９０とＦＥＴ１９５は、チャネル幅が２ミクロンであり、 チャネル長が３０ミクロンである同じデバイスでもある。ＦＥＴ１５５は実際に は、それぞれ、チャネル幅が５ミクロンでありチャネル長が２０ミクロンである 、並列結合された４つの同じＦＥＴでよい。ＦＥＴ１５５、１８５、１９０、１ ９５のしきい値電圧の例は、ＦＥＴ１５５では１．５Ｖ、ＦＥＴ１８５では０． ２Ｖ、ＦＥＴ１９０および１９５では１．０Ｖである。 ＦＥＴ１５５は基本的にノード１９１用のプルアップ・デバイスとして働き、 ＦＥＴ１９０は基本的にノード１９１用のプルダウン・デバイスとして働く。ノ ード１９１での電圧がＶＣＣの半分にほぼ等しいとき、５Ｖ／１２Ｖ ＶＰＰレ ベル検出器５５のトリップ点電圧Ｖ_5/12が発生する。ノード１９１がトリップ点 電圧Ｖ_5/12に充電されると、ＦＥＴ１５５とＦＥＴ１９０が共に飽和し、ＦＥＴ １５５および１９０のゲート−ソース電圧およびドレーン−ソース電流がそれぞ れ、ほぼ等しくなる。トリップ点電圧Ｖ_5/12は、下記の数式を使用して近似する ことができる。 上式で、ｃは、ＦＥＴ１５５および１９０に印加される共通ゲート−ソース電圧 によって決定される定数であり、Ｖ_T155はＦＥＴ１５５のしきい値電圧であり、 Ｖ_T190はＦＥＴ１９０のしきい値電圧であり、β₁₅₅はＦＥＴ１５５のベータ値 であり、β₁₉₀はＦＥＴ１９０のベータ値である。第１２図に示した回路では、 ｃは４に等しい。 ＦＥＴ１５５および１９０のベータ値は、次しきい値で表すことができる。 上式で、ｗ₁₅₅はＦＥＴ１５５のチャネル幅であり、ｌ₅₅はＦＥＴ１５５のチャ ネル長であり、ｗ₁₉₀はＦＥＴ１９０のチャネル幅であり、ｌ₁₉₀はＦＥＴ１ ９０のチャネル長である。トリップ点電圧Ｖ_5/12は、ＦＥＴ１５５および１９０ のしきい値電圧およびベータ電圧を変更し、ＦＥＴ１５５および１９０に印加さ れるゲート−ソース電圧を変更することによって設定することができる。 第１２図に示したいくつかのデバイスは、回路のある種の条件の発生に対して 保護するために設けられる。たとえば、インバータ２２０はＤＣ電流を引き出す ことによって中間電圧に応答できるので、ノード１９２がそのような中間電圧で 浮動することは望ましくない。したがって、ＦＥＴ２１５および１８０は、ノー ド１９２がハイ論理レベルとロー論理レベルのどちらかにより確実にセットされ るように設けられる。ＦＥＴ２１５は、ＶＰＰがＦＥＴ２１５のしきい値電圧だ けＶＣＣよりも低い場合にノード１９２をＶＣＣに設定する。ＦＥＴ１８０は、 供給電圧ＶＰＰが比較的低い電圧であるときにノード１５６をＶＰＰに設定する ために設けられる。このため、ＦＥＴ１９０および１９５が事前にオンに切り換 えられるようにＦＥＴ１９０および１９５のゲート−ソース電圧はＶＰＰの３分 の１に設定される。したがって、ノード１９１はシステム・グラウンドに設定さ れ、ノード１９２はＶＣＣに設定される。したがって、ＦＥＴ１８０は、ＦＥＴ ２１５がオンに切り替わらないように、ＶＣＣとＶＰＰがほぼ同じ電圧であるケ ースに対して保護される。ＶＰＰが増加すると、ＦＥＴ１８０は基本的に開路に なり、そのため、電圧ディバイダ回路およびノード１５６内のすべての電流はＶ ＰＰの４分の３に設定される。 通常の動作時には、ノード１５８での電圧がＦＥＴ１９０および１９５のしき い値電圧を超えるのに十分な程度にプログラミング供給電圧が増加した後、ＦＥ Ｔ１９０および１９５がオンに切り替わる。前述のように、ＦＥＴ１９０とＦＥ Ｔ１９５は、同じしきい値電圧を有するように合致する。ノード１９３はもはや 浮動せず、ＦＥＴ１８５がオンに切り替わる。ＦＥＴ１９０および１８５は、最 初オンに切り換えられると、線形領域で動作し、ＦＥＴ１５５への低抵抗負荷と して働き、ノード１９１での電圧がシステム・グラウンドＶＳＳにプルダウンさ れる。ＶＰＰが引き続き増加すると、ＦＥＴ１８５のゲート−ソース電圧が増加 し、ＦＥＴ１５５のドレーン−ソース電流が増加し、ＦＥＴ１８５および１９０ からＦＥＴ１５５のソースに与えられる等価抵抗が増加する。 プログラミング供給電圧ＶＰＰが５．０Ｖよりも高い値に上昇した場合、５Ｖ ／１２Ｖ ＶＰＰレベル検出器５５のトリップ点電圧に近づく。プログラミング 供給電圧ＶＰＰが５Ｖ／１２Ｖ ＶＰＰレベル検出器５５のトリップ点電圧Ｖ_{5/ 12} に等しいとき、ＦＥＴ１８５および１９０の等価抵抗ならびにＦＥＴ１５５の ドレーン−ソース電流が増加しており、そのため、ノード１９１はプログラミン グ供給電圧ＶＰＰにプルアップされ始める。ノード１９１での電圧がＦＥＴ２０ ５のしきい値電圧よりも高いと、ノード１９２での電圧がシステム・グラウンド ＶＳＳにプルダウンされ、それによって制御信号ＰＤ５ＶＰＰが論理ロー・レベ ルにセットされる。 ＦＥＴ１８５および１９０の等価抵抗は非常に高く、同じ量の半導体ダイ空間 を使用する抵抗器を用いて通常達成することができる抵抗よりもずっと高い。Ｆ ＥＴ１８５および１９０から与えられる抵抗は、第１１図の回路で使用される抵 抗器１６０の抵抗よりも高いので、第１２図の回路が必要とする電流の量は、第 １１図の回路の電流消費量と比べて低い。回路の利得が増加し、そのため、ノー ド１９２での電圧は、第１１図に示した回路よりもずっと迅速にＶＳＳとＶＰＰ との間で切り替わることができる。内部電源 第１３ａ図および第１３ｂ図は、それぞれの異なる実施形態による内部電源６ ０を示す。第１３Ａ図に示した内部電源６０ａは、第３Ａ図に示したスマート電 圧回路２７ａの内部電源でよい。第１３Ｂ図に示した内部電源６０ｂは、第３Ｂ 図に示したスマート電圧回路２７ｂの内部電源でよい。 第１３Ａ図に示したように、内部電源６０ａは一般に、５Ｖ内部電源２４０と 、９Ｖ内部電源２４５と、１２Ｖ内部電源２５０とを含む。外部供給電圧レベル が低すぎる場合、内部電源２４０−２５０をイネーブルし、メモリ・セル・アレ イに対する動作を実行するのに必要なより高い電圧を生成することができる。５ Ｖ内部電源２４０は、フラッシュＥＥＰＲＯＭ２０が待機モードまたはディープ ・パワー・ダウン・モードで動作している間ワード線スイッチ２３を正しい電圧 に充電できるように、ＨＤＯＵＴ信号線を介してパルス生成装置から制御パルス を受け取るように結合されたものとして示されている。 検出された電圧、フラッシュＥＥＰＲＯＭ２０の動作モード、実行すべき特定 の動作に応答して、供給電圧と適当な内部電源の出力のどちらかを選択するよう に制御論理２３０によって制御される複数のスイッチ２５５ないし２８５も含ま れる。メモリ・セル・アレイ２１に電力を与えるものとして内部電源が選択され なかったときに、内部電源を残りの回路から絶縁できるように、内部電源の各側 にスイッチが設けられる。たとえば、スイッチ２７０が開き、外部ＶＣＣが５Ｖ に等しいときスイッチ２５５が外部ＶＣＣ供給ピンを選択する。同様に、スイッ チ２７５および２８０が開き、外部ＶＰＰが１２Ｖに等しいときスイッチ２６０ および２６５が外部ＶＰＰ供給ピンを選択する。第１３Ａ図は、外部ＶＣＣが３ ．３Ｖであり、外部ＶＰＰが５Ｖであるケースを示す。このようにスイッチを使 用すると、内部電源６０によって消費される電流の量が低減する。 制御論理２３０は制御信号ＩＤ５ＶおよびＰＤ５ＶＰＰを受け取り、動作供給 電圧ＶＣＣの値およびプログラミング供給電圧ＶＰＰの値を検出する。制御論理 の動作モードを検出するように結合される。制御論理２３０は、パルス生成装置 ５０から出力された制御信号ＨＤＯＵＴを受け取るようにも結合される。フラッ シュＥＥＰＲＯＭが待機モードまたはディープ・パワー・ダウン・モードである とき、パルス生成装置５０から出力された制御信号ＨＤＯＵＴに応答して５Ｖ内 部電源２４０が定期的にオンに切り換えられる。 次に、第１３Ｂ図を参照すると分かるように、内部電源６０ｂは一般に、待機 ５Ｖ内部電源２３５と、５Ｖ内部電源２４０と、９Ｖ内部電源２４５と、１２Ｖ 内部電源２５０とを含む。検出され電圧、フラッシュＥＥＰＲＯＭ２０の動作モ ード、実行すべき特定の動作に応答して、供給電圧と適当な内部電源の出力のど ちらかを選択するように制御論理２３０によって制御される複数のスイッチ２５ ５ないし２８５も含まれる。外部ＶＣＣ供給ピンと待機内部電源２３５との間に スイッチ２８５が設けられる。 制御論理２３０は、制御信号ＩＤ５ＶおよびＰＤ５ＶＰＰを受け取り、動作供 給電圧ＶＣＣの値およびプログラミング供給電圧ＶＰＰの値を検出する。制御論 ０の動作モードを検出するように結合される。フラッシュＥＥＰＲＯＭが待機モ ードであるとき、外部ＶＣＣが３．３Ｖである場合、待機５Ｖ内部電源２３５が イネーブルされ、ワード線スイッチを５Ｖに充電する。 第１３Ａ図および第１３Ｂ図に示した内部電源６０ａおよび６０ｂが十分なも のである場合、４つの別々の内部電源が大きな半導体ダイ空間を必要とする。第 １４図は、調整回路３１５とブートストラップチャージ・ポンプ３２０とを含む 一般的な内部供給回路３１０を示す。チャージ・ポンプ３２０は通常、２段回路 または３段回路であるが、別法として、所望の出力電圧を与える必要に応じた数 の段を含むことができる。 図のように、調整回路３１５は、電圧基準回路３１６と、ディバイダ回路３１ ７と、電圧制御式発振器（「ＶＣＯ」）３１８とを含む。電圧基準回路３１６は 、入力電圧Ｖ_in、たとえば動作供給電圧ＶＣＣやプログラミング供給電圧ＶＰＰ に結合される。基準電圧３１６は、入力電圧Ｖ_inを使用して、ＶＣＯ３１８の正 の端子に供給される基準電圧Ｖ_refを生成する。ＶＣＯ３１８の負の端子は、デ ィバイダ回路３１７を介して内部電源３１０の出力に結合される。ＶＣＯ３１８ は、基準電圧Ｖ_refとディバイダ回路３１７の出力を比較し、調整信号ＲＥＧを チャージ・ポンプ３２０に出力する。 第１５図は、チャージ・ポンプ３２０を詳しく示す。チャージ・ポンプ３２０ は、調整信号ＲＥＧを受け取るように結合された発振器３２３と、第１位相（Ｐ Ｈ１）クロック・ディバイダ回路３２５と、第２位相（ＰＨ２）クロック・ディ バイダ回路３３０と、ブースト回路３３２とを含む３段チャージ・ポンプとして 示されている。ＰＨ１クロック・ドライバ回路およびＰＨ２クロック・ドライバ 回路は、調整信号ＲＥＧに応答して発振器３２３から出力されたクロック信号を 受け取るように結合され、それぞれの異なる位相のクロック信号をブースト回路 ３３２に供給する。ブースト回路３３２は一般に、入力電圧を所望の出力電圧に ブーストするのに必要なスイッチとキャパシタとを備える。キャパシタの充電お よび放電は、ＰＨ１クロック・ドライバ回路およびＰＨ２クロック・ドライバ回 路によって制御される。第１９図で説明する待機調整回路から直接クロック信号 を受け取るために、発振器３２３とクロック・ドライバ３２５および３３０との 間にＳＢＲＥＧ信号入力が与えられる。代替実施形態では、各調整回路は、ブー スト回路３３２を制御するために多重化されるそれ自体のクロック・ドライバ回 路を含むことができる。 ブースト回路３３２は、内部電源Ｖ_inと出力端子Ｖ_outとの間に直列接続され たいくつかの段のｎ−チャネルＦＥＴ３４０、３６０、３８０、３９５を含む。 ＦＥＴ３４０、３６０、３８０は、ある段から次の段へ電流を切り換えるために 使用され、したがって「切換ＦＥＴ」と呼ばれる。２段ブートストラップチャー ジ・ポンプ３２０はＦＥＴ３３５、３５５、３７５も含み、これらのＦＥＴは、 切換ＦＥＴの動作を制御するために使用され、したがって「制御ＦＥＴ」と呼ば れる。すべてのＦＥＴは、「Ｓタイプ・デバイス」と呼ばれるあるタイプのｎ− チャネルＦＥＴでよい。Ｓタイプ・デバイスは、非常に低いしきい値電圧レベル を有するｎ−チャネルＦＥＴである。Ｓタイプ・デバイスの使用および製造は、 米国特許第４０５２２２９号、第４０９６５８４号、第４１０３１８９号、第５ ０５７７１５号に詳しく記載されている。 クロック位相ＰＨ１は、キャパシタ３４５、３７０、３８５を介して３段ブー トストラップチャージ・ポンプ３２０に与えられる。切換ＦＥＴ３４０および３ ８０並びに制御ＦＥＴ３５５は、ＰＨ１クロック信号に応答してオン・オフが切 り換えられる。クロック位相ＰＨ２は、キャパシタ３５０、３６５、３９０を介 してブースト回路３３２に与えられる。切換ＦＥＴ３６０および制御ＦＥＴ３３ ５、３７５は、ＰＨ２クロック信号に応答してオン・オフが切り換えられる。切 換ＦＥＴ３９５が通常は常にオンに切り換えられるように、切換ＦＥＴ３９５の ゲートはそのドレーンに結合される。 第１６図を参照すると分かるように、２つのクロック位相ＰＨ１とＰＨ２は重 なり合っておらず、ＰＨ２クロック信号は最初はハイであるものとして示されて いる。ＰＨ２クロック信号がハイになると、切換ＦＥＴ３６０および制御ＦＥＴ ３３５、３７５はすべてオンに切り換えられる。最初、切換ＦＥＴ３６０のドレ ーンおよびゲートは同じ電圧である。ＰＨ１クロック信号がローであるので、切 換ＦＥＴ３６０のドレーンを切換ＦＥＴ３６０のゲートに結合する制御ＦＥＴ３ ５５がオフであり、電流は切換ＦＥＴ３６０内を流れる。この電流はキャパシタ ３５０からキャパシタ３７０へ電荷を移送し、ＦＥＴ３６０のドレーン電圧を低 減させ、それによって切換ＦＥＴ３６０が完全にオンに切り替わり、次の段に与 えられる電流が増加する。 切換ＦＥＴ３６０のドレーンの電圧とソースの電圧が等しくなり始め、制御Ｆ ＥＴ３５５のゲート電圧が上昇し、そのため、制御ＦＥＴ３５５はほぼオンにな る。ＰＨ２クロック信号がローになると、制御ＦＥＴ３５５がオンになり、切換 ＦＥＴ３６０がオフになり始める。同時に、制御ＦＥＴ３３５および３７５がオ フになり、それによってＦＥＴ３４０のゲートがＦＥＴ３４０のドレーンから絶 縁され、ＦＥＴ３８０のゲートがＦＥＴ３８０のドレーンから絶縁される。ＰＨ １クロック信号がオンになると、制御ＦＥＴ３５５が完全にオンになり、切換Ｆ ＥＴ３６０のゲートの電圧とドレーンとの電圧が等しくなる。切換ＦＥＴ３４０ および３８０は、ＰＨ１クロック信号がハイになったことに応答してオンに切り 換えられる。 切換ＦＥＴ３４０および３８０は、切換ＦＥＴ３６０と同様に機能し、それぞ れキャパシタ３５０および３９０へ電荷を移送する。したがって、ＰＨ１クロッ ク信号がハイになると、切換ＦＥＴ３４０がオンに切り替わり、入力電源Ｖ_inか ら与えられる電流によってキャパシタ３５０が充電される。同様に、切換ＦＥＴ ３８０がオンに切り替わり、キャパシタ３７０から与えられる電流によってキャ パシタ３９０が充電される。キャパシタ３５０は、入力供給電圧Ｖ_inの２倍の値 に充電される傾向があり、それに対してキャパシタ３７０は、入力供給電圧Ｖ_in の３倍の値に充電される傾向があり、キャパシタ３９０は、入力供給電圧Ｖ_inの ４倍の値に充電される傾向がある。ブースト・キャパシタ電圧はＰＨ１クロック 信号およびＰＨ２クロック信号から与えられ、これらの信号は、キャパシタをさ らに充電するように動作する。たとえば、キャパシタ３７０はキャパシタ３５０ によってＶ_inの２倍の値に充電され、ＰＨ１クロック・パルスによってＶ_inの３ 倍の値に充電される。したがって、チャージ・ポンプ３２０の最大出力電圧Ｖ_{ou t} は、入力供給電圧Ｖ_inの約４分の１から出力ＦＥＴ３９５のしきい値電圧を減 じた値である。出力電圧Ｖ_outは、クロック信号のパルス幅を変化させることに よって制御することができる。 ブースト回路３３２および発振器３２３のキャパシタは通常、大きな半導体ダ イ面積を必要とし、第１３図の各内部電源は、発振器とブースト回路とを有する 発振器とブースト回路とを有するそれ自体のチャージ・ポンプを含む。通常、チ ャージ・ポンプのこの回路はどんな入力供給電圧Ｖ_inにも使用できるので、各チ ャージ・ポンプにほぼ同じ回路を使用することができる。したがって、内部電源 ６０に必要な半導体ダイ空間を減少させるには、複数の内部電源に同じチャージ ・ポンプを使用し、適当な調整回路を多重化して共通チャージ・ポンプ３２０の 出力電圧を制御することができる。 第１７図は、共通チャージ・ポンプ３２０ａが、待機５Ｖ内部電源、５Ｖ内部 電源、９Ｖ内部電源によって共用される内部電源６０を示す。１２Ｖ内部電源は 、独立のチャージ・ポンプ３２０ｂを含むものとして示されている。マルチプレ クサ４１６は、５Ｖ調整回路４０５の出力に結合された第１の入力と、９Ｖ調整 回路４１０の出力に結合された第２の入力とを有する。マルチプレクサ４１６の 出力は、チャージ・ポンプ３２０ａ用の発振器の入力に結合される。チャージ・ ポンプ３２０ａが待機５Ｖ内部電源２３５の一部として使用されるときにチャー ジ・ポンプ３２０ｂの発振器がバイパスされるように、待機調整回路４００とチ ャージ・ポンプ３２０ａのクロック・ドライバとの間に独立のスイッチ４１８が 設けられる。 制御論理２３０は、マルチプレクサ４１６およびスイッチ４１８を制御するよ うに結合され、かつフラッシュＥＥＰＲＯＭ２０の動作モードと、メモリ・セル ・アレイ２１上で実行されている現動作に応答して、待機調整回路４００と、５ Ｖ調整回路４０５と、９Ｖ調整回路のうちのどれがチャージ・ポンプ回路３２０ ａに結合されるかを判定する。スイッチ２５５ないし２８５は、前述のように操 作される。スイッチ４１９は、チャージ・ポンプ３２０ａに外部ＶＣＣと外部Ｖ ＰＰのどちらかを供給するために設けられる。チャージ・ポンプ３２０ｂには外 部ＶＰＰが供給される。 内部電源６０の寸法のさらなる削減は、プログラミング中に大型のチャージ・ ポンプでなくても１２Ｖが供給できることを認識することによって行うことがで きる。したがって、第１８図に示したように、プログラミング操作中に小型１２ Ｖプログラミングチャージ・ポンプ４１６を使用し、それによって単一のチャー ジ・ポンプ回路３２０を共用して５Ｖの読取り電圧、９Ｖのプログラム電圧、１ ２Ｖの消去電圧を生成することができる。これによって、内部電源回路の全体的 な寸法が減少する。プログラムチャージ・ポンプ４１６の出力とＨＨＶＰ１２と の間に追加スイッチ４１７が設けられる。この実施形態では、マルチプレクサは 、１２Ｖ調整回路４１５の出力に結合された第３の入力を含む。待機調製回路 第１９図は、待機モードおよびディープ・パワー・ダウン・モード中に５Ｖチ ャージ・ポンプを制御する待機調整回路４００を示す。上記で第３Ｂ図に関して 説明したように、動作供給電圧ＶＣＣが３．３Ｖであり、フラッシュＥＥＰＲＯ Ｍ２０が待機動作モードである場合、待機５Ｖ内部電源がイネーブルされワード 線スイッチの電圧が５Ｖに維持される。 待機調整回路４００は、トランスコンダクタンス演算増幅器４２０と、比例電 圧生成装置４３０と、電圧基準回路４３５と、電流制御式発振器４２５とを含む 。演算増幅器４２０は、正の入力端子で送られる電圧と負の入力端子で送られる 電圧の差に比例する電流Ｉ_outを出力する。電流制御式発振器は、電流Ｉ_outに応 答してＳＢＲＥＧ信号を出力し、ＳＢＲＥＧはチャージ・ポンプ３２０のクロッ ク・ドライバを駆動する。 演算増幅器４２０の正の入力端子は電圧基準回路４３５の出力に結合される。 電圧基準回路４３５は、Ｋｅｒｒｙ Ｔｅｄｒｏｗ等に発行され、カリフォルニ ア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎに譲渡された、「Ｐｒ ｅｃｌｓｉｏｎ Ｖｏｌｔａｇｅ Ｒｅｆｅｒｅｎｃｅ」と題する米国特許第５ ３３９２７２号の教示に従って製造することができる。演算増幅器４２０の負の 入力端子は、ワード線スイッチ２３に結合されたチャージ・ポンプ３２０の出力 に結合された入力を有する比例電圧生成装置４３０の出力に結合される。演算増 幅器４２０は、その端子での電圧を比較し、その比較に応答して電流Ｉ_outを出 力し、電流制御式発振器４２５は、演算増幅器４２０から受け取った電流Ｉ_out の量に応答してＳＢＲＥＧの周波数を変動させる。パルス生成装置 第３Ａ図に関して説明したように、フラッシュＥＥＰＲＯＭ２０が活動状態モ ードではなく外部ＶＣＣが３．３Ｖであるとき、スマート電圧回路２７ａの内部 電源６０ａが定期的にイネーブルされ、ワード線スイッチ２３を５Ｖに充電する 。第２０図は、時間の関数としてのパルス生成装置５０の出力を示す。前述のよ うに、５Ｖ内部電源は、単一パルス持続時間ｔ_pにわたって_ttotal秒おきにイネ ーブルされる。パルスの持続時間にわたって５Ｖ内部電源によって電流Ｉ_charge が消費され、その後電流Ｉ_chargeは零に低下する。所与のパルスで消費される電 流Ｉ_chargeの量は、ワード線２３を５．０Ｖに充電し直すのに必要な充電量によ って決定される。時間ｔ_totalは、ワード線スイッチ２３に関するＲＣ時定数、 ワード線スイッチ２３上の最大許容電圧降下、メモリ・セル・アレイ２１に関す る最悪ケース漏れ電流に鑑みて選択される。時間ｔ_pは、ワード線スイッチ２３ に関するＲＣ時定数と、５Ｖ内部電源が与えることができる電流の量に鑑みて選 択される。パルス生成装置は、持続時間ｔ_pを有するパルスをｔ_total秒おきに供 給するように設計される。 パルス生成装置５０は、フラッシュＥＥＰＲＯＭ２０が待機動作モードとディ ープ・パワー・ダウン・モードのどちらかであるときに動作するように設計され るので、フラッシュＥＥＰＲＯＭ２０の電力消費量が待機モードおよびディープ ・パワー・ダウン・モードの場合に最大電力消費量を超えないように、パルス生 成装置５０が消費する電力をできるだけ少なくすべきである。第２１図は、パル ス生成装置５０をブロック図形式で示す。パルス生成装置５０は一般に、低周波 数発振器回路４５０と高周波数発振器回路４５５とを含む。低周波数発振器回路 ４５０と高周波数発振器回路４５５は共に、電流源回路４５からバイアス信号Ｐ ＢＩＡＳおよびＮＢＩＡＳを受け取るように結合される。一実施形態では、ＰＢ ＩＡＳおよびＮＢＩＡＳはそれぞれ、４０ナノアンペアの電流を与える。 高周波数発振器４５５は、低周波数発振器回路４５０の出力信号を受け取るよ うに結合される。高周波数発振器４５５はまた、高周波数発振器４５５の周期の 半分の持続時間を有するパルスを低周波数発振器４５０の１周期おきに出力する ように、それ自体の出力にフィードバック接続される。たとえば、低周波数発振 器４５０の周期が３ミリ秒に等しく、高周波数発振器４５５の周期が１２マイク ロ秒に等しい場合、高周波数発振器４５５は、６マイクロ秒の持続時間を有する パルスを３ミリ秒おきに出力する。 第２２図は、低周波数発振器回路４５０を詳しく示す。低周波数発振器回路４ ５０は、フィードバック構成として結合された奇数のインバータ４６０ないし５ １０を備えるリング発振器回路として示されている。具体的には、インバータ４ ６０ないし５１０は直列接続され、インバータ５１０の出力はインバータ４６０ の入力としてフィードバックされる。所望の振動数に応じて、インバータの数は これより多くても、あるいは少なくてもよい。 低周波数発振器回路４５０の出力はインバータ４８５の出力である。各インバ ータの正のレールは、対応する一対のｐ−チャネルＦＥＴ５１５および５２０を 介して動作供給電圧ＶＣＣに結合される。各ＦＥＴ５１５のゲートは、ＦＥＴ５ １５を弱いプルアップ・デバイスとして動作するようにバイアスするＰＢＩＡＳ 信号を受け取るように結合される。したがって、インバータの正のレールは徐々 に充電され、ほとんど電流を必要としない。ＦＥＴ５２０は、ＦＥＴ５２０のゲ ートでの電圧が論理ハイであるときにインバータの正のレールを動作供給電圧Ｖ ＣＣから絶縁させるカスコード・デバイスとして働く。各ＦＥＴ５２０は、他の ＦＥＴ５２０とは独立に制御される。一般に、ＦＥＴ５２０のゲートは、対応す るインバータの出力からチェーンに沿ってインバータの総数の半数個目のインバ ータの次のインバータの出力によって制御される。たとえば、インバータ４６０ に結合されたＦＥＴ５２０のゲート電圧はインバータ４９０の出力によって制御 され、それに対してインバータ４６５に結合されたＦＥＴ５２０のゲート電圧は インバータ４９５の出力によって制御される。 インバータ４６０−５１０の負のレールは、ｎ−チャネルＦＥＴ５２５および ５３０を介してシステム・グラウンドＶＳＳに結合される。ＦＥＴ５２５のゲー トは、ＦＥＴ５２５が弱いプルダウン・デバイスとして動作するようにＮＢＩＡ Ｓ信号に結合される。各ＦＥＴ５３０は、他のＦＥＴ５３０とは独立に制御され る。一般に、ＦＥＴ５３０のゲートは、対応するインバータの出力からチェーン に沿ってインバータの総数の半数個目のインバータの次のインバータの出力によ って制御される。たとえば、インバータ４６０に結合されたＦＥＴ５３０のゲー ト電圧はインバータ４９０の出力によって制御され、それに対してインバータ４ ６５に結合されたＦＥＴ５３０のゲート電圧はインバータ４９５の出力によって 制御される。 発振器のプルアップ・デバイスおよびプルダウン・デバイス（ＦＥＴ５１５お よび５２５）をサブしきい値領域に入るようにバイアスすることの１つの利点は 、発振器の周波数が温度と共に増加する傾向があることである。これは、発振器 の周波数が温度共に減少する傾向がある、飽和領域で動作するようにバイアスさ れるプルアップ・デバイスおよびプルダウン・デバイスとは対称的である。ワー ド線スイッチ２３の漏れ電流も温度と共に増加する傾向があり、発振器の周波数 が増加することによって、ワード線スイッチ２３を約５Ｖに維持することができ る。 カスコード・デバイス５２０および５３０を各インバータのレールに結合する ことは、ＶＣＣとＶＳＳとの間に導電経路が形成されないようにするうえで助け となる。インバータがある状態から他の状態に過渡するとき短い時間中にインバ ータのｐ−チャネルＦＥＴとｎ−チャネルＦＥＴ（図示せず）を同時に切り換え ることが可能である場合、ＶＣＣとＶＳＳのどちらかがインバータから結合解除 されるので、カスコード・デバイス５２０および５３０はＶＣＣとＶＳＳとの間 の導電経路を実際上なくする。制御側インバータの出力がある状態から他の状態 に移るときにカスコード・デバイス５２０とカスコード・デバイス５３０を同時 にオンに切り換えることも可能であるが、ＦＥＴ５２０および５３０がカスコー ド・デバイスとして働くインバータは定常状態であり、そのため、ＶＣＣとＶＳ Ｓとの間に導電経路は生じない。 リング発振器の周期は、インバータの総数とインバータに関する伝搬遅延との 積の２倍に等しい。一実施形態では、周期が３ミリ秒である低周波数発振器４５ ０が選択される。 第２１図に戻ると分かるように、高周波数発振器４５５をイネーブルするため に低周波数発振器４５０の出力が与えられる。高周波数発振器４５５は、周期が 低周波数発振器４５５の周期よりもずっと短くなるように決められる、第２２図 に示した発振器と同様なリング発振器でよい。高周波数発振器４５５の周期はた とえば、１２マイクロ秒でよい。低周波数発振器４５０がハイになると、高周波 数発振器４５５がイネーブルされ動作が開始する。高周波数発振器４５５の出力 が高周波数発振器４５５の入力にフィードバックされ、そのため、高周波数発振 器４５５の出力がローになったときに高周波数発振器４５５をディスエーブルす ることができる。このように、短周期発振器の周期の半分の持続時間を有する単 一のパルスが大きな周期おきに１度ずつ生成される。 前述の明細では、本発明をその特定の例示的な実施態様に関して説明した。し かし、添付の請求の範囲に記載した本発明の広範囲な趣旨および範囲から逸脱せ ずに様々な修正および変更を加えられることは自明である。したがって、明細書 および図面は、制限的なものではなく例示的なものとみなすべきである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＬ，ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，Ｂ Ｙ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ ，ＤＫ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ， ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，Ｌ Ｋ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ， ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，Ｔ Ｔ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．集積回路であって、 第１の外部供給電圧に結合された第１の導体と、 第２の外部供給電圧に結合された第２の導体と、 第１の外部供給電圧に応答して第１の電圧レベルの第１の内部供給電圧を与え るために第１の導体に結合された第１の内部電源と、 第２の外部供給電圧に応答して第２の電圧レベルの第２の内部供給電圧を与え るために第２の導体に結合された第２の内部電源と、 導体と集積回路の残りの回路との間、および内部電源と集積回路の残りの回路 との間に結合された複数のスイッチと、 第１の外部供給電圧が第１の電圧レベルであることを示す第１の信号を出力す るために第１の導体に結合された第１の電圧検出器回路と、 第２の外部供給電圧が第２の電圧レベルであることを示す第２の信号を出力す るために第２の導体に結合された第２の電圧検出器回路と、 第１の信号に応答して第１の導体と第１の内部電源のどちらかを選択的に集積 回路の残りの回路に結合するようにスイッチを制御し、第２の信号に応答して第 ２の導体と第２の内部電源のどちらかを選択的に集積回路の残りの回路に結合す るようにスイッチを制御するために第１の電圧検出器回路および第２の電圧検出 器回路ならびにスイッチに結合された制御回路と を備え、集積回路が単一の半導体基板上に形成されることを特徴とする集積回路 。 ２．非揮発性メモリ・デバイスであって、 外部動作供給電圧に結合された第１の導体と、 外部プログラミング供給電圧に結合された第２の導体と、 第１の電圧レベルの内部動作供給電圧を与える第１の内部電源と、 第２の電圧レベルの内部プログラミング供給電圧を与える第２の内部電源と、 導体と集積回路の残りの回路との間、および内部電源と集積回路の残りの回路 との間に結合された複数のスイッチと、 第１の外部供給電圧が第１の電圧レベルであることを示す第１の信号を出力す るために第１の導体に結合された第１の電圧検出器回路と、 第２の外部供給電圧が第２の電圧レベルであることを示す第２の信号を出力す るために第２の導体に結合された第２の電圧検出器回路と、 行と列のマトリックスとして構成された複数の非揮発性メモリ・セルを備える メモリ・セル・アレイと、 第１の信号に応答して第１の導体と第１の内部電源のどちらかを選択的にメモ リ・セル・アレイに結合するようにスイッチを制御し、第２の信号に応答して第 ２の導体と第２の内部電源のどちらかを選択的にメモリ・セル・アレイに結合す るようにスイッチを制御するために第１の電圧検出器回路および第２の電圧検出 器回路ならびにスイッチに結合された制御回路と を備えることを特徴とする非揮発性メモリ・デバイス。