JPH10512081A - フラッシュ・メモリ用電圧源 - Google Patents

フラッシュ・メモリ用電圧源

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JPH10512081A
JPH10512081A JP51400596A JP51400596A JPH10512081A JP H10512081 A JPH10512081 A JP H10512081A JP 51400596 A JP51400596 A JP 51400596A JP 51400596 A JP51400596 A JP 51400596A JP H10512081 A JPH10512081 A JP H10512081A
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ジャヴァニファード,ジャハンシィ・ジェイ
マイスター,キンバリー・デイ
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インテル・コーポレーション
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    • G11INFORMATION STORAGE
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    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/30Power supply circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by G11C11/00
    • G11C5/14Power supply arrangements, e.g. Power down/chip (de)selection, layout of wiring/power grids, multiple supply levels
    • G11C5/143Detection of memory cassette insertion/removal; Continuity checks of supply and ground lines ; Detection of supply variations/interruptions/levels ; Switching between alternative supplies

Abstract

(57)【要約】 内部電源(60A、240、245、250)を有する集積回路は、外部電源と内部電源のどちらかを選択し集積回路の残りの回路に電圧を供給する回路(270)を含む(第13A図)。この集積回路は、外部電圧レベルを検出する電圧検出器回路と、検出された外部電圧に応答して外部電源と内部電源のどちらかを選択する制御回路とを備える。この集積回路はフラッシュEEPROMでよく、外部電圧は動作供給電圧VCCおよびプログラミング供給電圧VPPでよい。

Description

【発明の詳細な説明】 フラッシュ・メモリ用電圧源発明の分野 本発明は、一般には集積回路の電力管理に関し、詳細には非揮発性メモリ装置 の電力管理に関する。背景 コンピュータ・システムの普及が進むにつれて、コンピュータ・システムによ って消費される電力が、コンピュータ・システムの設計者および消費者の関心事 になってきている。コンピュータ・システムを操作するために電力を与えるコス トと、それに対応するエネルギー源の消費量とを低減させるために、いくつかの 製造業者によって、低い電力しか消費しない「グリーンPC」を設計するという 目標が追求されている。再充電可能な電池を電源として使用して動作する移動可 能コンピュータ・システムまたは「ポータブル」コンピュータ・システムの製造 業者は、移動可能コンピュータ・システムを電池を再充電せずに長い期間にわた って使用できるように電力消費量を低減させることも試みている。 電力消費量を低減させ、電池の寿命を延ばすために、コンピュータ・システム の構成要素として使用される集積回路の大部分が、低電圧レベルで動作するよう に設計されている。たとえば、ポータブル・コンピュータで使用される回路およ び構成要素は、5Vや3.3Vなどの電圧レベルで動作する。これによって、電 力消費量が低減され、より多くの構成要素を回路内で互いに近くに配置すること ができる。 残念なことに、コンピュータ・システムの電力消費量を低減させる動きと、ポ ータブル・コンピュータにアフターマーケット・グレードアップおよびアドオン 装置を与える必要は互いに矛盾する。ポータブル・コンピュータ・システムの多 機能性を高めるために使用できる1つのタイプの装置は、フラッシュ電気消去可 能なプログラム可能読取り専用メモリ(「フラッシュEEPROM」)である。 各EEPROMは非揮発性メモリ装置であり、ユーザによってプログラムし、消 去することができ、たとえばBIOS ROMなどのフラッシュEEPROMを プラグイン・メモリ・カードの一部として使用することができる。フラッシュE EPROMは通常、グリーンPCおよびポータブル・コンピュータの低電圧電源 から直接与えることができるよりも高い、プログラミングおよびデータ消去用電 圧を必要とする。 フラッシュEEPROMを低電圧コンピュータ・システム設計で使用できるよ うにする1つの解決策は、コンピュータ・システムの供給電圧レベルを、フラッ シュEEPROMで必要とされる高電圧レベルに高めるチャージ・ポンプ回路を フラッシュEEPROMの外部に設けることである。この解決策の難点は、別々 のチャージ・ポンプ回路を使用するために、ポータブル・コンピュータ・システ ムの限られたプリント回路ボード空間を使用する必要があることである。 代替解決策は、フラッシュEEPROMで必要とされる高電圧レベルを内部で 生成するチャージ・ポンプ回路を含むフラッシュEEPROMを設計することで ある。この解決策の1つの難点は、フラッシュEEPROMの内部のチャージ・ ポンプが半導体ダイ空間を必要とし、そのためフラッシュEEPROMの半導体 ダイ寸法を増大させる必要があることである。他の難点は、内部チャージ・ポン プ回路が、外部チャージ・ポンプと同程度に迅速にメモリ・セル・アレイをプロ グラムし消去するのに十分な電流を与えることができず、フラッシュEEPRO Mの動作が低速になることである。発明の要約および目的 したがって、本発明の目的は、内部電源を含むフラッシュEEPROMを提供 することである。 本発明の他の目的は、集積回路に供給される外部供給電圧を検出する回路を提 供することである。 本発明の他の目的は、検出された外部電圧レベルに応答して内部電源の出力と 外部電源ピンのどちらかを選択できる回路を提供することである。 本発明のこれらおよびその他の目的は、第1の外部供給電圧に結合された第1 の導体と、第2の外部供給電圧に結合された第2の導体とを含むフラッシュEE PROMによって達成される。フラッシュEEPROMは、第1の導体に結合さ れた、第1の外部供給電圧に応答して第1の電圧レベルの第1の内部供給電圧を 与えるための第1の内部電源と、第2の導体に結合された、第2の外部供給電圧 に応答して第2の電圧レベルの第2の内部供給電圧を与えるための第2の内部電 源をも備える。導体とメモリ・セル・アレイとの間、および内部電源とメモリ・ セル・アレイとの間に複数のスイッチが結合される。第1の外部供給電圧が第1 の電圧レベルであるかどうかを示す第1の信号を出力するように第1の導体に第 1の電圧検出器回路が結合され、第2の外部供給電圧が第2の電圧レベルである かどうかを示す第2の信号を出力するように第2の導体に第2の電圧検出器回路 が結合される。第1および第2の電圧検出器回路ならびにスイッチに制御回路が 結合される。制御回路は、第1の信号に応答して、第1の導体と第1の内部電源 のどちらかを選択的に集積回路の残りの回路に結合するようにスイッチを制御す る。制御回路は、第2の信号に応答して、第2の導体と第2の内部電源のどちら かを選択的に集積回路の残りの回路に結合するようにスイッチを制御する。フラ ッシュEEPROMは、単一の半導体基板上に形成される。 本発明の他の目的、特徴、利点は、添付の図面および下記の詳細な説明から明 らかになろう。図面の簡単な説明 本発明を制限としてではなく一例として添付の図面に示す。添付の図面で、同 じ参照符号は同様な要素を示す。 第1図は、新規の回路を有する1つまたは複数の構成要素を含むコンピュータ ・システムを示す図である。 第2図は、新規の回路を含むフラッシュEEPROMを示す図である。 第3A図は、一実施形態によるフラッシュEEPROMのスマート電圧回路を 示す図である。 第3B図は、一実施形態によるフラッシュEEPROMのスマート電圧回路を 示す図である。 第4図は、ラッチ・モードVCC検出器を示す図である。 第5図は、ラッチ・モードVCC検出器の動作を示す図である。 第6図は、連続モードVCC検出器を示す図である。 第7図は、連続モードVCC検出器の動作を示す図である。 第8図は、ラッチ・モードと連続モードの両方で動作することができるVCC 検出器を示す図である。 第9図は、VCC検出器用のドレーン・バイアス制御回路を示す図である。 第10図は、クロック電圧検出器回路を示す図である。 第11図は、1つの5/12V VPPレベル検出器回路を示す図である。 第12図は、第2の5/12V VPPレベル検出器回路を示す図である。 第13A図は、一実施形態による内部電源を示す図である。 第13B図は、一実施形態による内部電源を示す図である。 第14図は、内部電源を調整回路とチャージ・ポンプとを含むものとして示す 図である。 第15図は、チャージ・ポンプを詳しく示す図である。 第16図は、第15図のチャージ・ポンプに与えることができるクロック信号 を示す図である。 第17図は、3つのチャージ・ポンプ回路が同じチャージ・ポンプを共用する 内部電源を示す図である。 第18図は、4つのチャージ・ポンプ回路が同じチャージ・ポンプを共用する 内部電源を示す図である。 第19図は、待機チャージ・ポンプの調整回路を示す図である。 第20図は、パルス生成装置の出力と、パルス生成装置によって生成されたパ ルスに応答してイネーブルされたチャージ・ポンプの対応する電流消費量を示す 図である。 第21図は、パルス生成装置回路を詳しく示す図である。 第22図は、サブしきい値バイアスを使用するパルス生成装置の発振器を示す 図である。 第23A図は、第3A図に示したスマート電圧回路を含むフラッシュEEPR OM20の動作方法を示すフローチャートである。 第23B図は、第3A図に示したスマート電圧回路を含むフラッシュEEPR OM20の動作方法を示すフローチャートである。 第24A図は、第3B図に示したスマート電圧回路を含むフラッシュEEPR OM20の動作方法を示すフローチャートである。 第24B図は、第3B図に示したスマート電圧回路を含むフラッシュEEPR OM20の動作方法を示すフローチャートである。詳細な説明 第1図は、すべて、バス19に結合された、電源11と、中央演算処理装置( 「CPU」)12と、メイン・メモリ13と、読取り専用メモリ14と、大容量 記憶装置15と、フレーム・バッファ16と、入力装置17とを含む汎用コンピ ュータ・システム10を示す。バス19は、データ・バスを含み、様々な構成要 素間でデータを転送できるようにコンピュータ・システム10の構成要素の一次 相互接続部として働く。コンピュータ・システム10は、表示できる画像データ を受け取るためにフレーム・バッファ16に結合された表示装置18も含む。読 取り専用メモリ14はフラッシュEEPROMでよく、大容量記憶装置は、磁気 ハード・ディスク・ドライブの動作をエミュレートする複数のEEPROMを含 む「半導体ディスク・ドライブ」でよい。 コンピュータ・システム10は、ポータブル・コンピュータでも、あるいはワ ークステーションでも、あるいはミニコンピュータでも、あるいはプログラム可 能なディジタル・アシスタント(「PDA)」でも、あるいはメインフレームで も、あるいはその他のタイプのコンピュータでもよく、コンピュータ・システム 10の電力要件はそれに応じて決められる。たとえば、コンピュータ・システム 10がワークステーションである場合、システム動作電圧VCCは5.0Vであ ってよく、コンピュータ・システム10が、再充電可能な電池で動作するポータ ブル・コンピュータである場合、システム動作電圧VCCは3.3Vであってよ い。電力が再充電可能な電池から供給されるか、それともACアダプタから供給 されるかに応じてそれぞれの異なる動作電圧を与えるポータブル・コンピュータ ・システムをコンピュータ・システム10とすることも可能である。 したがって、電源11は、コンピュータ・システム10の動作電圧VCCをバ ス19の電力導体を介してコンピュータ・システムの構成要素に供給するVCC 供給出力を含む。コンピュータ・システム10がポータブル・コンピュータであ る場合、電源11は再充電可能な電池でよい。電源11は、読取り専用メモリ1 4または大容量記憶装置15に12Vプログラミング電圧VPPを供給するVP P供給出力を含むこともできる。電源11が独立のVPP供給出力を含まない場 合、コンピュータ・システム10に含まれるフラッシュEEPROMのVPP入 力は、VCC動作電圧を受け取るように結合されるであろう。 コンピュータ・システム10のフラッシュEEPROMは、VCCが3.3V または5.0Vに等しく、VPPが5.0Vまたは12.0Vに等しいときにフ ラッシュEEPROMが動作できるようにする回路を含む。したがって、各フラ ッシュEEPROMは、電源11から供給された供給電圧を検出する回路を含み 、かつ検出された電圧に応答して動作するようにそれ自体を構成する。コンピュ ータ・システム10のすべてのフラッシュEEPROMをそのような回路を含む ようにしなくてもよい。 第2図は、システム供給電圧を検出する回路を含むフラッシュEEPROMを 示す。フラッシュEEPROM20は、集積回路であり、単一の半導体基板上に 形成することができ、通常、複数のフラッシュ・メモリ・セル22を備えるメモ リ・セル・アレイ21を含む。各フラッシュ・メモリ・セル22は、選択ゲート と、浮動ゲートと、ドレーンと、ソースとを有する浮動ゲート・トランジスタ・ デバイスである。メモリ・セル・アレイ21のフラッシュ・メモリ・セル22は 、行と列のマトリックスとして構成され、その場合、行の各フラッシュ・メモリ ・セルの選択ゲートに共通「ワード線」が結合され、列の各フラッシュ・メモリ ・セルのドレーンに共通「ビット線」が結合される。 フラッシュ・メモリ22は、浮動ゲートに過剰な電荷を置き、それによってフ ラッシュ・メモリ・セル22のしきい値電圧Vtを増加させることによってプロ グラムされる。フラッシュ・メモリ・セル22は、1つまたは複数のビットによ って表すことができる2つ以上のアナログ状態にすることができる。プログラミ ングは、ゲートに12.0Vを印加し、ドレーンに6.0Vを印加し、ソースを 接地させ、それにより、ホット・エレクトロン注入によって浮動ゲート上に電子 を置くことによって行うことができる。フラッシュ・メモリ・セル22は、浮動 ゲートから電荷を除去することによって消去される。消去は、ソースに12.0 Vを印加し、ゲートを接地させ、ドレーンを浮動させ、それにより、電子トンネ ル効果を介して浮動ゲートから電子を除去することによって行うことができる。 複数のフラッシュ・メモリ・セルを同時に消去することが可能であり、複数のフ ラッシュ・メモリ・セルを同時に消去する動作を「ブロック消去」と呼ぶ。 フラッシュ・メモリ・セル22が消去状態であるか、それともプログラム状態 であるかを判定するには、フラッシュ・メモリ・セルの選択ゲートに定電圧を印 加し、フラッシュ・メモリ・セル22のドレーン−ソース電流IDSの量を検知す る。そのような読取り動作は、ゲートに5.0Vを印加し、ソースを接地させ、 ドレーンに1.0Vを印加することによって行うことができる。選択された1組 のフラッシュ・メモリ・セルに対して読取り動作、プログラム動作、消去動作を 実行するために、フラッシュEEPROM20は、ワード線スイッチおよびデコ ーダ23と、ソース・スイッチおよびデコーダ24と、ビット線スイッチおよび デコーダ25とを含む。これらのスイッチおよびデコーダはすべて、所望のフラ ッシュ・メモリ・セルを選択し、選択したフラッシュ・メモリ・セルに適当な電 圧を印加するように制御エンジン26によって制御される。スマート電圧回路2 7は、フラッシュEEPROM20のVCC入力ピンおよびVPP入力ピンに結 合され、検出された供給レベルおよびフラッシュEEPROM20の動作モード に応答して、ワード線スイッチおよびデコーダ23、ソース・スイッチおよびデ コーダ24、ビット線スイッチおよびデコーダ25に必要な電圧を供給するため に使用される。 スマート電圧回路27は、外部供給電圧が、メモリ・セル・アレイ21をプロ グラムし、あるいは消去し、あるいは読み取るのに必要な値よりも小さいと判定 された場合に、フラッシュEEPROMを動作させるのに必要な電圧を供給する ように選択できる内部電源(第3A図および第3B図に示した)を含む。たとえ ば、外部動作供給電圧VCCが3.3Vであると検出された場合は、内部電源を イネーブルして5.0V出力を供給することができるが、外部動作供給電圧VC Cが5.0Vであると検出された場合は、内部電源がディスエーブルされ、外部 動作供給電圧VCCがメモリ・セル・アレイ21へ送られる。同様に、外部プロ グラミング供給電圧VPPが5.0Vであると検出された場合は、プログラミン グ動作および消去動作時に内部電源をイネーブルして12.0V出力を供給する ことができるが、外部プログラミング供給電圧VPPが12.0Vであると検出 された場合は、内部電源がディスエーブルされ、外部プログラミング供給電圧V PPがメモリ・セル・アレイへ送られる。 このようにして、スマート電圧回路27によって、高電圧と低電圧のいずれの 電圧で動作するコンピュータ・システムにも同じフラッシュEEPROM20を 使用することができる。プリント回路ボード空間が限られている場合、システム 設計者は、フラッシュEEPROM20の内部電源を使用して、プログラミング および消去に必要な電圧を与えることができ、外部チャージ・ポンプ回路は必要 とされない。別法として、メモリ性能が限られている場合、システム設計者は電 源または外部チャージ・ポンプ回路を使用してプログラミング電圧および消去電 圧を与えることができる。 スマート電圧回路27は、多数の異なるタイプの集積回路に適用し、特にメモ リ装置に適用することができる。たとえば、本明細書で説明するスマート電圧回 路は、ダイナミック・ランダム・アクセス・メモリ(DRAM)、消去可能なプ ログラム可能読取り専用メモリ(EPROM)、電気的に消去可能なプログラム 可能読取り専用メモリ(E2PROM)で使用することができる。スマート電圧 回路27は、マルチチップ・モジュールのそれぞれの異なるモジュールの電圧を 検出し選択するために使用することもできる。内部電源を1つのモジュールとし て与え、電圧検出選択回路を第2のモジュールとして与えることができる。電圧 検出選択回路を使用して外部電源電圧を検出し、内部電源の適当な出力を必要に 応じて選択的にイネーブルすることができる。 フラッシュEEPROM20は、活動状態モード、待機モード、ディープ・パ ワー・ダウン・モードを含め、3つの動作モードを有する。待機モードとディー プ・パワー・ダウン・モードとは共に、低電力モードである。制御エンジン26 は、フラッシュEEPROM20の動作モードを決めるために、チップ・イネー は、フラッシュEEPROM20用の出力制御であり、デバイス選択に応じてフ ラッシュEEPROM20の出力ピンからのデータをゲートするために使用され ジン26への書込みが可能になる。アドレスおよびデータは、書込みイネーブル になると、フラッシュEEPROM20は待機モードを開始する。パワー・ダウ 始する。 活動状態動作モードでは、フラッシュEEPROM20は読取り動作、プログ ラム動作、消去動作を実行するのに十分な電力を電源11から引き出すことがで きる。待機動作モードでは、フラッシュEEPROM20はメモリ・セル・アレ イ21の動作の実行を妨げられ、フラッシュEEPROM20が消費できる電力 の量が低減される。ディープ・パワー・ダウン動作モードでは、すべてのメモリ ・セル・アレイ動作がディスエーブルされ、フラッシュEEPROM20が消費 できる電力の量は、待機モードの場合の電力量よりも少なくなる。たとえば、フ ラッシュEEPROM20は、待機モードでは100μAの電流を消費すること ができ、ディープ・パワーダウン・モードでは2μAの電流しか消費できない。 内部電源を含まない従来型のフラッシュEEPROMの場合、ディープ・パワー ・ダウン・モードでは、フラッシュEEPROMのすべての回路がディスエーブ ルされる。 フラッシュEEPROM20が待機モードとディープ・パワー・ダウン・モー ドのどちらかから活動状態モードに変わるときに、フラッシュ・メモリ・セル・ アレイ21は読取り動作を実行する準備が完了していることが望ましく、すなわ ち、ワード線スイッチ23は5.0Vに充電されるべきである。検出された外部 電圧VCCが5.0Vである場合、待機モードおよびディープ・パワー・ダウン ・モード中、簡単なプルアップ装置、たとえばトランジスタや抵抗器を使用して 、外部電圧VCCによってワード線スイッチを5.0Vに維持することができる 。検出された供給電圧がVCC3.3Vである場合、内部電源を使用してワード 線スイッチ23を5.0Vに充電することができる。 外部電源VCCが3.3Vに等しく、内部電源が、フラッシュEEPROM2 0が活動状態モードで動作しているときにワード線スイッチ23を充電するため にしかイネーブルされない場合、フラッシュEEPROMが待機モードまたはデ ィープ・パワー・ダウン・モードから活動状態モードに変わり、ワード線スイッ チ23を適切な電圧に充電できるようになると、フラッンュEEPROM20の アクセス時間が延びる。ワード線スイッチ23は漏れのために放電し、十分な時 間が与えられた場合、ワード線スイッチ23を外部電源VCCの値に放電させる ことができる。さらに、メモリ・セル・アレイ21が極めて大型である場合、ワ ード線スイッチ23のキャパシタンスが増加し、そのため、フラッシュEEPR OM20が動作モード間で変わるときに、フラッシュEEPROM20内部で顕 著な過渡電圧および過渡電流が発生する。そのような過渡現象を考慮しなければ ならず、そのような過渡現象の結果、通常、アクセス時間がさらに延びる。した がって、フラッシュEEPROM20にアクセスするのに必要な時間を短縮し、 内部過渡現象を低減させるには、適当な内部電源が待機モードおよびディープ・ パワー・ダウン・モード中に作動状態のままでいることが望ましい。しかし、ス マート電圧回路の設計は、フラッシュEEPROMの電力消費量要件と、スマー ト電圧回路に与えることができる半導体ダイ空間の量によって制限されることが ある。 第3A図および第3B図は、2つの異なる実施形態によるスマート電圧回路2 7を示す。第3A図は、フラッシュEEPROM20が待機モードとディープ・ パワー・ダウン・モードの両方で動作している間、ワード線スイッチ23が内部 電源によって5.0Vに維持されるスマート電圧回路27aの例を示す。第3A 図のスマート電圧回路27aによってアクセス時間が大幅に短縮されるが、より 大きなダイ空間が必要になる。第3B図は、ワード線スイッチ23が、待機モー ド中に内部電源によって5.0Vに維持され、ディープ・パワー・ダウン・モー ド中に外部供給電圧VCCに維持されるスマート電圧回路27bの例を示す。第 3B図のスマート電圧回路27bは通常、第3A図の回路よりも小さなダイ空間 しか必要としないが、アクセス時間が延びることがある。 第3A図は、VCCランプ検出器30と、3.3V/5V VCCレベル検出 器35と、低VCC検出器40と、電流源45と、パルス生成装置50と、5V /12V VPPレベル検出器55と、内部電源60aとを含むスマート電圧回 路27aを示す。内部電源60aの動作は、VCCランプ検出器30、3.3V /5V VCCレベル検出器35、5V/12V VPPレベル検出器55によ って検出されるフラッシュEEPROM20の動作モード、外部動作電源VCC 、外部プログラミング供給電圧VPPによって決定される。フラッシュEEPR OM20が活動状態動作モードである間に、低VCCレベル検出器40によって 低外部供給電圧VCCレベルが検出された場合、プログラム動作および消去動作 が抑制される。電流源45およびパルス生成装置50は、フラッシュEEPRO Mが待機モードとディープ・パワー・ダウン・モードのどちらかで動作している 間にワード線スイッチ23を5.0Vに充電するために内部電源60aを条件付 きで定期的にイネーブルするために含められる。したがって、ワード線スイッチ 23は必要な電圧レベルに維持されるが、内部電源は、フラッシュEEPROM 20の電力消費量が待機動作モードおよびディープ・パワー・ダウン動作モード に関して定義された限界内に維持されるように、定期的にしか活動化されない。 内部電源60aは3つの出力線を含む。HH5PX出力線は、読取り動作を行 う場合にワード線スイッチ23に結合することができる。HHVPLL出力線は 、プログラミング動作を行う場合にビット線スイッチ25に結合することができ る。HHVP12出力線は、プログラミング動作の場合にワード線スイッチ23 に結 合することができ、消去動作の場合にソース・スイッチ24に結合することがで きる。 第3B図は、通常、第3A図に示した回路よりも必要とされる半導体ダイ空間 が小さなスマート電圧回路27bを示す。スマート電圧回路27bは、VCCラ ンプ検出器30と、3.3V/5V VCCレベル検出器35と、低VCC検出 器40と、5V/12V VPPレベル検出器55と、外部電圧VCCが5.0 Vではなく、フラッシュEEPROM20が待機モードで動作している場合にワ ード線スイッチ23を5.0Vに充電するために使用される(第13B図に示し た)待機5V内部電源を含む内部電源60bとを含む。待機5V内部電源は、電 力消費量を待機動作モードの限界内に維持できるように読取り動作中に使用され る5V内部電源よりも小型である。ワード線スイッチ23は、外部VCCが50 Vに等しいかどうかにかかわらずに、ディープ・パワー・ダウン・モード中に外 部供給電圧VCCに充電される。図のように、VCCランプ検出器30として使 用されるのと同じ回路を低VCC検出器40として使用して、スマート電圧回路 27bに必要な半導体ダイ空間の量をさらに減少させることができる。 次に、第3A図に示したスマート電圧回路27aの基本動作について論じる。 VCCランプ検出器30は、内部電源60aをイネーブルし、フラッシュEEP ROM20に初めて電力が印加されたときに3.3V/5V VCCレベル検出 器35、電流源45、パルス生成装置50を初期設定するために設けられる。V CCランプ検出器30の厳密な動作は、電力が初めて印加されたときのフラッシ ュEEPROM20の動作モードに依存する。 第23A図は、フラッシュEEPROM20がディープ・パワー・ダウン・モ ードまたは待機モードで動作しているときの、第3A図に示したスマート電圧回 路27aの動作モードを示す。プロセス・ブロック2400でまず、フラッシュ EEPROM20に電力が供給される。プロセス・ブロック2405で、VCC ランプ検出器30が、内部電源60aをイネーブルしてワード線スイッチ23を 充電し、3.3V/5V VCCレベル検出器35を初期設定して3.3V外部 VCCを示し、電流源45およびパルス生成装置50を初期設定することによっ て、電力投入に応答する。 VCCランプ検出器30は、3.3V/5V VCCレベル検出器35、電流 源45、パルス生成装置50、内部電源60aに制御信号HDRMVCDを出力 する。動作供給電圧VCCがVCCランプ検出器30のトリップ点電圧Vtripよ りも低いとき、信号HDRMVCDは、外部供給電圧VCCが0Vから最終値に 上昇し、適当な回路がイネーブルまたはディスエーブルされるときに外部供給電 圧VCCを追跡する。 プロセス・ブロック2410で、供給電圧がトリップ点電圧Vtrip、たとえば 2.7Vまたは2.9Vを超え、制御信号HDRMVCDがローになる。VCC ランプ検出器30がオフに切り換えられ、スマート電圧回路27aの電力消費量 が低減する。制御信号HDRMVCDがローになったことに応答して、3.3V /5V VCCレベル検出器35および内部電源60aがディスエーブルされ、 パルス生成装置50がイネーブルされる。パルス生成装置50は、論理ハイ制御 パルスをHDOUT信号線を介して定期的に内部電源60aおよび3.3V/5 V VCCレベル検出器35に供給する。電流源45は、パルス生成装置50の (第22図に示した)発振器にバイアス電流PBIASおよびNBIASを与え るために含められる。 プロセス・ブロック2415で、内部電源60aおよび3.3V/5V VC Cレベル検出器35が制御パルスを受け取る。内部電源60aは、ワード線スイ ッチ23の電圧を5.0Vに維持できるように各制御パルスの持続時間にわたっ てイネーブルされる。3.3V/5V VCCレベル検出器35は、外部供給電 圧VCCを受け取るように結合され、やはり制御パルスの持続時間にわたってイ ネーブルされる。一実施形態によれば、3ミリ秒おきに6マイクロ秒パルスが印 加される。 3.3V/5V VCCレベル検出器35は、外部供給電圧VCCの検出され た値を示す制御信号ID5Vを出力する。前述のように、制御信号ID5Vはフ ラッシュEEPROM20の電力投入時に、外部VCCが5Vではないことを示 す論理ロー・レベルに初期設定される。3.3V/5V VCCレベル検出器3 5がイネーブルされている間、外部供給電圧VCCが3.3V/5V VCCレ ベル検出器35のトリップ点電圧V3/5よりも高い場合、ID5Vは論理ハイ・ レ ベルにセットされる。 プロセス・ブロック2420で、外部供給電圧VCCが5Vに等しくないこと が検出された場合、プロセス・ブロック2425で、内部電源60aはワード線 スイッチ23を充電することができる。外部供給電圧VCCが5Vに等しい場合 、プロセス・ブロック2430で、3.3V/5V VCCレベル検出器35が 制御信号ID5Vを論理ハイにセットし、それによって内部電源60aがディス エーブルされ、外部VCCがイネーブルされてワード線スイッチ23を充電する 。制御信号ID5Vのハイ値がラッチされる。プロセス・ブロック2435で現 制御パルスが終了する。パルス生成装置50から受け取った各制御パルスごとに プロセス・ブロック2415ないし2435が繰り返される。外部VCCが、前 の制御パルス中に5Vとして検出されており、かつ現制御パルス中に3.3Vと して検出された場合、プロセス・ブロック2425で内部チャージ・ポンプがイ ネーブルされる。第23A図に示したプロセスは、フラッシュEEPROM20 が待機モードまたはディープ・パワー・ダウン・モードで電力投入されるたびに 繰り返すことができる。 第23B図は、フラッシュEEPROM20が活動状態モードで動作している ときの、第3A図に示したスマート電圧回路27aの動作方法を示す。プロセス ・ブロック2450で最初に、フラッシュEEPROM20に電力が供給される 。プロセス・ブロック2455で、外部VCCがVCCランプ検出器30のトリ ップ点電圧Vtripよりも低い場合、内部電源60aがイネーブルされてワード線 スイッチ23を充電し、3.3V/5V VCCレベル検出器35が初期設定さ れ、3.3V外部VCCを示し、電流源45およびパルス生成装置50が初期設 定され、低VCC検出器40および5V/12V VPPレベル検出器55がイ ネーブルされる。 低VCC検出器40はVCC供給電圧を監視し、動作供給電圧VCCが低VC C検出器40のトリップ点電圧Vlkoよりも低い値に降下したときにそれを検出 する。低VCC検出器40は、制御エンジン26に制御信号PDPWR2および PHLOWVCCを与える。VCCがトリップ点電圧Vlkoよりも低い値に降下 した場合、低VCC検出器40は、制御エンジン26がメモリ・セル・アレイ2 1に対するプログラミング動作および消去動作を妨げるように制御信号PHLO WVCCを論理ハイ・レベルにセットする。低VCC検出器40は、同時に制御 信号PDPWR2をハイ・レベルにセットし、制御エンジン26をリセットする 。低VCC検出器32は、Marc Landgraf等に発行されカリフォル ニア州サンタクララのIntel Corporationに譲渡された、「C ircuitry for Power Supply Voltage De tection and System Lockout for a Non volatile Memory」と題する米国特許第5301161号の教示 に従って設計することができる。別法として、第3B図に関して説明するように 、フラッシュEEPROM20の電力投入後に低VCC検出器として動作するよ うにVCCランプ検出器30を構成することができる。 5V/12V VPPレベル検出器55は、VPPが5.0Vであるか、それ とも12.0Vであるかを判定するためにプログラミング供給電圧VPPに結合 される。5V/12V VPPレベル検出器55は、内部電源60aおよび制御 エンジン26に制御信号PD5VPPを出力する。制御信号PD5VPPは最初 はハイであり、5V VPPレベルを示す。内部電源60は、プログラミング動 作および消去動作時に制御信号PD5VPPを使用して外部VPPと内部電源の どちらかを選択する。制御エンジン26は、制御信号PD5VPPを使用して適 当なプログラミング・アルゴリズムおよび消去アルゴリズムを選択することがで きる。待機およびディープ・パワー・ダウン時に5V/12V VPPレベル検 出器55をディスエーブルしてスマート電圧回路27aの電力消費量を低減させ ることができる。 第23B図に戻ると、プロセス・ブロック2460で、外部VCCがトリップ 点電圧Vtripを超える。すべての回路はイネーブルされたままになり、パルス生 成装置によって生成されたパルスはロックアウトされる。第23B図の残りのプ ロセス・ブロックは、フラッシュEEPROM20が活動状態モードの間に要求 されたアクセスのタイプに応じて、図示したのとは異なる順序で実行される。 3.3V/5V VCCレベル検出器35は、外部電圧VCCがVCCランプ 検出器のトリップ点電圧Vtripを超えた後はイネーブルされたままになる。プロ セス・ブロック2465で、3.3V/5V VCCレベル検出器35が引き続 き、外部VCCが5Vに等しくないことを示す場合、プロセス・ブロック247 0で内部電源60aが選択され、ワード線スイッチ23が5Vに充電される。プ ロセス・ブロック2465で、3.3V/5V VCCレベル検出器35が、外 部VCCが5Vに等しいことを示す場合、プロセス・ブロック2475で外部供 給電圧VCCが選択され、ワード線スイッチ23が5Vに充電される。 プロセス・ブロック2480で、外部供給電圧VPPが12Vに等しいかどう かが判定される。外部VPPが12Vではない場合、プロセス・ブロック248 5で内部電源60aが選択され、プログラミング電圧および消去電圧が与えられ る。外部VPPが12Vである場合、プロセス・ブロック2490で外部供給電 圧VPPが選択され、プログラム電圧および消去電圧が与えられる。プロセス・ ブロック2495でプロセスが終了する。第23B図のプロセスは、フラッシュ EEPROM20が活動状態モードで電力を投入されるたびに繰り返すことがで きる。 次に、第3B図に示したスマート電圧回路27bの動作を第24A図ないし第 24B図を参照して論じる。第24A図は、ディープ・パワー・ダウン・モード での動作時にフラッシュEEPROM20が電力投入されたときのスマート電圧 27bの動作を示す。プロセス・ブロック2500で電力が供給される。プロセ ス・ブロック2505で、3.3V/5V VCCレベル検出器が初期設定され 、3.3V外部VCCを示す。プロセス・ブロック2510で外部VCCがVC Cランプ検出器30のトリップ点電圧Vtripよりも高くなると、3.3V/5V VCCレベル検出器がディスエーブルされる。ワード線スイッチ23が外部V CCレベルに充電される。プロセス・ブロック2515でプロセスが終了する。 第24B図は、フラッシュEEPROM20が待機モードで動作しているとき の、第3B図に示したスマート電圧回路27bの動作方法を示す。プロセス・ブ ロック2520でまず、フラッシュEEPROM20に電力が供給される。プロ セス・ブロック2525で、VCCランプ検出器30が、(第13B図に示した )内部5V電源をイネーブルしてワード線スイッチ23を充電し、3.3V/5 V VCCレベル検出器35を初期設定して3.3V外部VCCを示すことによ っ て、電力投入に応答する。 プロセス・ブロック2530で、供給電圧がトリップ点電圧Vtripを超える。 内部5V電源がディスエーブルされ、内部待機電源がイネーブルされる。3.3 V/5V VCCレベル検出器35はイネーブルされたままである。3.3V/ 5V VCCレベル検出器35はプロセス・ブロック2535で、外部VCCを 連続的に監視する。外部VCCが5.0Vに等しい場合、3.3V/5V VC Cレベル検出器35が制御信号ID5Vを論理ハイにセットし、それによって内 部待機電源がディスエーブルされ、外部供給電圧VCCによってワード線スイッ チが充電される。活動状態モードで電力を投入されたときのスマート電圧回路2 7bの動作は、第23B図に示した動作に類似している。 フラッシュEEPROM20のスマート電圧回路27によって、それぞれの異 なる動作電圧およびプログラミング電圧を使用するコンピュータ・システムに同 じフラッシュEEPROM20を使用することができる。スマート電圧回路27 は、前述の供給電圧とは異なる供給電圧を検出し選択するように適応することが できるが、互換性および多機能性の目標と、電力消費量を削減しメモリ・セル・ アレイ21の密度を高める必要との兼ね合わせを図るべきである。したがって、 スマート電圧回路27の各構成要素は、より低い電力しか消費せず、より小さな ダイ空間しか必要としないように設計すべきである。次に、スマート電圧回路2 7のいくつかの構成要素について詳しく論じる。VCCランプ検出器 次に、VCCランプ検出器30について詳しく論じる。第4図は、外部から与 えられる動作供給電圧VCCがトリップ点電圧Vtripよりも低い「非トリップ状 態」と、外部供給電圧VCCがトリップ点電圧Vtripよりも高い「トリップ状態 」とのどちらかになることができるラッチ・モードVCCランプ検出器30を示 す。第4図に示したVCCランプ検出器30は、トリップ・モードを開始した後 にディスエーブルされるので「ラッチ・モード」VCCランプ検出器と呼ばれる 。ラッチ・モードVCCランプ検出器30は、トリップ状態の間電流をほとんど 、あるいはまったく消費しない。フラッシュEEPROM20の一実施形態では 、ラッチ・モードVCCランプ検出器30は、フラッシュEEPROM20の初 期電 力投入しか操作しないように設計される。第4図のVCCランプ検出器は、第3 A図のスマート電圧回路27aで使用することができる。 VCCランプ検出器30は、フラッシュ・セル65と、ソースがソースフラッ シュ・セル65のドレーンに結合されたn−チャネル電界効果トランジスタ(「 FET」)70と、ドレーンがFET70のドレーンに結合され、ソースがVC Cの外部に結合されたp−チャネルFET75と、FET70のドレーンおよび FET75のドレーンによって形成されたノード80に入力が接続された出力回 路85とを含むものとして示されている。出力回路85は、入力がノード80に 接続され、出力が第2のインバータ87の入力に結合された第1のインバータ8 6を有する。第2のインバータ87は制御信号HDRMVCDを出力する。イン バータ86の出力はFET75のゲートにフィードバックする。インバータ86 およびインバータ87には、入力電圧、この例では外部供給電圧VCCから電力 が供給される。ラッチ・モードVCCランプ検出器30は、ノード80を初期バ イアスするスタートアップ回路90と、FET70にバイアス電圧VDBIAS を与えるドレーン・バイアス制御回路100も含む。 フラッシュ・セル65は主として、メモリ要素ではなくトランジスタとして使 用される。フラッシュ・セル65のしきい値電圧は変動するので、フラッシュ・ セルをそれぞれの異なるVtレベルにプログラムすることによってラッチ・モー ドVCCランプ検出器30のトリップ点電圧Vtripを変化させることができる。 フラッシュ・セル65は別法として、EPROMメモリ・セルやEEPROMメ モリ・セルを含め、任意のタイプの非揮発性メモリ・セルでよい。フラッシュ・ セル65の代わりに標準FETを使用することができる場合、フラッシュ・セル 65は、プロセス変形形態に対処するようにプログラムできるので有利である。 最初にコンピュータ・システム10をオンに切り換えると、外部供給電圧VC Cは0Vから最終的なVCC値、たとえば3.3Vや5.0Vへの上昇を開始す る。スタートアップ回路90は、出力回路85が外部供給電圧VCCと共に上昇 するようにノード80を初期バイアスするためにVCCに結合される。たとえば 、スタートアップ回路90は、VCCが1.5Vなど所定の電圧レベルに達し、 それによってインバータ86の出力がシステム・グラウンドVSSに達するまで 外 部VCCを出力するように構成することができる。次いで、スタートアップ回路 90がオフに切り換えられ、ノード80は引き続き、FET75によって外部供 給電圧VCCへプルアップされる。FET75は、インバータ86の出力がシス テム・グラウンドVSSに達したことに応答してオンに切り換えられる。出力回 路85によって出力された制御信号HDRMVCDはノード80での電圧を追跡 する。FET75がオンに切り換えられるとラッチ・モードVCCランプ検出器 30が非トリップ状態を開始する。 FET70は、フラッシュ・セル65が偶然にプログラムされるのを妨げるよ うにフラッシュ・セル65をバイアスするデバイスである。ドレーン・バイアス 制御回路100は、フラッシュ・セル65のドレーンが1.5Vを超えないよう に、FET70のゲートにバイアス電圧VDBIASを供給しFET70をバイ アスする。フラッシュ・セル65の代わりに他のタイプの非揮発性メモリ・セル を使用する場合、FET70は必要とされない。 図のように、ラッチ・モードVCCランプ検出器30のトリップ点電圧Vtrip を所望の値に設定するしきい値電圧Vtを有するようにプログラムされたフラッ ンュ・セル65のゲートに外部動作供給電圧VCCが印加される。一実施形態に よれば、トリップ点電圧Vtripは2.9Vに等しい。通常、フラッシュ・セルの しきい値電圧Vtは、外部供給電圧がトリップ点電圧Vtripを超えたときにノー ド80での電圧が論理ローとして検出されるようにプログラムされる。フラッシ ュ・セル65がプログラム可能であるので、フラッシュ・セル65のVtをプロ グラムすることによって、ラッチ・モードVCCランプ検出器30の各デバイス のプロセス変形態様に対処することができる。フラッシュ・セル65は、第2図 に示したようにフラッシュ・セルに適当な電圧を印加することによってプログラ ムすることができる。 VCC−VSSに等しいフラッシュ・セル65のゲート・ソース間電圧Vgsが 、フラッシュ・セル65のしきい値電圧Vtを超えると、フラッシュ・セル65 がオンになり、それによってドレーン−ソース電流Idsがフラッシュ・セル65 内を流れ、ノード80をシステム・グラウンドVSSにプルダウンする。ノード 80での電圧が十分に低い値にプルされると、インバータ86が外部供給電圧V C Cの現在の値を出力し、それによってFET75がオフに切り替わり、VCCか らグラウンドへのDC電流の流れが停止する。制御信号HDRMVCDはシステ ム・グラウンドVSSに設定される。ラッチ・モードVCCランプ検出器30は 、FET75がオフに切り換えられたときにトリップ状態を開始し、外部VCC が零になり、あるいは外部論理によってVCCランプ検出器30がリセットされ るまで、非トリップ状態には戻らない。 第5図は、第4図に示したVCCランプ検出器の動作を説明する波形を示す。 波形91は、外部動作供給電圧VCCの動作を示し、波形92は、ノード80の 電圧を示し、波形93は、インバータ86とインバータ87との間に形成された ノード88での電圧を示し、波形94はVCCランプ検出器30の出力での電圧 を示す。図のように、出力回路85の出力は、VCCがトリップ点電圧Vtripに 達するまで外部供給電圧をVCCを追跡し、その時点で、出力回路85の出力は システム・グラウンドVSSにプルダウンされる。別法として、出力回路85は 、波形93によって出力信号HDRMVCDが示されるようにインバータ86の みを含むこともできる。 第4図に示したVCCランプ検出器は、外部から与えられる動作供給電圧VC Cの値を連続的に監視する汎用電圧検出器として動作するように変更することが できる。このように動作するVCCランプ検出器を「連続モード」電圧検出器と 呼ぶ。連続モード電圧検出器は、入力電圧に応答してトリップ状態と非トリップ 状態との間で自由に切り替わることができる。 第6図は、連続モード電圧検出器96を示す。連続モード電圧検出器96は、 ラッチ・モードVCCランプ検出器と同様に、フラッシュ・セル65と、FET 70と、FET75と、出力回路85と、ドレーン・バイアス制御回路100と を含む。スタートアップ回路45が必要とされないのは、電流バイアス回路95 によってp−チャネルFET75のゲートにバイアス信号VCBIASが印加さ れ、そのため、ノード80がFET75のドレーン−ソース電流を介して供給電 圧VCCにプルされるからである。連続モードVCCランプ検出器によって消費 される電流を低減させるために、電流バイアス回路95から供給されるバイアス 信号VCBIASは、FET75を弱いプルアップ・デバイスにバイアスする。 バイアス信号VCBIASは、FET75から与えられる電流が、外部動作供給 電圧VCCの値から独立するような信号である。 出力回路85から供給される制御信号HDRMVCDは、ノード80の電圧を 追跡する。外部供給電圧VCCがフラッシュ・セル65のしきい値電圧Vtより も低いとき、ノード80での電圧は外部供給電圧VCCと共に上昇する。外部供 給電圧VCCがフラッシュ・セル65のしきい値電圧Vtを超えると、フラッシ ュ・セル65がオンに切り替わり、それによってノード80での電圧がグラウン ドにプルされ、出力回路85が制御信号HDRMVCDを論理ロー・レベルにセ ットする。外部供給電圧VCCがフラッシュ・セル65のしきい値電圧よりも低 い値に降下した場合、連続モードVCCランプ検出器30が非トリップ状態を再 開し、HDRMVCDが外部供給電圧VCCの現在の準位に設定される。したが って、連続モードVCCランプ検出器は低VCC検出器として使用することがで きる。 第7図は、連続モード電圧検出器の動作を説明する波形を示す。波形101は 、外部動作供給電圧VCCの動作を示し、波形102は、供給電圧VCCに応答 するノード80での電圧を示し、波形103は、ノード88での電圧を示し、波 形104は、連続モードVCCランプ検出器30から出力された信号HDRMV CDを示す。波形102および104は、連続モード電圧検出器96が、動作供 給電圧VCCがトリップ点電圧Vtripよりも低い値に低減したときにそれを検出 し、そのため、この電圧検出器を低VCC検出器回路として使用することも、あ るいはVCCレベル検出器回路またはVPPレベル検出器回路として使用するこ ともできることを示す。別法として、出力回路85は、波形103によって出力 信号HDRMVCDが示されるようにインバータ86のみを含むこともできる。 第8図は、ラッチ・モードおよび連続モードで動作できる切換可能モード電圧 検出器109を示す。一実施形態によれば、切換可能モード電圧検出器109は 、電力投入時およびディープ・パワー・ダウン・モード時にラッチ・モードVC Cランプ検出器30として動作する。切換可能モード電圧検出器109は、電力 投入後、フラッシュEEPROM20が待機モードおよび活動状態モードで動作 している間、低VCC検出器40として連続モードで動作する。切換可能モード 電 圧検出器109は、フラッシュ・セル65と、FET70と、FET75と、出 力回路85と、スタートアップ回路90と、電流バイアス回路95と、ドレーン ・バイアス回路100と、p−チャネルFET105と、フィードバック制御回 路110とを含む。p−チャネルFET105では、ドレーンがFET75のソ ースに結合され、ソースが動作供給電圧VCCに結合され、ゲートがフィードバ ック構成としてフィードバック制御回路110を介して出力回路85に結合され る。 最初にフラッシュEEPROMに電力が投入されると、フィードバック制御回 路110が、(第6図に示した)インバータ86の出力をFET105のゲート に結合し、スタートアップ回路90が、インバータ86の出力がローになりFE T105がオンに切り替わるように、ノード80をバイアスする。したがって、 切換可能モード電圧検出器109は最初、ラッチ・モードで動作する。動作供給 電圧VCCの値がフラッシュ・セル65のしきい値電圧Vtを超えた後、VCC ランプ検出器30は、トリップ状態になり、フラッシュEEPROMが待機モー ドまたは活動状態モードを開始するまでその状態のままである。フラッシュEE PROM20が待機モードまたは活動状態モードを開始すると、フィードバック 制御回路が、FET105のゲートから出力回路85の出力を結合解除し、その 代わりにFET105のゲートにバイアス電圧を供給し、それによってFET1 05がオンに切り換えられる。したがって、VCCランプ検出器30は、連続モ ードであり、低VCC検出器40として動作するように構成することができる。 前述のように、フラッシュEEPROM20は、活動状態モードと同様に待機 モードおよびディープ・パワー・ダウン・モードでも動作することができる。待 機モードおよびディープ・パワー・ダウン・モードでは、連続モード電圧検出器 および切換可能モード電圧検出器の電力消費量を低減させ、それによってフラッ ンュEEPROM20の全体的な電力消費量を、決められた限界内に維持するこ とが重要である。待機モード中の電力消費量を低減させる1つの方法は、電流が 低減されるように高インピーダンスを有する弱いプルアップ・デバイスとして働 くようにFET75をバイアスすることである。ディープ・パワー・ダウン・モ ードでは、FET75を零に切り換えることによって連続モード電圧検出器96 の電力消費量を零に低減させることができる。切換可能モード電圧検出器109 は、ディープ・パワー・ダウン・モード中にFET75とFET105の両方を オフに切り換え、電力消費量を低減させることができる。 第9図は、ドレーン・バイアス制御回路を詳しく示す。図のように、動作供給 電圧VCCからバイアス電圧VDBIASを導き、フラッシュ・セル65のドレ ーンでのドレーン電圧Vdrainを制御することができる。フラッシュ・セル65 のドレーン電圧Vdrainは、下記の数式で表すことができる。 Vdrain=VDBIAS−Vt70 上式で、Vt70はFET70のしきい電圧である。バイアス電圧VDBIASは 、動作供給電圧VCCとドレーン・バイアス制御回路100の出力との間に挿入 できるダイオード接続されたFET115および120に関連するダイオード降 下をVCCから減じた値に等しい。 一実施形態によれば、VDBIASの値として、トリップ点電圧Vtripの値に かかわらずに最大ドレーン電圧Vdrainが1.5Vよりも低くなる値が選択され る。外部供給電圧VCCがVCCランプ検出器30のトリップ点電圧を超えたと きにフラッシュ・セル65がオンに切り替わると、ドレーン電圧Vdrainはグラ ウンドにプルされる。したがって、VCCがトリップ点電圧Vtripに等しくなっ たときに最大ドレーン電圧が発生する。トリップ点電圧が増加するにつれて、第 9図に示したように、より多くのダイオード接続FETを直列接続して、ドレー ン電圧Vdrainが所定の最大ドレーン電圧を超えないようにVDBIASの値を 低減させることができる。 第10図は、第4図、第6図、第8図に示した電圧検出器回路と同様に動作す る連続モード・クロック電圧検出器回路121を示す。クロック電圧検出器回路 121は、第8図に示したように連続モードとラッチ・モードの両方で動作する ように変更することができる。クロック電圧検出器回路121の設計は、供給電 圧レベルがそれほど急速には変化しないことを反映するものである。したがって 、クロック電圧検出器回路121は、動作供給電圧VCCとプログラミング供給 電圧VPPの両方の値をそれぞれの異なる時に検出するように設計される。クロ ック電圧検出器回路121はフラッシュ・セル125および130を含み、制御 エ ンジン26によって与えることができる制御信号CTLに応答してクロック電圧 検出器回路121のトリップ点電圧Vtripを決めるようにマルチプレクサ135 によってフラッシュ・セルのうちの一方が選択される。フラッシュ・セル125 のしきい値電圧は、フラッシュ・セル125が選択されたときにクロック電圧検 出器回路121が3V/5V VCCレベル検出器として動作するようにプログ ラムすることができる。同様に、フラッシュ・セル130のしきい値電圧は、フ ラッシュ・セル130が選択されたときにクロック電圧検出器回路121が5V /12V VPPレベル検出器として動作するようにプログラムすることができ る。クロック電圧検出器がVCCランプ検出器回路および低VCCレベル検出器 回路としても動作できるようにさらにフラッシュ・セルを追加することができる 。NANDゲート145の電源は、VCCとVPPのどちらかになるように多重 化することができる。 外部供給電圧VCCおよびVPPにスイッチ回路140が結合される。スイッ チ回路140は、外部プログラミング供給電圧VPPをより低いレベルに低減さ せる抵抗ディバイダ回路(図示せず)を含むことができる。制御信号CTLは、 フラッシュ・セル125および130のゲートに与えるべき一方の供給電圧を選 択する。クロック電圧検出器回路121は、CLK信号によってクロックされる 。出力回路85では、クロック電圧検出器121は、一方の入力がノード80に 結合され他方の入力がCLK信号に結合された2入力NANDゲート145を含 む。CLK信号がローのとき、NANDゲート145の出力は論理ハイである。 CLK信号がハイになると、NANDゲート145の出力はノード80での電圧 によって決定される。選択された供給電圧が、選択されたフラッシュ・セルのし きい値電圧よりも高い場合、ノード80での電圧はシステム・グラウンドVSS に設定され、NANDゲート145は論理ハイ電圧を出力する。そうでない場合 、ノード80での電圧はハイであり、そのため、NANDゲート145は論理ロ ー電圧を出力する。1つまたは複数のラッチ(図示せず)を、クロック電圧検出 器回路の出力に結合し、適当な時間にクロック電圧検出器回路121の出力をラ ッチするようにCLK回路およびCTL回路によって制御することができる。こ れらのラッチ値は制御エンジン26に与えることができる。5V/12V VPP検出器 5V/12V VPPレベル検出器55は、プログラミング供給電圧VPPが 5Vに等しいか、それとも12Vに等しいかを検出する。第11図は、一実施形 態による5V/12V VPPレベル検出器55を示す。5V/12V VPP レベル検出器55は、p−チャネルFET150ないし153および155と、 n−チャネルFET170および175と、抵抗器160と、インバータ165 とを含む。FET150のソースは外部供給電圧VPPに結合され、FET15 0のドレーンはFET151のソースに結合される。FET151のドレーンは FET152のソースに結合され、FET152のドレーンはFET153のソ ースに結合される。FET153のドレーンはシステム・グラウンドVSSに結 合される。FET150ないし153のそれぞれのゲートはそのFET自体のド レーンに結合される。 FET150のドレーンとFET151のソースとの間のノードでの電圧は、 FET155のゲートに結合される。FET155のソースは外部プログラミン グ供給電圧VPPに結合され、FET155のドレーンはノード157に結合さ れる。抵抗器160はノード157とシステム・グラウンドVSSとの間に結合 される。インバータ165の入力は、ノード157での電圧を検出するためにノ ード157に結合される。インバータ165は、ロー側はシステム・グラウンド VSSに、ハイ側はノード167に接続されて電力を供給される。これは、n− チャネルFET170および175によって決定される。 FET170のゲートおよびドレーンは、プログラミング供給電圧VPPに結 合され、FET175のゲートおよびドレーンは外部動作供給電圧VCCに結合 される。n−チャネルFET175は、「Kデバイス」として示されており、低 しきい値電圧を有し、高電圧で動作することができる。FET170および17 5は、動作供給電圧VCCがプログラミング供給電圧VPPよりも高い場合に5 V/12V VPPレベル検出器55の正しい動作をよりうまく確保するために 設けられる。 次に、まずフラッシュEEPROM20に電力が供給され、外部プログラミン グ供給電圧VPPが、0Vに等しく、最終値、たとえば5.0Vや12.0Vへ の上昇を開始したときに関して、第11図に示した回路の動作について論じる。 最初、ノード157の電圧はシステム・グラウンドVSSであり、インバータ1 65は制御信号PD5VPPを論理ハイ・レベルにセットする。プログラミング 供給電圧VPPが増加するにつれて、FET155のドレーン−ソース電流の量 が増加し、ノード157はVPPの最終値にプルアップされ始める。外部VPP が十分に高い場合、FET155はプルダウン抵抗器160に打ち勝つ強いプル アップ・デバイスとして働く。ノード157で、外部プログラミング供給電圧V PPが12Vであることを示す論理ハイ・レベルであることを示す電圧が検出さ れた場合、インバータ165は制御信号PD5VPPを論理ロー・レベルにセッ トする。 第11図に示した回路がプログラミング供給電圧VPPの値を検出するのに十 分なものであるが、改良を施すことができる。たとえば、動作供給電圧VCCが プログラミング供給電圧VPPよりも高い場合、第11図に示した回路は一定の DC電流を引き出す。さらに、抵抗器160は比較的大きな半導体ダイ空間を占 有し、そのため、メモリ・セル・アレイ21の密度が影響を受ける。 第12図は、第2の実施形態による5V/12V VPPレベル検出器55を 示す。5V/12V VPPレベル検出器55に必要な半導体ダイ空間の量を減 少させるために、抵抗器160は、FET155のドレーンにアクティブ負荷を 与えるn−チャネル・トランジスタ185および190と置き換えられている。 第12図の5V/12V VPPレベル検出器は、p−チャネルFET150な いし153、155、180、200、215と、n−チャネルFET185、 190、195、205、210と、インバータ220および225とを含むも のとして示されている。 FET150ないし153は、第11図に関して上記で説明したように結合さ れ、FET155のゲートは、FET150のドレーンとFET151のソース との間に形成されたノード156から電圧を受け取るように結合される。FET 155のソースは、プログラミング供給電圧VPPに結合され、FET155の ドレーンはFET185、すなわちKデバイスのドレーンに結合される。FET 185は、ノード191で発生する可能性がある高電圧からFET190を絶縁 するために設けられ、第12図に示した電圧検出器回路が3.5V/5V VC Cレベル検出器としてなされた場合に発生する可能性のある低電圧を、この回路 を使用して検出する場合には必要とされない。FET185のゲートは、FET 151のドレーンとFET152のソースとの間に形成されたノード157から 電圧を受け取るように結合され、FET185のソースはFET190のドレー ンに結合される。FET190のソースはシステム・グラウンドVSSに結合さ れ、ゲートは、FET152のドレーンとFET153のソースとの間に形成さ れたノード158に結合される。 FET155のドレーンと185のドレーンとの間にノード191が形成され る。ノード191での電圧はp−チャネルFET200のゲートおよびn−チャ ネルFET205のゲートをドライブし、これらのFETはインバータとして動 作するように結合される。FET200のソースは動作供給電圧VCCに結合さ れ、FET200のドレーンはFET205のドレーンに結合される。FET2 00のドレーンとFET205のドレーンとの間に形成されたノード192は、 5V/12V VPPレベル検出器55から出力される制御信号PD5VPPの 値を決定する。インバータ220の入力はノード192に結合され、出力はイン バータ225の入力に結合され、インバータ225は制御信号PD5VPPを出 力する。FET215のゲートはプログラミング供給電圧VPPに結合され、ソ ースは動作供給電圧VCCに結合され、ドレーンはノード192に結合される。 FET195のゲートはノード158に結合され、ソースはFET210のドレ ーンに結合され、FET210のソースはシステム・グラウンドVSSに結合さ れ、ゲートはプログラミング供給電圧VPPに結合される。FET195として は、FET190と同じ特性を有するFETが選択される。 FET150ないし153は、それぞれ、チャネル幅が5ミクロンでありチャ ネル長が20ミクロンである、同じデバイスであってよい。FET150ないし 153は、電圧ディバイダとして働き、FET155とFET190の両方のゲ ート ソース電圧VGSの絶対値が等しくなるようにFET155および190の ゲートに電圧を与える。たとえば、FET155のゲート電圧は、VGS155がV PPの負の4分の1に等しくなるようにVPPの4分3に等しく、FET190 のゲート電圧は、VGS190がVPPの4分の1に等しくなるようにVPPの4分 1に等しい。FET190とFET195は、チャネル幅が2ミクロンであり、 チャネル長が30ミクロンである同じデバイスでもある。FET155は実際に は、それぞれ、チャネル幅が5ミクロンでありチャネル長が20ミクロンである 、並列結合された4つの同じFETでよい。FET155、185、190、1 95のしきい値電圧の例は、FET155では1.5V、FET185では0. 2V、FET190および195では1.0Vである。 FET155は基本的にノード191用のプルアップ・デバイスとして働き、 FET190は基本的にノード191用のプルダウン・デバイスとして働く。ノ ード191での電圧がVCCの半分にほぼ等しいとき、5V/12V VPPレ ベル検出器55のトリップ点電圧V5/12が発生する。ノード191がトリップ点 電圧V5/12に充電されると、FET155とFET190が共に飽和し、FET 155および190のゲート−ソース電圧およびドレーン−ソース電流がそれぞ れ、ほぼ等しくなる。トリップ点電圧V5/12は、下記の数式を使用して近似する ことができる。 上式で、cは、FET155および190に印加される共通ゲート−ソース電圧 によって決定される定数であり、VT155はFET155のしきい値電圧であり、 VT190はFET190のしきい値電圧であり、β155はFET155のベータ値 であり、β190はFET190のベータ値である。第12図に示した回路では、 cは4に等しい。 FET155および190のベータ値は、次しきい値で表すことができる。 上式で、w155はFET155のチャネル幅であり、l55はFET155のチャ ネル長であり、w190はFET190のチャネル幅であり、l190はFET1 90のチャネル長である。トリップ点電圧V5/12は、FET155および190 のしきい値電圧およびベータ電圧を変更し、FET155および190に印加さ れるゲート−ソース電圧を変更することによって設定することができる。 第12図に示したいくつかのデバイスは、回路のある種の条件の発生に対して 保護するために設けられる。たとえば、インバータ220はDC電流を引き出す ことによって中間電圧に応答できるので、ノード192がそのような中間電圧で 浮動することは望ましくない。したがって、FET215および180は、ノー ド192がハイ論理レベルとロー論理レベルのどちらかにより確実にセットされ るように設けられる。FET215は、VPPがFET215のしきい値電圧だ けVCCよりも低い場合にノード192をVCCに設定する。FET180は、 供給電圧VPPが比較的低い電圧であるときにノード156をVPPに設定する ために設けられる。このため、FET190および195が事前にオンに切り換 えられるようにFET190および195のゲート−ソース電圧はVPPの3分 の1に設定される。したがって、ノード191はシステム・グラウンドに設定さ れ、ノード192はVCCに設定される。したがって、FET180は、FET 215がオンに切り替わらないように、VCCとVPPがほぼ同じ電圧であるケ ースに対して保護される。VPPが増加すると、FET180は基本的に開路に なり、そのため、電圧ディバイダ回路およびノード156内のすべての電流はV PPの4分の3に設定される。 通常の動作時には、ノード158での電圧がFET190および195のしき い値電圧を超えるのに十分な程度にプログラミング供給電圧が増加した後、FE T190および195がオンに切り替わる。前述のように、FET190とFE T195は、同じしきい値電圧を有するように合致する。ノード193はもはや 浮動せず、FET185がオンに切り替わる。FET190および185は、最 初オンに切り換えられると、線形領域で動作し、FET155への低抵抗負荷と して働き、ノード191での電圧がシステム・グラウンドVSSにプルダウンさ れる。VPPが引き続き増加すると、FET185のゲート−ソース電圧が増加 し、FET155のドレーン−ソース電流が増加し、FET185および190 からFET155のソースに与えられる等価抵抗が増加する。 プログラミング供給電圧VPPが5.0Vよりも高い値に上昇した場合、5V /12V VPPレベル検出器55のトリップ点電圧に近づく。プログラミング 供給電圧VPPが5V/12V VPPレベル検出器55のトリップ点電圧V5/ 12 に等しいとき、FET185および190の等価抵抗ならびにFET155の ドレーン−ソース電流が増加しており、そのため、ノード191はプログラミン グ供給電圧VPPにプルアップされ始める。ノード191での電圧がFET20 5のしきい値電圧よりも高いと、ノード192での電圧がシステム・グラウンド VSSにプルダウンされ、それによって制御信号PD5VPPが論理ロー・レベ ルにセットされる。 FET185および190の等価抵抗は非常に高く、同じ量の半導体ダイ空間 を使用する抵抗器を用いて通常達成することができる抵抗よりもずっと高い。F ET185および190から与えられる抵抗は、第11図の回路で使用される抵 抗器160の抵抗よりも高いので、第12図の回路が必要とする電流の量は、第 11図の回路の電流消費量と比べて低い。回路の利得が増加し、そのため、ノー ド192での電圧は、第11図に示した回路よりもずっと迅速にVSSとVPP との間で切り替わることができる。内部電源 第13a図および第13b図は、それぞれの異なる実施形態による内部電源6 0を示す。第13A図に示した内部電源60aは、第3A図に示したスマート電 圧回路27aの内部電源でよい。第13B図に示した内部電源60bは、第3B 図に示したスマート電圧回路27bの内部電源でよい。 第13A図に示したように、内部電源60aは一般に、5V内部電源240と 、9V内部電源245と、12V内部電源250とを含む。外部供給電圧レベル が低すぎる場合、内部電源240−250をイネーブルし、メモリ・セル・アレ イに対する動作を実行するのに必要なより高い電圧を生成することができる。5 V内部電源240は、フラッシュEEPROM20が待機モードまたはディープ ・パワー・ダウン・モードで動作している間ワード線スイッチ23を正しい電圧 に充電できるように、HDOUT信号線を介してパルス生成装置から制御パルス を受け取るように結合されたものとして示されている。 検出された電圧、フラッシュEEPROM20の動作モード、実行すべき特定 の動作に応答して、供給電圧と適当な内部電源の出力のどちらかを選択するよう に制御論理230によって制御される複数のスイッチ255ないし285も含ま れる。メモリ・セル・アレイ21に電力を与えるものとして内部電源が選択され なかったときに、内部電源を残りの回路から絶縁できるように、内部電源の各側 にスイッチが設けられる。たとえば、スイッチ270が開き、外部VCCが5V に等しいときスイッチ255が外部VCC供給ピンを選択する。同様に、スイッ チ275および280が開き、外部VPPが12Vに等しいときスイッチ260 および265が外部VPP供給ピンを選択する。第13A図は、外部VCCが3 .3Vであり、外部VPPが5Vであるケースを示す。このようにスイッチを使 用すると、内部電源60によって消費される電流の量が低減する。 制御論理230は制御信号ID5VおよびPD5VPPを受け取り、動作供給 電圧VCCの値およびプログラミング供給電圧VPPの値を検出する。制御論理 の動作モードを検出するように結合される。制御論理230は、パルス生成装置 50から出力された制御信号HDOUTを受け取るようにも結合される。フラッ シュEEPROMが待機モードまたはディープ・パワー・ダウン・モードである とき、パルス生成装置50から出力された制御信号HDOUTに応答して5V内 部電源240が定期的にオンに切り換えられる。 次に、第13B図を参照すると分かるように、内部電源60bは一般に、待機 5V内部電源235と、5V内部電源240と、9V内部電源245と、12V 内部電源250とを含む。検出され電圧、フラッシュEEPROM20の動作モ ード、実行すべき特定の動作に応答して、供給電圧と適当な内部電源の出力のど ちらかを選択するように制御論理230によって制御される複数のスイッチ25 5ないし285も含まれる。外部VCC供給ピンと待機内部電源235との間に スイッチ285が設けられる。 制御論理230は、制御信号ID5VおよびPD5VPPを受け取り、動作供 給電圧VCCの値およびプログラミング供給電圧VPPの値を検出する。制御論 0の動作モードを検出するように結合される。フラッシュEEPROMが待機モ ードであるとき、外部VCCが3.3Vである場合、待機5V内部電源235が イネーブルされ、ワード線スイッチを5Vに充電する。 第13A図および第13B図に示した内部電源60aおよび60bが十分なも のである場合、4つの別々の内部電源が大きな半導体ダイ空間を必要とする。第 14図は、調整回路315とブートストラップチャージ・ポンプ320とを含む 一般的な内部供給回路310を示す。チャージ・ポンプ320は通常、2段回路 または3段回路であるが、別法として、所望の出力電圧を与える必要に応じた数 の段を含むことができる。 図のように、調整回路315は、電圧基準回路316と、ディバイダ回路31 7と、電圧制御式発振器(「VCO」)318とを含む。電圧基準回路316は 、入力電圧Vin、たとえば動作供給電圧VCCやプログラミング供給電圧VPP に結合される。基準電圧316は、入力電圧Vinを使用して、VCO318の正 の端子に供給される基準電圧Vrefを生成する。VCO318の負の端子は、デ ィバイダ回路317を介して内部電源310の出力に結合される。VCO318 は、基準電圧Vrefとディバイダ回路317の出力を比較し、調整信号REGを チャージ・ポンプ320に出力する。 第15図は、チャージ・ポンプ320を詳しく示す。チャージ・ポンプ320 は、調整信号REGを受け取るように結合された発振器323と、第1位相(P H1)クロック・ディバイダ回路325と、第2位相(PH2)クロック・ディ バイダ回路330と、ブースト回路332とを含む3段チャージ・ポンプとして 示されている。PH1クロック・ドライバ回路およびPH2クロック・ドライバ 回路は、調整信号REGに応答して発振器323から出力されたクロック信号を 受け取るように結合され、それぞれの異なる位相のクロック信号をブースト回路 332に供給する。ブースト回路332は一般に、入力電圧を所望の出力電圧に ブーストするのに必要なスイッチとキャパシタとを備える。キャパシタの充電お よび放電は、PH1クロック・ドライバ回路およびPH2クロック・ドライバ回 路によって制御される。第19図で説明する待機調整回路から直接クロック信号 を受け取るために、発振器323とクロック・ドライバ325および330との 間にSBREG信号入力が与えられる。代替実施形態では、各調整回路は、ブー スト回路332を制御するために多重化されるそれ自体のクロック・ドライバ回 路を含むことができる。 ブースト回路332は、内部電源Vinと出力端子Voutとの間に直列接続され たいくつかの段のn−チャネルFET340、360、380、395を含む。 FET340、360、380は、ある段から次の段へ電流を切り換えるために 使用され、したがって「切換FET」と呼ばれる。2段ブートストラップチャー ジ・ポンプ320はFET335、355、375も含み、これらのFETは、 切換FETの動作を制御するために使用され、したがって「制御FET」と呼ば れる。すべてのFETは、「Sタイプ・デバイス」と呼ばれるあるタイプのn− チャネルFETでよい。Sタイプ・デバイスは、非常に低いしきい値電圧レベル を有するn−チャネルFETである。Sタイプ・デバイスの使用および製造は、 米国特許第4052229号、第4096584号、第4103189号、第5 057715号に詳しく記載されている。 クロック位相PH1は、キャパシタ345、370、385を介して3段ブー トストラップチャージ・ポンプ320に与えられる。切換FET340および3 80並びに制御FET355は、PH1クロック信号に応答してオン・オフが切 り換えられる。クロック位相PH2は、キャパシタ350、365、390を介 してブースト回路332に与えられる。切換FET360および制御FET33 5、375は、PH2クロック信号に応答してオン・オフが切り換えられる。切 換FET395が通常は常にオンに切り換えられるように、切換FET395の ゲートはそのドレーンに結合される。 第16図を参照すると分かるように、2つのクロック位相PH1とPH2は重 なり合っておらず、PH2クロック信号は最初はハイであるものとして示されて いる。PH2クロック信号がハイになると、切換FET360および制御FET 335、375はすべてオンに切り換えられる。最初、切換FET360のドレ ーンおよびゲートは同じ電圧である。PH1クロック信号がローであるので、切 換FET360のドレーンを切換FET360のゲートに結合する制御FET3 55がオフであり、電流は切換FET360内を流れる。この電流はキャパシタ 350からキャパシタ370へ電荷を移送し、FET360のドレーン電圧を低 減させ、それによって切換FET360が完全にオンに切り替わり、次の段に与 えられる電流が増加する。 切換FET360のドレーンの電圧とソースの電圧が等しくなり始め、制御F ET355のゲート電圧が上昇し、そのため、制御FET355はほぼオンにな る。PH2クロック信号がローになると、制御FET355がオンになり、切換 FET360がオフになり始める。同時に、制御FET335および375がオ フになり、それによってFET340のゲートがFET340のドレーンから絶 縁され、FET380のゲートがFET380のドレーンから絶縁される。PH 1クロック信号がオンになると、制御FET355が完全にオンになり、切換F ET360のゲートの電圧とドレーンとの電圧が等しくなる。切換FET340 および380は、PH1クロック信号がハイになったことに応答してオンに切り 換えられる。 切換FET340および380は、切換FET360と同様に機能し、それぞ れキャパシタ350および390へ電荷を移送する。したがって、PH1クロッ ク信号がハイになると、切換FET340がオンに切り替わり、入力電源Vinか ら与えられる電流によってキャパシタ350が充電される。同様に、切換FET 380がオンに切り替わり、キャパシタ370から与えられる電流によってキャ パシタ390が充電される。キャパシタ350は、入力供給電圧Vinの2倍の値 に充電される傾向があり、それに対してキャパシタ370は、入力供給電圧Vin の3倍の値に充電される傾向があり、キャパシタ390は、入力供給電圧Vinの 4倍の値に充電される傾向がある。ブースト・キャパシタ電圧はPH1クロック 信号およびPH2クロック信号から与えられ、これらの信号は、キャパシタをさ らに充電するように動作する。たとえば、キャパシタ370はキャパシタ350 によってVinの2倍の値に充電され、PH1クロック・パルスによってVinの3 倍の値に充電される。したがって、チャージ・ポンプ320の最大出力電圧Vou t は、入力供給電圧Vinの約4分の1から出力FET395のしきい値電圧を減 じた値である。出力電圧Voutは、クロック信号のパルス幅を変化させることに よって制御することができる。 ブースト回路332および発振器323のキャパシタは通常、大きな半導体ダ イ面積を必要とし、第13図の各内部電源は、発振器とブースト回路とを有する 発振器とブースト回路とを有するそれ自体のチャージ・ポンプを含む。通常、チ ャージ・ポンプのこの回路はどんな入力供給電圧Vinにも使用できるので、各チ ャージ・ポンプにほぼ同じ回路を使用することができる。したがって、内部電源 60に必要な半導体ダイ空間を減少させるには、複数の内部電源に同じチャージ ・ポンプを使用し、適当な調整回路を多重化して共通チャージ・ポンプ320の 出力電圧を制御することができる。 第17図は、共通チャージ・ポンプ320aが、待機5V内部電源、5V内部 電源、9V内部電源によって共用される内部電源60を示す。12V内部電源は 、独立のチャージ・ポンプ320bを含むものとして示されている。マルチプレ クサ416は、5V調整回路405の出力に結合された第1の入力と、9V調整 回路410の出力に結合された第2の入力とを有する。マルチプレクサ416の 出力は、チャージ・ポンプ320a用の発振器の入力に結合される。チャージ・ ポンプ320aが待機5V内部電源235の一部として使用されるときにチャー ジ・ポンプ320bの発振器がバイパスされるように、待機調整回路400とチ ャージ・ポンプ320aのクロック・ドライバとの間に独立のスイッチ418が 設けられる。 制御論理230は、マルチプレクサ416およびスイッチ418を制御するよ うに結合され、かつフラッシュEEPROM20の動作モードと、メモリ・セル ・アレイ21上で実行されている現動作に応答して、待機調整回路400と、5 V調整回路405と、9V調整回路のうちのどれがチャージ・ポンプ回路320 aに結合されるかを判定する。スイッチ255ないし285は、前述のように操 作される。スイッチ419は、チャージ・ポンプ320aに外部VCCと外部V PPのどちらかを供給するために設けられる。チャージ・ポンプ320bには外 部VPPが供給される。 内部電源60の寸法のさらなる削減は、プログラミング中に大型のチャージ・ ポンプでなくても12Vが供給できることを認識することによって行うことがで きる。したがって、第18図に示したように、プログラミング操作中に小型12 Vプログラミングチャージ・ポンプ416を使用し、それによって単一のチャー ジ・ポンプ回路320を共用して5Vの読取り電圧、9Vのプログラム電圧、1 2Vの消去電圧を生成することができる。これによって、内部電源回路の全体的 な寸法が減少する。プログラムチャージ・ポンプ416の出力とHHVP12と の間に追加スイッチ417が設けられる。この実施形態では、マルチプレクサは 、12V調整回路415の出力に結合された第3の入力を含む。待機調製回路 第19図は、待機モードおよびディープ・パワー・ダウン・モード中に5Vチ ャージ・ポンプを制御する待機調整回路400を示す。上記で第3B図に関して 説明したように、動作供給電圧VCCが3.3Vであり、フラッシュEEPRO M20が待機動作モードである場合、待機5V内部電源がイネーブルされワード 線スイッチの電圧が5Vに維持される。 待機調整回路400は、トランスコンダクタンス演算増幅器420と、比例電 圧生成装置430と、電圧基準回路435と、電流制御式発振器425とを含む 。演算増幅器420は、正の入力端子で送られる電圧と負の入力端子で送られる 電圧の差に比例する電流Ioutを出力する。電流制御式発振器は、電流Ioutに応 答してSBREG信号を出力し、SBREGはチャージ・ポンプ320のクロッ ク・ドライバを駆動する。 演算増幅器420の正の入力端子は電圧基準回路435の出力に結合される。 電圧基準回路435は、Kerry Tedrow等に発行され、カリフォルニ ア州サンタクララのIntel Corporationに譲渡された、「Pr eclsion Voltage Reference」と題する米国特許第5 339272号の教示に従って製造することができる。演算増幅器420の負の 入力端子は、ワード線スイッチ23に結合されたチャージ・ポンプ320の出力 に結合された入力を有する比例電圧生成装置430の出力に結合される。演算増 幅器420は、その端子での電圧を比較し、その比較に応答して電流Ioutを出 力し、電流制御式発振器425は、演算増幅器420から受け取った電流Iout の量に応答してSBREGの周波数を変動させる。パルス生成装置 第3A図に関して説明したように、フラッシュEEPROM20が活動状態モ ードではなく外部VCCが3.3Vであるとき、スマート電圧回路27aの内部 電源60aが定期的にイネーブルされ、ワード線スイッチ23を5Vに充電する 。第20図は、時間の関数としてのパルス生成装置50の出力を示す。前述のよ うに、5V内部電源は、単一パルス持続時間tpにわたってttotal秒おきにイネ ーブルされる。パルスの持続時間にわたって5V内部電源によって電流Icharge が消費され、その後電流Ichargeは零に低下する。所与のパルスで消費される電 流Ichargeの量は、ワード線23を5.0Vに充電し直すのに必要な充電量によ って決定される。時間ttotalは、ワード線スイッチ23に関するRC時定数、 ワード線スイッチ23上の最大許容電圧降下、メモリ・セル・アレイ21に関す る最悪ケース漏れ電流に鑑みて選択される。時間tpは、ワード線スイッチ23 に関するRC時定数と、5V内部電源が与えることができる電流の量に鑑みて選 択される。パルス生成装置は、持続時間tpを有するパルスをttotal秒おきに供 給するように設計される。 パルス生成装置50は、フラッシュEEPROM20が待機動作モードとディ ープ・パワー・ダウン・モードのどちらかであるときに動作するように設計され るので、フラッシュEEPROM20の電力消費量が待機モードおよびディープ ・パワー・ダウン・モードの場合に最大電力消費量を超えないように、パルス生 成装置50が消費する電力をできるだけ少なくすべきである。第21図は、パル ス生成装置50をブロック図形式で示す。パルス生成装置50は一般に、低周波 数発振器回路450と高周波数発振器回路455とを含む。低周波数発振器回路 450と高周波数発振器回路455は共に、電流源回路45からバイアス信号P BIASおよびNBIASを受け取るように結合される。一実施形態では、PB IASおよびNBIASはそれぞれ、40ナノアンペアの電流を与える。 高周波数発振器455は、低周波数発振器回路450の出力信号を受け取るよ うに結合される。高周波数発振器455はまた、高周波数発振器455の周期の 半分の持続時間を有するパルスを低周波数発振器450の1周期おきに出力する ように、それ自体の出力にフィードバック接続される。たとえば、低周波数発振 器450の周期が3ミリ秒に等しく、高周波数発振器455の周期が12マイク ロ秒に等しい場合、高周波数発振器455は、6マイクロ秒の持続時間を有する パルスを3ミリ秒おきに出力する。 第22図は、低周波数発振器回路450を詳しく示す。低周波数発振器回路4 50は、フィードバック構成として結合された奇数のインバータ460ないし5 10を備えるリング発振器回路として示されている。具体的には、インバータ4 60ないし510は直列接続され、インバータ510の出力はインバータ460 の入力としてフィードバックされる。所望の振動数に応じて、インバータの数は これより多くても、あるいは少なくてもよい。 低周波数発振器回路450の出力はインバータ485の出力である。各インバ ータの正のレールは、対応する一対のp−チャネルFET515および520を 介して動作供給電圧VCCに結合される。各FET515のゲートは、FET5 15を弱いプルアップ・デバイスとして動作するようにバイアスするPBIAS 信号を受け取るように結合される。したがって、インバータの正のレールは徐々 に充電され、ほとんど電流を必要としない。FET520は、FET520のゲ ートでの電圧が論理ハイであるときにインバータの正のレールを動作供給電圧V CCから絶縁させるカスコード・デバイスとして働く。各FET520は、他の FET520とは独立に制御される。一般に、FET520のゲートは、対応す るインバータの出力からチェーンに沿ってインバータの総数の半数個目のインバ ータの次のインバータの出力によって制御される。たとえば、インバータ460 に結合されたFET520のゲート電圧はインバータ490の出力によって制御 され、それに対してインバータ465に結合されたFET520のゲート電圧は インバータ495の出力によって制御される。 インバータ460−510の負のレールは、n−チャネルFET525および 530を介してシステム・グラウンドVSSに結合される。FET525のゲー トは、FET525が弱いプルダウン・デバイスとして動作するようにNBIA S信号に結合される。各FET530は、他のFET530とは独立に制御され る。一般に、FET530のゲートは、対応するインバータの出力からチェーン に沿ってインバータの総数の半数個目のインバータの次のインバータの出力によ って制御される。たとえば、インバータ460に結合されたFET530のゲー ト電圧はインバータ490の出力によって制御され、それに対してインバータ4 65に結合されたFET530のゲート電圧はインバータ495の出力によって 制御される。 発振器のプルアップ・デバイスおよびプルダウン・デバイス(FET515お よび525)をサブしきい値領域に入るようにバイアスすることの1つの利点は 、発振器の周波数が温度と共に増加する傾向があることである。これは、発振器 の周波数が温度共に減少する傾向がある、飽和領域で動作するようにバイアスさ れるプルアップ・デバイスおよびプルダウン・デバイスとは対称的である。ワー ド線スイッチ23の漏れ電流も温度と共に増加する傾向があり、発振器の周波数 が増加することによって、ワード線スイッチ23を約5Vに維持することができ る。 カスコード・デバイス520および530を各インバータのレールに結合する ことは、VCCとVSSとの間に導電経路が形成されないようにするうえで助け となる。インバータがある状態から他の状態に過渡するとき短い時間中にインバ ータのp−チャネルFETとn−チャネルFET(図示せず)を同時に切り換え ることが可能である場合、VCCとVSSのどちらかがインバータから結合解除 されるので、カスコード・デバイス520および530はVCCとVSSとの間 の導電経路を実際上なくする。制御側インバータの出力がある状態から他の状態 に移るときにカスコード・デバイス520とカスコード・デバイス530を同時 にオンに切り換えることも可能であるが、FET520および530がカスコー ド・デバイスとして働くインバータは定常状態であり、そのため、VCCとVS Sとの間に導電経路は生じない。 リング発振器の周期は、インバータの総数とインバータに関する伝搬遅延との 積の2倍に等しい。一実施形態では、周期が3ミリ秒である低周波数発振器45 0が選択される。 第21図に戻ると分かるように、高周波数発振器455をイネーブルするため に低周波数発振器450の出力が与えられる。高周波数発振器455は、周期が 低周波数発振器455の周期よりもずっと短くなるように決められる、第22図 に示した発振器と同様なリング発振器でよい。高周波数発振器455の周期はた とえば、12マイクロ秒でよい。低周波数発振器450がハイになると、高周波 数発振器455がイネーブルされ動作が開始する。高周波数発振器455の出力 が高周波数発振器455の入力にフィードバックされ、そのため、高周波数発振 器455の出力がローになったときに高周波数発振器455をディスエーブルす ることができる。このように、短周期発振器の周期の半分の持続時間を有する単 一のパルスが大きな周期おきに1度ずつ生成される。 前述の明細では、本発明をその特定の例示的な実施態様に関して説明した。し かし、添付の請求の範囲に記載した本発明の広範囲な趣旨および範囲から逸脱せ ずに様々な修正および変更を加えられることは自明である。したがって、明細書 および図面は、制限的なものではなく例示的なものとみなすべきである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,DE, DK,ES,FR,GB,GR,IE,IT,LU,M C,NL,PT,SE),OA(BF,BJ,CF,CG ,CI,CM,GA,GN,ML,MR,NE,SN, TD,TG),AP(KE,MW,SD,SZ,UG), AL,AM,AT,AT,AU,BB,BG,BR,B Y,CA,CH,CN,CZ,CZ,DE,DE,DK ,DK,EE,EE,ES,FI,FI,GB,GE, HU,IS,JP,KE,KG,KP,KR,KZ,L K,LR,LT,LU,LV,MD,MG,MK,MN ,MW,MX,NO,NZ,PL,PT,RO,RU, SD,SE,SG,SI,SK,SK,TJ,TM,T T,UA,UG,UZ,VN

Claims (1)

  1. 【特許請求の範囲】 1.集積回路であって、 第1の外部供給電圧に結合された第1の導体と、 第2の外部供給電圧に結合された第2の導体と、 第1の外部供給電圧に応答して第1の電圧レベルの第1の内部供給電圧を与え るために第1の導体に結合された第1の内部電源と、 第2の外部供給電圧に応答して第2の電圧レベルの第2の内部供給電圧を与え るために第2の導体に結合された第2の内部電源と、 導体と集積回路の残りの回路との間、および内部電源と集積回路の残りの回路 との間に結合された複数のスイッチと、 第1の外部供給電圧が第1の電圧レベルであることを示す第1の信号を出力す るために第1の導体に結合された第1の電圧検出器回路と、 第2の外部供給電圧が第2の電圧レベルであることを示す第2の信号を出力す るために第2の導体に結合された第2の電圧検出器回路と、 第1の信号に応答して第1の導体と第1の内部電源のどちらかを選択的に集積 回路の残りの回路に結合するようにスイッチを制御し、第2の信号に応答して第 2の導体と第2の内部電源のどちらかを選択的に集積回路の残りの回路に結合す るようにスイッチを制御するために第1の電圧検出器回路および第2の電圧検出 器回路ならびにスイッチに結合された制御回路と を備え、集積回路が単一の半導体基板上に形成されることを特徴とする集積回路 。 2.非揮発性メモリ・デバイスであって、 外部動作供給電圧に結合された第1の導体と、 外部プログラミング供給電圧に結合された第2の導体と、 第1の電圧レベルの内部動作供給電圧を与える第1の内部電源と、 第2の電圧レベルの内部プログラミング供給電圧を与える第2の内部電源と、 導体と集積回路の残りの回路との間、および内部電源と集積回路の残りの回路 との間に結合された複数のスイッチと、 第1の外部供給電圧が第1の電圧レベルであることを示す第1の信号を出力す るために第1の導体に結合された第1の電圧検出器回路と、 第2の外部供給電圧が第2の電圧レベルであることを示す第2の信号を出力す るために第2の導体に結合された第2の電圧検出器回路と、 行と列のマトリックスとして構成された複数の非揮発性メモリ・セルを備える メモリ・セル・アレイと、 第1の信号に応答して第1の導体と第1の内部電源のどちらかを選択的にメモ リ・セル・アレイに結合するようにスイッチを制御し、第2の信号に応答して第 2の導体と第2の内部電源のどちらかを選択的にメモリ・セル・アレイに結合す るようにスイッチを制御するために第1の電圧検出器回路および第2の電圧検出 器回路ならびにスイッチに結合された制御回路と を備えることを特徴とする非揮発性メモリ・デバイス。
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