JP3314226B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は携帯用電気機器に使
用される半導体集積回路装置に係り、特に、ページャ、
ヘッドフォンステレオ、及びマイコンやシングルチップ
マイコン半導体集積回路装置（ＬＳＩ）などに内蔵され
る半導体集積回路装置に関する。
用される半導体集積回路装置に係り、特に、ページャ、
ヘッドフォンステレオ、及びマイコンやシングルチップ
マイコン半導体集積回路装置（ＬＳＩ）などに内蔵され
る半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、電源電圧の変動や雑音に対して安
定動作を図るため、もしくは低消費電力化を図るため
に、定電圧回路で構成される半導体集積回路装置が使用
されている。そして、ロジック・メモリ回路は、そのよ
うな定電圧回路の一定出力電圧により駆動される。しか
し、ロジック・メモリ回路の動作下限電圧を超えて（電
池）電圧が下がってくると、動作が停止するという問題
がある（電源電流供給能力があるにもかかわらず、電圧
レベルによって動作が停止する）。そのため、電源電圧
を昇圧する昇圧回路を設け、その昇圧回路の出力を定電
圧回路を介してロジック・メモリ回路に供給することが
行われている。
定動作を図るため、もしくは低消費電力化を図るため
に、定電圧回路で構成される半導体集積回路装置が使用
されている。そして、ロジック・メモリ回路は、そのよ
うな定電圧回路の一定出力電圧により駆動される。しか
し、ロジック・メモリ回路の動作下限電圧を超えて（電
池）電圧が下がってくると、動作が停止するという問題
がある（電源電流供給能力があるにもかかわらず、電圧
レベルによって動作が停止する）。そのため、電源電圧
を昇圧する昇圧回路を設け、その昇圧回路の出力を定電
圧回路を介してロジック・メモリ回路に供給することが
行われている。
【０００３】従来の半導体集積回路装置の構成を図６に
示す。図６において、半導体集積回路装置は昇圧回路１
０、定電圧回路１１、外部負荷（ロジック・メモリ）回
路１２、クロック発生回路１３、レベルシフト回路１４
−１〜１４−４、インバータ１５、及び外付け容量Ｃ
１，Ｃ２，Ｃ３から成っている。
示す。図６において、半導体集積回路装置は昇圧回路１
０、定電圧回路１１、外部負荷（ロジック・メモリ）回
路１２、クロック発生回路１３、レベルシフト回路１４
−１〜１４−４、インバータ１５、及び外付け容量Ｃ
１，Ｃ２，Ｃ３から成っている。
【０００４】昇圧回路１０は、発振（分周）クロックＰ
１，Ｐ２によるチャージポンプ動作によって電源電圧Ｖ
ｃｃを２倍に昇圧するもので、定電圧回路１１は、出力
電圧ＶＤＢを一定電圧ＶＲＥＧに調整するものである
（ＶＤＢ≧ＶＲＥＧ）。
１，Ｐ２によるチャージポンプ動作によって電源電圧Ｖ
ｃｃを２倍に昇圧するもので、定電圧回路１１は、出力
電圧ＶＤＢを一定電圧ＶＲＥＧに調整するものである
（ＶＤＢ≧ＶＲＥＧ）。
【０００５】定電圧回路１１は、例えば図７に示したよ
うに基準電圧源ＶＲＥＦ（電圧値ＶＲＥＦ）、差動増幅
器２５、デプレーション型ＮＭＯＳ（以下、ＮＤＭＯＳ
という）スイッチ２１、ラダー抵抗２２（抵抗値Ｒ
１）、２３（抵抗値Ｒ２）、ＮＭＯＳスイッチ２４から
構成されている。端子２７の電圧は差動増幅器２５のイ
ンバーティング入力端子に入力され、差動増幅器２５の
出力２６によりＮＤＭＯＳスイッチ２１のオン・オフ制
御、及び抵抗値の制御が行われ、これにより負帰還回路
が形成されている。端子２７の電圧は基準電圧ＶＲＥＦ
に一致するように負帰還がかかるので、出力電圧ＶＲＥ
Ｇは次式で表わされる。 ＶＲＥＧ＝ＶＲＥＦ・（Ｒ１＋Ｒ２）／Ｒ２ ……（１） 通常、基準電圧ＶＲＥＦはＮＭＯＳとＮＤＭＯＳのしき
い値電圧の絶対和によって生成される。ＮＭＯＳ２４は
定電圧回路未使用時、ゲート電極信号２８を“Ｌ”にし
てラダー抵抗の直流パスをカットし低消費電力化を図る
ために設けられている。
うに基準電圧源ＶＲＥＦ（電圧値ＶＲＥＦ）、差動増幅
器２５、デプレーション型ＮＭＯＳ（以下、ＮＤＭＯＳ
という）スイッチ２１、ラダー抵抗２２（抵抗値Ｒ
１）、２３（抵抗値Ｒ２）、ＮＭＯＳスイッチ２４から
構成されている。端子２７の電圧は差動増幅器２５のイ
ンバーティング入力端子に入力され、差動増幅器２５の
出力２６によりＮＤＭＯＳスイッチ２１のオン・オフ制
御、及び抵抗値の制御が行われ、これにより負帰還回路
が形成されている。端子２７の電圧は基準電圧ＶＲＥＦ
に一致するように負帰還がかかるので、出力電圧ＶＲＥ
Ｇは次式で表わされる。 ＶＲＥＧ＝ＶＲＥＦ・（Ｒ１＋Ｒ２）／Ｒ２ ……（１） 通常、基準電圧ＶＲＥＦはＮＭＯＳとＮＤＭＯＳのしき
い値電圧の絶対和によって生成される。ＮＭＯＳ２４は
定電圧回路未使用時、ゲート電極信号２８を“Ｌ”にし
てラダー抵抗の直流パスをカットし低消費電力化を図る
ために設けられている。
【０００６】昇圧回路の出力電圧ＶＤＢは電源電圧Ｖｃ
ｃのほぼ２倍になるが、昇圧回路１０の入出力側では電
力は等しいので、電源電流Ｉｃｃは昇圧回路（定電圧回
路）の出力電流ＩＤＢ（＝ＩＲＥＧ）のほぼ２倍になる
（Ｖｃｃ＊Ｉｃｃ＝ＶＲＥＧ＊ＩＤＢ，２Ｖｃｃ＝ＶＤ
Ｂ）。したがって、一定電圧ＶＲＥＧ、すなわち基準電
圧ＶＲＥＦは低消費電力化の観点からできるだけ下げる
ことが要求される。
ｃのほぼ２倍になるが、昇圧回路１０の入出力側では電
力は等しいので、電源電流Ｉｃｃは昇圧回路（定電圧回
路）の出力電流ＩＤＢ（＝ＩＲＥＧ）のほぼ２倍になる
（Ｖｃｃ＊Ｉｃｃ＝ＶＲＥＧ＊ＩＤＢ，２Ｖｃｃ＝ＶＤ
Ｂ）。したがって、一定電圧ＶＲＥＧ、すなわち基準電
圧ＶＲＥＦは低消費電力化の観点からできるだけ下げる
ことが要求される。
【０００７】なお、レベルシフト回路１４−１〜１４−
４は電圧レベルを高電圧レベルに変換するものであり、
その構成は図２に示してある。すなわち、インバータ１
５の出力(論理振幅レベルＶｃｃ）、クロックＰ１，Ｐ
２(論理振幅レベル：ＶＲＥＧ）をともに高電圧ＶＤＢ
振幅レベルに変換する機能を持つものである。レベルシ
フト回路１４−１〜１４−４の詳細については後述す
る。
４は電圧レベルを高電圧レベルに変換するものであり、
その構成は図２に示してある。すなわち、インバータ１
５の出力(論理振幅レベルＶｃｃ）、クロックＰ１，Ｐ
２(論理振幅レベル：ＶＲＥＧ）をともに高電圧ＶＤＢ
振幅レベルに変換する機能を持つものである。レベルシ
フト回路１４−１〜１４−４の詳細については後述す
る。
【０００８】
【発明が解決しようとする課題】ところで、上記従来の
半導体集積回路装置では、負荷（ロジック・メモリ）回
路を駆動する場合、リセット期間及びリセット解除後電
源電圧が立ち上がるまでの間、負荷回路の内部論理ノー
ドが不確定（不定）のため電源電流が増加する傾向があ
る。この傾向は、電源立ち上げ後に負荷回路のインピー
ダンスが急変した場合にも同様に現われる。
半導体集積回路装置では、負荷（ロジック・メモリ）回
路を駆動する場合、リセット期間及びリセット解除後電
源電圧が立ち上がるまでの間、負荷回路の内部論理ノー
ドが不確定（不定）のため電源電流が増加する傾向があ
る。この傾向は、電源立ち上げ後に負荷回路のインピー
ダンスが急変した場合にも同様に現われる。
【０００９】そして、負荷回路への電源電流が増加し
て、電源電流が定格電流ＩＲＥＧの最大値を超えた場
合、過負荷のため半導体集積回路装置の出力電圧が立ち
上がらず、正常動作しなくなるという問題がある。これ
は、電池電圧で駆動する場合電池寿命を低下させる要因
ともなっており、改善が求められている。
て、電源電流が定格電流ＩＲＥＧの最大値を超えた場
合、過負荷のため半導体集積回路装置の出力電圧が立ち
上がらず、正常動作しなくなるという問題がある。これ
は、電池電圧で駆動する場合電池寿命を低下させる要因
ともなっており、改善が求められている。
【００１０】本発明の目的は、電源電圧立ち上がり時
（昇圧起動がかけられたとき）、または外部負荷回路に
何らかの異常が発生した時に、負荷電流の一時的な電流
増大に対処可能な半導体集積回路装置を提供することに
ある。
（昇圧起動がかけられたとき）、または外部負荷回路に
何らかの異常が発生した時に、負荷電流の一時的な電流
増大に対処可能な半導体集積回路装置を提供することに
ある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電源電圧を昇圧する昇圧回路と、該昇圧
回路の出力電圧を一定電圧に調整する定電圧回路から成
る電源回路、及び該電源回路から給電されるロジック・
メモリ回路から構成される半導体集積回路装置におい
て、前記昇圧回路は容量とＭＯＳスイッチからなるチャ
ージポンプ回路、該チャージポンプ回路を駆動するクロ
ックの電圧を変換して該チャージポンプ回路に入力する
電圧レベルシフト回路で構成され、前記定電圧回路は、
前記昇圧回路の出力端と該定電圧回路の出力端との間に
接続された第１のＭＯＳスイッチ回路と、該定電圧回路
の出力電圧を分圧する分圧回路と、該分圧回路の分圧電
圧を入力とし該分圧電圧を基準電圧に一致させるように
前記第１のＭＯＳスイッチ回路を制御する差動増幅器と
を備えて成り、前記電源回路と前記ロジック・メモリ回
路の給電パス間に第２のＭＯＳスイッチ回路を設け、該
第２のＭＯＳスイッチ回路を当該半導体集積回路装置に
係るリセット信号または電圧変動検出信号によりオフし
た後、所定時間経過後に該第２のＭＯＳスイッチ回路を
オンするＭＯＳスイッチ制御回路とを設けたことを特徴
としている。
め、本発明は、電源電圧を昇圧する昇圧回路と、該昇圧
回路の出力電圧を一定電圧に調整する定電圧回路から成
る電源回路、及び該電源回路から給電されるロジック・
メモリ回路から構成される半導体集積回路装置におい
て、前記昇圧回路は容量とＭＯＳスイッチからなるチャ
ージポンプ回路、該チャージポンプ回路を駆動するクロ
ックの電圧を変換して該チャージポンプ回路に入力する
電圧レベルシフト回路で構成され、前記定電圧回路は、
前記昇圧回路の出力端と該定電圧回路の出力端との間に
接続された第１のＭＯＳスイッチ回路と、該定電圧回路
の出力電圧を分圧する分圧回路と、該分圧回路の分圧電
圧を入力とし該分圧電圧を基準電圧に一致させるように
前記第１のＭＯＳスイッチ回路を制御する差動増幅器と
を備えて成り、前記電源回路と前記ロジック・メモリ回
路の給電パス間に第２のＭＯＳスイッチ回路を設け、該
第２のＭＯＳスイッチ回路を当該半導体集積回路装置に
係るリセット信号または電圧変動検出信号によりオフし
た後、所定時間経過後に該第２のＭＯＳスイッチ回路を
オンするＭＯＳスイッチ制御回路とを設けたことを特徴
としている。
【００１２】また、本発明は、電源と、該電源の電圧を
昇圧して出力する昇圧回路と、該昇圧回路で昇圧された
電圧を一定電圧に調整する定電圧回路と、該定電圧回路
の出力端子に接続された容量素子とを備え、前記定電圧
回路で調整した一定電圧で、外部負荷回路に対して電源
供給を行なう半導体集積回路において、前記電源の立ち
上げまたは前記外部負荷回路での負荷急変によるリセッ
ト信号入力時に、前記定電圧回路と前記外部負荷回路と
の電気的接続を切り離し、リセット信号が解除された時
に、前記定電圧回路と前記外部負荷回路とを電気的に接
続する制御手段を設け、該制御手段は、リセット信号を
入力とし電圧レベル変換を行なうレベルシフト回路と、
前記定電圧回路と前記外部負荷回路との間に設けられた
ＭＯＳスイッチとを備え、前記レベルシフト回路からの
出力信号により前記ＭＯＳスイッチをオフ状態に駆動
し、所定時間後にオン状態に駆動することを特徴として
いる。
昇圧して出力する昇圧回路と、該昇圧回路で昇圧された
電圧を一定電圧に調整する定電圧回路と、該定電圧回路
の出力端子に接続された容量素子とを備え、前記定電圧
回路で調整した一定電圧で、外部負荷回路に対して電源
供給を行なう半導体集積回路において、前記電源の立ち
上げまたは前記外部負荷回路での負荷急変によるリセッ
ト信号入力時に、前記定電圧回路と前記外部負荷回路と
の電気的接続を切り離し、リセット信号が解除された時
に、前記定電圧回路と前記外部負荷回路とを電気的に接
続する制御手段を設け、該制御手段は、リセット信号を
入力とし電圧レベル変換を行なうレベルシフト回路と、
前記定電圧回路と前記外部負荷回路との間に設けられた
ＭＯＳスイッチとを備え、前記レベルシフト回路からの
出力信号により前記ＭＯＳスイッチをオフ状態に駆動
し、所定時間後にオン状態に駆動することを特徴として
いる。
【００１３】電源の立ち上げまたは外部負荷回路での負
荷急変によるリセット信号入力時に、例えば定電圧回路
と外部負荷回路との電気的接続を切り離すようにすれ
ば、定電圧回路は出力端子に外付けされた容量素子のみ
充電すれば良い。そして、容量素子への充電が完了した
時にリセット信号を解除するようにすれば、充電完了後
の容量素子が蓄電池として働き、容量素子の電荷と定電
圧回路出力によって負荷回路に電流が給電される。その
ため、より低電源電圧下においても半導体集積回路装置
は正常な起動ができ、また負荷回路側で異常が起こった
場合、負荷電流の急増などによる半導体集積回路装置へ
の悪影響を防止できる。
荷急変によるリセット信号入力時に、例えば定電圧回路
と外部負荷回路との電気的接続を切り離すようにすれ
ば、定電圧回路は出力端子に外付けされた容量素子のみ
充電すれば良い。そして、容量素子への充電が完了した
時にリセット信号を解除するようにすれば、充電完了後
の容量素子が蓄電池として働き、容量素子の電荷と定電
圧回路出力によって負荷回路に電流が給電される。その
ため、より低電源電圧下においても半導体集積回路装置
は正常な起動ができ、また負荷回路側で異常が起こった
場合、負荷電流の急増などによる半導体集積回路装置へ
の悪影響を防止できる。
【００１４】上記ＭＯＳスイッチ制御回路は、リセット
信号または電圧変動検出信号の入力時に、電源回路から
ロジック・メモリ回路への電源供給を停止し、所定時間
（定電圧回路の出力整定時間に略等しい）経過後に電源
回路からロジック・メモリ回路への電源供給を開始す
る。
信号または電圧変動検出信号の入力時に、電源回路から
ロジック・メモリ回路への電源供給を停止し、所定時間
（定電圧回路の出力整定時間に略等しい）経過後に電源
回路からロジック・メモリ回路への電源供給を開始す
る。
【００１５】上記ＭＯＳスイッチ制御回路は、リセット
信号または電圧変動検出信号の入力と同時にカウントを
開始するタイマ回路を含んだものである。
信号または電圧変動検出信号の入力と同時にカウントを
開始するタイマ回路を含んだものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図面にお
いて、従来技術と同一の箇所には同一の符号を記すこと
とする。 （第１の実施の形態） 図１は、本発明に係る第１の実施の形態による半導体集
積回路装置のブロック図である。本実施の形態による半
導体集積回路装置は、クロック発生回路１３、昇圧回路
１０、定電圧回路１１、レベルシフト回路１４−１〜１
４−４、インバータ１５、容量素子Ｃ１，Ｃ２，Ｃ３、
負荷回路１２、タイマ回路１６、ラッチ回路１７、第１
導電型ＭＯＳトランジスタ（以下、単に第１導電型ＭＯ
Ｓという）１９から成っている。また、昇圧回路１０は
チャージポンプ回路１０Ｄと入出力短絡用第１導電型Ｍ
ＯＳトランジスタ１８から成っている。なお、本実施の
形態においては、レベルシフト回路１４−１〜１４−
４、タイマ回路１６、ラッチ回路１７、及び第１導電型
ＭＯＳ１９が制御手段を構成している。
て図面を参照しながら詳細に説明する。なお、図面にお
いて、従来技術と同一の箇所には同一の符号を記すこと
とする。 （第１の実施の形態） 図１は、本発明に係る第１の実施の形態による半導体集
積回路装置のブロック図である。本実施の形態による半
導体集積回路装置は、クロック発生回路１３、昇圧回路
１０、定電圧回路１１、レベルシフト回路１４−１〜１
４−４、インバータ１５、容量素子Ｃ１，Ｃ２，Ｃ３、
負荷回路１２、タイマ回路１６、ラッチ回路１７、第１
導電型ＭＯＳトランジスタ（以下、単に第１導電型ＭＯ
Ｓという）１９から成っている。また、昇圧回路１０は
チャージポンプ回路１０Ｄと入出力短絡用第１導電型Ｍ
ＯＳトランジスタ１８から成っている。なお、本実施の
形態においては、レベルシフト回路１４−１〜１４−
４、タイマ回路１６、ラッチ回路１７、及び第１導電型
ＭＯＳ１９が制御手段を構成している。
【００１７】ここで、レベルシフト回路１４−１〜１４
−４は図２のように構成されている。図２に示したレベ
ルシフト回路は、低電圧Ｖ１を高電圧Ｖ２に変換するも
ので、ＰＭＯＳトランジスタ（以下、単にＰＭＯＳとい
う）３０，３１，３３，３４、ＮＭＯＳトランジスタ
（以下、単にＮＭＯＳという）３２，３５、及びＣＭＯ
Ｓインバータ３６〜３９で構成されている。ＣＭＯＳイ
ンバータ３８，３９の電源電圧は電圧Ｖ２が供給され
る。入力電圧ＩＮが“Ｈ”（振幅Ｖ１）レベルの場合、
端子４２は“Ｌ”（接地）レベルに、端子４３は“Ｈ”
（振幅Ｖ１）レベルになる。そして、ＰＭＯＳ３０とＮ
ＭＯＳ３５はオン状態に、ＰＭＯＳ３３とＮＭＯＳ３２
はオフ状態になる。これによって、端子４０及びＰＭＯ
Ｓ３１のゲート電極電圧は“Ｌ”方向にシフトし、ＰＭ
ＯＳ３１がオン状態になるので、高電圧Ｖ２はＰＭＯＳ
３０，３１を介して端子４１に伝達される。
−４は図２のように構成されている。図２に示したレベ
ルシフト回路は、低電圧Ｖ１を高電圧Ｖ２に変換するも
ので、ＰＭＯＳトランジスタ（以下、単にＰＭＯＳとい
う）３０，３１，３３，３４、ＮＭＯＳトランジスタ
（以下、単にＮＭＯＳという）３２，３５、及びＣＭＯ
Ｓインバータ３６〜３９で構成されている。ＣＭＯＳイ
ンバータ３８，３９の電源電圧は電圧Ｖ２が供給され
る。入力電圧ＩＮが“Ｈ”（振幅Ｖ１）レベルの場合、
端子４２は“Ｌ”（接地）レベルに、端子４３は“Ｈ”
（振幅Ｖ１）レベルになる。そして、ＰＭＯＳ３０とＮ
ＭＯＳ３５はオン状態に、ＰＭＯＳ３３とＮＭＯＳ３２
はオフ状態になる。これによって、端子４０及びＰＭＯ
Ｓ３１のゲート電極電圧は“Ｌ”方向にシフトし、ＰＭ
ＯＳ３１がオン状態になるので、高電圧Ｖ２はＰＭＯＳ
３０，３１を介して端子４１に伝達される。
【００１８】端子４１の電圧はＰＭＯＳ３４のゲート電
極にも入力されており、ＰＭＯＳ３４がオフ状態にな
る。これによって、端子４０の電圧はほとんど“Ｌ”に
なり、ＣＭＯＳインバータ３８，３９の出力である、Ｏ
ＵＴとＯＵＴＢにはそれぞれ“Ｈ”（振幅Ｖ２）及び
“Ｌ”（接地電位）が伝達される。また、入力電圧ＩＮ
が“Ｌ”（接地電位）の場合は、上記と対照的動作を行
う。このようにして入力信号ＩＮの電圧振幅はＶ１から
Ｖ２に変換される。
極にも入力されており、ＰＭＯＳ３４がオフ状態にな
る。これによって、端子４０の電圧はほとんど“Ｌ”に
なり、ＣＭＯＳインバータ３８，３９の出力である、Ｏ
ＵＴとＯＵＴＢにはそれぞれ“Ｈ”（振幅Ｖ２）及び
“Ｌ”（接地電位）が伝達される。また、入力電圧ＩＮ
が“Ｌ”（接地電位）の場合は、上記と対照的動作を行
う。このようにして入力信号ＩＮの電圧振幅はＶ１から
Ｖ２に変換される。
【００１９】次に、図１に示した半導体集積回路装置の
動作について説明する。まず、リセット信号ＲＳＴが
“Ｈ”になると電源電圧Ｖｃｃと昇圧回路１０の出力端
子は第１導電型ＭＯＳ１８がオン状態になるため短絡さ
れ、出力電圧ＶＤＢはほぼＶｃｃレベルになる。同時に
クロック発生回路１３が発振を開始し、２相クロックＰ
１，Ｐ２を発生する。昇圧回路１０はレベルシフト回路
１４−２，１４−３を介して２相クロックＰ１，Ｐ２に
よって駆動され、リセット解除後もチャージポンプ動作
を継続し昇圧電圧ＶＤＢはほぼ２Ｖｃｃになり、定電圧
回路１１からは一定電圧ＶＲＥＧが出力される。以後、
定常状態では各レベルシフトの入出力電圧は確定してお
り安定な動作を行う。また、定電圧回路１１の出力端子
には容量Ｃ３が接地電位との間に接続されており、蓄電
池として働くため電圧ＶＲＥＧは安定している。なお、
容量素子Ｃ１，Ｃ２は昇圧回路１０がチャージポンプ動
作を行うための外付け容量である。
動作について説明する。まず、リセット信号ＲＳＴが
“Ｈ”になると電源電圧Ｖｃｃと昇圧回路１０の出力端
子は第１導電型ＭＯＳ１８がオン状態になるため短絡さ
れ、出力電圧ＶＤＢはほぼＶｃｃレベルになる。同時に
クロック発生回路１３が発振を開始し、２相クロックＰ
１，Ｐ２を発生する。昇圧回路１０はレベルシフト回路
１４−２，１４−３を介して２相クロックＰ１，Ｐ２に
よって駆動され、リセット解除後もチャージポンプ動作
を継続し昇圧電圧ＶＤＢはほぼ２Ｖｃｃになり、定電圧
回路１１からは一定電圧ＶＲＥＧが出力される。以後、
定常状態では各レベルシフトの入出力電圧は確定してお
り安定な動作を行う。また、定電圧回路１１の出力端子
には容量Ｃ３が接地電位との間に接続されており、蓄電
池として働くため電圧ＶＲＥＧは安定している。なお、
容量素子Ｃ１，Ｃ２は昇圧回路１０がチャージポンプ動
作を行うための外付け容量である。
【００２０】ここで、制御手段の動作について説明す
る。レベルシフト回路１４−１では、ノンインバーティ
ング出力ＲＥＳ１Ｎ、インバーティング出力ＲＥＳ１は
バッファを介せずそれぞれ端子４１，４０（図２参照）
から直接取り出される（他のレベルシフト回路１４−２
〜１４−４ではバッファを介した出力端子、すなわちＯ
ＵＴ，ＯＵＴＢからそれぞれ取り出される）。リセット
信号ＲＳＴが（“Ｈ”）印加されると、出力信号ＲＥＳ
１Ｎは“Ｌ”になるので昇圧回路出力ＶＤＢはＶｃｃに
短絡され、負荷回路１２はリセット状態になる。また、
出力信号ＲＥＳ１は“Ｈ”（ＶＤＢレベル）になるので
ラッチ回路１７はセットされ、ＰＭＯＳ１９はオフ状態
になる。同時に、クロックＰ２がタイマ回路１６に入力
され、設定タイマ時間値経過後タイマ回路１６からの出
力によってラッチ回路１７はリセットされ、ＰＭＯＳ１
９はオン状態になる。
る。レベルシフト回路１４−１では、ノンインバーティ
ング出力ＲＥＳ１Ｎ、インバーティング出力ＲＥＳ１は
バッファを介せずそれぞれ端子４１，４０（図２参照）
から直接取り出される（他のレベルシフト回路１４−２
〜１４−４ではバッファを介した出力端子、すなわちＯ
ＵＴ，ＯＵＴＢからそれぞれ取り出される）。リセット
信号ＲＳＴが（“Ｈ”）印加されると、出力信号ＲＥＳ
１Ｎは“Ｌ”になるので昇圧回路出力ＶＤＢはＶｃｃに
短絡され、負荷回路１２はリセット状態になる。また、
出力信号ＲＥＳ１は“Ｈ”（ＶＤＢレベル）になるので
ラッチ回路１７はセットされ、ＰＭＯＳ１９はオフ状態
になる。同時に、クロックＰ２がタイマ回路１６に入力
され、設定タイマ時間値経過後タイマ回路１６からの出
力によってラッチ回路１７はリセットされ、ＰＭＯＳ１
９はオン状態になる。
【００２１】本実施の形態では、システムリセット信号
印加と同時に定電圧回路１１から負荷回路１２への電流
給電が停止し、タイマ値によって給電停止解除の時刻を
自由に設定することができるという利点がある。
印加と同時に定電圧回路１１から負荷回路１２への電流
給電が停止し、タイマ値によって給電停止解除の時刻を
自由に設定することができるという利点がある。
【００２２】また、本実施の形態では、電源立ち上げ時
やシステムリセット時のリセット信号ＲＳＴが入力され
た場合について説明したが、この他に、異常発生やモー
ド切り替えなどによる負荷回路の過負荷または負荷急変
時に対しても、リセット信号の代わりに、異常検出信号
またはモード切り替え信号を使えば容易に対応できるこ
とは明らかである。なお、以下の説明においても、便宜
上すべて電源立ち上げ時やシステムリセット時を例にす
るが、負荷回路の過負荷または負荷急変時に対しても適
用できることは勿論である。
やシステムリセット時のリセット信号ＲＳＴが入力され
た場合について説明したが、この他に、異常発生やモー
ド切り替えなどによる負荷回路の過負荷または負荷急変
時に対しても、リセット信号の代わりに、異常検出信号
またはモード切り替え信号を使えば容易に対応できるこ
とは明らかである。なお、以下の説明においても、便宜
上すべて電源立ち上げ時やシステムリセット時を例にす
るが、負荷回路の過負荷または負荷急変時に対しても適
用できることは勿論である。
【００２３】（第２の実施の形態） 図３は本発明の第２の実施の形態を示している。本実施
の形態が第１の実施の形態と異なっている点について説
明する。本実施の形態では、レベルシフト回路１４−
５、及びＣＭＯＳスイッチを構成するＰＭＯＳ１９とＮ
ＭＯＳ４５が設けられている。本実施の形態において
は、レベルシフト回路１４−１〜１４−５、ＰＭＯＳ１
９及びＮＭＯＳ４５が制御手段を構成している。
の形態が第１の実施の形態と異なっている点について説
明する。本実施の形態では、レベルシフト回路１４−
５、及びＣＭＯＳスイッチを構成するＰＭＯＳ１９とＮ
ＭＯＳ４５が設けられている。本実施の形態において
は、レベルシフト回路１４−１〜１４−５、ＰＭＯＳ１
９及びＮＭＯＳ４５が制御手段を構成している。
【００２４】システムリセット信号ＲＳＴが（“Ｈ”）
印加されると、レベルシフト出力信号ＲＥＳ１Ｎ，ＲＥ
Ｓ１Ｐがそれぞれ“Ｌ”，“Ｈ”になるので、上記ＣＭ
ＯＳスイッチはオフ状態となり、負荷回路１２への給電
を停止する。同時に、レベルシフト回路１４−５の出力
ＲＥＳＮも“Ｌ”になるので負荷回路１２はリセット状
態になる。リセット信号ＲＳＴが解除（“Ｌ”）される
と、信号ＲＥＳ１Ｎ，ＲＥＳＮ，ＲＥＳ１Ｐはそれぞれ
“Ｈ”，“Ｈ”，“Ｌ”になるので、上記ＣＭＯＳスイ
ッチはオン状態となり、負荷回路１２は通常動作モード
に復帰する。
印加されると、レベルシフト出力信号ＲＥＳ１Ｎ，ＲＥ
Ｓ１Ｐがそれぞれ“Ｌ”，“Ｈ”になるので、上記ＣＭ
ＯＳスイッチはオフ状態となり、負荷回路１２への給電
を停止する。同時に、レベルシフト回路１４−５の出力
ＲＥＳＮも“Ｌ”になるので負荷回路１２はリセット状
態になる。リセット信号ＲＳＴが解除（“Ｌ”）される
と、信号ＲＥＳ１Ｎ，ＲＥＳＮ，ＲＥＳ１Ｐはそれぞれ
“Ｈ”，“Ｈ”，“Ｌ”になるので、上記ＣＭＯＳスイ
ッチはオン状態となり、負荷回路１２は通常動作モード
に復帰する。
【００２５】本実施の形態では、リセット期間のみ電流
給電が停止する。また、電流給電制御用スイッチがＣＭ
ＯＳで構成されているためにオン抵抗が小さく、低電圧
においても給電能力の低下が少ないという利点がある。
給電が停止する。また、電流給電制御用スイッチがＣＭ
ＯＳで構成されているためにオン抵抗が小さく、低電圧
においても給電能力の低下が少ないという利点がある。
【００２６】（第３の実施の形態） 図４は本発明の第３の実施の形態を示している。本実施
の形態も、第２の実施の形態と同じように、ＰＭＯＳ１
９とＮＭＯＳ４５から成るＣＭＯＳスイッチが設けられ
ている。さらに本実施の形態では、ラッチ回路１７，４
７とタイマ回路１６が追加されている。本実施の形態に
おいては、レベルシフト回路１４−１〜１４−４、タイ
マ回路１６、ラッチ回路１７，４７、ＰＭＯＳ１９及び
ＮＭＯＳ４５が制御手段を構成している。
の形態も、第２の実施の形態と同じように、ＰＭＯＳ１
９とＮＭＯＳ４５から成るＣＭＯＳスイッチが設けられ
ている。さらに本実施の形態では、ラッチ回路１７，４
７とタイマ回路１６が追加されている。本実施の形態に
おいては、レベルシフト回路１４−１〜１４−４、タイ
マ回路１６、ラッチ回路１７，４７、ＰＭＯＳ１９及び
ＮＭＯＳ４５が制御手段を構成している。
【００２７】リセット信号ＲＳＴが（“Ｈ”）印加され
ると、レベルシフト出力ＲＥＳ１は“Ｈ”になるので、
ラッチ回路１７，４７はそれぞれセット、リセットさ
れ、ＰＭＯＳ１９及びＮＭＯＳ４５はともにオフ状態に
なる。同時に、ＲＥＳ１Ｎも“Ｌ”になるので負荷回路
１２はリセット状態になる。
ると、レベルシフト出力ＲＥＳ１は“Ｈ”になるので、
ラッチ回路１７，４７はそれぞれセット、リセットさ
れ、ＰＭＯＳ１９及びＮＭＯＳ４５はともにオフ状態に
なる。同時に、ＲＥＳ１Ｎも“Ｌ”になるので負荷回路
１２はリセット状態になる。
【００２８】一方、レベルシフト回路１４−３の出力
（クロックＰ２のレベル変換出力）によりタイマ回路１
６は起動し、そのタイムアップ出力によりラッチ回路１
７，４７はそれぞれリセット、セットされる。これによ
り、ＣＭＯＳスイッチはオン状態になり、また信号ＲＥ
Ｓ１Ｎは“Ｈ”になるので負荷回路１２は通常動作モー
ドに復帰する。
（クロックＰ２のレベル変換出力）によりタイマ回路１
６は起動し、そのタイムアップ出力によりラッチ回路１
７，４７はそれぞれリセット、セットされる。これによ
り、ＣＭＯＳスイッチはオン状態になり、また信号ＲＥ
Ｓ１Ｎは“Ｈ”になるので負荷回路１２は通常動作モー
ドに復帰する。
【００２９】本実施の形態では、リセット信号の印加と
同時に負荷回路への電流給電が停止するが、電流給電停
止の解除はタイマ回路１６のタイマ値によって自由に変
更することができるという利点がある。
同時に負荷回路への電流給電が停止するが、電流給電停
止の解除はタイマ回路１６のタイマ値によって自由に変
更することができるという利点がある。
【００３０】（第４の実施の形態） 図５は本発明の第４の実施の形態を示している。本実施
の形態は、第１〜第３の実施の形態で説明した半導体集
積回路装置をマイコンチップに応用したものである。す
なわち、シングルマイコンチップ５８は、通常の論理演
算装置（ＣＰＵ）５０，リードオンメモリ（ＲＯＭ）５
１、リード／ライトメモリＲＡＭ５２、入出力ブロック
５４，５５の他に、昇圧回路１０、定電圧回路１１及び
電源供給制御回路６０からなる電源回路ブロックＶＧＲ
から構成される。なお、電源供給制御回路６０は、ＭＯ
ＳスイッチとそのＭＯＳスイッチのオン・オフを制御す
る回路（タイマ回路やラッチ回路等）で構成されてい
る。
の形態は、第１〜第３の実施の形態で説明した半導体集
積回路装置をマイコンチップに応用したものである。す
なわち、シングルマイコンチップ５８は、通常の論理演
算装置（ＣＰＵ）５０，リードオンメモリ（ＲＯＭ）５
１、リード／ライトメモリＲＡＭ５２、入出力ブロック
５４，５５の他に、昇圧回路１０、定電圧回路１１及び
電源供給制御回路６０からなる電源回路ブロックＶＧＲ
から構成される。なお、電源供給制御回路６０は、ＭＯ
ＳスイッチとそのＭＯＳスイッチのオン・オフを制御す
る回路（タイマ回路やラッチ回路等）で構成されてい
る。
【００３１】入出力ブロック５４，５５は入出力バッフ
ァ群からなり、内部バス５３その他の内部ノード信号を
外部ピン５６，５７へ出力し、また外部ピン５６，５７
から入力される外部入力信号をレベル変換してチップ内
部へ伝達するものである。ＣＰＵ５０、ＲＯＭ５１、Ｒ
ＡＭ５２はデータバス５３により接続されている。そし
て、ＣＰＵ５０からのアドレス信号５９によりＲＯＭ５
１のデータ、すなわち命令プログラムコードが読み出さ
れ、ＣＰＵ５０はその命令プログラムコードにより決め
られた演算処理を行う。電源回路ブロックＶＲＧにおい
てＣ１，Ｃ２は昇圧用容量素子で、外部ピンＶＴ，ＶＴ
Ｔ，ＶＤＢに外付けされる。また、電源回路ブロックＶ
ＲＧには外部ピン６１からリセット信号ＲＳＴが入力さ
れるようになっている。
ァ群からなり、内部バス５３その他の内部ノード信号を
外部ピン５６，５７へ出力し、また外部ピン５６，５７
から入力される外部入力信号をレベル変換してチップ内
部へ伝達するものである。ＣＰＵ５０、ＲＯＭ５１、Ｒ
ＡＭ５２はデータバス５３により接続されている。そし
て、ＣＰＵ５０からのアドレス信号５９によりＲＯＭ５
１のデータ、すなわち命令プログラムコードが読み出さ
れ、ＣＰＵ５０はその命令プログラムコードにより決め
られた演算処理を行う。電源回路ブロックＶＲＧにおい
てＣ１，Ｃ２は昇圧用容量素子で、外部ピンＶＴ，ＶＴ
Ｔ，ＶＤＢに外付けされる。また、電源回路ブロックＶ
ＲＧには外部ピン６１からリセット信号ＲＳＴが入力さ
れるようになっている。
【００３２】電源回路ブロックＶＲＧは図１，３，４に
て示したものと同一物であり、定電圧出力電圧ＶＲＥＧ
はＣＰＵ５０、ＲＯＭ５１、ＲＡＭ５２、及び入出力ブ
ロック５４，５５の電源電圧として供給される。チップ
電源電圧Ｖｃｃ（電池電圧）は１.５〜０.９Ｖの低電圧
でも昇圧回路１０により昇圧され、さらに定電圧回路１
１により電圧調整されるので、電池の終止電圧近くまで
Ｖｃｃ電圧が低下してきても、チップ内部回路はそれ以
上の電圧で駆動されることになり、低電圧・低消費電力
化動作が実現できる。そして、外部ピン６１からリセッ
ト信号ＲＳＴが入力されたとき、電源供給制御回路６０
は、ＣＰＵ５０、ＲＯＭ５１、ＲＡＭ５２、及び入出力
ブロック５４，５５から成る負荷回路への電源供給を停
止し、リセット信号ＲＳＴが解除されたときに、負荷回
路への電源供給を開始する。
て示したものと同一物であり、定電圧出力電圧ＶＲＥＧ
はＣＰＵ５０、ＲＯＭ５１、ＲＡＭ５２、及び入出力ブ
ロック５４，５５の電源電圧として供給される。チップ
電源電圧Ｖｃｃ（電池電圧）は１.５〜０.９Ｖの低電圧
でも昇圧回路１０により昇圧され、さらに定電圧回路１
１により電圧調整されるので、電池の終止電圧近くまで
Ｖｃｃ電圧が低下してきても、チップ内部回路はそれ以
上の電圧で駆動されることになり、低電圧・低消費電力
化動作が実現できる。そして、外部ピン６１からリセッ
ト信号ＲＳＴが入力されたとき、電源供給制御回路６０
は、ＣＰＵ５０、ＲＯＭ５１、ＲＡＭ５２、及び入出力
ブロック５４，５５から成る負荷回路への電源供給を停
止し、リセット信号ＲＳＴが解除されたときに、負荷回
路への電源供給を開始する。
【００３３】なお、本発明は本実施の形態に限定される
ことはなく、例えば、電流を特に多く要する、入出力ブ
ロックの電源をチップＶｃｃ電源電圧から共通に取り出
すバリエーションも考えられることは明らかである。
ことはなく、例えば、電流を特に多く要する、入出力ブ
ロックの電源をチップＶｃｃ電源電圧から共通に取り出
すバリエーションも考えられることは明らかである。
【００３４】本実施例では容量が外付けであり、チップ
面積増加は昇圧回路と定電圧回路に限定される特徴があ
る（０.１〜０.４ｕＦの容量を集積回路で実現すると大
きな面積を必要とする）。
面積増加は昇圧回路と定電圧回路に限定される特徴があ
る（０.１〜０.４ｕＦの容量を集積回路で実現すると大
きな面積を必要とする）。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
電源の立ち上げ時または外部負荷回路での負荷急変時
に、定電圧回路から外部負荷への電源供給の停止（もし
くは定電圧回路と外部負荷との電気的接続の切り離し）
が行われ、定電圧回路出力電圧がほぼ定格レベルに達し
た後に、定電圧回路から外部負荷への電源供給の開始
（もしくは定電圧回路と外部負荷との電気的接続）が行
われるので、より低電圧の下でも半導体集積回路装置は
正常に起動が可能となる。また低電圧の下でも起動可能
であるから、低消費電力の半導体集積回路装置を実現で
きる。
電源の立ち上げ時または外部負荷回路での負荷急変時
に、定電圧回路から外部負荷への電源供給の停止（もし
くは定電圧回路と外部負荷との電気的接続の切り離し）
が行われ、定電圧回路出力電圧がほぼ定格レベルに達し
た後に、定電圧回路から外部負荷への電源供給の開始
（もしくは定電圧回路と外部負荷との電気的接続）が行
われるので、より低電圧の下でも半導体集積回路装置は
正常に起動が可能となる。また低電圧の下でも起動可能
であるから、低消費電力の半導体集積回路装置を実現で
きる。
【図１】本発明の第１の実施の形態による半導体集積回
路装置の回路ブロック図である。
路装置の回路ブロック図である。
【図２】レベルシフト回路の回路図である。
【図３】本発明の第２の実施の形態による半導体集積回
路装置の回路ブロック図である。
路装置の回路ブロック図である。
【図４】本発明の第３の実施の形態による半導体集積回
路装置の回路ブロック図である。
路装置の回路ブロック図である。
【図５】本発明の第４の実施例の形態によるマイコンチ
ップの回路ブロック図である。
ップの回路ブロック図である。
【図６】従来の半導体集積回路装置の回路ブロック図で
ある。
ある。
【図７】定電圧回路の回路図である。
１０ 昇圧回路 １０Ｄ チャージポンプ回路 １１ 定電圧回路 １２ 負荷回路（ロジック・メモリ回路） １３ クロック発生回路 １４−１〜１４−５ レベルシフト回路 １６ タイマ回路 １７，４７ ラッチ回路 １８，１９ ＰＭＯＳ ２１ ＮＤＭＯＳ ２２，２３ ラダー抵抗 ２５ 演算増幅器 ４５ ＮＭＯＳ ５０ ＣＰＵ ５１ ＲＯＭ ５２ ＲＡＭ ５３ 内部バス ５４，５５ 入出力ブロック ６０ 電源供給制御回路 Ｃ１，Ｃ２，Ｃ３ 容量素子 Ｖｃｃ 電源電圧 ＶＲＥＦ 基準電圧源 ＶＤＢ 昇圧電圧 ＶＲＥＧ 定電圧回路出力電圧 ＶＲＧ 電源回路ブロック
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−112125（ＪＰ，Ａ) 特開 平１−206422（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02J 1/00 G05F 1/56 G06F 15/78 H02J 7/00 H02M 3/07
Claims (4)
- 【請求項１】 電源電圧を昇圧する昇圧回路と、該昇圧
回路の出力電圧を一定電圧に調整する定電圧回路から成
る電源回路、及び該電源回路から給電されるロジック・
メモリ回路から構成される半導体集積回路装置におい
て、 前記昇圧回路は容量とＭＯＳスイッチからなるチャージ
ポンプ回路、該チャージポンプ回路を駆動するクロック
の電圧を変換して該チャージポンプ回路に入力する電圧
レベルシフト回路で構成され、 前記定電圧回路は、前記昇圧回路の出力端と該定電圧回
路の出力端との間に接続された第１のＭＯＳスイッチ回
路と、該定電圧回路の出力電圧を分圧する分圧回路と、
該分圧回路の分圧電圧を入力とし該分圧電圧を基準電圧
に一致させるように前記第１のＭＯＳスイッチ回路を制
御する差動増幅器とを備えて成り、 前記電源回路と前記ロジック・メモリ回路の給電パス間
に第２のＭＯＳスイッチ回路を設け、該第２のＭＯＳス
イッチ回路を当該半導体集積回路装置に係るリセット信
号または電圧変動検出信号によりオフした後、所定時間
経過後に該第２のＭＯＳスイッチ回路をオンするＭＯＳ
スイッチ制御回路とを設けたことを特徴とする半導体集
積回路装置。 - 【請求項２】 電源と、該電源の電圧を昇圧して出力す
る昇圧回路と、該昇圧回路で昇圧された電圧を一定電圧
に調整する定電圧回路と、該定電圧回路の出力端子に接
続された容量素子とを備え、前記定電圧回路で調整した
一定電圧で、外部負荷回路に対して電源供給を行なう半
導体集積回路において、 前記電源の立ち上げまたは前記外部負荷回路での負荷急
変によるリセット信号入力時に、前記定電圧回路と前記
外部負荷回路との電気的接続を切り離し、リセット信号
が解除された時に、前記定電圧回路と前記外部負荷回路
とを電気的に接続する制御手段を設け、 該制御手段は、リセット信号を入力とし電圧レベル変換
を行なうレベルシフト回路と、前記定電圧回路と前記外
部負荷回路との間に設けられたＭＯＳスイッチとを備
え、前記レベルシフト回路からの出力信号により前記Ｍ
ＯＳスイッチをオフ状態に駆動し、所定時間後にオン状
態に駆動することを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１に記載の半導体集積回路装置に
おいて、 前記所定時間は、前記定電圧回路の出力整定期間に略等
しいことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１に記載の半導体集積回路装置に
おいて、 前記ＭＯＳスイッチ制御回路は、リセット信号または電
圧変動検出信号の入力と同時にカウントを開始するタイ
マ回路を含み、前記所定時間の計測を行なうことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00013496A JP3314226B2 (ja) | 1996-01-05 | 1996-01-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00013496A JP3314226B2 (ja) | 1996-01-05 | 1996-01-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191571A JPH09191571A (ja) | 1997-07-22 |
| JP3314226B2 true JP3314226B2 (ja) | 2002-08-12 |
Family
ID=11465569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00013496A Expired - Fee Related JP3314226B2 (ja) | 1996-01-05 | 1996-01-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3314226B2 (ja) |
Families Citing this family (10)
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|---|---|---|---|---|
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| JP2003284334A (ja) * | 2002-03-20 | 2003-10-03 | Sanyo Electric Co Ltd | 基準電圧発生回路およびそれを用いたバッテリ充電回路 |
| JP4532918B2 (ja) * | 2004-01-30 | 2010-08-25 | 東邦瓦斯株式会社 | ガバナ室用デジタル式自記圧力計 |
| JP4773147B2 (ja) | 2005-07-05 | 2011-09-14 | ルネサスエレクトロニクス株式会社 | 昇圧回路 |
| JP4311687B2 (ja) * | 2006-10-06 | 2009-08-12 | 日本テキサス・インスツルメンツ株式会社 | 電源回路およびバッテリ装置 |
| JP2008192083A (ja) * | 2007-02-07 | 2008-08-21 | Nippon Telegr & Teleph Corp <Ntt> | 低飽和レギュレータ回路 |
| KR100930830B1 (ko) * | 2007-06-29 | 2009-12-10 | 삼성전자주식회사 | 전력관리 회로, 이를 포함하는 전력관리 시스템, 및전력관리 방법 |
| WO2009022196A1 (en) * | 2007-08-13 | 2009-02-19 | Freescale Semiconductor, Inc. | Voltage supply circuitry and integrated corcuit therefor |
| JP6557991B2 (ja) * | 2015-02-24 | 2019-08-14 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
| CN206292719U (zh) * | 2016-12-05 | 2017-06-30 | 丽宝大数据股份有限公司 | 电子装置及其电源供应电路 |
-
1996
- 1996-01-05 JP JP00013496A patent/JP3314226B2/ja not_active Expired - Fee Related
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|---|---|
| JPH09191571A (ja) | 1997-07-22 |
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