JP3314226B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【0001】
【発明の属する技術分野】本発明は携帯用電気機器に使
用される半導体集積回路装置に係り、特に、ページャ、
ヘッドフォンステレオ、及びマイコンやシングルチップ
マイコン半導体集積回路装置(LSI)などに内蔵され
る半導体集積回路装置に関する。
用される半導体集積回路装置に係り、特に、ページャ、
ヘッドフォンステレオ、及びマイコンやシングルチップ
マイコン半導体集積回路装置(LSI)などに内蔵され
る半導体集積回路装置に関する。
【0002】
【従来の技術】従来、電源電圧の変動や雑音に対して安
定動作を図るため、もしくは低消費電力化を図るため
に、定電圧回路で構成される半導体集積回路装置が使用
されている。そして、ロジック・メモリ回路は、そのよ
うな定電圧回路の一定出力電圧により駆動される。しか
し、ロジック・メモリ回路の動作下限電圧を超えて(電
池)電圧が下がってくると、動作が停止するという問題
がある(電源電流供給能力があるにもかかわらず、電圧
レベルによって動作が停止する)。そのため、電源電圧
を昇圧する昇圧回路を設け、その昇圧回路の出力を定電
圧回路を介してロジック・メモリ回路に供給することが
行われている。
定動作を図るため、もしくは低消費電力化を図るため
に、定電圧回路で構成される半導体集積回路装置が使用
されている。そして、ロジック・メモリ回路は、そのよ
うな定電圧回路の一定出力電圧により駆動される。しか
し、ロジック・メモリ回路の動作下限電圧を超えて(電
池)電圧が下がってくると、動作が停止するという問題
がある(電源電流供給能力があるにもかかわらず、電圧
レベルによって動作が停止する)。そのため、電源電圧
を昇圧する昇圧回路を設け、その昇圧回路の出力を定電
圧回路を介してロジック・メモリ回路に供給することが
行われている。
【0003】従来の半導体集積回路装置の構成を図6に
示す。図6において、半導体集積回路装置は昇圧回路1
0、定電圧回路11、外部負荷(ロジック・メモリ)回
路12、クロック発生回路13、レベルシフト回路14
−1〜14−4、インバータ15、及び外付け容量C
1,C2,C3から成っている。
示す。図6において、半導体集積回路装置は昇圧回路1
0、定電圧回路11、外部負荷(ロジック・メモリ)回
路12、クロック発生回路13、レベルシフト回路14
−1〜14−4、インバータ15、及び外付け容量C
1,C2,C3から成っている。
【0004】昇圧回路10は、発振(分周)クロックP
1,P2によるチャージポンプ動作によって電源電圧V
ccを2倍に昇圧するもので、定電圧回路11は、出力
電圧VDBを一定電圧VREGに調整するものである
(VDB≧VREG)。
1,P2によるチャージポンプ動作によって電源電圧V
ccを2倍に昇圧するもので、定電圧回路11は、出力
電圧VDBを一定電圧VREGに調整するものである
(VDB≧VREG)。
【0005】定電圧回路11は、例えば図7に示したよ
うに基準電圧源VREF(電圧値VREF)、差動増幅
器25、デプレーション型NMOS(以下、NDMOS
という)スイッチ21、ラダー抵抗22(抵抗値R
1)、23(抵抗値R2)、NMOSスイッチ24から
構成されている。端子27の電圧は差動増幅器25のイ
ンバーティング入力端子に入力され、差動増幅器25の
出力26によりNDMOSスイッチ21のオン・オフ制
御、及び抵抗値の制御が行われ、これにより負帰還回路
が形成されている。端子27の電圧は基準電圧VREF
に一致するように負帰還がかかるので、出力電圧VRE
Gは次式で表わされる。 VREG=VREF・(R1+R2)/R2 ……(1) 通常、基準電圧VREFはNMOSとNDMOSのしき
い値電圧の絶対和によって生成される。NMOS24は
定電圧回路未使用時、ゲート電極信号28を“L”にし
てラダー抵抗の直流パスをカットし低消費電力化を図る
ために設けられている。
うに基準電圧源VREF(電圧値VREF)、差動増幅
器25、デプレーション型NMOS(以下、NDMOS
という)スイッチ21、ラダー抵抗22(抵抗値R
1)、23(抵抗値R2)、NMOSスイッチ24から
構成されている。端子27の電圧は差動増幅器25のイ
ンバーティング入力端子に入力され、差動増幅器25の
出力26によりNDMOSスイッチ21のオン・オフ制
御、及び抵抗値の制御が行われ、これにより負帰還回路
が形成されている。端子27の電圧は基準電圧VREF
に一致するように負帰還がかかるので、出力電圧VRE
Gは次式で表わされる。 VREG=VREF・(R1+R2)/R2 ……(1) 通常、基準電圧VREFはNMOSとNDMOSのしき
い値電圧の絶対和によって生成される。NMOS24は
定電圧回路未使用時、ゲート電極信号28を“L”にし
てラダー抵抗の直流パスをカットし低消費電力化を図る
ために設けられている。
【0006】昇圧回路の出力電圧VDBは電源電圧Vc
cのほぼ2倍になるが、昇圧回路10の入出力側では電
力は等しいので、電源電流Iccは昇圧回路(定電圧回
路)の出力電流IDB(=IREG)のほぼ2倍になる
(Vcc*Icc=VREG*IDB,2Vcc=VD
B)。したがって、一定電圧VREG、すなわち基準電
圧VREFは低消費電力化の観点からできるだけ下げる
ことが要求される。
cのほぼ2倍になるが、昇圧回路10の入出力側では電
力は等しいので、電源電流Iccは昇圧回路(定電圧回
路)の出力電流IDB(=IREG)のほぼ2倍になる
(Vcc*Icc=VREG*IDB,2Vcc=VD
B)。したがって、一定電圧VREG、すなわち基準電
圧VREFは低消費電力化の観点からできるだけ下げる
ことが要求される。
【0007】なお、レベルシフト回路14−1〜14−
4は電圧レベルを高電圧レベルに変換するものであり、
その構成は図2に示してある。すなわち、インバータ1
5の出力(論理振幅レベルVcc)、クロックP1,P
2(論理振幅レベル:VREG)をともに高電圧VDB
振幅レベルに変換する機能を持つものである。レベルシ
フト回路14−1〜14−4の詳細については後述す
る。
4は電圧レベルを高電圧レベルに変換するものであり、
その構成は図2に示してある。すなわち、インバータ1
5の出力(論理振幅レベルVcc)、クロックP1,P
2(論理振幅レベル:VREG)をともに高電圧VDB
振幅レベルに変換する機能を持つものである。レベルシ
フト回路14−1〜14−4の詳細については後述す
る。
【0008】
【発明が解決しようとする課題】ところで、上記従来の
半導体集積回路装置では、負荷(ロジック・メモリ)回
路を駆動する場合、リセット期間及びリセット解除後電
源電圧が立ち上がるまでの間、負荷回路の内部論理ノー
ドが不確定(不定)のため電源電流が増加する傾向があ
る。この傾向は、電源立ち上げ後に負荷回路のインピー
ダンスが急変した場合にも同様に現われる。
半導体集積回路装置では、負荷(ロジック・メモリ)回
路を駆動する場合、リセット期間及びリセット解除後電
源電圧が立ち上がるまでの間、負荷回路の内部論理ノー
ドが不確定(不定)のため電源電流が増加する傾向があ
る。この傾向は、電源立ち上げ後に負荷回路のインピー
ダンスが急変した場合にも同様に現われる。
【0009】そして、負荷回路への電源電流が増加し
て、電源電流が定格電流IREGの最大値を超えた場
合、過負荷のため半導体集積回路装置の出力電圧が立ち
上がらず、正常動作しなくなるという問題がある。これ
は、電池電圧で駆動する場合電池寿命を低下させる要因
ともなっており、改善が求められている。
て、電源電流が定格電流IREGの最大値を超えた場
合、過負荷のため半導体集積回路装置の出力電圧が立ち
上がらず、正常動作しなくなるという問題がある。これ
は、電池電圧で駆動する場合電池寿命を低下させる要因
ともなっており、改善が求められている。
【0010】本発明の目的は、電源電圧立ち上がり時
(昇圧起動がかけられたとき)、または外部負荷回路に
何らかの異常が発生した時に、負荷電流の一時的な電流
増大に対処可能な半導体集積回路装置を提供することに
ある。
(昇圧起動がかけられたとき)、または外部負荷回路に
何らかの異常が発生した時に、負荷電流の一時的な電流
増大に対処可能な半導体集積回路装置を提供することに
ある。
【0011】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電源電圧を昇圧する昇圧回路と、該昇圧
回路の出力電圧を一定電圧に調整する定電圧回路から成
る電源回路、及び該電源回路から給電されるロジック・
メモリ回路から構成される半導体集積回路装置におい
て、前記昇圧回路は容量とMOSスイッチからなるチャ
ージポンプ回路、該チャージポンプ回路を駆動するクロ
ックの電圧を変換して該チャージポンプ回路に入力する
電圧レベルシフト回路で構成され、前記定電圧回路は、
前記昇圧回路の出力端と該定電圧回路の出力端との間に
接続された第1のMOSスイッチ回路と、該定電圧回路
の出力電圧を分圧する分圧回路と、該分圧回路の分圧電
圧を入力とし該分圧電圧を基準電圧に一致させるように
前記第1のMOSスイッチ回路を制御する差動増幅器と
を備えて成り、前記電源回路と前記ロジック・メモリ回
路の給電パス間に第2のMOSスイッチ回路を設け、該
第2のMOSスイッチ回路を当該半導体集積回路装置に
係るリセット信号または電圧変動検出信号によりオフし
た後、所定時間経過後に該第2のMOSスイッチ回路を
オンするMOSスイッチ制御回路とを設けたことを特徴
としている。
め、本発明は、電源電圧を昇圧する昇圧回路と、該昇圧
回路の出力電圧を一定電圧に調整する定電圧回路から成
る電源回路、及び該電源回路から給電されるロジック・
メモリ回路から構成される半導体集積回路装置におい
て、前記昇圧回路は容量とMOSスイッチからなるチャ
ージポンプ回路、該チャージポンプ回路を駆動するクロ
ックの電圧を変換して該チャージポンプ回路に入力する
電圧レベルシフト回路で構成され、前記定電圧回路は、
前記昇圧回路の出力端と該定電圧回路の出力端との間に
接続された第1のMOSスイッチ回路と、該定電圧回路
の出力電圧を分圧する分圧回路と、該分圧回路の分圧電
圧を入力とし該分圧電圧を基準電圧に一致させるように
前記第1のMOSスイッチ回路を制御する差動増幅器と
を備えて成り、前記電源回路と前記ロジック・メモリ回
路の給電パス間に第2のMOSスイッチ回路を設け、該
第2のMOSスイッチ回路を当該半導体集積回路装置に
係るリセット信号または電圧変動検出信号によりオフし
た後、所定時間経過後に該第2のMOSスイッチ回路を
オンするMOSスイッチ制御回路とを設けたことを特徴
としている。
【0012】また、本発明は、電源と、該電源の電圧を
昇圧して出力する昇圧回路と、該昇圧回路で昇圧された
電圧を一定電圧に調整する定電圧回路と、該定電圧回路
の出力端子に接続された容量素子とを備え、前記定電圧
回路で調整した一定電圧で、外部負荷回路に対して電源
供給を行なう半導体集積回路において、前記電源の立ち
上げまたは前記外部負荷回路での負荷急変によるリセッ
ト信号入力時に、前記定電圧回路と前記外部負荷回路と
の電気的接続を切り離し、リセット信号が解除された時
に、前記定電圧回路と前記外部負荷回路とを電気的に接
続する制御手段を設け、該制御手段は、リセット信号を
入力とし電圧レベル変換を行なうレベルシフト回路と、
前記定電圧回路と前記外部負荷回路との間に設けられた
MOSスイッチとを備え、前記レベルシフト回路からの
出力信号により前記MOSスイッチをオフ状態に駆動
し、所定時間後にオン状態に駆動することを特徴として
いる。
昇圧して出力する昇圧回路と、該昇圧回路で昇圧された
電圧を一定電圧に調整する定電圧回路と、該定電圧回路
の出力端子に接続された容量素子とを備え、前記定電圧
回路で調整した一定電圧で、外部負荷回路に対して電源
供給を行なう半導体集積回路において、前記電源の立ち
上げまたは前記外部負荷回路での負荷急変によるリセッ
ト信号入力時に、前記定電圧回路と前記外部負荷回路と
の電気的接続を切り離し、リセット信号が解除された時
に、前記定電圧回路と前記外部負荷回路とを電気的に接
続する制御手段を設け、該制御手段は、リセット信号を
入力とし電圧レベル変換を行なうレベルシフト回路と、
前記定電圧回路と前記外部負荷回路との間に設けられた
MOSスイッチとを備え、前記レベルシフト回路からの
出力信号により前記MOSスイッチをオフ状態に駆動
し、所定時間後にオン状態に駆動することを特徴として
いる。
【0013】電源の立ち上げまたは外部負荷回路での負
荷急変によるリセット信号入力時に、例えば定電圧回路
と外部負荷回路との電気的接続を切り離すようにすれ
ば、定電圧回路は出力端子に外付けされた容量素子のみ
充電すれば良い。そして、容量素子への充電が完了した
時にリセット信号を解除するようにすれば、充電完了後
の容量素子が蓄電池として働き、容量素子の電荷と定電
圧回路出力によって負荷回路に電流が給電される。その
ため、より低電源電圧下においても半導体集積回路装置
は正常な起動ができ、また負荷回路側で異常が起こった
場合、負荷電流の急増などによる半導体集積回路装置へ
の悪影響を防止できる。
荷急変によるリセット信号入力時に、例えば定電圧回路
と外部負荷回路との電気的接続を切り離すようにすれ
ば、定電圧回路は出力端子に外付けされた容量素子のみ
充電すれば良い。そして、容量素子への充電が完了した
時にリセット信号を解除するようにすれば、充電完了後
の容量素子が蓄電池として働き、容量素子の電荷と定電
圧回路出力によって負荷回路に電流が給電される。その
ため、より低電源電圧下においても半導体集積回路装置
は正常な起動ができ、また負荷回路側で異常が起こった
場合、負荷電流の急増などによる半導体集積回路装置へ
の悪影響を防止できる。
【0014】上記MOSスイッチ制御回路は、リセット
信号または電圧変動検出信号の入力時に、電源回路から
ロジック・メモリ回路への電源供給を停止し、所定時間
(定電圧回路の出力整定時間に略等しい)経過後に電源
回路からロジック・メモリ回路への電源供給を開始す
る。
信号または電圧変動検出信号の入力時に、電源回路から
ロジック・メモリ回路への電源供給を停止し、所定時間
(定電圧回路の出力整定時間に略等しい)経過後に電源
回路からロジック・メモリ回路への電源供給を開始す
る。
【0015】上記MOSスイッチ制御回路は、リセット
信号または電圧変動検出信号の入力と同時にカウントを
開始するタイマ回路を含んだものである。
信号または電圧変動検出信号の入力と同時にカウントを
開始するタイマ回路を含んだものである。
【0016】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図面にお
いて、従来技術と同一の箇所には同一の符号を記すこと
とする。 (第1の実施の形態) 図1は、本発明に係る第1の実施の形態による半導体集
積回路装置のブロック図である。本実施の形態による半
導体集積回路装置は、クロック発生回路13、昇圧回路
10、定電圧回路11、レベルシフト回路14−1〜1
4−4、インバータ15、容量素子C1,C2,C3、
負荷回路12、タイマ回路16、ラッチ回路17、第1
導電型MOSトランジスタ(以下、単に第1導電型MO
Sという)19から成っている。また、昇圧回路10は
チャージポンプ回路10Dと入出力短絡用第1導電型M
OSトランジスタ18から成っている。なお、本実施の
形態においては、レベルシフト回路14−1〜14−
4、タイマ回路16、ラッチ回路17、及び第1導電型
MOS19が制御手段を構成している。
て図面を参照しながら詳細に説明する。なお、図面にお
いて、従来技術と同一の箇所には同一の符号を記すこと
とする。 (第1の実施の形態) 図1は、本発明に係る第1の実施の形態による半導体集
積回路装置のブロック図である。本実施の形態による半
導体集積回路装置は、クロック発生回路13、昇圧回路
10、定電圧回路11、レベルシフト回路14−1〜1
4−4、インバータ15、容量素子C1,C2,C3、
負荷回路12、タイマ回路16、ラッチ回路17、第1
導電型MOSトランジスタ(以下、単に第1導電型MO
Sという)19から成っている。また、昇圧回路10は
チャージポンプ回路10Dと入出力短絡用第1導電型M
OSトランジスタ18から成っている。なお、本実施の
形態においては、レベルシフト回路14−1〜14−
4、タイマ回路16、ラッチ回路17、及び第1導電型
MOS19が制御手段を構成している。
【0017】ここで、レベルシフト回路14−1〜14
−4は図2のように構成されている。図2に示したレベ
ルシフト回路は、低電圧V1を高電圧V2に変換するも
ので、PMOSトランジスタ(以下、単にPMOSとい
う)30,31,33,34、NMOSトランジスタ
(以下、単にNMOSという)32,35、及びCMO
Sインバータ36〜39で構成されている。CMOSイ
ンバータ38,39の電源電圧は電圧V2が供給され
る。入力電圧INが“H”(振幅V1)レベルの場合、
端子42は“L”(接地)レベルに、端子43は“H”
(振幅V1)レベルになる。そして、PMOS30とN
MOS35はオン状態に、PMOS33とNMOS32
はオフ状態になる。これによって、端子40及びPMO
S31のゲート電極電圧は“L”方向にシフトし、PM
OS31がオン状態になるので、高電圧V2はPMOS
30,31を介して端子41に伝達される。
−4は図2のように構成されている。図2に示したレベ
ルシフト回路は、低電圧V1を高電圧V2に変換するも
ので、PMOSトランジスタ(以下、単にPMOSとい
う)30,31,33,34、NMOSトランジスタ
(以下、単にNMOSという)32,35、及びCMO
Sインバータ36〜39で構成されている。CMOSイ
ンバータ38,39の電源電圧は電圧V2が供給され
る。入力電圧INが“H”(振幅V1)レベルの場合、
端子42は“L”(接地)レベルに、端子43は“H”
(振幅V1)レベルになる。そして、PMOS30とN
MOS35はオン状態に、PMOS33とNMOS32
はオフ状態になる。これによって、端子40及びPMO
S31のゲート電極電圧は“L”方向にシフトし、PM
OS31がオン状態になるので、高電圧V2はPMOS
30,31を介して端子41に伝達される。
【0018】端子41の電圧はPMOS34のゲート電
極にも入力されており、PMOS34がオフ状態にな
る。これによって、端子40の電圧はほとんど“L”に
なり、CMOSインバータ38,39の出力である、O
UTとOUTBにはそれぞれ“H”(振幅V2)及び
“L”(接地電位)が伝達される。また、入力電圧IN
が“L”(接地電位)の場合は、上記と対照的動作を行
う。このようにして入力信号INの電圧振幅はV1から
V2に変換される。
極にも入力されており、PMOS34がオフ状態にな
る。これによって、端子40の電圧はほとんど“L”に
なり、CMOSインバータ38,39の出力である、O
UTとOUTBにはそれぞれ“H”(振幅V2)及び
“L”(接地電位)が伝達される。また、入力電圧IN
が“L”(接地電位)の場合は、上記と対照的動作を行
う。このようにして入力信号INの電圧振幅はV1から
V2に変換される。
【0019】次に、図1に示した半導体集積回路装置の
動作について説明する。まず、リセット信号RSTが
“H”になると電源電圧Vccと昇圧回路10の出力端
子は第1導電型MOS18がオン状態になるため短絡さ
れ、出力電圧VDBはほぼVccレベルになる。同時に
クロック発生回路13が発振を開始し、2相クロックP
1,P2を発生する。昇圧回路10はレベルシフト回路
14−2,14−3を介して2相クロックP1,P2に
よって駆動され、リセット解除後もチャージポンプ動作
を継続し昇圧電圧VDBはほぼ2Vccになり、定電圧
回路11からは一定電圧VREGが出力される。以後、
定常状態では各レベルシフトの入出力電圧は確定してお
り安定な動作を行う。また、定電圧回路11の出力端子
には容量C3が接地電位との間に接続されており、蓄電
池として働くため電圧VREGは安定している。なお、
容量素子C1,C2は昇圧回路10がチャージポンプ動
作を行うための外付け容量である。
動作について説明する。まず、リセット信号RSTが
“H”になると電源電圧Vccと昇圧回路10の出力端
子は第1導電型MOS18がオン状態になるため短絡さ
れ、出力電圧VDBはほぼVccレベルになる。同時に
クロック発生回路13が発振を開始し、2相クロックP
1,P2を発生する。昇圧回路10はレベルシフト回路
14−2,14−3を介して2相クロックP1,P2に
よって駆動され、リセット解除後もチャージポンプ動作
を継続し昇圧電圧VDBはほぼ2Vccになり、定電圧
回路11からは一定電圧VREGが出力される。以後、
定常状態では各レベルシフトの入出力電圧は確定してお
り安定な動作を行う。また、定電圧回路11の出力端子
には容量C3が接地電位との間に接続されており、蓄電
池として働くため電圧VREGは安定している。なお、
容量素子C1,C2は昇圧回路10がチャージポンプ動
作を行うための外付け容量である。
【0020】ここで、制御手段の動作について説明す
る。レベルシフト回路14−1では、ノンインバーティ
ング出力RES1N、インバーティング出力RES1は
バッファを介せずそれぞれ端子41,40(図2参照)
から直接取り出される(他のレベルシフト回路14−2
〜14−4ではバッファを介した出力端子、すなわちO
UT,OUTBからそれぞれ取り出される)。リセット
信号RSTが(“H”)印加されると、出力信号RES
1Nは“L”になるので昇圧回路出力VDBはVccに
短絡され、負荷回路12はリセット状態になる。また、
出力信号RES1は“H”(VDBレベル)になるので
ラッチ回路17はセットされ、PMOS19はオフ状態
になる。同時に、クロックP2がタイマ回路16に入力
され、設定タイマ時間値経過後タイマ回路16からの出
力によってラッチ回路17はリセットされ、PMOS1
9はオン状態になる。
る。レベルシフト回路14−1では、ノンインバーティ
ング出力RES1N、インバーティング出力RES1は
バッファを介せずそれぞれ端子41,40(図2参照)
から直接取り出される(他のレベルシフト回路14−2
〜14−4ではバッファを介した出力端子、すなわちO
UT,OUTBからそれぞれ取り出される)。リセット
信号RSTが(“H”)印加されると、出力信号RES
1Nは“L”になるので昇圧回路出力VDBはVccに
短絡され、負荷回路12はリセット状態になる。また、
出力信号RES1は“H”(VDBレベル)になるので
ラッチ回路17はセットされ、PMOS19はオフ状態
になる。同時に、クロックP2がタイマ回路16に入力
され、設定タイマ時間値経過後タイマ回路16からの出
力によってラッチ回路17はリセットされ、PMOS1
9はオン状態になる。
【0021】本実施の形態では、システムリセット信号
印加と同時に定電圧回路11から負荷回路12への電流
給電が停止し、タイマ値によって給電停止解除の時刻を
自由に設定することができるという利点がある。
印加と同時に定電圧回路11から負荷回路12への電流
給電が停止し、タイマ値によって給電停止解除の時刻を
自由に設定することができるという利点がある。
【0022】また、本実施の形態では、電源立ち上げ時
やシステムリセット時のリセット信号RSTが入力され
た場合について説明したが、この他に、異常発生やモー
ド切り替えなどによる負荷回路の過負荷または負荷急変
時に対しても、リセット信号の代わりに、異常検出信号
またはモード切り替え信号を使えば容易に対応できるこ
とは明らかである。なお、以下の説明においても、便宜
上すべて電源立ち上げ時やシステムリセット時を例にす
るが、負荷回路の過負荷または負荷急変時に対しても適
用できることは勿論である。
やシステムリセット時のリセット信号RSTが入力され
た場合について説明したが、この他に、異常発生やモー
ド切り替えなどによる負荷回路の過負荷または負荷急変
時に対しても、リセット信号の代わりに、異常検出信号
またはモード切り替え信号を使えば容易に対応できるこ
とは明らかである。なお、以下の説明においても、便宜
上すべて電源立ち上げ時やシステムリセット時を例にす
るが、負荷回路の過負荷または負荷急変時に対しても適
用できることは勿論である。
【0023】(第2の実施の形態) 図3は本発明の第2の実施の形態を示している。本実施
の形態が第1の実施の形態と異なっている点について説
明する。本実施の形態では、レベルシフト回路14−
5、及びCMOSスイッチを構成するPMOS19とN
MOS45が設けられている。本実施の形態において
は、レベルシフト回路14−1〜14−5、PMOS1
9及びNMOS45が制御手段を構成している。
の形態が第1の実施の形態と異なっている点について説
明する。本実施の形態では、レベルシフト回路14−
5、及びCMOSスイッチを構成するPMOS19とN
MOS45が設けられている。本実施の形態において
は、レベルシフト回路14−1〜14−5、PMOS1
9及びNMOS45が制御手段を構成している。
【0024】システムリセット信号RSTが(“H”)
印加されると、レベルシフト出力信号RES1N,RE
S1Pがそれぞれ“L”,“H”になるので、上記CM
OSスイッチはオフ状態となり、負荷回路12への給電
を停止する。同時に、レベルシフト回路14−5の出力
RESNも“L”になるので負荷回路12はリセット状
態になる。リセット信号RSTが解除(“L”)される
と、信号RES1N,RESN,RES1Pはそれぞれ
“H”,“H”,“L”になるので、上記CMOSスイ
ッチはオン状態となり、負荷回路12は通常動作モード
に復帰する。
印加されると、レベルシフト出力信号RES1N,RE
S1Pがそれぞれ“L”,“H”になるので、上記CM
OSスイッチはオフ状態となり、負荷回路12への給電
を停止する。同時に、レベルシフト回路14−5の出力
RESNも“L”になるので負荷回路12はリセット状
態になる。リセット信号RSTが解除(“L”)される
と、信号RES1N,RESN,RES1Pはそれぞれ
“H”,“H”,“L”になるので、上記CMOSスイ
ッチはオン状態となり、負荷回路12は通常動作モード
に復帰する。
【0025】本実施の形態では、リセット期間のみ電流
給電が停止する。また、電流給電制御用スイッチがCM
OSで構成されているためにオン抵抗が小さく、低電圧
においても給電能力の低下が少ないという利点がある。
給電が停止する。また、電流給電制御用スイッチがCM
OSで構成されているためにオン抵抗が小さく、低電圧
においても給電能力の低下が少ないという利点がある。
【0026】(第3の実施の形態) 図4は本発明の第3の実施の形態を示している。本実施
の形態も、第2の実施の形態と同じように、PMOS1
9とNMOS45から成るCMOSスイッチが設けられ
ている。さらに本実施の形態では、ラッチ回路17,4
7とタイマ回路16が追加されている。本実施の形態に
おいては、レベルシフト回路14−1〜14−4、タイ
マ回路16、ラッチ回路17,47、PMOS19及び
NMOS45が制御手段を構成している。
の形態も、第2の実施の形態と同じように、PMOS1
9とNMOS45から成るCMOSスイッチが設けられ
ている。さらに本実施の形態では、ラッチ回路17,4
7とタイマ回路16が追加されている。本実施の形態に
おいては、レベルシフト回路14−1〜14−4、タイ
マ回路16、ラッチ回路17,47、PMOS19及び
NMOS45が制御手段を構成している。
【0027】リセット信号RSTが(“H”)印加され
ると、レベルシフト出力RES1は“H”になるので、
ラッチ回路17,47はそれぞれセット、リセットさ
れ、PMOS19及びNMOS45はともにオフ状態に
なる。同時に、RES1Nも“L”になるので負荷回路
12はリセット状態になる。
ると、レベルシフト出力RES1は“H”になるので、
ラッチ回路17,47はそれぞれセット、リセットさ
れ、PMOS19及びNMOS45はともにオフ状態に
なる。同時に、RES1Nも“L”になるので負荷回路
12はリセット状態になる。
【0028】一方、レベルシフト回路14−3の出力
(クロックP2のレベル変換出力)によりタイマ回路1
6は起動し、そのタイムアップ出力によりラッチ回路1
7,47はそれぞれリセット、セットされる。これによ
り、CMOSスイッチはオン状態になり、また信号RE
S1Nは“H”になるので負荷回路12は通常動作モー
ドに復帰する。
(クロックP2のレベル変換出力)によりタイマ回路1
6は起動し、そのタイムアップ出力によりラッチ回路1
7,47はそれぞれリセット、セットされる。これによ
り、CMOSスイッチはオン状態になり、また信号RE
S1Nは“H”になるので負荷回路12は通常動作モー
ドに復帰する。
【0029】本実施の形態では、リセット信号の印加と
同時に負荷回路への電流給電が停止するが、電流給電停
止の解除はタイマ回路16のタイマ値によって自由に変
更することができるという利点がある。
同時に負荷回路への電流給電が停止するが、電流給電停
止の解除はタイマ回路16のタイマ値によって自由に変
更することができるという利点がある。
【0030】(第4の実施の形態) 図5は本発明の第4の実施の形態を示している。本実施
の形態は、第1〜第3の実施の形態で説明した半導体集
積回路装置をマイコンチップに応用したものである。す
なわち、シングルマイコンチップ58は、通常の論理演
算装置(CPU)50,リードオンメモリ(ROM)5
1、リード/ライトメモリRAM52、入出力ブロック
54,55の他に、昇圧回路10、定電圧回路11及び
電源供給制御回路60からなる電源回路ブロックVGR
から構成される。なお、電源供給制御回路60は、MO
SスイッチとそのMOSスイッチのオン・オフを制御す
る回路(タイマ回路やラッチ回路等)で構成されてい
る。
の形態は、第1〜第3の実施の形態で説明した半導体集
積回路装置をマイコンチップに応用したものである。す
なわち、シングルマイコンチップ58は、通常の論理演
算装置(CPU)50,リードオンメモリ(ROM)5
1、リード/ライトメモリRAM52、入出力ブロック
54,55の他に、昇圧回路10、定電圧回路11及び
電源供給制御回路60からなる電源回路ブロックVGR
から構成される。なお、電源供給制御回路60は、MO
SスイッチとそのMOSスイッチのオン・オフを制御す
る回路(タイマ回路やラッチ回路等)で構成されてい
る。
【0031】入出力ブロック54,55は入出力バッフ
ァ群からなり、内部バス53その他の内部ノード信号を
外部ピン56,57へ出力し、また外部ピン56,57
から入力される外部入力信号をレベル変換してチップ内
部へ伝達するものである。CPU50、ROM51、R
AM52はデータバス53により接続されている。そし
て、CPU50からのアドレス信号59によりROM5
1のデータ、すなわち命令プログラムコードが読み出さ
れ、CPU50はその命令プログラムコードにより決め
られた演算処理を行う。電源回路ブロックVRGにおい
てC1,C2は昇圧用容量素子で、外部ピンVT,VT
T,VDBに外付けされる。また、電源回路ブロックV
RGには外部ピン61からリセット信号RSTが入力さ
れるようになっている。
ァ群からなり、内部バス53その他の内部ノード信号を
外部ピン56,57へ出力し、また外部ピン56,57
から入力される外部入力信号をレベル変換してチップ内
部へ伝達するものである。CPU50、ROM51、R
AM52はデータバス53により接続されている。そし
て、CPU50からのアドレス信号59によりROM5
1のデータ、すなわち命令プログラムコードが読み出さ
れ、CPU50はその命令プログラムコードにより決め
られた演算処理を行う。電源回路ブロックVRGにおい
てC1,C2は昇圧用容量素子で、外部ピンVT,VT
T,VDBに外付けされる。また、電源回路ブロックV
RGには外部ピン61からリセット信号RSTが入力さ
れるようになっている。
【0032】電源回路ブロックVRGは図1,3,4に
て示したものと同一物であり、定電圧出力電圧VREG
はCPU50、ROM51、RAM52、及び入出力ブ
ロック54,55の電源電圧として供給される。チップ
電源電圧Vcc(電池電圧)は1.5〜0.9Vの低電圧
でも昇圧回路10により昇圧され、さらに定電圧回路1
1により電圧調整されるので、電池の終止電圧近くまで
Vcc電圧が低下してきても、チップ内部回路はそれ以
上の電圧で駆動されることになり、低電圧・低消費電力
化動作が実現できる。そして、外部ピン61からリセッ
ト信号RSTが入力されたとき、電源供給制御回路60
は、CPU50、ROM51、RAM52、及び入出力
ブロック54,55から成る負荷回路への電源供給を停
止し、リセット信号RSTが解除されたときに、負荷回
路への電源供給を開始する。
て示したものと同一物であり、定電圧出力電圧VREG
はCPU50、ROM51、RAM52、及び入出力ブ
ロック54,55の電源電圧として供給される。チップ
電源電圧Vcc(電池電圧)は1.5〜0.9Vの低電圧
でも昇圧回路10により昇圧され、さらに定電圧回路1
1により電圧調整されるので、電池の終止電圧近くまで
Vcc電圧が低下してきても、チップ内部回路はそれ以
上の電圧で駆動されることになり、低電圧・低消費電力
化動作が実現できる。そして、外部ピン61からリセッ
ト信号RSTが入力されたとき、電源供給制御回路60
は、CPU50、ROM51、RAM52、及び入出力
ブロック54,55から成る負荷回路への電源供給を停
止し、リセット信号RSTが解除されたときに、負荷回
路への電源供給を開始する。
【0033】なお、本発明は本実施の形態に限定される
ことはなく、例えば、電流を特に多く要する、入出力ブ
ロックの電源をチップVcc電源電圧から共通に取り出
すバリエーションも考えられることは明らかである。
ことはなく、例えば、電流を特に多く要する、入出力ブ
ロックの電源をチップVcc電源電圧から共通に取り出
すバリエーションも考えられることは明らかである。
【0034】本実施例では容量が外付けであり、チップ
面積増加は昇圧回路と定電圧回路に限定される特徴があ
る(0.1〜0.4uFの容量を集積回路で実現すると大
きな面積を必要とする)。
面積増加は昇圧回路と定電圧回路に限定される特徴があ
る(0.1〜0.4uFの容量を集積回路で実現すると大
きな面積を必要とする)。
【0035】
【発明の効果】以上説明したように、本発明によれば、
電源の立ち上げ時または外部負荷回路での負荷急変時
に、定電圧回路から外部負荷への電源供給の停止(もし
くは定電圧回路と外部負荷との電気的接続の切り離し)
が行われ、定電圧回路出力電圧がほぼ定格レベルに達し
た後に、定電圧回路から外部負荷への電源供給の開始
(もしくは定電圧回路と外部負荷との電気的接続)が行
われるので、より低電圧の下でも半導体集積回路装置は
正常に起動が可能となる。また低電圧の下でも起動可能
であるから、低消費電力の半導体集積回路装置を実現で
きる。
電源の立ち上げ時または外部負荷回路での負荷急変時
に、定電圧回路から外部負荷への電源供給の停止(もし
くは定電圧回路と外部負荷との電気的接続の切り離し)
が行われ、定電圧回路出力電圧がほぼ定格レベルに達し
た後に、定電圧回路から外部負荷への電源供給の開始
(もしくは定電圧回路と外部負荷との電気的接続)が行
われるので、より低電圧の下でも半導体集積回路装置は
正常に起動が可能となる。また低電圧の下でも起動可能
であるから、低消費電力の半導体集積回路装置を実現で
きる。
【図1】本発明の第1の実施の形態による半導体集積回
路装置の回路ブロック図である。
路装置の回路ブロック図である。
【図2】レベルシフト回路の回路図である。
【図3】本発明の第2の実施の形態による半導体集積回
路装置の回路ブロック図である。
路装置の回路ブロック図である。
【図4】本発明の第3の実施の形態による半導体集積回
路装置の回路ブロック図である。
路装置の回路ブロック図である。
【図5】本発明の第4の実施例の形態によるマイコンチ
ップの回路ブロック図である。
ップの回路ブロック図である。
【図6】従来の半導体集積回路装置の回路ブロック図で
ある。
ある。
【図7】定電圧回路の回路図である。
10 昇圧回路 10D チャージポンプ回路 11 定電圧回路 12 負荷回路(ロジック・メモリ回路) 13 クロック発生回路 14−1〜14−5 レベルシフト回路 16 タイマ回路 17,47 ラッチ回路 18,19 PMOS 21 NDMOS 22,23 ラダー抵抗 25 演算増幅器 45 NMOS 50 CPU 51 ROM 52 RAM 53 内部バス 54,55 入出力ブロック 60 電源供給制御回路 C1,C2,C3 容量素子 Vcc 電源電圧 VREF 基準電圧源 VDB 昇圧電圧 VREG 定電圧回路出力電圧 VRG 電源回路ブロック
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−112125(JP,A) 特開 平1−206422(JP,A) (58)調査した分野(Int.Cl.7,DB名) H02J 1/00 G05F 1/56 G06F 15/78 H02J 7/00 H02M 3/07
Claims (4)
- 【請求項1】 電源電圧を昇圧する昇圧回路と、該昇圧
回路の出力電圧を一定電圧に調整する定電圧回路から成
る電源回路、及び該電源回路から給電されるロジック・
メモリ回路から構成される半導体集積回路装置におい
て、 前記昇圧回路は容量とMOSスイッチからなるチャージ
ポンプ回路、該チャージポンプ回路を駆動するクロック
の電圧を変換して該チャージポンプ回路に入力する電圧
レベルシフト回路で構成され、 前記定電圧回路は、前記昇圧回路の出力端と該定電圧回
路の出力端との間に接続された第1のMOSスイッチ回
路と、該定電圧回路の出力電圧を分圧する分圧回路と、
該分圧回路の分圧電圧を入力とし該分圧電圧を基準電圧
に一致させるように前記第1のMOSスイッチ回路を制
御する差動増幅器とを備えて成り、 前記電源回路と前記ロジック・メモリ回路の給電パス間
に第2のMOSスイッチ回路を設け、該第2のMOSス
イッチ回路を当該半導体集積回路装置に係るリセット信
号または電圧変動検出信号によりオフした後、所定時間
経過後に該第2のMOSスイッチ回路をオンするMOS
スイッチ制御回路とを設けたことを特徴とする半導体集
積回路装置。 - 【請求項2】 電源と、該電源の電圧を昇圧して出力す
る昇圧回路と、該昇圧回路で昇圧された電圧を一定電圧
に調整する定電圧回路と、該定電圧回路の出力端子に接
続された容量素子とを備え、前記定電圧回路で調整した
一定電圧で、外部負荷回路に対して電源供給を行なう半
導体集積回路において、 前記電源の立ち上げまたは前記外部負荷回路での負荷急
変によるリセット信号入力時に、前記定電圧回路と前記
外部負荷回路との電気的接続を切り離し、リセット信号
が解除された時に、前記定電圧回路と前記外部負荷回路
とを電気的に接続する制御手段を設け、 該制御手段は、リセット信号を入力とし電圧レベル変換
を行なうレベルシフト回路と、前記定電圧回路と前記外
部負荷回路との間に設けられたMOSスイッチとを備
え、前記レベルシフト回路からの出力信号により前記M
OSスイッチをオフ状態に駆動し、所定時間後にオン状
態に駆動することを特徴とする半導体集積回路装置。 - 【請求項3】 請求項1に記載の半導体集積回路装置に
おいて、 前記所定時間は、前記定電圧回路の出力整定期間に略等
しいことを特徴とする半導体集積回路装置。 - 【請求項4】 請求項1に記載の半導体集積回路装置に
おいて、 前記MOSスイッチ制御回路は、リセット信号または電
圧変動検出信号の入力と同時にカウントを開始するタイ
マ回路を含み、前記所定時間の計測を行なうことを特徴
とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00013496A JP3314226B2 (ja) | 1996-01-05 | 1996-01-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00013496A JP3314226B2 (ja) | 1996-01-05 | 1996-01-05 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09191571A JPH09191571A (ja) | 1997-07-22 |
JP3314226B2 true JP3314226B2 (ja) | 2002-08-12 |
Family
ID=11465569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00013496A Expired - Fee Related JP3314226B2 (ja) | 1996-01-05 | 1996-01-05 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3314226B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3179419B2 (ja) * | 1998-10-29 | 2001-06-25 | 山形日本電気株式会社 | 昇圧回路装置 |
JP2003284334A (ja) * | 2002-03-20 | 2003-10-03 | Sanyo Electric Co Ltd | 基準電圧発生回路およびそれを用いたバッテリ充電回路 |
JP4532918B2 (ja) * | 2004-01-30 | 2010-08-25 | 東邦瓦斯株式会社 | ガバナ室用デジタル式自記圧力計 |
JP4773147B2 (ja) | 2005-07-05 | 2011-09-14 | ルネサスエレクトロニクス株式会社 | 昇圧回路 |
JP4311687B2 (ja) * | 2006-10-06 | 2009-08-12 | 日本テキサス・インスツルメンツ株式会社 | 電源回路およびバッテリ装置 |
JP2008192083A (ja) * | 2007-02-07 | 2008-08-21 | Nippon Telegr & Teleph Corp <Ntt> | 低飽和レギュレータ回路 |
KR100930830B1 (ko) * | 2007-06-29 | 2009-12-10 | 삼성전자주식회사 | 전력관리 회로, 이를 포함하는 전력관리 시스템, 및전력관리 방법 |
WO2009022196A1 (en) * | 2007-08-13 | 2009-02-19 | Freescale Semiconductor, Inc. | Voltage supply circuitry and integrated corcuit therefor |
JP6557991B2 (ja) * | 2015-02-24 | 2019-08-14 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
CN206292719U (zh) * | 2016-12-05 | 2017-06-30 | 丽宝大数据股份有限公司 | 电子装置及其电源供应电路 |
-
1996
- 1996-01-05 JP JP00013496A patent/JP3314226B2/ja not_active Expired - Fee Related
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JPH09191571A (ja) | 1997-07-22 |
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