CN1169204A - 快速存储器的电源 - Google Patents

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CN1169204A
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J·J·贾范尼法
K·D·梅士特
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英特尔公司
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    • G11C5/143Detection of memory cassette insertion/removal; Continuity checks of supply and ground lines ; Detection of supply variations/interruptions/levels ; Switching between alternative supplies

Abstract

一种带有内部电源(60A、240、245和250)的集成电路,它包括用来选择(图13A)外部电源电压或内部电源以向集成电路的其余电路馈送电压的电路(270)。此集成电路包含用来探测外部电压电平的电压探测电路和一个用来响应探测到的外部电压而选择外部电源电压或内部电源的控制电路。此集成电路可以是一个快速EEPROM,而外部电压可以是工作电源电压VCC和编程电源电压VPP。

Description

快速存储器的电源

本发明一般涉及到集成电路的功率管理,更确切地说是非易失存储器件的功率管理。

计算机系统的应用已如此广泛,以致于计算机系统所消耗的功率已成为计算机系统设计者和消费者所关注的事情。为了降低计算机系统运行所需功率的成本和能源消耗,一些制造厂家已在追求设计消耗较少功率的“绿色个人计算机”的目标。采用可充电电池作为电源的移动或便携式计算机的制造厂家也试图降低功率消耗以便移动计算机系统可不充电地使用更长的时间。

为了降低功率消耗和延长电池寿命,许多用作计算机系统元件的集成电路正被设计成运行于低电压电平。例如,用于便携式计算机中的电路和元件被设计成只工作于诸如5V或3.3V的电压电平。这就降低了功率消耗并使电路中可彼此更紧密地放置更多的元件。

不幸的是,降低计算机系统功率消耗的潮流可能与提供便携式计算机系统的售后升级和增加器件的愿望发生抵触。可用来提高便携式计算机系统的多功能性的一类器件是快速电可擦可编程只读存储器(“快速EEPROM”)。快速EEPROM是非易失存储器件,可由用户编程和擦除,而且快速EEPROM可用作例如BIOS ROM或用作插入式存储卡的部件。快速EEPROM所要求的编程和擦除电压通常高于绿色个人计算机和便携式计算机的降低了的电源所能直接提供的电压。

为使快速EEPROM能够用于降低了电压的计算机系统设计中,一个解决方法是在快速EEPROM外部提供充电激励电路以便将计算机系统的电源电平提高到快速EEPROM所要求的更高的电压电平。这一解决方法的困难是分立的充电激励电路占用印刷电路板的空间,而这种空间在便携式计算机系统中是非常宝贵的。

一个变通的解决方法是将快速EEPROM设计成包括充电激励电路以便内部产生快速EEPROM所需的较高的电压电平。此法的一个困难是快速EEPROM的内部充电激励占用半导体管心空间,这就可能需要增加快速EEPROM的半导体管心的尺寸。另一困难是内部充电激励电路有可能无法提供足够的电流来与外部充电激励同样快速地对存储单元阵列进行编程和擦除,因而可能降低快速EEPROM的运行速度。

因此,本发明的目的是提供一种包括内部电源的快速EEPROM。

本发明的另一目的是提供对加于集成电路的外部电源电压进行探测的电路。

本发明的另一目的是提供能够根据探测到的外部电压电平而选择内部电源或外部电源管脚的输出的电路。

利用一种包括一个连接于第一外部电源电压的第一导体和一个连接于第二外部电源电压的第二导体的快速EEPROM,提供了本发明的这些和其它的目的。此快速EEPROM还包括一个连接于第一导体的用来根据第一外部电源电压而提供处于第一电压电平的第一内部电源电压的第一内部电源,以及一个连接于第二导体的用来根据第二外部电源电压而提供处于第二电压电平的第二内部电源电压的第二内部电源。在各导体和存储单元阵列之间以及内部电源和存储单元阵列之间连接了多个开关。第一电压探测器电路连接于第一导体以便输出一个表明第一外部电源电压是否处于第一电压电平的第一信号,而第二电压探测器连接于第二导体以便输出一个表明第二外部电源电压是否处于第二电压电平的第二信号。控制电路连接于第一和第二电压探测器电路以及开关。控制电路控制着各个开关,以便根据第一信号而有选择地将第一导体或第一内部电源连接于集成电路的其余电路。控制电路还控制各开关以便根据第二信号而有选择地将第二导体或第二内部电源连接于集成电路的其余电路。快速EEPROM制作在一个单一的半导体衬底上。

从下列附图和详细描述中,将明了本发明的其它目的、特点和优点。

本发明将用举例的方法来加以说明,而且不局限于附图,在这些附图中,相似的参考号表示相似的元件,其中:图1示出了一种计算机系统,它包括一个或更多个带有新颖电路的元件。

图2示出了一种包括新颖电路的快速EEPROM。

图3A和3B示出了根据不同实施例的快速EEPROM的智能电压电路。

图4示出了一种锁模VCC探测器。

图5示出了锁模VCC探测器的行为。

图6示出了一种连续模VCC探测器。

图7示出了连续模VCC探测器的行为。

图8示出了一种可工作于锁模和连续模二种模式的VCC探测器。

图9更详细地示出了VCC探测器的漏偏置控制电路。

图10示出了一种时钟电压探测器电路。

图11示出了一种5/12V VPP电平探测器电路。

图12示出了一个第二5/12V VPP电平探测器电路。

图13A和13B示出了根据不同实施例的内部电源。

图14示出了一种包括调节电路和充电激励器的内部电源。

图15更详细地示出了一个充电激励器。

图16示出了可提供给图15充电激励器的时钟信号。

图17示出了内部电源,其中三个充电激励电路共享同一个充电激励器。

图18示出了内部电源,其中四个充电激励电路共享同一个充电激励器。

图19示出了待用充电激励器的调节电路。

图20示出了脉冲发生器的输出以及根据脉冲发生器产生的脉冲而被启动的一个充电激励器的相应的电流消耗。

图21更详细地示出了脉冲发生器电路。

图22示出了一种采用亚阈值偏置的脉冲发生器电路的振荡器。

图23A和23B是流程图,示出了包括图3A所示智能电压电路的快速EEPROM20的工作方法。

图24A和24B是流程图,示出了包括图3B所示智能电压电路的快速EEPROM20的工作方法。

图1示出了一个通用计算机系统10,它包括一个电源11、一个中央处理器(CPU)12、一个主存储器13、一个只读存储器14、一个大容量存储器件15、一个帧缓冲器16、以及一个输入器件17,所有这些都连接于总线19。总线19包括数据线且用作计算机系统10各元件的主要互连,以便数据可在各元件之间传输。计算机系统10还包括一个连接于帧缓冲器16的用来接收显示用图象数据的显示器件18。只读存储器14可以是一个快速EEPROM,而大容量存储器件可以是一个包括多个快速EEPROM的用来模仿硬磁盘驱动器的“固态磁盘驱动器”。

此计算机系统10可以是一个便携式计算机、一个工作站、一个小型计算机、一个可编程数字助手(PDA)、一个大型计算机或一个任何其它类型的计算机,且计算机系统10的功率要求被相应地确定。例如,若计算机系统10是一个工作站,则系统工作电压VCC可为5.0V,其中若计算机系统10是一个用可充电电池工作的便携式计算机,则系统工作电压VCC可为3.3V。计算机系统10也可能是一个根据功率是由可充电电池还是由AC适配器供给而提供不同的工作电压电平的便携式计算机系统。

因此,电源11包括一种用来将计算机系统10的工作电压VCC经由总线19的功率引线馈至计算机系统各元件的VCC电源输出。其中的计算机系统10是一个便携式计算机,电源11可以是一个可充电电池。电源11也可以包括一个用来将12V编程电压VPP馈至只读存储器14或大容量存储器件15的VPP电源输出。若电源11不包括分立的VPP电源输出,则包括在计算机系统10中的快速EEPROM的VPP输入端可连接起来接收VCC工作电压。

计算机系统10的快速EEPROM包括使快速EEPROM可工作于VCC等于3.3V或5.0V且VPP等于5.0V或12.0V情况下的电路。因此,每个快速EEPROM包括用来探测由电源11所馈送的电源电压的电路,其中每个快速EEPROM根据探测到的电压来配置自己的工作。不是计算机系统10的所有快速EEPROM都需要包括这种电路。

图2示出了一个包括用来探测系统电源电压的电路的快速EEPROM。此快速EEPROM20是一个集成电路,它可制作在一个单一的半导体衬底上,且一般包括一个含有多个快速存储单元22的存储单元阵列21,其中每个快速存储单元是一个带有一个选择栅、一个浮栅、一个漏和一个源的浮栅晶体管器件。存储单元阵列21的快速存储单元22排列成行与列组成的矩阵,其中一个公共字线被连接于一行中各快速存储单元的选择栅,而一个公共位线被连接于一列中各快速存储单元的漏。

借助于将过量电荷置于浮栅,使快速存储单元22的阈值电压Vt升高而对快速存储单元22进行编程。快速存储单元22可被置于可由一位或更多位代表的二个或更多个模拟态。借助于将12.0V加于栅、6.0V加于漏并将源接地,使电子被热电子注入而置于浮栅上,可实现编程。借助于从浮栅上清除过量的电荷,可擦除快速存储单元22,而借助于将12.0V加至源、将栅接地并使漏浮置,使电子通过电子隧穿而从浮栅被清除,可实现擦除。有可能同时擦除几个快速存储单元,同时擦除几个快速存储单元的操作即所知的“块擦除”。

为了确定快速存储单元22是处于擦除态还是处于编程态,一个恒定电压被加于快速存储单元的选择栅以读取快速存储单元22的漏-源电流。借助于将5.0V加至栅、将源接地并将1.0V加于漏,可实现这一读取操作。为了在选定的快速存储单元组上执行读出、编程和擦除操作,快速EEPROM20包括字线开关和译码器23、源开关和译码器24以及位线开关和译码器25,所有这些都受控制器26控制以选择所需的快速存储单元并将适当的电压加于选定的快速存储单元。智能电压电路27连接于快速EEPROM20的VCC和VPP输入脚,并被用来根据探测到的快速EEPROM20的电源电平和工作模式而将所需电压馈至字线开关和译码器23、源开关和译码器24以及位线开关和译码器25。

智能电压电路27包括内部电源(示于图3A和3B),若外部供电电平被确定为低于存储单元阵列21编程、擦除或读出所需的值,则可选择此内部电源来为快速EEPROM提供所需的电压。例如,若外部工作电源电压VCC被测得为3.3V,则可启动内部电源来提供5.0V输出,但若外部工作电源电压VCC被测得为5.0V,则不启动内部电源而将此外部工作电源电压VCC提供给存储单元阵列21。同样,若外部编程电源电压VPP被测得为5.0V,则在编程和擦除过程中可启动内部电源来提供12.0V输出,但若外部编程电源电压VPP被测得为12.0V,则不启动内部电源,而将此外部编程电源电压VPP提供给存储单元阵列。

于是,此智能电压电路27就使同一种快速EEPROM20可用于工作于高压或低压下的二种计算机系统中。在印刷电路板空间非常宝贵的情况下,系统设计者就可利用快速EEPROM20的内部电源来提供编程和擦除所需的电压而无需外部充电激励电路。或者是,在存储器性能非常宝贵的情况下,系统设计者可利用电源或外部充电激励电路来提供编程和擦除电压。

此智能电压电路27在许多不同类型的集成电路更确切地说是在许多不同类型的存储器件中都可得到应用。例如,此处描述的智能电压电路可用于动态随机存取存储器(DRAM)、可擦可编程只读存储器(EPROM)以及电可擦可编程只读存储器(E2PROM)。此智能电压电路27也可用来探测和选择多芯片模块的不同组件的电压。内部电源可能以一种模块的形式提供,而电压探测和选择电路可能以第二模块的形式提供。如有需要,电压探测和选择电路可用来探测外部电源电压并选择性地启动内部电压的恰当输出。

快速EEPROM20有三种工作模式,包括一个激活模式、一个待用模式和一个深度掉电模式。待用和深度掉电二个模式都是功率降低了的模式。为了确定快速EEPROM20的工作模式,控制器26接收控制信号(芯片启动信号 CE、输出启动信号 OE、写入启动信号 WE以及掉电信号 PWD)。芯片启动信号 CE是功率控制并被用来选择快速EEPROM20的器件。输出启动信号 OE是快速EEPROM20的输出控制并且依赖于器件选择而用于来自快速EEPROM20输出脚的栅数据。为了在快速EEPROM的输出处获得数据,控制信号 CE和 OE二者都必须处于逻辑低电平。当芯片启动信号 CE为激活低时,写入启动信号WE使得能写入到控制器26。地址和数据被锁存在写入启动信号 WE的上升沿。

当控制信号 CE和 OE二者都处于逻辑低电平而 PWD处于逻辑高电平时,快速EEPROM20处于激活工作模式。当芯片启动信号 CE和掉电信号 PWD二者都处于逻辑高时,快速EEPROM20进入待用模式。当掉电信号 PWD处于逻辑低电平时,掉电信号 PWD使快速EEPROM20进入深度掉电模式。

对于激活工作模式,快速EEPROM20可从电源11取得足够的功率以执行读出、编程和擦除操作。对于待用工作模式,快速EEPROM20被阻止在存储单元阵列21上执行任何操作,且快速EEPROM20可能消耗的功率被降低。对于深度掉电工作模式,所有存储单元阵列的工作都被中断,因而快速EEPROM20可能消耗的功率小于待用模式的功率。例如,在待用模式中,快速EEPROM20可消耗100μA电流,而在深度掉电模式中只消耗2μA电流。对于不包括内部电源的现有技术快速EEPROM,深度掉电模式使快速EEPROM的所有电路都中断。

当快速EEPROM20从待用模式或深度掉电模式转变到激活模式时,快速存储单元阵列21作好准备以执行读出操作是可取的,这意味着字线开关23应被充电到5.0V。若测得的外部电源电压VCC为5.0V,则在待用和深度掉电模式过程中,通过采用简单的上拉器件(可以是一个晶体管或一个电阻器),字线开关可由外部电源电压VCC维持在5.0V。若测得的外部电源电压VCC是3.3V,则可用内部电源来将字线开关23充电到5.0V。

当快速EEPROM20工作于激活模式时,若外部电源电压VCC等于3.3V且内部电源只被启动来充电字线开关23,则当快速EEPROM从待用或深度掉电模式转变到激活模式以使字线开关23可充电到恰当电压时,快速EEPROM20的存取时间增加了。由于漏电造成字线开关23被放电,而且在足够长的时间后,字线开关23可放电到外部电源电压VCC的值。而且,其中的存储单元阵列21很大,字线开关23的电容增大,当快速EEPROM转变工作模式时,这可能在快速EEPROM20内部引起显著的瞬时电压和电流。对这些过渡过程必须加以考虑,它通常使存取时间进一步增加。因此,为了减小快速EEPROM20的存取时间以及缩短内部过渡过程,在待用和深度掉电模式中保持适当的内部电源处于工作状态可能是可取的;然而,智能电压电路的设计可能受到快速EEPROM功率耗散要求以及能够提供给智能电压电路的半导体管芯空间的制约。

图3A和3B示出了根据不同实施例的智能电压电路27。图3A示出一例智能电压电路27a,其中的字线开关23在快速EEPROM20工作于待用和深度掉电二种模式情况下,被内部电源维持在5.0V。图3A的智能电压电路27a使存取时间大为减少,但可能需要更大的管芯空间。图3B示出一例智能电压电路27b,其中的字线开关23在待用模式中由内部电源维持在5.0V,但在深度掉电模式中被维持在外部电源电压VCC。图3B的智能电压电路27b一般比图3A电路所需的管芯空间更小,但存取时间可能增加。

图3A示出的智能电压电路27a包括一个VCC斜波探测器30、一个3.3V/5V VCC电平探测器35、一个低VCC探测器40、一个电流源45、一个脉冲发生器50、一个5V/12V VPP电平探测器55、以及内部电源60a。内部电源60a的工作决定于快速EEPROM的工作模式、外部工作电源电压VCC以及由VCC斜波探测器30、3.3V/5V VCC电平探测器35和5V/12V VPP电平探测器55所探测到的外部编程电源电压VPP。当快速EEPROM20处于激活模式工作时,若低VCC电平探测器40探测到一个低的外部电源电压VCC电平,则编程与擦除操作被禁止。当快速EEPROM工作于待用或深度掉电二种模式时,将电流源45和脉冲发生器50包括在内以有条件地且周期性地启动内部电源60a将字线开关23充电到5.0V。字线开关23于是被维持在必需的电压电平,但内部电源只是周期性地被激活,以致快速EEPROM20的功率耗散可保持在为待用和深度掉电工作模式所确定的限度之内。下面更详细地描述此电路。

内部电源60a包括三个输出线。输出线HH5PX可连接到字线开关23用于读出操作。输出线HHVPLL可连接到位线开关25用于编程操作。输出线HHVP12可连接到字线开关23用于编程操作,并连接到源开关24用于擦除操作。

图3B示出了智能电压电路27b,它通常比图3A电路要求较小半导体管芯空间。智能电压电路27b包括VCC斜波探测器30、3.3V/5VVCC电平探测器35、低VCC探测器40、5V/12V VPP电平探测器55以及内部电源60b,此电源包括一个待用5V内部电源(示于图13B中),若外部电源电压VCC不是5V且若快速EEPROM20工作于待用模式,则用它来将字线开关23充电到5.0V。此待用5V内部电源小于读出操作过程中所用的5V内部电源,致使功率耗散可保持在待用工作模式的限度之内。在深度掉电模式中,不管外部VCC是否等于5.0V,字线开关23都被充电到外部电源电压VCC。如所示,用作VCC斜波探测器30的相同电路可用作低VCC探测器40,以进一步减小智能电压电路27b所需要的半导体管芯空间。

以下描述图3A所示智能电压电路27a的基本操作。VCC斜波探测器30被用来启动内部电源60a并在功率首次加于快速EEPROM20时预置3.3V/5V VCC电平探测器35、电流源45和脉冲发生器50。VCC斜波探测器30的准确运行依赖于功率首次施加时快速EEPROM的工作模式。

图23A示出了当快速EEPROM20工作于深度掉电或待用模式时,图3A所示智能电压电路27a的一种工作方法。在工序方框2400处,功率首先馈至快速EEPROM20.在工序方框2405处,借助于启动内部电源60a使字线开关23充电、预置3.3V/5V VCC电平探测器35使指示3.3V外部VCC以及借助于预置电流源45和脉冲发生器50,使VCC斜波探测器30响应功率接通。

VCC斜波探测器30输出一个控制信号HDRMVCD到3.3V/5VVCC电平探测器35、电流源45、脉冲发生器50和内部电源60a。当工作电源VCC小于VCC斜波探测器30的断开点电压Vtrip时,信号HDRMVCD从0V到其终点值上升时跟踪外部电源电压VCC,并启动或关闭适当的电路。

在工序方框2410处,电源电压超过断开点电压Vtrip(可能是2.7V或2.9V),且控制信号HDRMVCD降低。VCC斜波探测器30被关断以降低智能电压电路27a的功率耗散。响应于控制信号HDRMVCD的降低,3.3V/5V VCC电平探测器35和内部电源60a被关断,而脉冲发生器50被启动。脉冲发生器50经由HDOUT信号线周期性地将一个逻辑高控制脉冲馈至内部电源60a和3.3V/5V VCC电平探测器35。电流源45被包括在内以便将偏置电流PBIAS和NBIAS提供给脉冲发生器50的振荡器(如图22所示)。

在工序方框2415处,控制脉冲被内部电源60a及3.3V/5V VCC电平探测器35接收。内部电源60a在每个控制脉冲的持续时间内被启动,以致字线开关23的电压可保持在5.0V。被连接起来接收外部电源VCC的3.3V/5V VCC电平探测器35也在控制脉冲的持续时间内被启动。根据一个实施例,每3毫秒加一次6微秒脉冲。

3.3V/5V VCC电平探测器35输出控制信号ID5V以显示探测到的外部电源电压VCC。如上所述,控制信号ID5V在快速EEPROM20的加电过程中被预置成逻辑低电平,用来表明外部VCC不是5V。若外部电源电压VCC在3.3V/5V VCC电平探测器35已启动时大于3.3V/5VVCC电平探测器35的断开点电压V3/5,则ID5V信号被设置成逻辑高电平。

在工序方框2420处,若外部电源电压VCC被探测为不等于5V,则内部电源60a被允许在工序方框2425处对字线开关23充电。若外部电源电压VCC等于5V,则3.3V/5V VCC电平探测器35设定控制信号ID5V为逻辑高,这就使内部电源60a关断并在工序方框2430处启动外部VCC对字线开关23充电。控制信号ID5V的高值被锁定。电流控制脉冲在工序方框2435处终止。对每一个从脉冲发生器50接收到的控制脉冲,重复工序方框2415-2435。若在前一个控制脉冲期间,外部VCC被探测为5V,而当前控制脉冲期间,外部VCC被探测为3.3V,则内部充电激励器在工序方框2425处被启动。每当以待用或深掉电模式对快速EEPROM20加电一次,就可重复23A所示的工序方框图。

图23B示出了快速EEPROM20工作于激活模时图3A所示智能电压电路27a的操作方法。在工序方框2450处,功率开始加至快速EEPROM20。在工序方框2455处,其中外部VCC小于VCC斜波探测器30的断开点电压Vtrip,内部电源60a被启动以对字线开关23充电,3.3V/5V VCC电平探测器35被预置以显示3.3V外部VCC,电流源45和脉冲发生器50被预置,且低VCC探测器40和5V/12V VPP电平探测器55被启动。

低VCC探测器40对VCC电源电压进行监测以探测工作电源电压VCC何时降到低于低VCC探测器40的断开点电压V1ko。低VCC探测器40向控制机26提供控制信号PDPWR2和PHLOWVCC。若VCC降到低于断开点电压V1ko,则低VCC探测器40将控制信号PHLOWVCC设定为逻辑高电平,致使控制机26防止存储单元阵列21的编程和擦除操作。低VCC探测器40同时将控制信号PDPWR2设定为高电平,使控制机26复位。低VCC探测器32可根据授予MarcLandgraf等人的题为“非易失存储器的电源电压探测器及系统锁定电路”并普通转让给加州Santa Clara英特尔公司的美国专利5,301,161来设计。或者如图3B所述,在快速EEPROM20加电后可将VCC斜波探测器30组建作为低VCC探测器工作。

5V/12V VPP电平探测器55被连接到编程电源电压VPP以确定VPP是5.0V还是12.0V。5V/12V VPP电平探测器55向内部电源60a和控制机26输出一个控制信号PD5VPP。控制信号PD5VPP开始为高,表示5V VPP电平。内部电源60在编程和擦除操作过程中用控制信号PD5VPP来选择外部VPP或内部电源二者之一。控制机26可用控制信号PD5VPP来选择适当的编程和擦除算法。5V/12V VPP电平探测器55在待用和深度断电过程中可关断以进一步降低智能电压电路27a的功耗。

再回到图23B,在工序方框2460处,外部VCC超过断开点电压Vtrip。所有的电路保持被启动,而脉冲发生器产生的脉冲被锁定。根据快速EEPROM20处于激活模式时所要求的存取类型,图23B的其余工序方框可按不同于所示出的顺序出现。

在外部电压VCC超过VCC斜波探测器的断开点电压Vtrip之后,3.3V/5V VCC电平探测器35保持被启动。若3.3V/5V VCC电平探测器35在工序方框2465处继续显示外部VCC不等于5V,则在工序方框2470处,内部电源60a被选择来将字线开关23充电到5V。若在工序方框2465处3.3V/5V VCC电平探测器35显示外部VCC等于5V,则在工序方框2475处,外部电源电压VCC被选择来将字线开关23充电到5V。

在工序方框2480处,确定外电源电压VPP是否等于12V。若外部VPP不是12V,则在工序方框2485处,内部电源60a被选择来提供编程和擦除电压。若外部VPP是12V,则在工序方框2490处,外部电源电压VPP被选择来提供编程和擦除操作的电压。此工序终止于工序方框2495。在激活模式中对快速EEPROM20每加电一次,就可重复图23B的工序。

现参照图24A-24B来描述图3B所示智能电压电路27b的操作。图24A示出了在EEPROM20被加电并工作于深度掉电模式时,智能电压电路27b的工作。在工序2500处,功率被馈送。在工序方框2505处,3.3V/5V VCC电平探测器被预置到显示3.3V外部VCC。在工序方框2510处,当外部VCC大于VCC斜波探测器30的断开点电压Vtrip时,3.3V/5V VCC电平探测器被关断。字线开关23被充电到外部VCC电平。工序终止于工序方框2515。

图24B示出了当快速EEPROM20工作于待用模式时,图3B所示智能电压电路27b的操作方法。在工序方框2520处,功率先被馈至快速EEPROM20。在工序方框2525处,借助于启动内部5V电源(示于图13B)使字线开关23充电并预置3.3V/5V VCC电平探测器35到显示3.3V外部VCC,VCC斜波探测器30响应加电。

在工序方框2530处,电源电压超过断开点电压Vtrip。内部5V电源被关断,而内部待用电源被启动。3.3V/5V VCC电平探测器35保持被启动。在工序方框2535处,3.3V/5V VCC电平探测器35继续监测外部VCC。若外部VCC等于5.0V,则3.3V/5V VCC电平探测器35设定控制信号ID5V为逻辑高,使内部待用电源开断,以致字线开关被外部电源电压VCC充电。当在激活模式中加电时,智能电压电路27b的工作与图23B所示相似。

快速EEPROM20的智能电压电路27使同一个快速EEPROM20可用在计算机系统中提供不同的工作和编程电压。智能电压电路27可用来探测和选择不同于上面所述的电源电压;但兼容性与多功能性的目标应该相对于低功率耗散的需要与提高存储单元阵列密度的愿望进行权衡。因此,智能电压电路27的每个元件应设计成消耗较低的功率并要求较小的管芯空间。下面更详细地讨论一下智能电压电路27的某些元件。VCC斜波探测器以下更详细地讨论一下VCC斜波探测器30。图4示出了一种锁模VCC斜波探测器30,它能够处于“非断开态”(其中外部提供的工作电源电压VCC小于断开点电压Vtrip)或“断开态”(其中外部电源电压VCC大于断开点电压Vtrip)。图4所示的VCC斜波探测器30之所以称为“锁模”VCC斜波探测器,是因为它一旦进入断开态就被关断。锁模VCC斜波探测器30处于断开态时几乎不消耗电流。对于快速EEPROM20的一个实施例,锁模VCC斜波探测器30被设计成只在快速EEPROM20的起始加电时工作。图4的VCC斜波探测器可用于图3A的智能电压电路27a中。

所示VCC斜波探测器30包括一个快速单元65、一个其源极连接于快速单元65的漏的n沟场效应晶体管(FET)70、一个其漏极连接于FET70的漏而其源极连接于外部VCC的P沟道FET75、以及一个其输入连接于由FET70漏与FET75漏所确定的节点80的输出电路85。输出电路85可包括一个其输入连接于节点80而其输出连接于第二倒相器87的输入的第一倒相器86,而第二倒相器87输出控制信号HDRMVCD。倒相器86的输出可反馈到FET75的栅。倒相器86和87由输入电压供电,在本例中,此输入电压是外部电源电压VCC。锁模VCC斜波探测器30还包括一个用来使节点80初始偏置的起动电路90和一个用来向FET70提供偏置电压VDBIAS的漏偏压控制电路100。

快速单元65主要用作晶体管而不是存储元件。由于快速单元65的阈值电压可以改变,故锁模VCC斜波探测器30的断开点电压Vtrip可借助于将快速单元编程到不同的Vt电平而加以改变。快速单元65也可以是任何一种非易失存储单元,包括EPROM或EEPROM存储器。在标准FET可用来代替快速单元65的情况下,快速单元65由于可编程以计及工艺变化,因而是有优点的。

当计算机系统10被初次接通时,外部电源VCC开始从0V直线上升到最终的VCC值(3.3V或5.0V)。起始电路90被连接于VCC用来开始偏置节点80,致使输出电路85随外部电源电压VCC直线上升。例如,起动电路90可构造成输出外部VCC,直至VCC达到诸如1.5V的预定电压,使倒相器86的输出达到系统的地电位VSS。然后关断起动电路90,且借助于响应倒相器86的输出降到系统地电位VSS而被接通的FET75,节点80继续向着外部电源电位VCC被上拉。输出电路85输出的控制信号HDRMVCD跟踪节点80处的电压。当FET75被接通时,锁模VCC斜波探测器30进入非断开态。

FET70是一个偏置快速单元65漏极以防止快速单元65被意外地编程的器件。漏偏置控制电路100将偏压VDBIAS馈至FET70的栅以偏置FET70;使快速单元65的漏不超过1.5V。在另一种非易失存储单元被用来代替快速单元65的情况下,可不需要FET70。

如所示,外部工作电源电压VCC被加于快速单元65的栅,它被编程到具有使锁模VCC斜波探测器电路30的断开点电压Vtrip为所需值的阈值电压Vt。根据一个实施例,此断开点电压Vtrip等于2。9V。通常,快速单元的阈值电压Vt被编程为使节点80处的电压在外部电源电压超过断开点电压Vtrip时被探测为逻辑低。由于快速单元65是可编程的,故锁模VCC斜波探测器30的器件中的工艺变化可借助于对快速单元65的Vt进行编程而被考虑。借助于如图2所示将恰当的电压加于快速单元可对快速单元65进行编程。

当快速单元65的栅-源电压Vgs(它等于VCC-VSS)超过快速单元65的阈值电压Vt时,快速单元65接通,使漏-源电流Ids流过快速单元65,将节点80下拉向系统的地电位VSS。当节点80处的电压被拉至足够低时,倒相器86输出外部电源电压VCC的当时值,使FET75关断以致从VCC到地没有直流电流流动。控制信号HDRMVCD被设定为系统地电位VSS。当FET75关断时,锁模VCC斜波探测器30进入断开态,而且直至外部VCC降至0或VCC斜波探测器30被外部逻辑复位,锁模VCC斜波探测器30才会返回到非断开态。

图5示出了描述图4所示VCC斜波探测器工作的波形。波形91示出了外部工作电源电压VCC的行为;波形92示出了节点80的电压;波形93示出了倒相器86和87之间的节点88的电压;而波形94示出了VCC斜波探测器30输出处的电压。如所示,直至VCC达到断开点电压Vtrip,输出电路85的输出一直跟踪外部电源电压VCC,在VCC达到断开点电压Vtrip时,输出电路85的输出被下拉至系统的地电位VSS。输出电路85也可以只包括倒相器86,致使输出信号HDRMVCD由波形93示出。

图4所示的VCC斜波探测器可被改变成连续监测外部提供的工作电源电压VCC值的通用的电压探测器。以这种方式工作的VCC斜波探测器被称为“连续模”电压探测器。连续模电压探测器可响应输入电压而自由地在断开态和非断开态之间穿越。

图6示出了一种连续模电压探测器96。同锁模VCC斜波探测器那样,连续模电压探测器96包括快速单元65、FET70、FET75、输出电路85以及漏偏置控制电路100。由于偏置信号VCBIAS由电流偏置电路95加至P沟FET75的栅,以致节点80经由FET75的漏-源电流被拉向电源电压VCC,故不需要起动电路45。为了降低连续模VCC斜波探测器消耗的电流,电流偏置电路95馈送的偏置信号VCBIAS将FET75偏置成一个弱上拉器件。偏置信号VCBIAS要使源自FET75的电流与外部工作电源电压VCC的值无关。

输出电路85馈送的控制信号HDRMVCD跟踪节点80的电压。当外部电源电压VCC小于快速单元65的阈值电压Vt时,节点80处的电压随外部电源电压VCC直线上升。当外部电源电压VCC超过快速单元65的阈值电压Vt时,快速单元65被接通,致使节点80处的电压被拉向地电位且输出电路85将控制信号HDRMVCD设定为逻辑低电平。如果外部电源电压VCC降到低于快速单元65的阈值电压,则连续模VCC斜波探测器30重新进入非断开态,且HDRMVCD被设定为外部电源电压VCC的当前电平。连续模VCC斜波探测器因而可用作低VCC探测器。

图7示出了表示连续电压控制器行为的波形。波形101表示外部工作电压VCC的行为;波形102示出了响应电源电压VCC的节点80处的电压;波形103示出了节点88处的电压;而波形104示出了连续模VCC斜波探测器30输出的信号HDRMVCD。波形102和104表示连续模电压探测器96在工作电源电压VCC降到低于断开点电压Vtrip时进行探测,以致电压探测器可用作低VCC探测器电路或用作VCC或VPP电平探测器电路。输出电路85也可只包括倒相器86,以致输出信号HDRMVCD由波形103示出。

图8示出了可工作于锁模及连续模的可转换模电压探测器109。根据一个实施例,可转换模电压探测器109在深度掉电模式中如同锁模VCC斜波探测器30那样在加电时工作。可转换模电压探测器109在连续模中当快速EEPROM20工作于待用和激活模式时,如低VCC探测器40那样在加电后工作。可转换模电压探测器109包括快速单元65、FET70、FET75、输出电路85、起动电路90、电流偏置电路95、漏偏置电路100、P沟FET105以及反馈控制电路110。P沟道FET105的漏连接于FET75的源,其源连接于工作电源电压VCC,而其栅经由反馈控制电路110连接在带有输出电路85的反馈结构中。

当快速EEPROM初次被加电时,反馈控制电路110将倒相器86(如图6所示)的输出连接到FET105的栅,而起动电路90对节点80进行偏置,使倒相器86的输出降低,使FET105接通。可转换模电压探测器109因此一开始工作于锁模。工作电源电压VCC一旦超过快速单元65的阈值电压Vt,VCC斜波探测器30就处于断开态,一直保持到快速EEPROM进入待用或激活模。当快速EEPROM20进入待用或激活模时,反馈控制电路使输出电路85的输出从FET105的栅断开并将偏置电压馈至FET105的栅,致使FET105接通。VCC斜波探测器30因此处于连续模并可构建成用作低VCC探测器40。

如上所述,快速EEPROM20能够工作于待用和深度掉电模以及激活模。对于待用和深度掉电模,重要的是降低连续模和可转换模电压探测器的功率消耗,使快速EEPROM20的总功率耗散保持在规定的限度之内。降低待用模过程中的功率耗散的一种方法是将FET75偏置成具有高阻抗的弱上拉器件,使电流得以减小。对于深度掉电模,借助于关断FET75,可将连续模电压探测器96的功率耗散降到零。可转换模电压探测器109在深度掉电模过程中可关断FET75和FET105二者以降低功耗。

图9更详细地示出了一个漏偏置控制电路。如所示,偏置电压VDBIAS来自工作电源电压VCC以控制快速单元65的漏处的漏电压Vdrain。快速单元65的漏电压Vdrain可表为下式:Vdrain=VDBIAS-Vt70,其中Vt70是FET70的阈值电压。偏置电压VDBIAS等于VCC减去与连接可能插入在工作电源电压VCC与漏偏置控制电路100的输出之间的FET115和120的二极管相关的任何二极管压降。

根据一个实施例,VDBIAS的值被选为不管断开点电压Vtrip的值而使最大漏电压Vdrain小于1.5V。一旦快速单元65接通(发生在外部电源电压VCC超过VCC斜波探测器30的断开点电压时),漏电压Vdrain就被拉至地电位。因此,当VCC等于断开点电压Vtrip时,就出现最大漏电压。随着断开点电压升高,更多的二极管连接的FET可如图9所示被串联连接以降低VDBIAS的值,致使漏电压Vdrain不超过预定的最大漏电压。

图10示出了一种连续模时钟电压探测器电路121,其工作相似于图4、6和8所示的电压探测器电路。时钟电压探测器电路121可改变成工作于图8所示的连续模和锁模。时钟电压探测器电路121的设计反映了电源电压电平通常不那么迅速地改变的事实。因此,时钟电压探测器电路121被设计来在不同时间探测工作电源电压VCC和编程电源电压VPP二者数值。时钟电压探测器电路121包括快速单元125和130,其中一个由复用器135选择以响应可能由控制机26提供的控制信号CTL而确定时钟电压探测器电路121的断开点电压Vtrip。快速单元125的阈值电压可编程为使快速单元125被选择时,时钟电压探测器电路121的工作有如3V/5V VCC电平探测器。同样,快速单元130的阈值电压可编程为使快速单元130被选择时,时钟电压探测器电路121的工作有如5V/12V VPP电平探测器。可加入更多的快速单元,致使时钟电压探测器可也如同VCC斜波探测器电路和低VCC电平探测器电路那样工作。NAND门145的电源可复用为VCC或VPP。

开关电路140被连接于外部电源电压VCC和VPP。开关电路140可包括一个阻性除法器电路(未示出)以便将外部编程电源电压VPP降低到一个低电平。控制信号CTL选取一个电源电压来提供给快速单元125和130的栅。时钟电压探测器电路121由CLK信号计时。对于输出电路85,时钟电压探测器121包括一个双输入NAND门145,其一个输入连接于节点80而另一个输入连接于CLK信号。当CLK信号低时,NAND门145的输出是逻辑高。当CLK信号升高时,NAND门145的输出决定于节点80处的电压。若选取的电源电压高于选取的快速单元的阈值电压,则节点80处的电压被设定为系统的地电位VSS,且NAND门145输出一个逻辑高电压。否则,节点80处的电压为高,使NAND门145输出一个逻辑低电压。一个或更多个锁存器(未示出)可连接于时钟电压探测器电路的输出并由CLK和CTL电路控制,以在适当时间锁存时钟电压探测器电路121的输出。这里被锁存的值可被提供给控制机26。5V/12V VPP探测器5V/12V VPP电平探测器55探测编程电源电压VPP是否等于5V或12V。图11示出了根据一个实施例的5V/12V VPP电平探测器55。5V/12V VPP电平探测器55包括P沟FET150~153和155、n沟FET170和175、电阻器160以及倒相器165。FET150的源连接于外部电源电压VPP,而FET150的漏连接于FET151的源。FET151的漏连接于FET152的源,FET152的漏连接于FET153的源。FET153的漏连接于系统的地电位VSS。FET150~153中每个的栅连接于它们的漏。

FET150漏和FET151源之间节点处的电压连接于FET155的栅。FET155的源连接于外部编程电源电压VPP,而FET155的漏连接于节点157。电阻器160连接在节点157和系统地电位VSS之间。倒相器165的输入连接于节点157,用以探测节点157处的电压。倒相器165的低侧由系统地电位VSS供电而高侧由n沟FET170和175确定的节点167处的电压供电。

FET170的栅和漏连接于编程电源电压VPP,而FET175的栅和漏连接于外部工作电源电压VCC。n沟FET175示作“K器件”,它有一个低的阈值电压并可工作于高电压。FET170和175用来在工作电源电压VCC高于编程电源电压VPP的情况下更好地确保5V/12V VPP电平探测器55的正确工作。

现讨论功率首次馈至快速EEPROM20时(此时外部编程电源电压VPP等于零并开始向其最终值5.0V或12V直线上升)图11所示电路的工作。一开始,节点157处的电压处于系统地电位VSS,且倒相器165设定控制信号PD5VPP为逻辑高电平。当编程电源电压VPP升高时,FET155的漏-源电流升高,且节点157开始向VPP的最终值被上拉。若外部VPP足够高,则FET155起克服下拉电阻器160的强上拉器件的作用。若探测到节点157处的电压处于逻辑高电平,则倒相器165设定控制信号PD5VPP为逻辑低电平,表明外部编程电源电压VPP为12V。

在图11所示电路足以探测编程电源电压VPP的值的情况下,可得到一些改进。例如,若工作电源电压VCC高于编程电源电压VPP,则图11所示电路引出一个恒定DC电流。而且,电阻器160占据相当大的半导体管芯空间,会影响存储单元阵列21的密度。

图12示出了根据第二实施例的5V/12V VPP电平探测器55。为了减小5V/12V VPP电平探测器55所要求的半导体管芯空间,电阻器160已被代表FET155漏的有源负载的n沟晶体管185和190取代。图12的5V/12V VPP电平探测器被示为包括P沟FET150-153、155、180、200和215;n沟FET185、190、195、205和210;以及倒相器220和225。

FET150-153如上面图11所述那样连接,而FET155的栅被连接来接收来自确定在FET150的漏与FET151的源之间的节点156的电压。FET155的源连接于编程电源电压VPP,而FET155的漏连接于K器件FET185的漏。FET185用来使FET190隔离于节点191处可能上升的高电压,而当图12所示电压探测器电路被用来探测低电压时(若电路被用作3.3V/5V VCC电平探测器,这是可能发生的),可能不需要FET185。FET185的栅被连接来接收来自确定在FET151的漏和FET152的源之间的节点157的电压,而FET185的源连接于FET190的漏。FET190的源连接于系统地电位VSS,而其栅连接于确定在FET152的漏与FET153的源之间的节点158。

节点191被确定在FET155的漏和185的漏之间。节点191处的电压驱动连接成倒相器的P沟FET200与n沟FET205的栅。FET200的源连接于工作电源电压VCC,而FET200的漏连接于FET205的漏。确定在FET200的漏和FET205的漏之间的节点192决定着由5V/12VVPP电平探测器55输出的控制信号PD5VPP的值。倒相器220的输入连接于节点192,而其输出连接于倒相器225的输入,倒相器225输出控制信号PD5VPP。FET215的栅连接于编程电源电压VPP,其源连接于工作电源电压VCC,而其漏连接于节点192。FET195的栅连接于节点158,而其源连接于FET210的漏。FET210的源连接于系统地电位VSS,而其栅连接于编程电源电压VPP。FET195被选择成具有与FET190相同的特性。

FET150-153可以是完全相同的器件,各具有5μm的沟道宽度和20μm的沟道长度。FET150-153起分压器的作用并向FET155和190的栅提供电压,使FET155和FET190二者的栅-源电压VGS的绝对值相等。例如,FET155的栅电压等于3/4VPP,使VGS155等于-1/4VPP,而FET190的栅压等于1/4VPP,使VGS190等于1/4VPP。FET190和195也是完全相同的器件,具有2μm的沟道宽度和30μm的沟道长度。FET155实际上可以是四个并联连接的完全相同的FET,各具有5μm的沟道宽度和20μm的沟道长度。FET155的实例阈值电压为1.5V,FET185为0.2V,而FET190和195为1.0V。

FET155主要用作节点191的上拉器件,而FET190主要用作节点191的下拉器件。当节点191处的电压大约等于VCC的一半时,5V/12VVPP电平探测器55的断开点电压V5/12出现。当节点191被充电到断开点电压V5/12时,FET155和190二者都饱和,且FET155和190的栅-源电压和漏-源电流都大约相等。用下式可估计断开点电压V5/12:V5/12=c(β155VT155-β190VT190β155-β190)]]>其中C是由加至FET155和190的公共栅-源电压决定的常数;VT155是FET155的阈值电压;VT190是FET190的阈值电压;β155是FET155的β值;而β190是FET190的β值。对于图12所示电路,c=4。

FET155和190的β值可用下式表示:β155=K155W155l155,]]>β190=K190W190l190,]]>其中W155是FET155的沟道宽度,l155是FET155的沟道长度,W190是FET190的沟道宽度,l190是FET190的沟道长度。借助于改变FET155和190的阈值电压和β值以及改变加于FET155和190的栅-源电压,可设定断开点电压V5/12。

多个图12所示的器件被用来防止出现电路的某些条件。例如,节点192浮置于居间电压是不可取的,因为倒相器220可能响应此居间电压而引出DC电流。于是提供了FET215和180来更好地确保节点192被设定于高或低逻辑电平。若VPP小于VCC,FET215就用其阈值电压将节点192设定于VCC。当电源电压VPP处于相当低的电压时,FET180被用来将节点156设定于VPP。这导致FET190和195的栅源电压被设定于1/3VPP,致使FET190和195较早地接通。节点191因此被设定为系统地电位,而节点192被设定为VCC。FET180于是防止出现VCC与VPP大致相等以致FET215不接通的情况。当VPP上升时,FET180基本上开路,致使全部电流流过分压器电路且节点156被设定于3/4VPP。

在正常工作过程中,编程电源电压VPP一旦上升到足以使节点158处的电压超过FET190和195的阈值电压时,FET190和195就被接通。如上所述,FET190和195被匹配成具有相同的阈值电压。节点193不再浮置,且FET185被接通。在第一次接通时,FET190和185工作于线性区且呈现为FET155的一个低阻负载,使节点191处的电压被下拉到系统地电位VSS。随着VPP继续上升,FET185的栅-源电压上升,FET155的漏-源电流上升,而由FET185和190提供给FET155的源的等效电阻增加。

如果编程电源电压VPP升高到5.0V以上,则接近5V/12V VPP电平探测器55的断开点电压。当编程电源电压VPP等于5V/12V VPP电平探测器55的断开点电压V5/12时,FET185和190的等效电阻以及FET155的漏-源电流已被增大到使节点191开始被上升到编程电源电压VPP。当节点191处的电压大于FET205的阈值电压时,节点192处的电压下拉至系统地电位VSS,使控制信号PD5VPP被设定于逻辑低电平。

FET185和190的等效电阻非常大,比通常用相同的半导体管芯空间所能获得的电阻大得多。由于FET185和190所提供的电阻比用在图11电路中的电阻器160的电阻大,比之图11电路的电流消耗,图12电路所需的电流量下降了。电路的增益提高了,致使节点192处的电压能够比图11所示电路更快得多地在VSS和VPP之间变动。内部内源图13A和13B示出了根据不同实施例的内部电源60。示于图13A的内部电源60a可以是用于图3A所示智能电压电路27a的那些内部电源。示于图13B的内部电源60b可以是用于图3B所示智能电压电路27b的那些内部电源。

如图13A所示,内部电源60a一般可包括一个5V内部电源240、一个9V内部电源245和一个12V内部电源250。若外部电源电压电平太低,可启动内部电源240~250来产生执行存储单元阵列运算所要求的更高的电压。5V内部电源240被示为连接起来通过HDOUT信号线接收来自脉冲发生器的控制脉冲,使字线开关23在快速EEPROM20工作于待用模或深度掉电模时被充电到正确的电压。

还包括多个开关255~280,它们受控制逻辑230控制,以响应探测到的电压、快速EEPROM20的工作模式以及待要执行的特定操作而选择电源电压或恰当内部电源的输出。在内部电源的每侧提供了一个开关,使当内部电源不被选择来向存储单元阵列21供能时,内部电源可隔离于其余电路。例如,当VCC等于5V时,开关270断开而开关255选择外部VCC电源脚。同样,当外部VPP等于12V时,开关275和280断开,而开关260和265选择外部VPP电源脚。图13A示出了外部VCC为3.3V而外部VPP为5V时的情况。以这种方式使用开关,降低了内部电源60所消耗的电流量。

控制逻辑230接收用来探测工作电源电压VCC和编程电源电压VPP的数值的控制信号ID5V和PD5VPP。控制逻辑230被连接来接收用来探测快速EEPROM20的工作模式的控制信号 CE和 PWD。控制逻辑230还被连接来接收脉冲发生器50输出的控制信号HDOUT。当快速EEPROM20处于待用模或深度掉电模时,响应于脉冲发生器50输出的控制信号HDOUT,5V内部电源240被周期性地接通。

现参照图13B,内部电源60b一般可包括一个待用5V内部电源235、一个5V内部电源240、一个9V内部电源245以及一个12V内部电源250。还包括多个开关255-285,它们受控制逻辑230控制,以响应探测到的电压、快速EEPROM20的工作模式以及待要执行的特定操作而选择电源电压或恰当内部电源的输出。在外部VCC电源脚和待用内部电源235之间提供了一个开关285。

控制逻辑230接收用来探测工作电源电压VCC和编程电源电压VPP的数值的控制信号ID5V和PD5VPP。控制逻辑230被连接来接收用来探测快速EEPROM20的工作模式的控制信号 CE和 PWD。当快速EEPROM处于待用模时,若外部VCC为3.3V,则待用5V内部电源235被启动来使字线开关充电到5V。

在图13A和13B所示的内部电源60a和60b充足的情况下,四个分立的内部电源电路需要很大的半导体管芯空间。图14示出了一种通用内部电源电路310,它包括调整电路315和一个自举充电泵320。充电泵320通常是一个二极或三级电路,但也可包括为提供所需输出电压而要求的那么多级。

如所示,调整电路315包括一个电压参考电路316、一个分压电路317以及一个电压控制的振荡器(“VCO”)318。电压参考电路316连接于输入电压Vin(它可以是工作电源电压VCC或编程电源电压VPP)。电压参考316用输入电压Vin来产生馈至VCO318正端的参考电压Vref。VCO318的负端经由分压电路317连接于内部电源310的输出。VCO318将参考电压Vref同分压电路317的输出进行比较并将调整信号REG输出到充电泵320。

图15更详细地示出了一个充电泵320。充电泵320被示为一个三级充电泵,它包括一个连接来接收调整信号REG的振荡器323、一个第一相位(PH1)时钟驱动电路325、一个第二相位(PH2)时钟驱动电路330以及一个增压电路332。PH1和PH2时钟驱动电路被连接来响应调整信号REG而接收振荡器323输出的时钟信号,其中PH1和PH2时钟驱动电路将不同相位的时钟信号馈至增压电路332。增压电路332通常包含为使输入电压增压至所需输出电压而必须的开关和电容器。电容器的充放电由PH1和PH2时钟驱动电路控制。在振荡器323和时钟驱动器325及330之间提供了一个SBREG信号输入,用来直接从图19所述的待用调整电路接收时钟信号。对于其它实施例,每个调整电路可包括它们自己的被复用来控制增压电路332的时钟驱动电路。

增压电路332包括许多级的串联连接在输入电源Vin与输出端Vout之间的n沟FET340、360、380和395。FET340、360和380被用来将电流从一级转换到下一级,故称为“转换FET”。二级自举充电泵320还包括FET335、355和375,它们被用来控制转换FET的工作,故称为“控制FET”。所有FET都可以是称为“S型器件”的n沟FET。S型器件是一种阈值电压电平极低的n沟FET。在美国专利4,052,229、4,096,584、4,103,189以及5,057,715中详细描述了S型器件的使用和制造。

时钟相位PH1经由电容器345、370和385被提供给三级自举充电泵320。转换FET340和380以及控制FET355响应PH1时钟信号而通断。时钟相位PH2经由电容器350、365和390被提供给增压电路332。转换FET360和控制FET335及375响应PH2时钟信号而通断。转换FET395的栅连接于其漏,致使它通常总是处于接通。

参照图16,二个时钟相位PH1和PH2不重叠,且示出PH2时钟信号开始时处于高位。当PH2时钟信号为高时,转换FET360和控制FET335及375都被接通。一开始,转换FET360的漏和栅处于相同电压。由于PH1时钟信号为低位,将转换FET360的漏连于转换FET360的栅的控制FET355被关断,且电流流过转换FET360。此电流将电荷从电容器350转移到电容器370,降低了FET360的漏压,使转换FET360完全接通,增大了提供给下一级的电流。

由于转换FET360的漏和源处的电压相等,故控制FET355的栅电压被升高,使控制FET355几乎接通。当PH2时钟信号降低时,控制FET355接通,而转换FET360开始关断。同时,控制FET335和375被关断,致使FET340的栅隔离于FET340的漏,且FET380的栅隔离于FET380的漏。当PH1时钟信号升高时,控制FET355完全接通,使转换FET360的栅压和漏压相等。响应于PH1时钟信号上升到高位,转换FET340和380被接通。

转换FET340和380以相似于转换FET360的功能将电荷分别转移到电容器350和390。于是,当PH1时钟信号升高时,转换FET340被接通,且由输入电源Vin提供的电流使电容器350充电。同样,转换FET380接通,且电容器370提供的电流使电容器390充电。电容器350倾向于被充电到输入电源电压Vin的二倍,其中电容器370倾向于被充电到输入电源电压Vin的三倍,而电容器390倾向于被充电到输入电源电压Vin的四倍。增压电容器电压由PH1和PH2时钟信号提供,用来使电容器进一步充电。例如,电容器370被电容器350充电到Vin的二倍,并被PH1时钟脉冲充电到Vin的三倍。充电泵320的最大输出电压Vout于是大约等于输入电源电压Vin的四倍,小于输出FET395的阈值电压。借助于改变时钟信号的脉冲宽度可控制输出电压Vout。

增压电路332和振荡器323的电容器通常要求大量的半导体管芯面积,而图13的每个内部电源包括其本身的带有振荡器和增压电路的充电泵。由于充电泵电路通常可用于任何输入电源电压Vin,故基本上相同的电路可用于各个充电泵。因此,为了减小内部电源60所要求的半导体管芯空间,同一个充电泵可用于多个内部电源,其中适当地调整电路被复用以控制公共充电泵320的输出电压。

图17示出了内部电源60,其中一个公共充电泵320a被待用5V内部电源、5V内部电源和9V内部电源合用。12V内部电源被示为包括一个分立的充电泵320b。复用器416有一个连接于5V调整电路405的输出的第一输入和一个连接于9V调整电路410的输出的第二输入。复用器416的输出连接于充电泵320a的振荡器的输入。待用调整电路400和充电泵320a的时钟驱动器之间提供了一个分立的开关418,以致当充电泵320a被用作待用5V内部电源235的部件时,充电泵320b的振荡器被旁路。

控制逻辑230被连接来控制复用器416和开关418,且控制逻辑230确定待用调整电路400、5V调整电路405和9V调整电路中哪一个响应快速EEPROM20的工作模式和存储单元阵列21上执行的当时操作而被连接于充电泵电路320a。开关255-285如上所述地操作。开关419用来将VCC或VPP馈至充电泵320a。充电泵320b由外部VPP馈电。

由于在编程过程中,不需要大的充电泵来馈送12V,故内部电源60的尺寸可进一步减小。于是如图18所示,在编程操作中可使用小的12V编程充电泵416,致使可共用一个单一充电泵电路320来产生5V读出电压、9V编程电压和12V擦除电压。这就减小了内部电源电路的总尺寸。在编程充电泵416和HHVP12之间提供了一个额外开关417。对于此实施例,复用器包括一个连接于12V调整电路415的输出的第三输入。待用调整电路图19示出了用来在待用和深度掉电模式中控制5V充电泵的待用调整电路400。如上面图3B所述,若工作电源电压VCC为3.3V且快速EEPROM20处于待用工作模式,则待用5V内部电源被启动以维持字线开关的电压处于5V。

待用调整电路400包括一个跨导运算放大器420、比例电压发生器430、一个电压参考435和一个电流控制的振荡器425。运算放大器420输出一个正比于正负输入端处探测到的电压差的电流Iout。电流控制的振荡器响应此电流Iout而输出SBREG信号,而SBREG驱动充电泵320的时钟驱动器。

运算放大器420的正输入端连接于电压参考电路435(可根据授予Kerry Tedrow等人的、且普通转让给加州Santa Clara的英特尔公司的题为“精密电压参考”的美国专利5,339,272来制造)的输出。运算放大器420的负输入端连接于比例电压发生器430的输出,430的输入连接于耦合到字线开关23的充电泵320的输出。运算放大器420对其端点的电压进行比较,并根据此比较而输出电流Iout,而电流控制的振荡器425根据从运算放大器420接收到的电流Iout的量而改变SBREG的频率。脉冲发生器如上面图3A所述,当快速EEPROM20不处于激活模且外部VCC为3.3V时,智能电压电路27a的内部电源60a周期性地被启动来将字线开关23充电到5V。图20示出了脉冲发生器50的输出对时间的函数关系。如上所述,5V内部电源每隔ttotal秒被启动一次,脉冲持续时间为tp。在脉冲持续时间内,5V内部电源消耗电流Icharge,脉冲持续时间之后则Icharge降至零。在任一给定脉冲所消耗的电流Icharge的量决定于使字线开关23充电回到5V所需的充电量。时间ttotal根据字线开关23的RC时间常数、字线开关23上的最大允许电压降以及存储单元阵列21在最坏情况下的漏电流来选择。时间tp根据字线开关23的RC时间常数和5V内部电源能够提供的电流量来选择。脉冲发生器被设计成每隔ttotal秒馈送一个持续时间为tp的脉冲。

由于脉冲发生器50被设计成工作于快速EEPROM20处于待用或深度掉电工作模式时,故脉冲发生器50应消耗尽可能少的电流,以便快速EEPROM20的功耗不超过待用模和深度掉电模的最大功耗。图21以方框图的形式示出了脉冲发生器50。脉冲发生器50通常包括一个低频振荡器电路450和一个高频振荡器电路455。低频振荡器电路450和高频振荡器电路455都被连接来接收来自电流源电路45的偏置信号PBIAS和NBIAS。对于一个实施例,PBIAS和NBIAS各提供40nA的电流。

高频振荡器455被连接来接收低频振荡器电路450的输出信号。高频振荡器455也被反馈连接到其自身的输出,使低频振荡器450的每个周期内,高频振荡器455输出一个持续时间为高频振荡器455的半个周期的脉冲。例如,在低频振荡器450的周期为3ms且高频振荡器455的周期为12μs的情况下,高频振荡器455每3ms输出一个持续时间为6μs的脉冲。

图22更详细地示出了低频振荡器电路450。低频振荡器电路450被示作一个环形振荡器电路,它包含连接在反馈结构中的奇数数目的倒相器460-510。具体地说,倒相器460-510被串联连接,且倒相器510的输出被反馈作为倒相器460的输入。根据所需的振荡频率,倒相器可多可少。

低频振荡器电路450的输出是倒相器485的输出。每个倒相器的正端经由相应的一对P沟FET515和520连接于工作电源电压VCC。各FET515的栅被连接来接收对FET515偏置成弱上拉器件的PBIAS信号。于是,倒相器的正端被缓慢地充电且需要很小的电流。FET520起级联器件的作用,当FET520的栅压为逻辑高位时,它使倒相器的正端隔离于工作电源电压VCC。各FET520与其它FET520无关地被控制。通常,FET520的栅被从相应倒相器的输出往下串链而处于超过倒相器总数一半的那个倒相器的输出所控制。例如,连接于倒相器460的FET520的栅压受倒相器490的输出的控制,而连接于倒相器465和FET520的栅压受倒相器495的输出的控制。

倒相器460-510的负端同样地经由n沟FET525和530被连接于系统地电位VSS。FET525的栅都连接于NBIAS信号,使FET525用作弱下拉器件。各个FET530与其它FET530无关地被控制。通常,FET530的栅被从相应倒相器的输出往下串链而处于超过倒相器总数一半的那个倒相器的输出所控制。例如,连接于倒相器460的FET530的栅压受倒相器490的输出的控制,而连接于倒相器465的FET530的栅压受倒相器495的输出的控制。

将振荡器的上拉器件和下拉器件(FET515和525)偏置到亚阈值区的一个优点是振荡器的频率倾向于随温度提高。这应该是与偏置成工作于饱和区的上拉和下拉器件相反的,其中振荡器的频率倾向于随温度而下降。字线开关23的漏电流也倾向于随温度而增加,且振荡器的提高了的频率使字线开关23能够保持在大约为5V。

连接于各倒相器端的级联器件520和530有助于确保在VCC与VSS之间不出现导电路径。在倒相器的P沟和n沟FET(未示出)当倒相器从一种状态过渡到另一种状态时可能同时被短时间接通的情况下,由于VCC或VSS从倒相器脱离连接,故级联器件520和530有效地消除了VCC与VSS之间的任何导电路径。在控制倒相器的输出从一种状态过渡到另一种状态时,级联器件520和530也可能被同时接通;但FET520和530用作级联器件的倒相器处于稳态,致使VCC与VSS之间不出现导电路径。

环形振荡器的周期等于倒相器总数和倒相器传输延迟的乘积的二倍。对于一个实施例,低频振荡器450被选成周期为3ms。

回到图21,低频振荡器450的输出被用来启动高频振荡器455。高频振荡器455可以是相似于图22所示的环形振荡器,其中的周期被确立为大大小于低频振荡器455的周期。例如,高频振荡器455的周期可以是12μs。高频振荡器455在低频振荡器450的输出升高时被启动开始工作。高频振荡器455的输出被反馈到高频振荡器455的输入,致使当高频振荡器455的输出降低时,高频振荡器455可以被关断。以这种方式,每个大周期中产生一个持续时间为小周期振荡器周期的一半的单个脉冲。

在前面的说明中已参照具体的实施例描述了本发明。但显然,可对其作出各种修改和改变而不超过所附权利要求所述的本发明的更广的构思和范围。因此,本说明书和附图应认为是示例性而非限制性的。

Claims (2)

1.一种集成电路,它包含:一个连接于第一外部电源电压的第一导体;一个连接于第二外部电源电压的第二导体;一个连接于第一导体的用来响应第一外部电源电压而提供第一电压电平的第一内部电源电压的第一内部电源;一个连接于第二导体的用来响应第二外部电源电压而提供第二电压电平的第二内部电源电压的第二内部电源;多个连接在导体与集成电路的其余电路之间以及内部电源与集成电路的其余电路之间的开关;一个连接于第一导体的用来输出表明第一外部电源电压是否处于第一电压电平的第一信号的第一电压探测电路;一个连接于第二导体的用来输出表明第二外部电源电压是否处于第二电压电平的第二信号的第二电压探测电路;一个连接于第一与第二电压探测器电路以及各开关的控制电路,此控制电路用来响应第一信号而控制各开关选择性地将第一导体或第一内部电源连接于集成电路的其余电路,并用来响应第二信号而控制各开关选择性地将第二导体或第二内部电源连接于集成电路的其余电路,其中的集成电路制作在同一个半导体衬底上。
2.一种非易失存储器件,它包含:一个连接于外部工作电源电压的第一导体;一个连接于外部编程电源电压的第二导体;一个用来提供内部工作电源电压处于第一电压电平的第一内部电源;一个用来提供内部编程电源电压处于第二电压电平的第二内部电源;多个连接在导体与集成电路其余电路之间以及内部电源与集成电路其余电路之间的开关;一个连接于第一导体的用来输出表明第一外部电源电压是否处于第一电压电平的第一信号的第一电压探测器;一个连接于第二导体的用来输出表明第二外部电源电压是否处于第二电压电平的第二信号的第二电压探测器;一个包含多个排列成行与列组成的矩阵的非易失存储单元的存储单元阵列;一个连接于第一和第二电压探测器电路以及连接于各个开关的控制电路,此控制电路用来响应第一信号而控制各开关选择性地将第一导体或第一内部电源连接到存储单元阵列,并用来响应第二信号而控制各开关选择性地将第二导体或第二内部电源连接到存储单元阵列。
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WO (1) WO1996013037A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100472375C (zh) 2004-06-28 2009-03-25 美国博通公司 板上性能监控及功率控制系统和方法
US7898874B2 (en) 2006-05-10 2011-03-01 Robert Bosch Gmbh Memory device
CN101494084B (zh) 2003-08-22 2012-10-31 海力士半导体有限公司 非易失性动态随机存取存储设备

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5907700A (en) * 1994-10-24 1999-05-25 Intel Corporation Controlling flash memory program and erase pulses
US5958056A (en) * 1995-05-26 1999-09-28 Intel Corporation Method and apparatus for selecting operating voltages in a backplane bus
JP3647523B2 (ja) * 1995-10-14 2005-05-11 株式会社半導体エネルギー研究所 マトリクス型液晶表示装置
US5959926A (en) * 1996-06-07 1999-09-28 Dallas Semiconductor Corp. Programmable power supply systems and methods providing a write protected memory having multiple interface capability
US5841703A (en) * 1996-12-31 1998-11-24 Intel Corporation Method and apparatus for removal of VT drop in the output diode of charge pumps
US5943263A (en) 1997-01-08 1999-08-24 Micron Technology, Inc. Apparatus and method for programming voltage protection in a non-volatile memory system
US5841724A (en) * 1997-06-12 1998-11-24 Enable Semiconductor, Inc. Voltage source and memory-voltage switch in a memory chip
US6002604A (en) * 1997-11-10 1999-12-14 Integrated Silicon Solution, Inc. Smart five volt generator operable from different power supply voltages
KR100272163B1 (ko) * 1997-12-30 2000-11-15 윤종용 대기용어레이전압발생기를갖는반도체메모리장치
JP3309822B2 (ja) 1999-01-12 2002-07-29 日本電気株式会社 半導体記憶装置及びその試験方法
US6166960A (en) * 1999-09-24 2000-12-26 Microchip Technology, Incorporated Method, system and apparatus for determining that a programming voltage level is sufficient for reliably programming an eeprom
US6421213B1 (en) * 2000-03-17 2002-07-16 Advanced Technology Materials, Inc. Method and apparatus for detecting a tamper condition and isolating a circuit therefrom
US6597603B2 (en) 2001-11-06 2003-07-22 Atmel Corporation Dual mode high voltage power supply for providing increased speed in programming during testing of low voltage non-volatile memories
JP3933467B2 (ja) * 2001-12-27 2007-06-20 株式会社東芝 電圧検出回路制御装置、同装置を有するメモリー制御装置及び同装置を有するメモリーカード
KR100997699B1 (ko) * 2002-03-05 2010-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
KR100415092B1 (ko) * 2002-05-13 2004-01-13 주식회사 하이닉스반도체 모드 레지스터를 갖는 반도체 메모리 장치 및 상기 반도체메모리 장치에서의 디프 파워 다운 모드의 제어 방법
US6822899B1 (en) * 2002-12-23 2004-11-23 Cypress Semiconductor Corporation Method of protecting flash memory from data corruption during fast power down events
DE10361718A1 (de) * 2003-08-22 2005-03-17 Hynix Semiconductor Inc., Ichon Vorrichtung und Verfahren zum Steuern von nicht flüchtigem DRAM
US7196958B2 (en) * 2004-08-31 2007-03-27 Micron Technology, Inc. Power efficient memory and cards
KR100695891B1 (ko) * 2004-11-17 2007-03-19 삼성전자주식회사 동작 모드에 따라 락 아웃을 선택적으로 수행하는 장치 및방법
US7212463B2 (en) * 2005-09-23 2007-05-01 Sigma Tel, Inc. Method and system of operating mode detection
US7639540B2 (en) * 2007-02-16 2009-12-29 Mosaid Technologies Incorporated Non-volatile semiconductor memory having multiple external power supplies
US20090240863A1 (en) * 2007-10-23 2009-09-24 Psion Teklogix Inc. Distributed power regulation
JP5331405B2 (ja) * 2008-08-01 2013-10-30 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶システム
US20100188880A1 (en) * 2009-01-23 2010-07-29 Analog Devices, Inc. Power switching for portable applications
WO2011052368A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device including the driver circuit, and electronic device including the display device
JP5933897B2 (ja) 2011-03-18 2016-06-15 株式会社半導体エネルギー研究所 半導体装置
US9230613B2 (en) * 2012-04-16 2016-01-05 Nanya Technology Corp. Power up detecting system
US9704581B2 (en) * 2014-12-27 2017-07-11 Intel Corporation Voltage ramping detection
KR20170035540A (ko) * 2015-09-23 2017-03-31 삼성전자주식회사 전력 공급 회로 및 이를 포함하는 저장 장치

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547848B2 (zh) * 1984-02-22 1993-07-19 Tokyo Shibaura Electric Co
JP2805210B2 (ja) * 1989-06-09 1998-09-30 日本テキサス・インスツルメンツ株式会社 昇圧回路
JP2780365B2 (ja) * 1989-08-14 1998-07-30 日本電気株式会社 基板電位発生回路
US5153854A (en) * 1989-08-18 1992-10-06 Motorola, Inc. EEPROM memory system having selectable programming voltage for low power readability
JPH03144879A (en) * 1989-10-31 1991-06-20 Mitsubishi Electric Corp Portable semiconductor memory device
US4975883A (en) * 1990-03-29 1990-12-04 Intel Corporation Method and apparatus for preventing the erasure and programming of a nonvolatile memory
JP3147395B2 (ja) * 1990-05-07 2001-03-19 セイコーエプソン株式会社 集積回路及び電子機器
JPH04114289A (en) * 1990-09-04 1992-04-15 Mitsubishi Electric Corp Data reloading circuit for microcomputer integrated circuit device
JPH07122998B2 (ja) * 1990-09-25 1995-12-25 サムソン・エレクトロニクス・カンパニー・リミテッド 半導体メモリ素子の高電圧発生回路
FR2668668B1 (fr) * 1990-10-30 1994-02-04 Samsung Electronics Co Ltd Generateur de tension de substrat pour un dispositif a semiconducteurs.
US5245572A (en) * 1991-07-30 1993-09-14 Intel Corporation Floating gate nonvolatile memory with reading while writing capability
US5428568A (en) * 1991-10-30 1995-06-27 Mitsubishi Denki Kabushiki Kaisha Electrically erasable and programmable non-volatile memory device and a method of operating the same
JPH05217387A (ja) * 1992-02-05 1993-08-27 Mitsubishi Electric Corp 半導体メモリ装置
US5216588A (en) * 1992-02-14 1993-06-01 Catalyst Semiconductor, Inc. Charge pump with high output current
US5313429A (en) * 1992-02-14 1994-05-17 Catalyst Semiconductor, Inc. Memory circuit with pumped voltage for erase and program operations
FR2688952B1 (fr) * 1992-03-18 1994-04-29 Sgs Thomson Microelectronics Dispositif de generation de tension de reference.
US5267218A (en) * 1992-03-31 1993-11-30 Intel Corporation Nonvolatile memory card with a single power supply input
KR960006373B1 (ko) * 1992-10-31 1996-05-15 김광호 반도체 메모리 장치의 워드라인 구동회로
US5311480A (en) * 1992-12-16 1994-05-10 Texas Instruments Incorporated Method and apparatus for EEPROM negative voltage wordline decoding
US5339272A (en) * 1992-12-21 1994-08-16 Intel Corporation Precision voltage reference
US5301161A (en) * 1993-01-12 1994-04-05 Intel Corporation Circuitry for power supply voltage detection and system lockout for a nonvolatile memory
JPH0729386A (ja) * 1993-07-13 1995-01-31 Hitachi Ltd フラッシュメモリ及びマイクロコンピュータ
US5430402A (en) * 1993-09-10 1995-07-04 Intel Corporation Method and apparatus for providing selectable sources of voltage
US5553030A (en) * 1993-09-10 1996-09-03 Intel Corporation Method and apparatus for controlling the output voltage provided by a charge pump circuit
US5414669A (en) * 1993-09-10 1995-05-09 Intel Corporation Method and apparatus for programming and erasing flash EEPROM memory arrays utilizing a charge pump circuit
US5422586A (en) * 1993-09-10 1995-06-06 Intel Corporation Apparatus for a two phase bootstrap charge pump

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101494084B (zh) 2003-08-22 2012-10-31 海力士半导体有限公司 非易失性动态随机存取存储设备
CN100472375C (zh) 2004-06-28 2009-03-25 美国博通公司 板上性能监控及功率控制系统和方法
US7898874B2 (en) 2006-05-10 2011-03-01 Robert Bosch Gmbh Memory device
CN101438350B (zh) 2006-05-10 2011-11-16 罗伯特. 博世有限公司 存储装置

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