CN1496568A - 半导体记忆装置之感测放大器排列 - Google Patents

Abstract

一半导体记忆装置(1)之内存感测放大器(10)被提供一补偿电流源装置(30)，其产生一补偿电流(Icomp)并将其输入一互相连接之位线(4)。该补偿电流(Icomp)以在读出期间实质上随时间而固定之一电位梯度可配合一补偿电压源装置(20)被产生及/或维持在被选择及互相连接之位线装置(4)上之方式被选择。

Description

半导体记忆装置之感测放大器排列

本发明系关于一种依据申请专利范围特征之前的部份所描述之半导体记忆装置用之感测放大器排列。

现代的半导体内存装置具有包含复数存储元件或记忆胞元之内存区域。这些存储元件或记忆胞元通常以类似数组的排列产生，并且可以经由存取线，或例如「位线」或「字符线」的存取线而被寻址(addressed)，以便读取及/或改变每一存储元件或每一记忆胞元之记忆状态或信息状态。

于此情况中，寻址以及存取一般基于一列选择，例如字符线得选择，并经由一行选择，例如位线的选择，使用对应的选择装置而正常地产生效果。在此情况中，以数组方式排列的记忆胞元的系统以及被选择及未被选择之存取线形成一未反应的电阻网络，尤其具有需要列入考虑的独立存储元件或记忆胞元之胞元电阻。

一对应位线及一对应字符线的选择，尤其是在读取的时候，是用以精确地取得一良好定义之记忆胞元或一良好定义之存储元件之地址。然而，由于内存区域中复数记忆胞元之网络状的相互连接，不仅是代表被寻址之胞元之记忆状态或信息状态的讯号，而且来自未被选择的存储元件或记忆胞元之寄生讯号产生，及/或重叠于真正将被侦测及分析的被选择胞元之讯号上之存取线并可能产生错误。

为抑制这些寄生讯号或尽量将它们的影响降至最低，通常使用一感测放大器，其允许被选择的内存区域与未被选择的内存区域以及对应的讯号隔离。举例而言，在以交错点为基础的MRAR储存的情况中，其中记忆胞元之内存状态或信息状态系以将被侦测之胞元电流之大小为基础而被鉴别，提供设定跨越未被选择之内存区域之潜在差异的装置以便流经此未被选择之记忆区域之电流不会决定性地干扰真正被评估之胞元电流的侦测。在此情况中，尤其使用，例如，感测放大器排列中所生的“补偿电压源装置”。

此情况中所产生的问题在于，在实际的情况之下，此情况所使用的放大器产生一个有限的，通常也是变化的，电压偏移(offset)，并且仅具有一有限增益。因此，该控制差异表示依然会发生由对应位线上之未选择记忆胞元所产生及/或提供之寄生讯号。

为克服此问题，至今仅可能使用偏移补偿的习知方法。然而，已知的偏移补偿电路运作缓慢，且需要半导体布局上比较大的区域。

本发明系以提供半导体记忆装置之感测放大器排列为基础，其确保内存装置之快速且可靠的读取，而具有特别简单，小型且节省空间的设计。

本发明藉由申请专利范围第一项之特征达成半导体记忆装置用之一般型态的感测放大器排列用之目的。本发明之感测放大器排列之有益的发展由申请专利范围之附属项所涵盖。

在具有包含复数存储元件之记忆区域之半导体记忆装置或类似装置用之一般型态感测放大器排列中，提供一输入区域，其系用于在运作期间被连接至内存区域，尤其是连接至被选择且被连接的存取线装置，较好是选择记忆胞元用之位线装置及/或字符线装置，以便感测及/或确定记忆区域中至少一被选择存储元件之一记忆状态。此外，该一般型态感测放大器排列具有一输出区域，经由该输出区域，真正代表该确定记忆状态之一输出讯号可以在运作期间被输出。为尽量避免寄生讯号，通常提供一比较电压源装置。这被设计并安排在运作期间控制施加至被选择及连接的存取线装置的电压，尤其是关于未被选择之记忆区域。

本发明之感测放大器的特征在于提供一补偿电流源装置。依据本发明，此设计系用以在运作期间产生一电子补偿电流，并将此电流提供至至少一存取线装置，尤其是被选择及连接之位线装置。于此情况中，依据本发明，该补偿电流及/或时间轮廓可以被选择及/或被设计，因此可以在运作期间，尤其是在读取运作或类似运作及/或与补偿电压源装置交互作用中，于被选择及连接的存取线装置，尤其是被选择及连接的位线装置及/或关于未被选择之记忆区域上产生及/或维持随时间实质固定之一电压差。

因此本发明半导体内存装置用之感测放大器排列之基本概念在于，除了补偿电压源装置之外，产生一补偿电流源装置。该补偿电流源装置被连接及设计为其可提供一补偿电流至被选择及连接的存取线装置，称为位线装置，因此跨越未选择记忆区域之电位差异下降实质上随时间固定。这比习知感测放大器排列有益，因补偿电压源装置之偏移电压Vos可以明确地被列入考虑，尤其是不管其真正的值及/或其时间轮廓。取代提供习知的偏移补偿-具有与其区域需求及时间性能相关的缺失-，本发明因此明确地允许补偿电压源装置用之一偏移电压。此额外的及本发明提供的补偿电流源装置随后调整将被提供的补偿电流，因此跨越未被选择之内存区域的电位差异至少在时间上是固定的。这是因为流经被选择记忆区域，称为将被读取之选择的记忆胞元，之胞元电流Ic随后可被真正确定，而不被重叠的讯号或寄生讯号干扰，且因此可被感测放大器排列于放大形式中被读取并评估。

较佳者，被设计用以读取一记忆胞元排列之感测放大器排列包括MRAM胞元或类似者。

较佳者，此感测放大器被设计为藉由使用流经一被选择存储元件，尤其是一记忆胞元或类似者，之电流读取记忆装置中之记忆区域。

于此情况中，感测放大器被设计为输出电流形式或类似的讯号做为其输出讯号。

为产生存取线装置，尤其是被选择及连接的位线及/或尤其是关于未被选择的记忆区域，上的电位差，该补偿电压源装置具有第一及第二输入连接，第一及第二输出连接以及一反相放大装置，尤其是一运算放大器(operational amplifier)或类似者。

于此情况中，较佳者，该第一及第二输入首先连接至运算放大器之非反相输入以及反相输入，且其次经由该输入区域连接至一，尤其是共同的，未驱动或等化电位，尤其是未被选择区域，或连接至对应的存取线装置，尤其是至未被选择字符线之系统，尤其是经由该被选择，连接之存取线装置，或位线装置，至被选择的存储元件。

另一优点在于补偿电压源装置之输出连接之一实质上连接运算放大装置之输出，尤其是经由被选择的，连接的存取线装置或位线装置，至被选择的存储元件，因此，全部，未被选择之内存区域与被选择的，连接的存取线装置之间的电位差异能够藉由反馈的方式被控制，尤其是指向一个在时间上实质固定的数值。这确保出现在跨越未被选择记忆区域之电位差之特别简单及快速的连接。

依据本发明感测放大器排列之另一较佳实施例，该补偿电流源装置系藉由其第一连接被连接至该被选择及连接之存取线装置，尤其是连接至被选择及连接之位线装置，且因此连接至补偿电压源装置之第二输入端及第二输出连接，以便在运作期间提供至少一部份补偿电流至该被选择及连接之存取线装置。

关于补偿电压源装置之运作及控制区域，尤其有益的是，依据本发明感测放大器排列之另一实施例，该补偿电流源装置被设计为在运作期间产生及/或提供具有实质上对应或足以超过由经由整个记忆区域中之存储元件之电阻网络之任何电压偏移所对应之偏移电流之数值之一补偿电流。也就是说此关系

$\mathrm{Icomp}\≥\frac{\mathrm{Vos}}{\mathrm{Rpa}{r}^{\′}\left|\right|\mathrm{Rc}}=\mathrm{Vos}\·\frac{\mathrm{Rpa}{r}^{\′}+\mathrm{Rc}}{\mathrm{Rpa}{r}^{\′}\·\mathrm{Rc}}=\frac{\mathrm{Vos}}{\mathrm{Rpar}}$

被满足，其中Rpar表示整个记忆区域之非主动电阻，并且实质上被表示为包含未被选择记忆区域之非主动电阻Rpar’及被选择记忆区域或被选择记忆胞元之非主动电阻Rc之一并联电路。此外，Icomp代表补偿电流，而Vos代表此例中之补偿电压源装置用之本质电压偏移。

特别的优点在于补偿电流源装置被设计为在运作期间执行修正及/或自我校正，以选择尽可能接近以下数值的补偿电流用之数值

$\frac{\mathrm{Vos}}{\mathrm{Rpa}{r}^{\′}\left|\right|\mathrm{Rc}}=\frac{\mathrm{Vos}}{\mathrm{Rpar}}.$

这达成关于将被分析之胞元电流Ic之寄生电流或讯号之最佳抑制。

为分析及鉴别被测量胞元电流或被选择记忆区域之输入讯号的目的，额外提供一放大装置，尤其是被提供在输入区域与输出区域之间之一电流放大装置或类似装置，以便在运作期间经由该输入区域接收实际代表一被选择存储元件之内存状态之一输入讯号，以自其中产生一放大讯号，并经由该感测放大器排列之输出区域输出该讯号。

为此，同样使放大装置具有至少一输入连接，其被设计为能够在运作期间被连接至输入区域，且尤其够连接至被选择及连接的存取线装置，尤其是连接至被选择及连接之位线装置，及/或该补偿电流源装置。

于本文中，另一优点在于放大装置具有一输出连接，其可于运作期间被连接至感测放大器排列之输出区域。

为实施放大器装置，让此装置具有二晶体管装置，尤其是”MOSFETs”型态或类似，具有源极，汲极与门极区域及/或连接。于本文中，首先，这些晶体管装置之源极区域或连接，其次，闸极区域或连接被相互连接。此外，汲极区域及/或晶体管装置的连接被连接至放大器装置之输入连接及输出连接。此排列表示于放大器装置之输入连接与输出连接之间实施由个别晶体管装置定义之输入讯号镜或具有对应因子n的电流镜。已经由补偿电流Icomp降低之一输入讯号，例如胞元电流Ic，以n倍放大输出讯号n×Idiff＝Iout的形式在感测放大器排列之输出区域输出。

于此情况中，此放大器装置另外被提供一第二输入连接，其被连接至放大器装置中之晶体管装置之闸极区域及/或连接。

如以上所述，补偿电流Icomp应该尽可能符合以补偿电压源装置之偏移电压Vos为基础之以上所述的理想数值。然而，通常不会先知道此偏移电压Vos，或其通常随时间变化。但此结果是在特定的情况下被产生及题供的补偿电流Icomp是大的，亦即，一偏移电流存在于该处。这有时可以阻挡胞元电流Ic的可靠侦测，且因此阻挡被选择记忆胞元之记忆状态或信息状态之确定。

为避免有关补偿电流Icomp之偏移问题，本发明感测放大器排列之另一实施例有益地提供一校正装置，其等化在运作期间来自放大器装置之一过度补偿电流及/或一过度输出讯号，并且执行电流储存以及电流释放功能，因此它们可被有选择性地驱动。这达成的效果在于，例如，在读取运作之前产生且不考虑被测量之胞元电流Ic，但是实质上基于补偿电压源装置之偏移电压Vos所产生之一补偿电流被储存，以便实际在一读取运作期间往回提供，因此其可被减除同样由输出讯号Iout上之偏移电压Vos所强迫的超过补偿电流，这表示在读取期间，输出讯号Iout最后实际上代表被测量胞元电流Ic。

此校正装置被设置于放大装置之连接与感测放大器排列之输出区域之间，尤其具有一输入连接及一第一输出连接。由此所达成的效果在于校正直街在感测放大器排列之输出区域的上游发生，且因此输出讯号Iout可直接被影响，如果适当的话。

此校正装置可具有一第二输出连接，其连接至补偿电流源装置之该第二连接。

此外，此校正装置被设置一电流储存装置以便执行电流储存或电流释放功能。

于此情况中，较佳者，电流储存装置被设计为在一读取状态之前于运作期间储存一超过的补偿电流及/或超过的输出讯号并再将它/它们输出，于一读取期间，至少一部份，尤其是来自补偿电流源装置及/或放大器装置或输出至它/它们。

此电流储存装置的设计尤其简单，如果它是晶体管装置的形式的话，尤其是MOSFET型态或类似者，或具有此种晶体管装置。

于本文中，晶体管装置之汲极区域被连接至校正装置之输入连接，而其源极区域经由校正装置之第二输出连接被连接至补偿电流源装置。

电流储存装置同样具有一开关装置，以及晶体管装置之对应区域，且电流储存装置能够在一读取状态之前及期间于感测放大器排列中被连接至并与汲极区域隔离。这所达成的效果在于电流储存装置中的晶体管装置之闸极区域内的闸极电极可以被切换成一电流储存组件。

此外，校正装置还被提供另一开关装置，其于运作期间考以产生校正装置之输入连接与第一输出连接之间于一读取状态期间之直接的电性连接，并且能在读取状态之前将其切断。由此所达成的效应在于，于一读取状态之前，同样由于补偿超过的电流埔偿而超过且因此将不会被认为是逻辑”0”之被产生的输出讯号不会出现在感测放大器排列之输出区域上。另一方面，相对于在读取状态期间经过感测放大器排列之校正装置之储存电流之储存及释放功能意味着第二开关装置现在切换一相对降低的输出讯号Iout至感测放大器排列之输出区域。

本发明之其它型态及特征可从以下的描述中发现：

MRAM内存中基于交叉点数组之读取运作基本上与其它记忆装置，例如DRAMs，EPROMs或类似者，中的读取运作不同。

为读取来自交叉点胞元数组之一MRMA记忆胞元之内容，包含被选择记译胞元之字符线首先被设置到需要的读取电压Vwl。相反地，所有未被选择的字符线系处于一等化的电压或等电位电压Veq。此电压与字符线电压或读取电压Vwl不同。此未被选择的位线也处于等电位电压或等化电压Veq。被选择之胞元的位线藉由一对应的行多任务器或对应的行选择装置被连接至感测放大器之输入。于此例中，此感测放大器将理想地维持被选择位线在电位Veq，其因此等于未被选择之字符线上的电位。

电压差异Veq-Vwl因此跨越被选择的记忆胞元而下降。依据MRAM概念，这产生经过被选择记忆胞元之之电流Ic。此字符线电压或读取电压Vwl必须与等电位电压或相同电压Veq不同，但是可以低于或高于电压Veq。

依据MRAM概念，被选择记忆胞元具有一高或低非主动电阻Rc，依程序化的状态而定，尤其是依据存在于磁隧道层(MTJ：magnetictunneling junction)附近之软磁层及硬磁层之相反或相同方向而定。被选择记忆胞元之高或低非主动电阻Rc造成经过被选择记忆胞元之高或低电流Ic。个别的胞元电流Ic随后经由被选择位线由感测放大器或感测放大器排列而被评估，并且被解读及/或输出为逻辑”0”或”1”。

在理想状况下，被选择位线及未被选择字符线及位线被维持在相同的电位，称为相同或等化电位Veq。因此，寄生电流理想地不会成为经过未被选择记忆胞元之寄生讯号，或被消除。

每一真实放大器且因此每一真实补偿电压源装置具有一偏移电压及一有限增益。这表示感测放大器排列不确实控制被选择位线之电压至等化电压或等电压Veq。此电压控制差异表示寄生电流上升，尤其是经由在被选择位线上之未被选择记忆胞元。

降低此电压控制差异且因此降低寄生电流或讯号之一种选择在习知是使用一精确放大器，其允许被选择位线上之电压被调整至尽可能接近等电位电压Veq。这通常需要消耗时间及缓慢的运作偏移补偿电路，其可能导致半导体布局中增加的区域需求。

即使被选择位线端点上之电压被习知的感测放大器理想地设定，但经由被选择记忆胞元之非主动电阻Rc之对应的胞元电流Ic将产生跨越被选择位线之一电压降，其随后将产生横向排列之未被选择字符线之对应的，尽管是小的，寄生电流。

本发明提供一快速及小型的感测放大器用之电路，其对于因为不可避免的有限增益之偏移电压所产生的不可避免的控制错误是不敏感的。

于此情况中，不管寄生效应，例如偏移电压，有限的增益及具有将被读取之一被选择记忆胞元之程序化状态之小区域快速评估之跨越位线的电压降变得可能。

本发明基于所发明之感测放大器排列，参照图式而被解释较多细节如下。

第一图使用方块图以表示使用本发明感测放大排列之一记忆装置之基本设计。

第二图使用方块图以表示本发明感测放大器排列之一实施例之设计。

第三图表示本发明感测放大器排列之另一实施例之电路设计。

第四图表示本发明感测放大器排列之另一实施例之电路设计。

第五图表示习知感测放大器排列之电路设计。

第一图使用电路图表示使用本发明感测放大器排列10之半导体记忆装置1之基本设计。

半导体记忆装置1具有一记忆区域2。这包括一类似数组的内存胞元3及3’的排列，该记忆胞元或存储元件3’在图一所示之半导体记忆装置1之状态中尚未被选择做为读取之用。相反的，在记忆区域2之存储元件3已被选择做为读取之用。为此选择，字符线Wli与存取线装置6及4之位线BLk一起实行，藉由列选择器或多任务器8及行选择器或多任务器7之对应的开关状态。被选择的字符线Wli是处于字符线电压或读取电压Vwl。存取线装置6及4之所有未被选择的字符线及位线系处于等化的电压Veq。在理想状态中，被选择的位线BLk也处于在其端点的等化电压Veq，即在点7a的电压，且因此位于本发明感测放大器排列10之输入区域12之内。

被选择的胞元3，其连接至字符线WLi及位线BLk，具有一胞元电阻Rc，此电阻因为跨越非主动电阻Rc之电压降Veq-Vwl而产生对应的胞元电流Ic，其于未被扰乱的状态中，目前对应被测量的电流Isense。

首先，习知感测放大器排列100之运作的设计及方式将参照图五而解释。

此习知的感测放大器排列100具有一补偿电压源装置20，其具有输入连接21及22以及输出连接23及24。在此排列中，输入连接21及22经由输入区域12连接至等化电位Veq以及存取线装置4之被选择位线BLk。

补偿电压源装置20之核心组件是运算放大器25，其具有一非反相输入25-1及一反相输入25-2。运算放大器25之输出25-3连接至MOSFET T1，亦即连接至其闸极G1。汲极区域D1及源极区域S1形成补偿电压源装置20之输出连接23及24。运算放大器25具有一有限的增益因子A以及一偏移(offset)电压Vos(以图式表示)。

输入区域12连接习知的感测放大器排列100至记忆区域2。记忆区域2中未被选择的记忆胞元3’形成未被选择的记忆区域2’。此区域，以电阻的形式，与被选择的记忆胞元3(其具有一非主动电阻Rc)平行连接，并具有一非主动电阻Rpar’。

此外，提供一放大器装置40，其被设置于补偿电压源30之第一输入连接23与感测放大器排列100之输出区域14之间。此放大器装40系用以将进入的被测量电流Isense放大n倍以形成一输出讯号Iout。因此，二晶体管装置T2及T3被提供以做为MOSFETs，其源极与门极区域S2，S3及G2，G3以导电的形式分别互相连接，并且也连接至补偿电压源装置20之输出连接23。在此方式中，一电流镜为与源极追随器(follower)T1相关之被测量电流Isense而被提供。

被选择胞元3之非主动电阻Rc藉由被选择位线BLk经由字符线电压或读取电压Vwl而被接地。未被选择区域2’中之剩下的未被选择记忆胞元3’，其从被选择的字符线BLk导引至处于等化电压Veq之未被选择的字符线，由电阻Rpar’被表示于图五-并且也被表示于其它图式中-。于此情况中，Rpar’表示包含未被选择记忆胞元3’之并联电路。于此情况中，此非主动电阻Rpar’比胞元电阻Rc小很多，这表示即使是小的跨越Rpar’的电位差都能造成大的寄生讯号或电流。

图五所示之习知感测放大器100的目标在于尽可能准确地调整并控制施加至位线BLk之端点的电压至等化电压Veq。因此，实际上在跨越电阻Rpar’没有电位差，且经过未被选择记忆区域2’之对应的平行流动电流Ipar将是无关紧要的。这随后将造成整个胞元电流Ic将能够流经被选择的记忆胞元3，流经源极追随器T1，以因子n被电流镜40放大，以一输出电流Iout的形式流至习知感测放大器排列100之输出区域14。

然而，此理想的读取原理仅能在如果习知感测放大器排列100或其运算放大器25之本质上的偏移电压Vos是可忽略的或是0，因此，以足够高的增益A，被选择位线BLk上的电压可尽量正确地被控制为等化电压Veq的值的情况下才能正确地运作。

然而，仅是运算放大器25上在低于1毫符特范围中之相当低的偏移电压Vos足以让胞元电流Ic不流入感测放大器100之中，而仅是等化寄生电流Ipar＝Vos/Rpar’，其随后出现并通过未被选择的记忆区域2’。放大器100或运算放大器25随后控制被选择位线BLk上之电压至大约Veq-Vos的数值。

以负的偏移电压Vos，放大器25将控制被选择位线BLk上的电压至大约Veq+Vos的数值。然而，于此情况中，因为Rc至字符线电压或读取电压Vwl之连接而在位线点7a上产生的电流改变将总是明显地被当成来自感测放大器100之一放大的输出电流。然而，这对实际使用而言是不够的，因为以统计平均上的分布，具有完整数个毫符特大小的正及负移电压Vos二者都可能发生。

此问题的一个经常被使用的习知解决方法藉由偏移补偿运算放大器而达成。因此，可以达成在运算放大器25中所使用之剩下的偏移电压明显地低于1mV。然而，此方法之缺失在于可能需要复数修正放大器用之时脉相位。在内存应用中之感测放大器100的使用中这是很大的缺失，因为这产生相当长的读取-存取时间，且有时候产生半导体内存布局上相当高的空间需求。

图二表示本发明感测放大器排列10之第一实施例之基本设计之方块图，其中具有与之前图式中所描述者相同之设计或功能之组件及区段具有与之前图式相同的参考标号，且这些组件的详细描述因此将被省略。

与图五之习知设计比较之下，图二所示之实施例首先额外地提供一补偿电流源装置30，其具有连接31及32被连接于被选择位线装置BLk或被选择存取线装置4与地之间。补偿电流源装置30之第一连接31连接至补偿电压源装置20之第二输出连接24及第二输入连接22，且对应地连接至被选择及连接位倩装置BLk或存取线装置4。其次，为了允许对流过度补偿，其具有连接51，52及53之一对应的校正装置50于放大器装置40与感测放大器排列10之输出区域14之间。

补偿电流源装置40传递一补偿电流Icomp，其对应或尽量远超过此理想值

$\frac{\mathrm{Vos}}{\mathrm{Rpa}{r}^{\′}\left|\right|\mathrm{Rc}}=\frac{\mathrm{Vos}}{\mathrm{Rpar}}.$

为避免补偿电流源装置30所造成的关于电流过度补偿的任何偏移问题，实际上提供校正装置50，其于感测放大器排列10内之一读取状态之前能够隔离感测放大器排列10的输出区域14，并且能够在校正装置50储存可能已被放大的相对过度补偿电流Icomp，且当感测放大器排列10中存在一读取状态时，能够再次将其提供为适度补偿之用，当感测放大器排列10之输出区域14被连接时。

图三表示来自图二之实施例之更详细的电路图，其中再次地，相同或具有相同功能的组件被提供相同的参考标号，且其相对的描述将被省略。

于此例中，补偿电压源装置20再次被形成，如同图五之实施例，藉由包含一运算放大器25及一MOSFET T1的串连电路，后者被用以当成将电流转换至放大器装置40之源极追随器，且后者与图五之实施例相同。

在读取运作之前，记忆区域2中之所有字符线在相同的等电位电压或相同电压Veq。在选择时，读取电位或字符线电位Vwl随后因对应选择而被提供。

具有增益A之运算放大器25之工作在于以对应的补偿电流Icomp维持经由源极追随器装置30或MOSFET T1及补偿电流源装置30施加至位线端点之电压固定。本文中唯一重要的因子是位线BLk上之位线电压之恒常性。然而，即使是未知，电位差之绝对值可以自由地从理想电压Veq移动一偏移电压Vos。

对一正偏移电压Vos而言，运算放大器25调整被选择位线BLk上之电压至大约Veq-Vos的数值。于此情况中，理想的补偿电流Icomp的数值为

$\frac{\mathrm{Vos}}{\mathrm{Rpa}{r}^{\′}\left|\right|\mathrm{Rc}}=\frac{\mathrm{Vos}}{\mathrm{Rpar}}.$

如果补偿电流Icomp的数值低于此值，则一个大于Veq-Vos的数值被建立在位线BLk之端点，其中运算放大器25的控制失效。为了被选择记忆胞元3的进一步读取，这将具有大的缺失，因为来自感测放大器10的有用输出讯号Iout被降低。

然而，因为，例如，由于偏移电压Vos中的变化，不可能总是调整补偿电流Icomp至理想值，例如因为修正或自我调整将太复杂，Icomp的值可能被调整为足够大于理想值。

依据克西荷夫(Kirchhoff)定律，电流

$\mathrm{Idiff}=\frac{\mathrm{Vos}}{\mathrm{Rpa}{r}^{\′}\left|\right|\mathrm{Rc}}-\mathrm{Icomp}$

将经由晶体管串行T1，T2及T3流动至感测放大器10的输出，然而已在因子10中被放大。这有时候将造成所产生的输出电流Iout不可能在感测放大器排列10上进行数字值”0”或”1”的侦测，如果补偿电流Icomp被设定太高。

为避免偏移的问题，图三实施例中之校正装置50因此被设计为具有开关SW1及SW2，并具有当成电流储存组件用之一晶体管装置T4。在读取运作之前，开关装置SW1被关闭，而超过的电流Idiff流入电晶装置T4的晶体管二极管内。输出区域14之开关SW2在此情况中并不关闭，而是打开。

当读取周期进行时，开关SW1随后打开而开关SW2关闭。当开关SW1关闭时已建立跨越晶体管装置T4之闸极电容CG4之电压情况中被维持。当开关SW1已被打开时，晶体管装置T4现在如同一电流储存般运作并传递储存电流Istore。晶体管装置，尤其是闸极电容CG4现在被用以当成一电流源且因此将从放大器排列10之输出点移除超过的电流N×Idiff。

读取运作随后进行如下：在读取之前，被选择位线BLk上之所有胞元3经由横向排列的字符线而处于等化电位电压。等化或补偿电流Icomp被用以指示相对高的电流，因此运算放大器25维持在适当的操作点，以便将位线BLk调整至大约Veq-Vos，并在剩余的读取运作中将其维持在该处。

当开关SW1关闭时，超出的电流N×Idiff流入晶体管装置T4之二极管之中。开关SW2维持开启以便不干扰校正状态。

其次，开关SW1打开，且当此发生时开关SW2关闭且使用相关的字符线Wli选择记忆胞元，如图三所示。被选择的位线BLk现在仅经由并联电阻Rpar’处于等电位电压Veq，并且经由被选择记忆胞元3之胞元电阻Rc而处于字符线电压或读取电压。

因为运算放大器25持续维持被选择位线BLK之端点的电压在Veq-Vos的值，克西荷夫定律仅能在位线BLk之点上的电流的第一次近似中被考虑。运算放大器25之控制表示并联电流Ipar维持大约固定。补偿电流Icomp在此时同样地已被规定为固定。

由于从等电位电压Veq至字符线电压Vwl之改变，比较小的电流Vos/Rc平行于Ipar掉落。相反地，近似地较大胞元电流Ic＝(Veq-Vwl)/Rc因为被选择记忆胞元3现在在被选择位线BLk之位线点7a上动作。因为Ipar及Icomp是固定的，胞元电流Rc必须真正流经源极追随器T1。在本文中，胞元电流Ic也可以经由电流镜或放大装置40被放大因子n。因为电流储存54或T4经由储存电流Istore从感测放大器排列10的输出区域14移动至超过的电流Idiff，由因子n放大之胞元电流Ic于一第一近似中，经由关闭的开关SW2从感测放大器排列10之输出流动。

此排列对负偏移电压Vos也以类似的方式作用。于本文中，运算放大器控制25控制被选择位线上的电压至大约数值Veq+Vos。本文中唯一重要的因子是补偿电压源装置20中之运算放大器25系位于一工作控制循环内。这在此情况中是确定的，即使没有补偿电流源装置30以及对应的补偿电流Icomp的出现。然而，在本文中并不需要知道Vos的算术符号，这表示Icomp应该总是需要被导入。然而，这并不是问题，只要校正装置50中的电流储存54，尤其是开关SW1及晶体管装置T4可被用以补偿超出的电流Idiff。

以下的观点对本发明，及特别是呈现于运算放大器25之中之补偿电压Vos对读取运算不重要。

--补偿电流源装置30及特别是补偿电流Icomp可以被用以维持所有偏移电压Vos的电路，个别的放大装置25于一工作操作点。

--补偿电流源装置30及补偿电流Icomp可以被永久设定或校正。

--校正装置50中的电流储存及特别是开关装置SW1及晶体管装置T4补偿超过的补偿电流Idiff。

--为了基于偏移电压Vos之补偿电流Icomp之正确校正，电流储存可以因组件SW1及T4而被免除。

--读取电路可藉由开关SW1及SW2之简单的时脉而被极快速地实施。

图四表示本发明感测放大器之另一实施例。于此例中，与迄今为止所描述之实施例有相同的动作的组件被提供相同的参考标号，饼且不在此描述进一步细节。

在图四的实施例中，补偿电压源装置20中所提供的运算放大器25使用一源极追随器而非直接使用放大器装置40中之一PMOS晶体管T2控制被选择位线BLK，于此情况中须调控制循环用的足够补偿。于本文中，PMOS晶体管T4不需要从外部产生，例如在一外部放大器装置40中，但也可被视为补偿电压源装置20之运算放大器25之输出级之一部份，如果适合的话。此外，图四所示的电流也可在互补的方式中使用NMOS晶体管产生。在此情况中，需要观察以下的点，亦即，藉由补偿电流源装置30维持一被选择位线BLk上之电压固定，消除偏移问题以及放大器，同时消除补偿电流Icomp，并藉由对应的电流储存54及对应的组件SW1及T4补偿超过的电流。

参考标号表

1             半导体记忆装置

2             记忆区域/记忆胞元排列

2’                        未选择记忆区域

3             存储元件/记忆胞元

4             存取线装置/位线装置

6             存取线装置/字符线装置

10            感测放大器排列

12            输入区域/输入连接

14            输出区域/输出连接

20            补偿电压源装置

21            输入连接

22            输入连接

23            输出连接

24            输出连接

25            运算放大器装置

25-1          非反相输入

25-2          反相输入

25-3          输出

30            补偿电流源装置

31            连接

32            连接

40            电流放大器装置

41            输入连接

42            输入连接

43            输出连接

50            校正装置

51            输入连接

52            输出连接

53            输出连接

54            电流储存装置

100                习知感测放大器排列

A                  增益

CG4                闸极电容

D1-D4              汲极区域

G1-G4Ic            闸极区域

Ic                 胞元电流

Icomp              补偿电流

Idiff              差分电流

Iout               输出电流

Isense             感测的电流/测量的电流

Istore             储存电流

Rc                 胞元电阻

Rpar               记忆区域电阻

Rpar’                            记忆区域电阻

S1-S4              源极区域

SW1，SW2           开关装置

Veq                等化电压

Vos                偏移电压

Vw1                字符线电压/读取电压

Claims (24)

1.一种记忆装置之感测放大器排列，该记忆装置具有包括复数存储元件(3)之一记忆区域(2)：

-具有一输入区域(12)，被设计为在运作期间连接至该记忆区域(2)中之包括位线装置(4)及/或字符线装置(6)之被选择记忆胞元(3)用之被选择存取线装置(4，6)，以便确定该记忆区域(2)中之至少一被选择存储元件(3)之一内存状态，

-具有一输出区域(14)，籍此一代表该确定的内存状态之输出讯号(Iout)可于运作期间被输出，以及

-具有一补偿电压源装置(20)，其被设计为在运作期间控制施加至与一未被选择记忆区域(2’)相关之该被选择存取线装置(4，6)之一电压，

特征在于

-提供一补偿电流源装置(30)，以及

-该补偿电流源装置(30)可产生运作期间之一电子补偿电流(Icomp)并且可将其提供至至少一该存取线装置(4，6)，

-其中该补偿电流(Icomp)之时间轮廓可被选择，因此随时间实质上固定之一电位差异可于运作期间与该未被选择之记忆区域(2’)有关之被选择存取线装置(4，6)上之该补偿电压源装置互动而被产生。

2.如申请专利范围第1项之感测放大器排列，

其被设计为读取一内存排列(2)，较佳者，包括MRAM胞元或类似者。

3.如前述申请专利范围任一项之感测放大器排列，

其被设计为使用流过一被选择记忆胞组件(3)，尤其是一记忆胞元或类似者，之一电流(Ic)读取该记忆装置(1)中之该被选择记忆区域(2)。

4.如前述申请专利范围任一项之感测放大器排列，

其中该输出讯号(Iout)可以电流或类似型态被输出。

5.如前述申请专利范围任一项之感测放大器排列，特征在于

该补偿电压源装置(20)具有第一及第二输入连接(21，22)，第一及第二输出连接(23，24)以及一反相放大器装置(25)，尤其是一运算放大器或类似者。

6.如申请专利范围第5项之感测放大器排列，特征在于

该补偿电压源装置(20)之该第一及第二输入连接(21，22)系先连接至该非反相输入(25-1)及该运算放大器装置(25)之反相输入(25-2)，以及其次经由该输入区域(12)连接至，尤其是共同，去驱动或等化之，尤其是该未被选择记忆区域(2’)之一电位(Veq)，或连接至一对应的存取线装置(6)，尤其是连接至该未被选择字符线(6’)之系统，或尤其是，经由该被选择及连接存取线装置(4)，或位线装置(4)，至该被选择之存储元件(3)。

7.如申请专利范围第5或6项之感测放大器排列，特征在于

该补偿电压源装置(20)之该输出连接(23，24)之一实质上连接该运算放大器装置(25)之输出(25-3)，尤其是经由该被选择及连接之存取线装置(4)或位线装置(4)，至该被选择存储元件(3)，

因此，全部，该未被选择之记忆区域(2’)与该被选择，连接之存取线装置(4)，尤其是该被连接之位线装置(4)之间的差异，可藉由反馈，尤其是指向实际上随时间而固定之一数值，而被控制。

8.如前述申请专利范围任一项之感测放大器排列，特征在于

该补偿电流源装置(30)藉由其一第一连接(31)连接至该被选择，连接的存取线装置(4)，尤其是连接至该被选择，连接的位线装置(4)，且尤其是连接至该第二输入连接(22)以及该补偿电压源装置(20)之该第二输入连接(22)，以便在运作期间提供一补偿电流(Icomp)之至少一部份至该被选择，连接的存取线装置(4)。

9.如前述申请专利范围任一项之感测放大器排列，特征在于

该补偿电流源装置(30)被设计为经由该整个记忆区域(2)中之该存储元件(3)之电阻网络产生及/或提供一补偿电流(Icomp)，其具有实质上对应或足以超过对应该补偿电压源装置(20)中之任何电压偏移(Vos)之该电流偏移之一数值，因此该补偿电流(Icomp)满足此关系

$\mathrm{Icomp}\≥\frac{\mathrm{Vos}}{\mathrm{Rpa}{r}^{\′}\left|\right|\mathrm{Rc}}=\frac{\mathrm{Vos}}{\mathrm{Rpar}},$

其中Rpar表示整个记忆区域(2)之非主动电阻，并且实质上被表示为包含未被选择记忆区域(2’)之非主动电阻Rpar’及被选择记忆胞元(3)之非主动电阻Rc之一并联电路。

10.如申请专利范围第9项之感测放大器排列，特征在于

该补偿电流源装置(30)被设计为在运作期间执行修正及/或自我校正，以便选择补偿电流(Icomp)用之一数值，其尽可能接近此值

$\frac{\mathrm{Vos}}{\mathrm{Rpa}{r}^{\′}\left|\right|\mathrm{Rc}}=\frac{\mathrm{Vos}}{\mathrm{Rpar}}.$

11.如前述申请专利范围任一项之感测放大器排列，特征在于

一放大器装置(40)，尤其是一电流放大器装置(40)，被提供于该输入区域(12)与该输出区域(14)之间，以及

该放大器装置(40)被设计为在运作期间经由该输入区域(12)接收一输入讯号(Ic)，其实际上代表一被选择及连接之存储元件(3)之记忆状态，以自其中产生一放大讯号并经由该输出区域(14)输出此讯号。

12.如申请专利范围第11项之感测放大器排列，特征在于

该放大装置(40)具有至少一输入连接(41，42)用以能够于运作期间被连接至该输入区域(12)，尤其是连接至该被选择，被连接之存取线装置(4)及/或该补偿电流源装置(30)。

13.如申请专利范围第12项之感测放大器排列，特征在于

该放大器装置(40)具有一输出连接(43)可于运作期间被连接该输出区域(14)。

14.如申请专利范围第11至13项任一项之感测放大器排列，特征在于

该放大器装置(40)具有二晶体管装置(T2，T3)，尤其是MOSFETs形式，具有源极(S2，S3)，汲极(D2，D3)与门极(G2，G3)区域及/或连接，

首先这些晶体管(T2，T3)之该源极区域(S2，S3)及/或连接，其次该闸极区域(G2，G3)及/或连接被互相连接，以及

该晶体管装置(T2，T3)之汲极区域(T2，T3)或连接连接至该放大器装置(40)之该输入连接(41)及该输出连接(43)。

15.如申请专利范围第14项之感测放大器排列，特征在于

该放大器装置(40)具有一第二输入连接(42)，其连接至该晶体管装置(T2，T3)之闸极区域(G2，G3)及/或连接。

16.如前述申请专利范围任一项之感测放大器排列，特征在于

提供一校正装置(50)，其被设计为等化在运作期间来自该放大器装置(40)之一超过的补偿电流(Icomp，Idiff)及/或一超过的输出讯号，为此目的，具有，尤其能被有选择性地驱动，之电流储存及电流释放功能。

17.如申请专利范围第16项之感测放大器排列，特征在于

该校正装置(50)被设置于该放大器装置(40)之该输出连接(43)与该感测放大器排列(10)之该输出区域(14)之间，尤其具有一输入连接(51)及其一第一输入连接(52)。

18.如申请专利范围第17项之感测放大器排列，特征在于

该校正装置(50)具有一第二输出连接(53)，其连接至该补偿电流源装置(30)之该第二连接(32)。

19.如申请专利范围第16至18项任一项之感测放大器排列，特征在于

该校正装置(50)具有一电流储存装置(54)以便执行该电流储存及电流释放功能。

20.如申请专利范围第19项之感测放大器排列，特征在于

该电流储存装置(54)被设计为在一读取状态前之运作期间储存一超过的补偿电流(Icomp，Idiff)及/或一超过的输出讯号，并且于一读取状态期间至少部份地提供它/它们，尤其是从该补偿电流源装置(30)及/或该放大装置(40)或至它/它们。

21.如申请专利范围第19或20项之感测放大器排列，特征在于

该电流储存装置(54)是晶体管装置(T4)之型态，尤其是MOSFET之型态或类似者，或具有此一晶体管(T4)装置。

22.如申请专利范围第21项之感测放大器排列，特征在于

该晶体管装置(T4)藉由其汲极区域(D4)连接至该校正装置(50)之输入连接(51)以及藉由其源极区域(S4)经由该校正装置(50)之该第二输出连接(53)连接至该补偿电流源装置(30)。

23.如申请专利范围第22项之感测放大器排列，特征在于

该电流储存装置(54)具有一开关装置(SW1)以及

该感测放大器装置(10)内之该电流储存装置(54)中之晶体管装置(T4)之该闸极区域(G4)于一读取状态之前及期间可被连接至并与该汲极区域(D4)隔离，

因此，尤其是该晶体管装置(T4)之该闸极区域(G4)中之该闸极电容(CG4)可被切换为一电流储存组件。

24.如申请专利范围第16至23项任一项之感测放大器排列，特征在于

该校正装置(50)具有另一开关装置(SW2)，其于运作期间，在一读取状态下，可达成该校正装置(50)之该输入连接(51)与该第一输出连接(52)之间之一直接电性连接，并可于一读取状态之前将其切断。

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