DE10112281A1 - Leseverstärkeranordnung für eine Halbleiterspeichereinrichtung - Google Patents

Abstract

Bei einer Leseverstärkeranordnung (10) für eine Halbleiterspeichereinrichtung (1) ist eine Kompensationsstromquelleneinrichtung (30) vorgesehen, durch welche ein Kompensationsstrom (Icomp) generierbar und einer verbundenen Bitleitung (4) zuführbar ist, wobei der Kompensationsstrom (Icomp) so gewählt ist, dass bei einem Lesevorgang in Zusammenwirken mit einer vorgesehenen Kompensationsspannungsquelleneinrichtung (20) auf der ausgewählten und verbundenen Bitleitungseinrichtung (4) eine im Wesentlichen zeitlich konstante Potenzialdifferenz generierbar und/oder aufrechterhaltbar ist.

Description

Die Erfindung betrifft eine Leseverstärkeranordnung für eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff des An­ spruchs 1.

Moderne Halbleiterspeichereinrichtungen weisen einen Spei­ cherbereich mit einer Mehrzahl von Speicherelementen oder Speicherzellen auf. Die Speicherelemente oder Speicherzellen sind dabei oft in einer matrixartigen Anordnung ausgebildet und über Zugriffsleitungen oder Zugriffsleitungen, zum Bei­ spiel sogenannte Bitleitungen oder Wortleitungen, ansprech­ bar, um den Speicherzustand oder Informationszustand jedes Speicherelements oder jeder Speicherzelle auszulesen und/oder zu ändern.

Die Adressierung und somit der Zugriff erfolgen dabei in der Regel über entsprechende Auswahleinrichtungen gemäß einer Zeilenauswahl, zum Beispiel für die Wortleitungen, sowie durch eine Spaltenauswahl, zum Beispiel für die Bitleitun­ gen. Dabei bildet das System der matrixartig angeordneten Speicherzellen sowie der ausgewählten und nicht ausgewählten Zugriffsleitungen ein Netzwerk Ohmscher Widerstände, wobei insbesondere die Zellenwiderstände der einzelnen Speicher­ elemente oder Speicherzellen zu berücksichtigen sind.

Durch die Auswahl einer entsprechenden Wortleitung und einer entsprechenden Bitleitung soll, insbesondere beim Lesen, ge­ nau eine wohldefinierte Speicherzelle oder ein wohldefinier­ tes Speicherelement angesprochen werden. Aufgrund der netz­ werkartigen Verschaltung der Mehrzahl der Speicherzellen des Speicherbereichs treten aber neben dem den Speicherzustand oder Informationszustand der angesprochenen Zelle repräsentierenden Signal auch parasitäre Signale aus den nicht aus­ gewählten Speicherelementen oder Speicherzellen auf und/oder Zugriffsleitungen, die sich dem eigentlich zu detektierenden und zu analysierenden Signal der selektierten Zelle überla­ gern und zu Verfälschungen führen können.

Um diese parasitären Signale zu unterdrücken oder ihren Ein­ fluss möglichst gering zu halten, bedient man sich üblicher­ weise eines Leseverstärkers, durch welchen eine Trennung des ausgewählten Speicherbereichs vom nicht ausgewählten Spei­ cherbereich bzw. der entsprechenden Signale möglich ist. Zum Beispiel ist beim MRAM-Speichern auf Cross-Point-Basis, bei welchem der Speicherzustand oder Informationszustand einer Speicherzelle aufgrund der Größe eines zu detektierenden Zellenstroms diskriminiert wird, eine Einrichtung vorgese­ hen, welche die Potenzialdifferenz über dem nicht selektier­ ten Speicherbereich derart einstellt, dass der durch diesen nicht selektierten Speicherbereich fließende Strom die De­ tektion des eigentlich auszuwertenden Zellenstroms nicht maßgeblich beeinflusst. Dabei werden zum Beispiel sogenannte Kompensationsspannungsquelleneinrichtungen eingesetzt, wel­ che insbesondere in den Leseverstärkeranordnungen augebildet sind.

Problematisch ist dabei, dass unter realen Bedingungen die dabei verwendeten Verstärker einen endlichen, oft auch vari­ ierenden Spannungsoffset erzeugen und darüber hinaus eine nur endliche Verstärkung besitzen. Dadurch entstehen auf­ grund der Regeldifferenz eben doch parasitäre Signale, wel­ che durch die nicht selektierten Speicherzellen an der ent­ sprechenden Bitleitung erzeugt und/oder zugeführt werden.

Um dieser Problematik Herr zu werden, kann bisher nur auf herkömmliche Methoden der Offsetkompensation zurückgegriffen werden. Bekannte Offsetkompensationsschaltungen arbeiten aber langsam und benötigen beim Halbleiterlayout vergleichs­ weise große Flächen.

Der Erfindung liegt die Aufgabe zugrunde, eine Leseverstär­ keranordnung für eine Halbleiterspeichereinrichtung zu schaffen, welche bei besonders einfachem, kompaktem und platzsparendem Aufbau ein besonders schnelles und zuverläs­ siges Auslesen der Speichereinrichtung gewährleistet.

Die Aufgabe wird bei einer gattungsgemäßen Leseverstärkeran­ ordnung für eine Halbleiterspeichereinrichtung erfindungsge­ mäß durch die kennzeichnenden Merkmale des Anspruchs 1 ge­ löst. Vorteilhafte Weiterbildungen der erfindungsgemäßen Le­ severstärkeranordnung sind Gegenstand der abhängigen Unter­ ansprüche.

Bei einer gattungsgemäßen Leseverstärkeranordnung für eine Halbleiterspeichereinrichtung oder dergleichen, mit einem Speicherbereich aus einer Mehrzahl von Speicherelementen ist ein Eingangsbereich vorgesehen, welcher ausgebildet ist, im Betrieb mit dem Speicherbereich, insbesondere mit ausgewähl­ ten und verbundenen Zugriffsleitungseinrichtungen, vorzugs­ weise Bit- und/oder Wortleitungseinrichtungen ausgewählter Speicherzellen, davon verbunden zu werden, um einen Spei­ cherzustand mindestens eines ausgewählten Speicherelements des Speicherbereichs abzutasten und/oder zu ermitteln. Des Weiteren weist die gattungsgemäße Leseverstärkeranordnung einen Ausgangsbereich auf, über welchen im Betrieb ein den ermittelten Speicherzustand im Wesentlichen repräsentieren­ des Ausgabesignal ausgebbar ist. Um parasitäre Signale mög­ lichst zu vermeiden, ist herkömmlicherweise eine Kompensati­ onsspannungsquelleneinrichtung vorgesehen. Diese ist ausge­ bildet und angeordnet, im Betrieb eine an der ausgewählten und verbundenen Zugriffsleitungseinrichtung anliegende Span­ nung, insbesondere in Bezug auf einen nicht ausgewählten Speicherbereich, zu regeln.

Die erfindungsgemäße Leseverstärkeranordnung ist dadurch ge­ kennzeichnet, dass eine Kompensationsstromquelleneinrichtung vorgesehen ist. Diese ist erfindungsgemäß dazu ausgebildet, im Betrieb einen elektrischen Kompensationsstrom zu generie­ ren und zumindest einer der Zugriffsleitungseinrichtungen, insbesondere der ausgewählten und verbundenen Bitleitungs­ einrichtung, zuzuführen. Dabei sind erfindungsgemäß der Kom­ pensationsstrom und/oder dessen zeitlicher Verlauf derart wählbar und/oder ausgebildet, dass im Betrieb, insbesondere bei einem Lesevorgang oder dergleichen und/oder insbesondere im Zusammenwirken mit der Kompensationsspannungsquellenein­ richtung, auf der ausgewählten und verbundenen Zugriffslei­ tungseinrichtung, insbesondere der ausgewählten und verbun­ denen Bitleitungseinrichtung und/oder insbesondere in Bezug auf den nicht ausgewählten Speicherbereich, eine im Wesent­ lichen zeitlich konstante Potenzialdifferenz generierbar und/oder aufrechterhaltbar ist.

Es ist somit eine grundlegende Idee der erfindungsgemäßen Leseverstärkeranordnung für eine Halbleiterspeichereinrich­ tung, zusätzlich zur Kompensationsspannungsquelleneinrich­ tung eine Kompensationsstromquelleneinrichtung auszubilden. Diese ist derart angeschlossen und ausgebildet, dass durch sie ein Kompensationsstrom an die ausgewählte und verbundene Zugriffsleitungseinrichtung, nämlich die Bitleitungseinrich­ tung, eingespeist werden kann, und zwar derart, dass die ü­ ber den nicht selektierten Speicherbereich abfallende Poten­ zialdifferenz zeitlich im Wesentlichen konstant ist. Dies hat gegenüber herkömmlichen Leseverstärkeranordnungen den Vorteil, dass die Offsetspannung Vos der Kompensationsspan­ nungsquelleneinrichtung explizit mit berücksichtigt werden kann, und zwar unabhängig von ihrem tatsächlichen Wert und/oder ihrem zeitlichen Verlauf. Anstelle des Vorsehens einer herkömmlichen Offsetkompensation - mit ihren Nachtei­ len im Hinblick auf ihren Flächenbedarf und der zeitlichen Performance - wird also erfindungsgemäß eine Offsetspannung bei der Kompensationsspannungsquelleneinrichtung explizit zugelassen. Die zusätzliche und erfindungsgemäß vorgesehen Kompensationsstromquelleneinrichtung regelt dann den einzu­ speisenden Kompensationsstrom derart nach, dass die Potenzi­ aldifferenz über den nicht selektierten Speicherbereich zu­ mindest zeitlich konstant ist. Dann nämlich kann der durch den selektierten Speicherbereich, nämlich die selektierte und auszulesende Speicherzelle, fließende Zellenstrom Ic im Wesentlichen ungestört von Überlagerungssignalen oder para­ sitären Signalen ermittelt und in verstärkter Form durch die Leseverstärkeranordnung ausgelesen und ausgewertet werden.

Besonders bevorzugt wird eine Leseverstärkeranordnung, wel­ che zum Auslesen einer Speicherzellenanordnung, vorzugsweise von MRAM-Zellen oder dergleichen, ausgebildet ist.

Des Weiteren wird bevorzugt, dass die Leseverstärkeranord­ nung durch Auslesen des Speicherbereichs der Speicherein­ richtung über einen durch ein selektiertes Speicherelement, insbesondere eine Speicherzelle oder dergleichen, fließenden elektrischen Strom ausgebildet ist.

Dabei ist es vorgesehen, dass die Leseverstärkeranordnung ausgebildet ist, als Ausgabesignal ein Signal in Form eines elektrischen Stromes oder dergleichen auszugeben.

Zur Generierung der Potenzialdifferenz an der Zugriffslei­ tungseinrichtung, insbesondere der ausgewählten und verbun­ denen Bitleitungseinrichtung und/oder insbesondere in Bezug auf den nicht selektierten Speicherbereich, weist die Kom­ pensationsspannungsquelleneinrichtung erste und zweite Ein­ gangsanschlüsse, erste und zweite Ausgangsanschlüsse sowie eine invertierende Verstärkereinrichtung, insbesondere einen Operationsverstärker oder dergleichen, auf.

Dabei wird weiter bevorzugt, dass der erste und der zweite Eingangsanschluss einerseits mit dem nicht invertierenden bzw. dem invertierenden Eingang der Operationsverstärkerein­ richtung und andererseits über den Eingangsbereich mit ei­ nem, insbesondere gemeinsamen Deaktivierungs- oder Aus­ gleichspotenzial, insbesondere des nicht ausgewählten Spei­ cherbereichs, oder einer entsprechenden Zugriffsleitungsein­ richtung, insbesondere dem System der nicht ausgewählten Wortleitungen, insbesondere über die ausgewählte, verbundene Zugriffsleitungseinrichtung oder Bitleitungseinrichtung, mit dem ausgewählten Speicherelement verbunden sind.

Ferner ist es von Vorteil, dass durch einen der Ausgangsan­ schlüsse der Kompensationsspannungsquelleneinrichtung im We­ sentlichen der Ausgang der Operationsverstärkereinrichtung, insbesondere über die ausgewählte, verbundene Zugriffslei­ tungseinrichtung oder Bitleitungseinrichtung, mit dem ausge­ wählten Speicherelement verbunden ist, so dass insgesamt die Potenzialdifferenz des nicht ausgewählten Speicherbereichs in Bezug auf die ausgewählte, verbundene Zugriffsleitungs­ einrichtung, insbesondere die ausgewählte und verbundene Bitleitungseinrichtung, rückgekoppelt regelbar ist, insbe­ sondere auf einen im Wesentlichen zeitlich konstanten Wert hin. Dadurch wird eine besonders einfache und gleichwohl schnelle Ausregelung der am nicht selektierten Speicherbe­ reich anliegenden Potenzialdifferenz gewährleistet.

Gemäß einer weiteren vorteilhaften Ausführungsform der er­ findungsgemäßen Leseverstärkeranordnung ist es vorgesehen, dass die Kompensationsstromquelleneinrichtung mit einem ers­ ten Anschluss davon mit der ausgewählten und verbundenen Zugriffsleitungseinrichtung, insbesondere mit der ausgewähl­ ten und verbundenen Bitleitungseinrichtung, und folglich insbesondere mit dem zweiten Eingangsanschluss und dem zwei­ ten Ausgangsanschluss der Kompensationsspannungsquellenein­ richtung verbunden ist, um im Betrieb einen Kompensationsstrom zumindest teilweise in die ausgewählte und verbundene Zugriffsleitungseinrichtung einzuspeisen.

Hinsichtlich des Arbeits- und Regelbereichs der Kompensati­ onsspannungsquelleneinrichtung ist es von besonderem Vor­ teil, dass gemäß einer weiteren Ausführungsform der erfin­ dungsgemäßen Leseverstärkeranordnung die Kompensationsstrom­ quelleneinrichtung ausgebildet ist, im Betrieb einen Kompen­ sationsstrom mit einem Wert zu generieren und/oder zur Ver­ fügung zu stellen, der dem durch einen etwaigen Spannung­ soffset der Kompensationsspannungsquelleneinrichtung über das Ohmsche Netzwerk der Speicherelemente des gesamten Spei­ cherbereichs entsprechenden elektrischen Strom des Offsets im Wesentlichen entspricht oder diesen ausreichend über­ steigt. Das heißt also, dass vorteilhafterweise die Bezie­ hung

erfüllt ist, wobei Rpar der Ohmsche Widerstand des gesamten Speicherbereichs bedeutet und sich im Wesentlichen als Pa­ rallelschaltung der Ohmschen Widerstände Rpar' des nicht ausgewählten Speicherbereichs mit dem Ohmschen Widerstand Rc des ausgewählten Speicherbereichs oder der ausgewählten Speicherzelle darstellt. Ferner bedeuten dabei Icomp der Kompensationsstrom sowie Vos der inhärente Spannungsoffset der Kompensationsspannungsquelleneinrichtung.

Besonders vorteilhaft ist es, dass die Kompensationsstrom­ quelleneinrichtung ausgebildet ist, im Betrieb eine Trimmung und/oder eine Selbstkalibrierung durchzuführen, um einen Wert für den Kompensationsstrom Icomp zu wählen, welcher dem Wert

möglichst nahe kommt. Dadurch wird eine optimale Unterdrü­ ckung parasitärer Ströme oder Signale zu dem zu analysieren­ den Zellenstrom Ic erreicht.

Zur Analyse und zur Diskriminierung des gemessenen Zellen­ stroms oder des Eingangssignals vom selektierten Speicherbe­ reich ist es des Weiteren in bevorzugter Weise vorgesehen, dass zwischen dem Eingangsbereich und dem Ausgangsbereich eine Verstärkungseinrichtung, insbesondere eine Stromver­ stärkungseinrichtung oder dergleichen, ausgebildet ist, um im Betrieb über den Eingangsbereich ein den Speicherzustand eines ausgewählten Speicherelements im Wesentlichen reprä­ sentierendes Eingangssignal zu empfangen, daraus ein ver­ stärktes Signal zu generieren und dieses über den Ausgangs­ bereich der Leseverstärkeranordnung auszugeben.

Ferner ist es dazu vorgesehen, dass die Verstärkungseinrich­ tung mindestens einen Eingangsanschluss aufweist, welcher im Betrieb mit dem Eingangsbereich und insbesondere mit der ausgewählten und verbundenen Zugriffsleitungseinrichtung, insbesondere mit der ausgewählten und verbundenen Bitlei­ tungseinrichtung, und/oder der Kompensationsstromquellenein­ richtung verbindbar ausgebildet ist.

Dabei ist es ferner von Vorteil, dass die Verstärkereinrich­ tung einen Ausgangsanschluss aufweist, welcher im Betrieb mit dem Ausgangsbereich der Leseverstärkeranordnung verbind­ bar ist.

Zur Realisierung der Verstärkereinrichtung ist es vorgese­ hen, dass diese zwei Transistoreinrichtungen, insbesondere in Form sogenannter MOSFETs oder dergleichen, mit Source-, Drain- und Gatebereichen und/oder -anschlüssen aufweist. Dabei sind einerseits die Sourcebereiche oder -anschlüsse und andererseits die Gatebereiche oder -anschlüsse dieser Tran­ sistoreinrichtungen miteinander verbunden. Ferner sind die Drainbereiche und/oder -anschlüsse der Transistoreinrichtun­ gen mit dem Eingangsanschluss bzw. dem Ausgangsanschluss der Verstärkereinrichtung verbunden. Durch diese Anordnung wird zwischen dem Eingangsanschluss und dem Ausgangsanschluss der Verstärkereinrichtung eine Art Eingangssignalspiegel oder Stromspiegel mit einem entsprechenden Verstärkungsfaktor n, welcher durch die jeweiligen Transistoreinrichtungen defi­ niert ist, realisiert. Ein einlaufendes Eingangssignal, zum Beispiel der Zellenstrom Ic, wird somit, um einen Kompensa­ tionsstrom Icomp vermindert, als n-fach verstärktes Aus­ gangssignal n × Idiff = Iout verstärkt am Ausgangsbereich der Leseverstärkeranordnung ausgegeben.

Dabei ist zusätzlich vorteilhafterweise bei der Verstärker­ einrichtung ein zweiter Eingangsanschluss vorgesehen, wel­ cher mit den Gatebereichen und/oder -anschlüssen der Tran­ sistoreinrichtungen der Verstärkereinrichtung verbunden ist.

Wie oben dargelegt wurde, sollte der Kompensationsstrom Icomp möglichst dem oben angegebenen Idealwert entsprechen, der sich in Abhängigkeit von der Offsetspannung Vos der Kom­ pensationsspannungsquelleneinrichtung ergibt. Oft wird man aber diese Offsetspannung Vos nicht kennen, oder sie wird sogar zeitlich variieren. Dies hat aber zur Folge, dass in bestimmten Fällen der generierte und eingespeiste Kompensa­ tionsstrom Icomp groß ist, d. h. es liegt hier ein Offset­ strom vor. Dieser kann unter Umständen eine verlässliche De­ tektion des Zellenstroms Ic und somit eine Ermittlung des Speicherzustandes oder Informationsinhalts der selektierte Speicherzelle verhindern.

Um diese Offsetproblematik hinsichtlich des Kompensations­ stroms Icomp zu umgehen, ist es in vorteilhafter Weise gemäß einer weiteren Ausführungsform der erfindungsgemäßen Lese­ verstärkeranordnung vorgesehen, dass eine Kalibriereinrich­ tung ausgebildet wird, durch welche im Betrieb ein über­ schüssiger Kompensationsstrom und/oder ein überschüssiges Ausgangssignal der Verstärkereinrichtung ausgeglichen wird und durch welche, insbesondere alternierend aktivierbar, Stromspeicher- und Stromfreigabefunktionen realisiert wer­ den. Dadurch wird erreicht, dass zum Beispiel ein vor einem Lesevorgang erzeugter Kompensationsstrom, der keinen gemes­ senen Zellenstrom Ic berücksichtigt, sondern im Wesentlichen aufgrund der Offsetspannung Vos der Kompensationsspannungs­ quelleneinrichtung entsteht, gespeichert wird, um dann bei einem Lesevorgang zurück eingespeist zu werden, um somit den ebenfalls durch die Offsetspannung Vos erzwungenen übermäßi­ gen Kompensationsstrom am Ausgangssignal Iout abgezogen zu werden, so dass beim Lesevorgang letztlich das Ausgangssig­ nal Iout im Wesentlichen den gemessenen Zellstrom Ic reprä­ sentiert.

Die Kalibriereinrichtung ist zwischen dem Ausgangsanschluss der Verstärkereinrichtung und dem Ausgangsbereich der Lese­ verstärkeranordnung angeordnet, und zwar insbesondere mit einem Eingangsanschluss bzw. einem ersten Ausgangsanschluss davon. Dadurch wird erreicht, dass die Kalibrierung direkt vor dem Ausgangsbereich der Leseverstärkeranordnung statt­ findet und somit das Ausgangssignal Iout entsprechend direkt beeinflusst werden kann.

Die Kalibriereinrichtung weist vorteilhafterweise einen zweiten Ausgangsanschluss auf, welcher mit dem zweiten An­ schluss der Kompensationsstromquelleneinrichtung verbunden ist.

Des Weiteren ist zur Realisierung der Stromspeicher- oder Stromfreigabefunktionen die Kalibriereinrichtung mit einer Stromspeichereinrichtung ausgestattet.

Dabei wird bevorzugt, dass die Stromspeichereinrichtung aus­ gebildet ist, im Betrieb vor einem Lesezustand einen über­ schüssigen Kompensationsstrom und/oder ein überschüssiges Ausgangssignal zu speichern und bei einem Lesezustand zumin­ dest teilweise wiedereinzuspeisen, insbesondere von der Kom­ pensationsstromquelleneinrichtung und/oder der Verstärker­ einrichtung bzw. in diese hinein.

Besonders einfach gestaltet sich die Stromspeicheranordnung, wenn diese als Transistoreinrichtung, insbesondere als MOSFET oder dergleichen, ausgebildet ist oder eine derartige Transistoreinrichtung aufweist.

Es ist dann dabei vorgesehen, dass die Transistoreinrichtung mit ihrem Drainbereich mit dem Eingangsanschluss der Kalib­ riereinrichtung und mit ihrem Sourcebereich über den zweiten Ausgangsanschluss der Kalibriereinrichtung mit der Kompensa­ tionsstromquelleneinrichtung verbunden ist.

Es ist ferner vorgesehen, dass die Stromspeichereinrichtung eine Schalteinrichtung aufweist und dass der Gegenbereich der Transistoreinrichtung und der Stromspeichereinrichtung vor und bei einem Lesezustand der Leseverstärkeranordnung mit dem Drainbereich verbindbar bzw. von diesem trennbar ist. Dadurch wird erreicht, dass insbesondere die Gatekapa­ zität des Gatebereichs der Transistoreinrichtung der Strom­ speichereinrichtung als Stromspeicherelement schaltbar ist.

Des Weiteren ist es vorteilhafterweise vorgesehen, dass die Kalibriereinrichtung eine weitere Schalteinrichtung auf­ weist, durch welche im Betrieb eine direkte elektrische Ver­ bindung zwischen dem Eingangsanschluss und dem ersten Aus­ gangsanschluss der Kalibriereinrichtung bei einem Lesezu­ stand herstellbar bzw. vor einem Lesezustand unterbrechbar ist. Dadurch wird erreicht, dass vor einem Lesezustand das generierte Ausgangssignal, welches aufgrund der überhöhten Stromkompensation ebenfalls überhöht ist und somit nicht als eine logische "0" interpretiert würde, nicht am Ausgangsbe­ reich der Leseverstärkeranordnung erscheint. Andererseits wird aufgrund der Speicher- und Freigabefunktionen im Hin­ blick auf den Speicherstrom durch die Kalibriereinrichtung bei einem Lesezustand der Leseverstärkeranordnung durch die zweite Schalteinrichtung gerade ein entsprechend reduziertes Ausgangssignal Iout auf den Ausgangsbereich der Leseverstär­ keranordnung geschaltet.

Weitere Aspekte und Eigenschaften der vorliegenden Erfindung ergeben sich aus der nachfolgenden Darstellung:
Der Lesevorgang bei einem MRAM-Speicher, welcher auf einem Cross-Point-Array basiert, unterscheidet sich wesentlich von den Lesevorgängen anderer Speichereinrichtungen, zum Bei­ spiel DRAMs, EEPROMs oder dergleichen.

Zum Auslesen des Inhalts einer MRAM-Speicherzelle aus einer Matrix von Cross-Point-Zellen wird zunächst die Wortleitung mit der selektierten Speicherzelle auf die benötigte Lese­ spannung Vwl gelegt. Sämtliche nicht selektierten Wortlei­ tungen liegen dagegen auf einer Ausgleichsspannung oder Ä­ quipotenzialspannung Veq. Diese unterscheidet sich von der Wortleitungsspannung oder Lesespannung Vwl. Auch die nicht selektierten Bitleitungen liegen auf der Äquipotenzialspan­ nung oder Ausgleichsspannung Veq. Die Bitleitung der selek­ tierten Speicherzelle ist über einen entsprechenden Spalten­ multiplexer oder eine entsprechende Spaltenauswahleinrich­ tung mit dem Eingang eines Leseverstärkers verbunden. Der Leseverstärker soll dabei idealerweise die ausgewählte Bit­ leitung auf dem Potenzial Veq halten, welches also gleich dem Potenzial der nicht selektierten Wortleitungen ist.

Über die selektierte Speicherzelle fällt somit die Span­ nungsdifferenz Veq - Vwl ab. Dies führt gemäß dem MRAM-Konzept zu einem Stromfluss Ic durch die selektierte Speicherzelle. Die Wortleitungsspannung oder Lesespannung Vwl muss sich von der Äquipotenzialspannung oder Ausgleichsspannung Veq unter­ scheiden, kann aber ansonsten kleiner oder größer als die Spannung Veq sein.

Gemäß dem MRAM-Konzept hat die selektierte Speicherzelle je nach Programmierzustand einen hohen oder einen niedrigen Ohmschen Widerstand Rc, und zwar in Abhängigkeit davon, ob entgegengesetzte oder gleiche Orientierungen der Magnetisie­ rungen der weichmagnetischen Schicht und der hartmagneti­ schen Schicht in der Nachbarschaft der magnetischen Tunnel­ schicht (MTJ: magnetic tunnelling junction) vorliegen. Die­ ser hohe oder niedrige Ohmsche Widerstand Rc der selektier­ ten Speicherzelle führt zu einem niedrigen bzw. hohen Strom­ fluss Ic durch die selektierte Speicherzelle. Der jeweilige Zellenstrom Ic wird dann über die selektierte Bitleitung vom Leseverstärker oder der Leseverstärkeranordnung ausgewertet und als logische "0" oder "1" interpretiert und/oder ausge­ geben.

Unter idealen Bedingungen werden die selektierte Bitleitung und die nicht selektierten Wortleitungen und Bitleitungen auf demselben Potenzial, nämlich dem Ausgleichs- oder Äqui­ potenzialpotenzial Veq gehalten. Folglich treten im Ideal­ fall parasitäre Ströme als parasitäre Signale durch die nicht selektierten Speicherzellen nicht auf, oder sie werden eliminiert.

Jeder reale Verstärker und somit jede reale Kompensations­ spannungsquelleneinrichtung besitzen eine Offsetspannung und eine endliche Verstärkung. Dies bedeutet, dass die Lesever­ stärkeranordnung die Spannung der selektierten Bitleitung nicht exakt auf den Wert der Ausgleichsspannung oder Äquipotenzialspannung Veq regelt. Aufgrund der Spannungsregeldif­ ferenz entstehen parasitäre Ströme, und zwar durch die nicht selektierten Speicherzellen, welche an der selektierten Bit­ leitung anliegen.

Eine Möglichkeit, diese Spannungsregeldifferenz und somit die parasitären Ströme oder Signale zu reduzieren, wäre her­ kömmlicherweise die Verwendung eines Präzisionsverstärkers, bei welchem die Spannung der selektierten Bitleitung mög­ lichst nahe an der Äquipotenzialspannung Veq gebracht werden kann. Dies erfordert herkömmlicherweise zeitraubende und langsam arbeitende Offsetkompensationsschaltungen, die gege­ benenfalls mit einem erhöhten Flächenaufwand beim Halblei­ terlayout verbunden sind.

Aber selbst bei idealer Einstellung der Spannung am Ende der selektierten Bitleitung durch einen herkömmlichen Lesever­ stärker würde ein entsprechender Zellenstrom Ic über den Ohmschen Widerstand Rc der selektierten Speicherzelle einen Spannungsabfall über die selektierte Bitleitung erzeugen, welcher dann wiederum entsprechende, wenn auch kleine para­ sitäre Ströme zu den quer verlaufenden nicht selektierten Wortleitungen erzeugte.

Die vorliegende Erfindung schlägt eine Schaltung für einen schnellen und kompakt gebauten Leseverstärker vor, welcher unempfindlich gegen die unvermeidbaren Regelungsfehler auf­ grund der unvermeidbaren Offsetspannungen bei endlicher Ver­ stärkung ist.

Dabei wird trotz parasitärer Effekte, wie zum Beispiel Off­ setspannungen, die endliche Verstärkung und die Spannungsab­ fälle über die Bitleitungen bei kleiner Fläche eine schnelle Auswertung des Programmierzustandes einer selektierten aus­ zulesenden Speicherzelle möglich.

Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen der erfindungsgemäßen Leseverstärkeranordnung näher erläu­ tert.

Fig. 1 zeigt anhand eines schematischen Schaltungsdia­ gramms den grundlegenden Aufbau einer Speicher­ einrichtung unter Verwendung der erfindungsgemä­ ßen Leseverstärkeranordnung.

Fig. 2 zeigt anhand eines Blockdiagramms den schemati­ schen Aufbau einer Ausführungsform der erfin­ dungsgemäßen Leseverstärkeranordnung.

Fig. 3 zeigt die Schaltungsanordnung einer anderen Aus­ führungsform der erfindungsgemäßen Leseverstär­ keranordnung.

Fig. 4 zeigt die Schaltungsanordnung einer anderen Aus­ führungsform der erfindungsgemäßen Leseverstär­ keranordnung.

Fig. 5 zeigt die Schaltungsanordnung einer herkömmlichen Leseverstärkeranordnung.

Fig. 1 zeigt in einer schematischen Schaltungsanordnung den grundsätzlichen Aufbau einer Halbleiterspeichereinrichtung 1 unter Verwendung einer erfindungsgemäßen Leseverstärkeran­ ordnung 10.

Die Halbleiterspeichereinrichtung 1 weist einen Speicherbe­ reich 2 auf. Dieser besteht aus einer matrixartigen Anord­ nung von Speicherzellen 3 und 3', wobei die Speicherzellen oder Speicherelemente 3' in dem in Fig. 1 gezeigten Zustand der Halbleiterspeichereinrichtung 1 nicht zum Auslesen se­ lektiert sind. Dagegen ist das Speicherelement 3 des Speicherbereichs 2 zum Auslesen ausgewählt oder selektiert. Zu dieser Auswahl oder Selektion ist die Wortleitung WLi zusam­ men mit der Bitleitung BLk der Zugriffsleitungseinrichtungen 6 bzw. 4 durch entsprechende Schaltzustände der Zeilenselek­ toren oder -multiplexer 8 bzw. Spaltenselektoren oder - multiplexer 7 realisiert. Die selektierte Wortleitung WLi liegt auf der Wortleitungsspannung oder Lesespannung Vwl. Sämtliche nicht selektierten Wortleitungen und Bitleitungen der Zugriffsleitungseinrichtungen 6 und 4 liegen auf der Äquipotenzialspannung Veq. Im Idealfall liegt auch die selek­ tierte Bitleitung BLk an ihrem Ende, nämlich am Knoten 7a und also im Eingangsbereich 12 der erfindungsgemäßen Lese­ verstärkeranordnung 10 auf der Äquipotenzialspannung Veq.

Die selektierte Zelle 3, welche mit der Wortleitung WLi und der Bitleitung BLk verbunden ist, weist einen Zellenwider­ stand Rc auf, der aufgrund der über dem Ohmschen Widerstand Rc abfallenden Spannung Veq - Vwl zu einem entsprechenden Zellstrom Ic führt, welcher im ungestörten Zustand gerade den Messstrom Isense entspricht.

Zunächst sei unter Bezugnahme auf Fig. 5 der Aufbau und die Funktionsweise einer konventionellen Leseverstärkeranordnung 100 erläutert.

Diese konventionelle Leseverstärkeranordnung 100 weist eine Kompensationsspannungsquelleneinrichtung 20 mit Eingangsan­ schlüssen 21 und 22 sowie Ausgangsanschlüssen 23 und 24 auf. Die Eingangsanschlüsse 21 und 22 sind dabei über den Ein­ gangsbereich 12 mit dem Ausgleichspotenzial Veq bzw. mit der selektierten Bitleitung BLk der Zugriffsleitungseinrichtung 4 verbunden.

Kernelement der Kompensationsspannungsquelleneinrichtung 20 ist ein Operationsverstärker 25 mit einem nicht invertieren­ den Eingang 25-1 und einem invertierenden Eingang 25-2. Der Ausgang 25-3 des Operationsverstärkers 25 ist mit einem MOSFET T1, nämlich mit dessen Gate G1 verbunden. Der Drain­ bereich D1 und der Sourcebereich S1 bilden die Ausgangsan­ schlüsse 23 und 24 der Kompensationsspannungsquelleneinrich­ tung 20. Der Operationsverstärkereinrichtung 25 besitzt ei­ nen endlichen Verstärkungsfaktor A sowie eine schematisch dargestellte Offsetspannung Vos.

Über den Eingangsbereich 12 ist die herkömmliche Lesever­ stärkeranordnung 100 mit dem Speicherbereich 2 verbunden. Die nicht selektierten Speicherzellen 3' des Speicherbe­ reichs 2 bilden den nicht selektierten Speicherbereich 2'. Dieser ist im Ohmschen Sinne zur selektierten Speicherzelle 3, die einen Ohmschen Widerstand Rc aufweist, parallelge­ schaltet und besitzt einen Ohmschen Widerstand Rpar'.

Des Weiteren ist eine Verstärkereinrichtung 40 vorgesehen, die zwischen dem ersten Ausgangsanschluss 23 der Kompensati­ onsspannungsquelle 20 und dem Ausgangsbereich 14 der Lese­ verstärkeranordnung 100 ausgebildet ist. Diese Verstärker­ einrichtung 40 dient der n-fachen Verstärkung des eingehen­ den Messstroms Isense zu einem Ausgangssignal Iout. Dazu sind zwei Transistoreinrichtungen T2 und T3 als MOSFETs vor­ gesehen, deren Source und Gatebereiche S2, S3 bzw. G2, G3 jeweils miteinander leitend und auch mit dem ersten Aus­ gangsanschluss 23 der Kompensationsspannungsquelleneinrich­ tung 20 verbunden sind. Auf diese Art und Weise wird ein Stromspiegel im Hinblick auf den Messstrom Isense in Bezug auf den Sourcefolger T1 realisiert.

Der Ohmsche Widerstand Rc der selektierten Zelle 3 liegt über die selektierte Bitleitung BLk über die Wortleitungs­ spannung oder Lesespannung Vwl an Masse. Die restlichen nicht selektierten Speicherzellen 3' des nicht selektierten Speicherbereichs 2', welche von der selektierten Bitleitung BLk zu den auf der Äquipotenzialspannung Veq liegenden nicht selektierten Wortleitungen führen, sind in Fig. 5 - und auch in allen weiteren Figuren - durch den Widerstand Rpar' dar­ gestellt. Rpar' bezeichnet dabei die Parallelschaltung der nicht selektierten Speicherzellen 3'. Dieser Ohmsche Wider­ stand Rpar' ist dabei relativ viel kleiner als der Zellenwi­ derstand Rc, so dass selbst kleine Potenzialdifferenzen über Rpar' vergleichsweise große parasitäre Signale oder Ströme verursachen können.

Ziel bei dem in Fig. 5 dargestellten konventionellen Lese­ verstärker 100 ist es, die an dem Ende der Bitleitung BLk anliegende Spannung möglichst präzise auf den Wert der Äqui­ potenzialspannung Veq einzustellen und zu regeln. Dadurch würde nahezu keine Potenzialdifferenz über den Widerstand Rpar' abfallen, und der entsprechende parallel fließende Strom Ipar durch den nicht selektierten Speicherbereich 2' wäre vernachlässigbar. Dies hätte dann zur Folge, dass nahe­ zu der gesamte Zellenstrom Ic über die selektierte Speicher­ zelle 3 über den Sourcefolger T1 um durch den Stromspiegel 40 verstärkten Faktor n verstärkt zum Ausgangsbereich 14 der konventionellen Leseverstärkeranordnung 100 in Form eines Ausgangsstroms Iout fließen könnte.

Dieses ideale Ausleseprinzip funktioniert aber nur dann kor­ rekt, wenn die inhärente Offsetspannung Vos der konventio­ nellen Leseverstärkeranordnung 100 bzw. dessen Operations­ verstärkers 25 vernachlässigbar oder null ist, damit bei ausreichend hoher Verstärkung A die Spannung auf der selek­ tierten Bitleitung BLk möglichst präzise auf den Wert der Äquipotenzialspannung Veq geregelt werden kann.

Es reichen allerdings schon relativ geringe Offsetspannungen Vos im Bereich unter einem Millivolt am Operationsverstärker 25 aus, damit der Zellenstrom Ic nicht in den Leseverstärker 100 fließt, sondern nur den dann austretenden parasitären Strom Ipar = Vos/Rpar' durch den nicht selektierten Speicherbereich 2' ausgleicht. Der Verstärker 100 bzw. der Ope­ rationsverstärker 25 regelt dann die Spannung an der selek­ tierten Bitleitung BLk in etwa auf den Wert Veq - Vos.

Bei negativer Offsetspannung Vos würde der Verstärker 25 die Spannung einer selektierten Bitleitung BLk etwa auf den Wert Veq + Vos regeln. Eine Stromänderung am Bitleitungsknoten 7a aufgrund der Verbindung von Rc mit der Wortleitungsspannung oder Lesespannung Vwl wäre in diesem Fall allerdings immer als verstärkter Ausgangsstrom des Leseverstärkers 100 sicht­ bar. Für den praktischen Einsatz ist dies allerdings unzu­ reichend, da im statistischen Mittel verteilt sowohl positi­ ve als auch negative Offsetspannungen Vos mit Beträgen von durchaus einigen Millivolt auftreten können.

Eine oftmals angewendete herkömmliche Lösung dieses Problems wird durch offsetkompensierte Operationsverstärker erreicht. Hierdurch können verbleibende Offsetspannungen des verwende­ ten Operationsverstärkers 25 deutlich unter 1 mV erreicht werden. Nachteilig bei diesem Verfahren ist allerdings, dass mehrere Taktphasen für den Abgleich des Verstärkers erfor­ derlich sind. Dies ist für den Einsatz bei Leseverstärkern 100 bei Speicheranwendungen von großem Nachteil, weil dies zu höheren Lesezugriffszeiten führt und unter Umständen dar­ über hinaus einen höheren Platzbedarf beim Halbleiterspei­ cherlayout resultiert.

Fig. 2 zeigt nun in Form eines Blockdiagramms den grundsätz­ lichen Aufbau einer ersten Ausführungsform der erfindungsge­ mäßen Leseverstärkeranordnung 10, wobei Bauelemente und Ab­ schnitte die im Hinblick auf die bisher beschriebenen Figu­ ren gleich oder gleichwirkend aufgebaut sind, identische Be­ zugszeichen im Hinblick auf die vorangehenden Figuren auf­ weisen, eine detaillierte Beschreibung dieser Elemente ent­ fällt an dieser Stelle.

Im Vergleich zu dem in Fig. 5 gezeigten konventionellen Auf­ bau ist bei der in Fig. 2 gezeigten Ausführungsform zunächst zusätzlich eine zwischen die selektierte Bitleitungseinrich­ tung BLk oder der selektierten Zugriffsleitungseinrichtung 4 und Masse geschaltete Kompensationsstromquelleneinrichtungen 30 mit Anschlüssen 31 und 32 vorgesehen. Der erste Anschluss 31 der Kompensationsstromquelleneinrichtung 30 ist mit dem zweiten Ausgangsanschluss 24 und dem zweiten Eingangsan­ schluss 22 der Kompensationsspannungsquelleneinrichtung 20 sowie entsprechend mit der selektierten und verbundenen Bit­ leitungseinrichtung BLk oder Zugriffsleitungseinrichtung 4 verbunden. Andererseits ist zur Berücksichtigung einer Stromüberkompensation eine entsprechende Kalibrierungsein­ richtung 50 mit Anschlüssen 51, 52 und 53 zwischen der Ver­ stärkereinrichtung 40 und dem Ausgangsbereich 14 der Lese­ verstärkeranordnung 10 vorgesehen.

Die Kompensationsstromquelleneinrichtung 40 liefert einen Kompensationsstrom Icomp, der möglichst dem Idealwert

entspricht oder diesen übersteigt.

Zur Vermeidung einer Offsetproblematik hinsichtlich einer Stromüberkompensation durch die Kompensationsstromquellen­ einrichtung 30 ist eben gerade die Kalibrierungseinrichtung 50 vorgesehen, durch welche vor einem Lesezustand der Lese­ verstärkeranordnung 10 der Ausgangsbereich 14 der Lesever­ stärkeranordnung 10 abgetrennt und der entsprechend überkom­ pensierte Strom Icomp, gegebenenfalls verstärkt, in der Ka­ librierungseinrichtung 50 gespeichert und bei einem vorlie­ genden Lesezustand der Leseverstärkeranordnung 10 bei zuge­ schaltetem Ausgangsbereich 14 der Leseverstärkeranordnung 10 zur Kompensation entsprechend wieder eingespeist werden kann.

Fig. 3 zeigt in Form einer schematischen Schaltungsanordnung die Ausführungsform der Fig. 2 in detaillierterer Darstel­ lung, wobei wiederum gleich oder gleich wirkende Schaltungs­ elemente mit identischen Bezugszeichen versehen sind und wobei die entsprechenden Beschreibungen nicht wiederholt werden.

Die Kompensationsspannungsquelleneinrichtung 20 wird hier wieder wie bei der Ausführungsform der Fig. 5 von einer Rei­ henschaltung aus einem Operationsverstärker 25 und einem MOSFET T1 gebildet, wobei letzterer als Sourcefolger zur Stromübertragung in die Verstärkereinrichtung 40 dient und wobei letztere ebenfalls die in Fig. 5 gezeigte Ausführungs­ form besitzt.

Vor dem Lesevorgang liegen sämtliche Wortleitungen des Spei­ cherbereichs 2 auf derselben Äquipotenzialspannung oder Aus­ gleichsspannung Veq. Beim Selektieren wird dann das Lesepo­ tenzial oder Wortleitungspotenzial Vwl durch entsprechende Selektion zugeführt.

Aufgabe des Operationsverstärkers 25 mit der Verstärkung A ist es, die am Ende der Bitleitung anliegende Spannung über den Sourcefolger oder MOSFET T1 und die Kompensationsstrom­ quelleneinrichtung 30 mit dem entsprechenden Kompensations­ strom Icomp konstant zu halten. Es kommt dabei ausschließ­ lich auf die geregelte Konstantheit der Bitleitungsspannung auf der Bitleitung BLk an. Der Absolutwert der Potenzialdif­ ferenz darf aber ruhig um eine, auch unbekannte, Offsetspan­ nung Vos von der idealen Spannung Veq abweichen.

Für eine positive Offsetspannung Vos stellt der Operations­ verstärker 25 die Spannung auf der selektierten Bitleitung BLk etwa auf den Wert Veq-Vos ein. Der Kompensationsstrom Icomp weist dabei idealerweise einen Wert von

auf. Liegt der Wert des Kompensationsstroms Icomp unter die­ sem Wert, so stellt sich am Ende der Bitleitung BLk ein Wert größer als Veq - Vos ein, wobei dann die Regelung durch den Operationsverstärker 25 versagt. Dies hätte für das weitere Auslesen der selektierten Speicherzelle 3 den großen Nach­ teil, dass das nutzbare Ausgangssignal Iout des Leseverstär­ kers 10 reduziert wird.

Da es aber nicht immer möglich ist, zum Beispiel wegen der Variation der Offsetspannung Vos, den Kompensationsstrom I­ comp auf den Idealwert einzustellen, zum Beispiel auch, weil eine Trimmung oder eine Selbstkalibrierung zu aufwändig wä­ ren, wird gegebenenfalls der Wert von Icomp ausreichend grö­ ßer als der Idealwert eingestellt.

Nach den Kirchhoffschen Gesetzen würde dann allerdings der Strom

über die Transistorfolge T1, T2 und T3 in den Faktor n ver­ stärkt zum Ausgang des Leseverstärkers 10 abfließen. Dies könnte unter Umständen zur Folge haben, dass bei zu hoher Einstellung des Kompensationsstroms Icomp der erzeugte Aus­ gangsstrom Iout an der Leseverstärkeranordnung 10 eine De­ tektion der digitalen Werte "0" oder "1" unmöglich macht.

Zur Vermeidung dieser Offset-Problematik ist nun die Kalib­ rierungseinrichtung 50 der Ausführungsform der Fig. 3 mit Schaltern SW1 und SW2 sowie mit einer als Stromspeicherele­ ment dienenden Transistoreinrichtung T4 ausgebildet. Vor dem Lesevorgang ist die Schalteinrichtung SW1 geschlossen, und der überschüssige Strom Idiff fließt in die Transistordiode der Transistoreinrichtung T4. Der Schalter SW2 zum Ausgangs­ bereich 14 ist dabei nicht geschlossen, sondern offen.

Beim Fortgang des Lesezyklus wird dann der Schalter SW1 ge­ öffnet und der Schalter SW2 geschlossen. Die Spannung, wel­ che sich über die Gatekapazität CG4 der Transistoreinrich­ tung T4 bei geschlossenem Schalter SW1 aufgebaut hat, bleibt dabei erhalten. Nach Öffnen des Schalters SW1 arbeitet die Transistoreinrichtung T4 nunmehr als Stromspeicher und lie­ fert den gespeicherten Strom Istore. Die Transistoreinrich­ tung und insbesondere die Gatekapazität CG4 dient nunmehr als Stromquelle und wird also den überschüssigen Strom n × Idiff vom Ausgangsknoten der Verstärkeranordnung 10 abzie­ hen.

Der Lesevorgang läuft dann folgendermaßen ab. Vor dem Lesen liegen alle Zellen 3 der selektierten Bitleitung BLk über die quer verlaufenden Wortleitungen an der Äquipotenzi­ alspannung Veq an. Über den Ausgleichs- oder Kompensations­ strom Icomp wird ein entsprechend hoher Strom vorgegeben, damit der Operationsverstärker 25 im entsprechenden Arbeits­ punkt verbleibt, um die Bitleitung BLk auf etwa Veq - Vos einzuregeln und dort auch für den weiteren Lesevorgang zu halten.

Der überschüssige Strom n × Idiff fließt bei geschlossenem Schalter SW1 in die Diode der Transistoreinrichtung T4 ab. Der Schalter SW2 bleibt offen, um den Kalibrierzustand nicht zu stören.

Anschließend wird der Schalter SW1 geöffnet, und sobald dies geschehen ist, wird der Schalter SW2 geschlossen und die Speicherzelle über die zugehörige Wortleitung WLi selek­ tiert, wie das in Fig. 3 gezeigt ist. Die selektierte Bit­ leitung BLk liegt nun nur noch über den Parallelwiderstand Rpar' an der Äquipotenzialspannung Veq und über dem Zellen­ widerstand Rc der selektierten Speicherzelle 3 an der Wort­ leitungsspannung oder Lesespannung Vwl an.

Da der Operationsverstärker 25 die Spannung am Ende der se­ lektierten Bitleitung BLk immer noch auf dem Wert Veq - Vos hält, kann nur in erster Näherung das Kirchhoffsche Gesetz für die Ströme am Knoten 7a der Bitleitung BLk betrachtet werden. Durch die Regelung des Operationsverstärkers 25 bleibt der Parallelstrom Ipar in etwa konstant. Der Kompen­ sationsstrom Icomp ist zu diesem Zeitpunkt ebenfalls kon­ stant vorgegeben.

Durch das Umschalten von der Äquipotenzialspannung Veq auf die Wortleitungsspannung Vwl fällt der vergleichsweise klei­ ne Strom Vos/Rc parallel zu Ipar weg. Dafür greift am Bit­ leitungsknoten 7a der selektierten Bitleitung BLk nun unge­ fähr der größere Zellenstrom Ic = (Veq - Vwl)/Rc aufgrund der selektierten Speicherzelle 3 an. Da Ipar und Icomp konstant sind, muss der Zellenstrom Ic nahezu vollständig über den Sourcefolger T1 abfließen. Der Zellenstrom Ic kann hierbei noch über den Stromspiegel oder die Verstärkungseinrichtung 40 um den Faktor n verstärkt werden. Da der Stromspeicher 54 bzw. T4 über den Speicherstrom Istore auf den überschüssigen Strom Idiff vom Ausgangsbereich 14 der Leseverstärkeranord­ nung 10 abzieht, fließt über den geschlossenen Schalter SW2 aus dem Ausgang der Leseverstärkeranordnung 10 in erster Nä­ herung der um den Faktor n verstärkte Zellenstrom Ic.

Die Anordnung funktioniert in analoger Weise auch für nega­ tive Offsetspannung Vos. Der Operationsverstärker 25 regelt hierbei die Spannung an der selektierten Bitleitung BLk auf etwa den Wert Veq + Vos. Wichtig ist dabei ausschließlich, dass sich der Operationsverstärker 25 der Kompensationsspan­ nungsquelleneinrichtung 20 in einer funktionierenden Regel­ schleife befindet. Dies ist in diesem Fall auch ohne das Vorhandensein der Kompensationsstromquelleneinrichtung 30 und dem entsprechenden Kompensationsstrom Icomp gewährleis­ tet. Allerdings ist dabei das Vorzeichen von Vos nicht unbe­ dingt bekannt, so dass Icomp eventuell immer notwendig ein­ gebracht werden sollte. Dies ist jedoch kein Problem, solan­ ge über den Stromspeicher 54 der Kalibriereinrichtung 50, insbesondere über den Schalter SW1 und die Transistorein­ richtung T4 der überschüssige Strom Idiff kompensiert werden kann.

Besonders wichtig sind im Hinblick auf die vorliegende Er­ findung die folgenden Aspekte:

• - Die Offsetspannung Vos der Kompensationsspannungsquellen­ einrichtung 20 und insbesondere des darin vorhandenen Ope­ rationsverstärkers 25 ist für den Auslesevorgang nicht von Bedeutung.
• - Über die Kompensationsstromquelleneinrichtung 30 und insbe­ sondere über den Kompensationsstrom Icomp kann die Schal­ tung für alle Offsetspannung Vos die jeweilige Verstär­ kungseinrichtung 25 in einem funktionierenden Arbeitspunkt gehalten werden.
• - Die Kompensationsstromquelleneinrichtung 30 und der Kompen­ sationsstrom Icomp können fest eingestellt sein oder ka­ libriert werden.
• - Der Stromspeicher 54 der Kalibriereinrichtung 50 und ins­ besondere die Schalteinrichtung SW1 und die Transistorein­ richtung T4 kompensieren überschüssige Kompensationsströme Idiff.
• - Für eine exakte Kalibrierung des Kompensationsstroms Icomp entsprechend der Offsetspannung Vos kann der Stromspeicher durch die Elemente SW1 und T4 entfallen.
• - Die Leseschaltung ist durch das einfache Timing für die Schalter SW1 und SW2 sehr schnell realisierbar.

Fig. 4 zeigt eine andere Ausführungsform der vorliegenden erfindungsgemäßen Leseverstärkeranordnung. Dabei sind Ele­ mente, die im Hinblick auf die bisher beschriebenen Ausfüh­ rungsformen gleich sind oder gleich wirken, mit identischen Bezugszeichen versehen und hier im Detail nicht weiter er­ läutert.

Bei der in Fig. 4 vorgesehenen Ausführungsform regelt der vorgesehene Operationsverstärker 25 der Kompensationsspan­ nungsquelleneinrichtung 20 die Spannung der selektierten Bitleitung BLk nicht über einen Sourcefolger, sondern direkt über einen PMOS-Transistor T2 der Verstärkereinrichtung 40, wobei eine ausreichende Kompensation des Regelkreises erfor­ derlich ist. Der PMOS-Transistor T2 muss dabei nicht extern ausgebildet sein, zum Beispiel in einer externen Verstärker­ einrichtung 40, sondern kann gegebenenfalls auch als Be­ standteil der Ausgangsstufe des Operationsverstärkers 25 der Kompensationsspannungsquelleneinrichtung 20 aufgefasst wer­ den. Zudem kann die in Fig. 4 gezeigte Schaltung in komple­ mentärer Art und Weise auch mit NMOS-Transistoren aufgebaut werden. Dabei müssen dann aber folgende Punkte beachtet wer­ den, nämlich das Konstanthalten der Spannung einer selek­ tierten Bitleitung BLk, die Elimination der Offsetproblema­ tik und des Verstärkers durch die Kompensationsstromquellen­ einrichtung 30 und des Kompensationsstroms Icomp sowie die Kompensation überflüssiger Kompensationsströme durch einen entsprechenden Stromspeicher 54 und entsprechende Elemente SW1 und T4.

Bezugszeichenliste

1

Halbleiterspeichereinrichtung

2

Speicherbereich/Speicherzellenanordnung

2

' nicht ausgewählter Speicherbereich

3

Speicherelement/Speicherzelle

4

Zugriffsleitungseinrichtung/Bitleitungseinrichtung

6

Zugriffsleitungseinrichtung/Wortleitungseinrichtung

10

Leseverstärkeranordnung

12

Eingangsbereich/Eingangsanschluss

14

Ausgangsbereich/Ausgangsanschluss

20

Kompensationsspannungsquelleneinrichtung

21

Eingangsanschluss

22

Eingangsanschluss

23

Ausgangsanschluss

24

Ausgangsanschluss

25

Operationsverstärkereinrichtung

25-1

nicht invertierender Eingang

25-2

invertierender Eingang

25-3

Ausgang

30

Kompensationsstromquelleneinrichtung

31

Anschluss

32

Anschluss

40

Stromverstärkereinrichtung

41

Eingangsanschluss

42

Eingangsanschluss

43

Ausgangsanschluss

50

Kalibriereinrichtung

51

Eingangsanschluss

52

Ausgangsanschluss

53

Ausgangsanschluss

54

Stromspeichereinrichtung

100

herkömmliche Leseverstärkeranordnung
A Verstärkung
CG4 Gatekapazität
D1-D4 Drainbereich
G1-G4 Gatebereich
Ic Zellstrom
Icomp Kompensationsstrom
Idiff Differenzstrom
Iout Ausgangsstrom
Isense Abtaststrom/Meßstrom
Istore Speicherstrom
Rc Zellenwiderstand
Rpar Speicherbereichswiderstand
Rpar' Speicherbereichswiderstand
S1-S4 Sourcebereich
SW1, SW2 Schalteinrichtung
Veq Gleichgewichtsspannung
Vos Offsetspannung
Vwl Wortleitungsspannung/Lesespannung

Claims (24)

1. Leseverstärkeranordnung für eine Speichereinrichtung mit einem Speicherbereich (2) aus einer Mehrzahl von Speicher­ elementen (3):
mit einem Eingangsbereich (12), welcher ausgebildet ist, im Betrieb mit dem Speicherbereich (2), insbesondere mit aus­ gewählten Zugriffsleitungseinrichtungen (4, 6), vorzugs­ weise Bit- (4) und/oder Wortleitungseinrichtungen (6) aus­ gewählter Speicherzellen(3), davon verbunden zu werden, um einen Speicherzustand mindestens eines ausgewählten Spei­ cherelements (3) des Speicherbereichs (2) abzutasten und/oder zu ermitteln,
mit einem Ausgangsbereich (14), über welchen im Betrieb ein den ermittelten Speicherzustand im Wesentlichen reprä­ sentierendes Ausgabesignal (Iout) ausgebbar ist, und
mit einer Kompensationsspannungsquelleneinrichtung (20), welche ausgebildet und angeordnet ist, im Betrieb eine an der ausgewählten und verbundenen Zugriffsleitungseinrich­ tung (4, 6) anliegende Spannung, insbesondere in Bezug auf einen nicht ausgewählten Speicherbereich (2'), zu regeln, dadurch gekennzeichnet,
dass eine Kompensationsstromquelleneinrichtung (30) vorge­ sehen ist und
dass durch die Kompensationsstromquelleneinrichtung (30) im Betrieb ein elektrischer Kompensationsstrom (Icomp) ge­ nerierbar und zumindest einer der Zugriffsleitungseinrich­ tungen (4, 6), insbesondere der ausgewählten Bitleitungs­ einrichtung (4), zuführbar ist,
wobei der Kompensationsstrom (Icomp) und/oder dessen zeit­ licher Verlauf derart wählbar und/oder ausgebildet sind, dass im Betrieb, insbesondere bei einem Lesevorgang oder dergleichen und/oder insbesondere im Zusammenwirken mit der Kompensationsspannungsquelleneinrichtung (20), auf der ausgewählten und verbundenen Zugriffsleitungseinrichtung (4, 6), insbesondere auf der ausgewählten und verbundenen Bitleitungseinrichtung (4) und/oder insbesondere in Bezug auf den nicht ausgewählten Speicherbereich (2') eine im Wesentlichen zeitlich konstante Potenzialdifferenz gene­ rierbar und/oder aufrechterhaltbar ist.

2. Leseverstärkeranordnung nach Anspruch 1, welche zum Auslesen einer Speicherzellenanordnung (2), vor­ zugsweise von MRAM-Zellen oder dergleichen, ausgebildet ist.

3. Leseverstärkeranordnung nach einem der vorangehenden An­ sprüche, welche zum Auslesen des ausgewählten Speicherbereichs (2) der Speichereinrichtung (1) über einen durch ein selektier­ tes Speicherelement (3), insbesondere eine Speicherzelle (3) oder dergleichen, fließenden elektrischen Strom (Ic) ausge­ bildet ist.

4. Leseverstärkeranordnung nach einem der vorangehenden An­ sprüche, bei welcher das Ausgabesignal (Iout) in Form eines elektri­ schen Stroms oder dergleichen ausgebbar ist.

5. Leseverstärkeranordnung nach einem der vorangehenden An­ sprüche, dadurch gekennzeichnet, dass die Kompensationsspannungsquelleneinrichtung (20) erste und zweite Eingangsanschlüsse (21, 22), erste und zweite Ausgangsanschlüsse (23, 24) und eine invertierende Verstär­ kereinrichtung (25), insbesondere einen Operationsverstärker (25) oder dergleichen, aufweist.

6. Leseverstärkeranordnung nach Anspruch 5, dadurch gekennzeichnet, dass der erste und der zweite Eingangsanschluss (21, 22) der Kompensationsspannungsquelleneinrichtung (20) einerseits mit dem nichtinvertierenden (25-1) bzw. dem invertierenden Eingang (25-2) der Operationsverstärkereinrichtung (25) und an­ dererseits über den Eingangsbereich (12) mit einem, insbe­ sondere gemeinsamen Deaktivierungs- oder Ausgleichspotenzial (Veq), insbesondere des nicht ausgewählten Speicherbereichs (2'), oder einer entsprechenden Zugriffsleitungseinrichtung (6), insbesondere dem System der nicht ausgewählten Wortlei­ tungen (6'), bzw., insbesondere über die ausgewählte und verbundene Zugriffsleitungseinrichtung (4) oder Bitleitungs­ einrichtung (4), mit dem ausgewählten Speicherelement (3) verbunden sind.

7. Leseverstärkeranordnung nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet,
dass durch einen der Ausgangsanschlüsse (23, 24) der Kom­ pensationsspannungsquelleneinrichtung (20) im Wesentlichen der Ausgang (25-3) der Operationsverstärkereinrichtung (25), insbesondere über die ausgewählte und verbundene Zugriffsleitungseinrichtung (4) oder Bitleitungseinrich­ tung (4), mit dem ausgewählten Speicherelement (3) verbun­ den ist,
so dass insgesamt die Potenzialdifferenz des nicht ausge­ wählten Speicherbereichs (2') in Bezug auf die ausgewähl­ te, verbundene Zugriffsleitungseinrichtung (4), insbeson­ dere die verbundene Bitleitungseinrichtung (4), rückgekop­ pelt regelbar ist, insbesondere auf einen im Wesentlichen zeitlich konstanten Wert hin.

8. Leseverstärkeranordnung nach einem der vorangehenden An­ sprüche, dadurch gekennzeichnet, dass die Kompensationsstromquelleneinrichtung (30) mit einem ersten Anschluss (31) davon mit der ausgewählten, verbunde­ nen Zugriffsleitungseinrichtung (4), insbesondere mit der ausgewählten, verbundenen Bitleitungseinrichtung (4), und insbesondere mit dem zweiten Eingangsanschluss (22) und dem zweiten Ausgangsanschluss (24) der Kompensationsspannungs­ quelleneinrichtung (20) verbunden ist, um im Betrieb einen Kompensationsstrom (Icomp) zumindest teilweise in die ausge­ wählte, verbundene Zugriffsleitungseinrichtung (4) einzu­ speisen.

9. Leseverstärkeranordnung nach einem der vorangehenden An­ sprüche, dadurch gekennzeichnet, dass die Kompensationsstromquelleneinrichtung (30) ausgebil­ det ist, einen Kompensationsstrom (Icomp) mit einem Wert zu generieren und/oder zur Verfügung zu stellen, der dem durch einen etwaigen Spannungsoffset (Vos) der Kompensationsspan­ nungsquelleneinrichtung (20) über das Ohmsche Netzwerk der Speicherelemente (3) des gesamten Speicherbereichs (2) ent­ sprechenden elektrischen Stromoffset im Wesentlichen ent­ spricht oder diesen ausreichend übersteigt, so dass der Kompensationsstrom (Icomp) die Beziehung
erfüllt, wobei Rpar der Ohmsche Widerstand des gesamten Speicherbereichs (2) bedeutet und sich im Wesentlichen als Parallelschaltung des Ohmschen Widerstands Rpar' des nicht ausgewählten Speicherbereichs (2') mit dem Ohmschen Wider­ stand Rc der ausgewählten Zelle (3) darstellt.

10. Leseverstärkeranordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Kompensationsstromquelleneinrichtung (30) ausgebil­ det ist, im Betrieb eine Trimmung und/oder eine Selbstkalib­ rierung durchzuführen, um einen Wert für den Kompensations­ strom (Icomp) zu wählen, welcher dem Wert
möglichst nahe kommt.

11. Leseverstärkeranordnung nach einem der vorangehenden An­ sprüche, dadurch gekennzeichnet, dass zwischen dem Eingangsbereich (12) und dem Ausgangsbe­ reich (14) eine Verstärkereinrichtung (40), insbesondere ei­ ne Stromverstärkereinrichtung (40), vorgesehen ist und dass die Verstärkereinrichtung (40) ausgebildet ist, im Be­ trieb über den Eingangsbereich (12) ein den Speicherzustand eines ausgewählten und verbundenen Speicherelements (3) im Wesentlichen repräsentierendes Eingangssignal (Ic) zu emp­ fangen, daraus ein verstärktes Signal zu generieren und die­ ses über den Ausgangsbereich (14) auszugeben.

12. Leseverstärkeranordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Verstärkereinrichtung (40) mindestens einen Ein­ gangsanschluss (41, 42) aufweist, welcher im Betrieb mit dem Eingangsbereich (12) und insbesondere mit der ausgewählten, verbundenen Zugriffsleitungseinrichtung (4), insbesondere mit der ausgewählten, verbundenen Bitleitungseinrichtung (4) und/oder der Kompensationsstromquelleneinrichtung (30) ver­ bindbar ausgebildet ist.

13. Leseverstärkeranordnung nach Anspruch 12, dadurch gekennzeichnet, dass die Verstärkereinrichtung (40) einen Ausgangsanschluss (43) aufweist, welcher im Betrieb mit dem Ausgangsbereich (14) verbindbar ist.

14. Leseverstärkeranordnung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet,
dass die Verstärkereinrichtung (40) zwei Transistoreinrich­ tungen (T2, T3), insbesondere in Form von MOSFETs, mit Source- (S2, S3), Drain- (D2, D3) und Gatebereichen (G2, G3) und/oder -anschlüssen aufweist,
dass einerseits die Sourcebereiche (S2, S3) und/oder -anschlüsse und andererseits die Gatebereiche (G2, G3) und/oder -anschlüsse dieser Transistoren (T2, T3) mitein­ ander verbunden sind und
dass die Drainbereiche (D2, D3) oder -anschlüsse der Tran­ sistoreinrichtungen (T2, T3) mit dem Eingangsanschluss (41) bzw. dem Ausgangsanschluss (43) der Verstärkerein­ richtung (40) verbunden sind.

15. Leseverstärkeranordnung nach Anspruch 14, dadurch gekennzeichnet, dass die Verstärkereinrichtung (40) einen zweiten Eingangs­ anschluss (42) aufweist, welcher mit den Gatebereichen (G2, G3) und/oder -anschlüssen der Transistoreinrichtungen (T2, T3) verbunden ist.

16. Leseverstärkeranordnung nach einem der vorangehenden An­ sprüche, dadurch gekennzeichnet, dass eine Kalibriereinrichtung (50) vorgesehen ist, welche ausgebildet ist, im Betrieb einen überschüssigen Kompensati­ onsstrom (Icomp, Idiff) und/oder ein überschüssiges Aus­ gangssignal der Verstärkereinrichtung (40) auszugleichen, und welche dazu insbesondere alternierend aktivierbare Stromspeicher- und Stromfreigabefunktionen aufweist.

17. Leseverstärkeranordnung nach Anspruch 16, dadurch gekennzeichnet, dass die Kalibriereinrichtung (50) zwischen dem Ausgangsan­ schluss (43) der Verstärkereinrichtung (40) und dem Aus­ gangsbereich (14) der Leseverstärkeranordnung (10) ausgebildet ist, und zwar insbesondere mit einem Eingangsanschluss (51) bzw. einem ersten Ausgangsanschluss (52) davon.

18. Leseverstärkeranordnung nach Anspruch 17, dadurch gekennzeichnet, dass die Kalibriereinrichtung (50) einen zweiten Ausgangsan­ schluss (53) aufweist, welcher mit dem zweiten Anschluss (32) der Kompensationsstromquelleneinrichtung (30) verbunden ist.

19. Leseverstärkeranordnung nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, dass die Kalibriereinrichtung (50) zur Realisierung der Stromspeicher- und Stromfreigabefunktionen eine Stromspei­ chereinrichtung (54) aufweist.

20. Leseverstärkeranordnung nach Anspruch 19, dadurch gekennzeichnet, dass die Stromspeichereinrichtung (54) ausgebildet ist, im Betrieb vor einem Lesezustand einen überschüssigen Kompensa­ tionsstrom (Icomp, Idiff) und/oder ein überschüssiges Aus­ gangssignal (Iout) zu speichern und bei einem Lesezustand zumindest teilweise einzuspeisen, insbesondere von der Kom­ pensationsstromquelleneinrichtung (30) und/oder der Verstär­ kereinrichtung (40) bzw. in diese hinein.

21. Leseverstärkeranordnung nach einem der Ansprüche 19 oder 20, dadurch gekennzeichnet, dass die Stromspeichereinrichtung (54) als Transistorein­ richtung (T4) ausgebildet ist, insbesondere als MOSFET oder dergleichen, oder eine derartige Transistoreinrichtung (T4) aufweist.

22. Leseverstärkeranordnung nach Anspruch 21, dadurch gekennzeichnet, dass die Transistoreinrichtung (T4) mit ihrem Drainbereich (D4) mit dem Eingangsanschluss (51) der Kalibriereinrichtung (50) und mit ihrem Sourcebereich (54) über den zweiten Aus­ gangsanschluss (53) der Kalibriereinrichtung (50) mit der Kompensationsstromquelleneinrichtung (30) verbunden ist.

23. Leseverstärkeranordnung nach Anspruch 22, dadurch gekennzeichnet,
dass die Stromspeichereinrichtung (54) eine Schalteinrich­ tung (SW1) aufweist und
dass der Gatebereich (G4) der Transistoreinrichtung (T4) der Stromspeichereinrichtung (54) vor und bei einem Lese­ zustand der Leseverstärkeranordnung (10) mit dem Drainbe­ reich (D4) verbindbar bzw. von diesem trennbar ist,
so dass insbesondere die Gatekapazität (CG4) des Gatebe­ reichs (G4) der Transistoreinrichtung (T4) als Stromspei­ cherelement schaltbar ist.

24. Leseverstärkeranordnung nach einem der Ansprüche 16 bis 23, dadurch gekennzeichnet, dass die Kalibriereinrichtung (50) eine weitere Schaltein­ richtung (SW2) aufweist, durch welche im Betrieb eine direk­ te elektrische Verbindung zwischen dem Eingangsanschluss (51) und dem ersten Ausgangsanschluss (52) der Kalibrierein­ richtung (50) bei einem Lesezustand herstellbar bzw. vor ei­ nem Lesezustand unterbrechbar ist.