CN1092387C - 同时指定多位检验方式和特定检验方式的半导体存储器件 - Google Patents

同时指定多位检验方式和特定检验方式的半导体存储器件 Download PDF

Info

Publication number
CN1092387C
CN1092387C CN96103151A CN96103151A CN1092387C CN 1092387 C CN1092387 C CN 1092387C CN 96103151 A CN96103151 A CN 96103151A CN 96103151 A CN96103151 A CN 96103151A CN 1092387 C CN1092387 C CN 1092387C
Authority
CN
China
Prior art keywords
signal
check system
circuit
check
system setting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN96103151A
Other languages
English (en)
Other versions
CN1140316A (zh
Inventor
须磨克博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1140316A publication Critical patent/CN1140316A/zh
Application granted granted Critical
Publication of CN1092387C publication Critical patent/CN1092387C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

该半导体器件包括：一个状态检测电路，它接收控制信号、地址信号、和行地址信号，输出定时检测信号、和检验组检测信号；以及一个检验方式设定信号产生电路，它接收行地址信号、定时检测信号、和检验组检测信号，输出多位检验方式设定信号和检验方式设定信号。该半导体器件可单独设置标准的多位检验方式，还可同时设置多位检验方式和未由JEDEC标准化的特定检验方式。

Description

同时指定多位检验方式和特定检验方式的半导体存储器件
本发明涉及半导体器件，具体而论涉及具有实现规定检验的的检验方式的半导体器件。
当前，在诸如个人计算机和工作站之类的各种电子产品中都包含有各种半导体器件，如微计算机、存储器，以及门电路阵列。大多数半导体器件都是使用MOS(金属氧化物硅)晶体管构成的，它们适合于高集成度和低功耗。DRAM(动态随机存取存储器)是包括MOS晶体管并且近来正向大存储容量发展的这样的存储器中的一种，DRAM用作个人计算机或工作站的主存储器。对于DRAM来说，要求低耗和高性能。但为提供高性能和高可靠性产品所必须的各种性能检验变得非常复杂，使检验所需的时间拖得太长，从而提高产品成本。
为了解决这个问题，很早就在设计步骤中加入了一个可检验性功能，以便于微计算机中和逻辑器件(如门电路阵列)中的性能检验。为了解决这个问题，可检验性设计在半导体存储器领域中也变为必不可少的了。作为在DRAM中减少检验次数的一种处理办法，JEDEC(Joint Electron Device Engineering Council)标准化了一种方式，按此方式对数据进行了压缩以减少存取的次数并且减少检验时间。具体来说，在此检验方式中只通过一次存取就将相同的数据写到按正常方式必须多次存取的多个存储单元。将写到多个存储单元的数据读入芯片存储器件内，并且通过一次存取输出表示数据是否彼此匹配的信号，这一检验方式被称之为多位检验方式，这一方式已由JEDEC标准化。还提出了一种具有未曾由JEDEC标准化的特定方式的DRAM，其中包括：在日本专利公开出版物No.6-194424中公开的一种特定的检验方式，按此方式对内部电位进行监测；在日本专利公开出版物No.5-242698中公开了一种检验方式，按此方式，减少包括多个反相器的延迟链路中的反相器的个数，并缩短了某些存取的路径，从而在室温下实现了高温时要经受的状态，并且实现了通过改变基片偏置加速暴露缺陷的检验方式。
图29是表示常规的检验方式设定电路的示意图，用于日本专利公开出版物No.5-242698中公开的DRAM中。在该检验方式设定电路中，通过WCBR定时关系(即在/RAS之前的/WE、/CAS)和一个超电压输入的组合，在一个与非门的输出端获得一个低电平；按以上所述的WCBR定时关系，写允许信号/WE和列地址选通信号/CAS首先降低电平，而后行地址选通信号/RAS降到低电平；以上所述的超电压输入是向一个特定的输入插针输入的比电源电位还高的电位。根据地址信号A1和A2(以及反相器IV1和IV2的输出)，或非门N010、N011、N012、和N013之一提供一个高电平输出。触发器电路5、6、7、和8由或非门N02-N09构成，并分别自或非门N010、N011、N012、和N013接收输出B-E。除非当复位信号RST为高电平并且不将超电压加到特定的输入插针时，即当或非门N01的输出为低电平时，接收或非门N010、N011、N012、和N013之一的高电平输出的触发器电路才将对应的检验方式设定信号OPT1、OPT2、OPT3和OPT4设定到高电平并且保持该高电平(即使在此之后自或非门N010、N011、N012、和N013中的对应的一个或非门获得了一个低电平时，上述的设定信号也一直为高电平)。当复位信号RST为高电平并且超电压没有加到该特定输入插针时，即当或非门N01的输出为高电平时，才将检验方式设定信号OPT1、OPT2、OPT3和OPT4复位到低电平。
如此上所述，在常规的检验方式设定电路中，一旦信号OPT1、OPT2、OPT3和OPT4变为高电平，就一直保持这个高电平，并且不会复位到低电平，一直到复位信号RST变为高电平并且停止向特定的输入插针施加超电压时为止。改变地址信号A1和A2可设定多个检验方式设定信号OPT1、OPT2、OPT3和OPT4借此可同时激励多个检验方式。
此外，在日本专利公开出版物No.6-222948中公开了一种试图可靠建立特定的检验方式的半导体集成电路。
图29所示的常规检验方式设定电路不适用于只通过由JEDEC标准化的WCBR定时来实现多位检验。这种电路也不适用于同时激励多位检验方式和特定检验方式。因此，利用多位检验方式不可能减少检验所需的时间。
此外还必须将走线延伸到在接收到检验方式设定信号OPT1、OPT2、OPT3和OPT4时要确立检验方式的各个内部电路(未示出)上，以便向这些电路传送检验方式设定信号OPT1、OPT2、OPT3和OPT4。因此，检验方式数目要受到走线延伸的面积的限制，例如当该面积只可容纳四根走线时只能实现四种检验方式。
另外，在提供加有电源电位的电源线和加有地电位的地电位线作为附近的信号线的屏蔽线以消除信号线的噪声的区域内，这些走线占据了相当大的面积，难以延伸用于传送检验方式设定信号的走线。
本发明的一个目的是提供一种半导体器件，其中在确立了一个特定的检验方式的同时还可确立多位检验方式。
本发明的另一个目的是减少传送检验方式设定信号的走线的数目，使其小于检验方式的数目。
本发明的下一个目的是即使在没将电源线用作屏蔽线的条件下也能实现信号线的屏蔽。
按本发明的半导体器件涉及一个状态检测电路和一个检验方式设定信号产生电路；该状态检测电路接收第一输入信号并且输出对应于第一输入信号的状态的状态检测信号；该检验方式设定信号产生电路接收状态检测信号以输出第一检验方式设定信号，当状态检测信号表示第一输入信号处在第一状态时激励第一检验方式设定信号，用于确立多位检验方式；该产生电路还输出第二检验方式设定信号，当状态检测信号表示第一输入信号处在与第一状态不同的第二状态时按照第二输入信号激励第二检验方式设定信号，用于当状态检测信号表示：第一输入信号处在第二状态，并且第二输入信号处在第三状态时将第一和第二检验方式设定信号都设定到有效电平。
最好，对检验方式设定信号编码、按压缩规定了信息的多个检验方式的形式传送、然后再解码。
检验方式设定信号传送线平行于要屏蔽的信号线并且靠近这些信号线设置。
按照第一输入信号的状态可同时规定多个检验方式并可高速实现这些检验。
进而，由于检验方式设定信号是作为编码的信号传送的，所以通过较少数目的信号就可完成多种检验方式的指定，因此可减少信号线所占据的面积。
此外，当规定了某种操作方式时，检验信号传送线的电平是固定不变的(无论是在检验方式还是在正常方式)，因此该传送线起屏蔽线的任用，和电源线(包括地线在内)类似。因此，即使在没有提供电源线的区域也可屏蔽期望的信号线。
从下述结合附图对本发明的详细描述，本发明的前述目的和其它的目的、特征、方面、和优点都将变得更加清楚明白。
图1是按本发明第一实施例的DRAM的方块图；
图2是表示按本发明第一实施例的DRAM的操作的定时关系图；
图3A是按本发明第一实施例和DRAM的内部电位产生电路的示意图；
图3B示意地表示对按本发明第一实施例的DRAM实现多位检验的部分结构；
图4是按本发明第一实施例的DRAM的检验方式设定电路的示意图；
图5是代表按本发明第一实施例的DRAM的检验方式设定电路的操作的定时关系图；
图6是代表按本发明第一实施例的DRAM的检验方式设定电路的操作的定时关系图；
图7表示按本发明第一实施例的DRAM的地址关键字和检验方式之间的关系；
图8是按本发明第一实施例的DRAM中的检验方式设定电路内的定时检测电路的示意图；
图9是代表按本发明第一实施例的DRAM的检验方式设定电路的操作的定时关系图；
图10是代表按本发明第一实施例的DRAM的检验方式设定电路的操作的定时关系图；
图11是按本发明第一实施例的DRAM的检验方式设定电路中的检验组检测电路的示意图；
图12是按本发明第一实施例的DRAM的检验方式设定电路中的检验方式设定信号产生电路的方块图；
图13是按本发明第一实施例的DRAM的检验方式设定信号产生电路中的地址关键字锁存电路的示意图；
图14是按本发明第一实施例的DRAM的检验方式设定信号产生电路中的地址关键字预解码器的示意图；
图15是按本发明第一实施例的DRAM的检验方式设定信号产生电路中的地址关键字主解码器的示意图；
图16是按本发明第一实施例的DRAM的检验方式设定信号产生电路中的缓冲器的示意图；
图17是形成了按本发明第一实施例的DRAM的半导体芯片的简化平面图；
图18表示出一个简化的剖面图，其中包括按本发明第一实施例的DRAM的检验方式设定信号线；
图19是按本发明第二实施例的DRAM的检验方式设定电路中的检验方式设定信号产生电路的方块图；
图20是按本发明第二实施例的DRAM的检验方式设定信号产生电路中的缓冲器的示意图；
图21是按本发明第二实施例的DRAM的检验方式设定信号产生电路中的编码信号产生电路的示意图；
图22是按本发明第二实施例的DRAM的检验方式设定信号产生电路中的方式解码电路的示意图；
图23是形成了按本发明第二实施例的DRAM的半导体芯片的简化平面图；
图24表示按本发明第二实施例的DRAM的检验方式编码信号和检验方式之间的关系；
图25是按本发明第三实施例的DRAM的检验方式设定信号产生电路中的检验方式解码电路的示意图；
图26是形成了按本发明第三实施例的DRAM的半导体芯片的简化平面图；
图27是按本发明的第四实施例的DRAM的检验方式设定信号产生电路中的检验方式解码电路的示意图；
图28是形成了按本发明第四实施例的DRAM的半导体芯片的简化平面图；
图29是常规的检验方式设定电路的示意图。
第一实施例
下面参照图1-13描述按本发明第一实施例的DRAM。图1是表示DRAM的示意方块图。图1中，内部电源电位产生电路100包括；一个内部电源电位产生电路110，它从加有外部电源电位ext Vcc的电源电位节点110a接收外部电源电位ext Vcc，用于在电源电位节点100C提供低于外部电源电位ext Vcc的内部电源电位int Vcc；一个提升电位产生电路120，它在接收到内部电源电位int Vcc时操作，并输出高于内部电源电位int Vcc的一个提升电位Vpp；一个单元板电位产生电路130，它接收内部电源电位int Vcc，用于输出单元板电位Vcp，Vcp为(1/2)int Vcc；以及，一个位线预充电电位产生电路140，它接收内部电源电位intVcc，用于输出位线预充电位VBL，VBL为(1/2)int Vcc。
/RAS缓冲器200接收外加的外部行地址选通信号ext/RAS，并输出用于内部电路的行地址选通信号/RAS。行地址缓冲器300从/RAS缓冲器200接收地址信号Ai(i＝0，1…10)和行地址选通信号/RAS，当行地址选通信号/RAS从高电平变到低电平时锁存用作行地址信号的地址信号Ai，并且输出用于内部电路的行地址信号RAi(具有和地址信号Ai相同的逻辑值)和/RAi(具有和地址信号Ai相反的逻辑值)。行预解码器400从行地址缓冲器300接收行地址信号RAi、/RAi，并且输出：行预解码信号X0-X3，其中的一个信号按照地址信号RA0、/RA0、RA1、/RA1变为高电平；行预解码信号X4-X7，其中的一个信号按照地址信号RA2、/RA2、RA3、/RA3变为高电平；行预解码信号X8-X11，其中的一个信号按照地址信号RA4、/RA4、RA5、/RA5变为高电平；行预解码信号X12-X15，其中的一个信号按照地址信号RA6、/RA6、RA7、/RA7变为高电平；以及，64个块选择信号BSj(j＝0，1，…63)，其中选定的8个信号根据地址信号RA8、/RA8至RA10、/RA10变为高电平。
存储单元阵列500包括4个存储台(memory mat)，每个存储台具有4×220个按行和列排列的存储单元511a。将每个存储台分成16个存储块，每个存储块具有256×210个存储单元511a。每个存储单元块包括256个字线511b，它们排列成多个行，每个字线行连接到安排在对应行中的210个存储单元，并且210个位线对511c排成多个列，每个位线列连接到安排在对应列中的256个存储单元。每个存储单元块都分成8个列块，每个列块具有128个位线对。
用来选择存储单元的行的行解码器600分成64个行解码器块，它们对应于64个存储单元块。每个行解码器块接收来自行预解码器400的行预解码信号X0-X15和对应于该行解码器块的块选择信号BSj，并且将包括在选定的行解码器块内的256个字线中的一个与行预解码信号X0-X15对应的字线设定到提升电位电平Vpp。
/CAS缓冲器700接收外加的外部列地址选通信号ext/CAS，并且输出用于内部电路的列地址选通信号/CAS。列地址缓冲器800接收来自/CAS缓冲器700的地址信号Ai(i＝0，1，…10)和列地址选通信号/CAS，当列地址选通信号/CAS从高电平变为低电平时锁存用作列地址信号的地址信号Ai，并且输出用于内部电路的列地址信号CAi(具有和地址信号Ai相同的逻辑值)和/CAi(具有和地址信号Ai相反的逻辑值)。
列预解码器900从列地址缓冲器800接收列地址信号CAi、/CAi，并且输出：列预解码信号Y0-Y3，其中的一个信号响应于CA0、/CA0、CA1、/CA1变为高电平；列预解码信号Y4-Y7，其中的一个信号按照CA2、/CA2、CA3、/CA3变为高电平；列预解码信号Y8-Y11，其中的一个信号按照CA4、/CA4、CA5、/CA5变为高电平；以及，列块选择信号CBSK(K＝0，1…31)，其中选定的一个信号根据CA6、/CA6至CA10、/CA10变为高电平。
列解码器1000设有32个列解码器块，每个列解码器块对于包括在列存储器台中的16个存储块都是共用的，16个存储块对应于列块分割开，每个列块具有128个位线对，列解码器1000从列预解码器900接收到预解码信号Y0-Y11和列块选择信号CBSK，并且输出列选择信号CSL和数据选择信号DS。按照列预解码信号Y0-Y11使64个列选择信号CSLm(m＝0-63)之一变为高电平。根据列选择信号CSLm在每个存储单元块中选择两对位线。在由块选择信号BSj选定的8个存储单元块中，按照列块选择信号CBSk来选择一个列块。在选定的列块中，按照列选择信号CSLn选择两对位线，总共选择128对位线，并且在从所选位线的读出的128位数据中，按照数据选择信号DSn(n＝0，1，…127)选择出4位。
存储单元阵列外围电路1100包括分成68个读出放大器块的读出放大器，每个读出放大器块包括512个读出放大器并且对应于存储单元块。在68个读出放大器并且对应于存储单元块。在68个读出放大器块中，有60个读出放大器块设在两个存储单元块之间并且由相邻的两个存储单元块共享。设在两个读出放大器块之间的一个存储单元块对应于这两个读出放大器块。外围电路1100还包括一些电路，例如I/O电路，I/O电路包括局部I/O线和全局I/O线，用于输出来自存储单元的在位线上传送的数据并且用于向位线传送要写到存储单元的数据。
/WE缓冲器1200接收外加的外部写允许信号ext/WE，并输出用于内部电路的写允许信号/WE。/OE缓冲器1300接收外加的外部输出允许信号ext/OE，并输出用于内部电路的输出允许信号/OE。写/读控制电路1400接收行地址选通信号/RAS、列地址选通信号/CAS、写允许信号/WE、和输出允许信号/OE，并输出表示写数据或读数据的写/读控制信号WO。输入/输出缓冲器1500从读/写控制电路1400接收写/读控制信号WO，在信号WO表示数据写入时将符合外加数据Dr(r＝0，1，2，3)的四位的数据加到存储单元阵列外围电路1100中的I/O电路，并且当信号WO表示数据读出时按照存储单元阵列外围电路1100中的I/O电路输出的数据向外部输出数据Dr。
检验方式设定电路1600接收行地址选通信号/RAS、列地址选通信号/CAS、写允许信号/WE、地址信号A0、A1、以及行地址信号/RA0、…/RA6，并且按照接收到的信号输出检验方式设定信号TE、TEST1、TEST2、TEST3、TEST4、TEST5、TEST6N、TEST6S、和TEST7。
下面参照图2描述图1所示的DRAM的正常的读出操作。在读出操作中，首先将外部写允许信号ext/WE置成高电平，并将外部输出允许信号ext/OE置成低电平。因此，从/WE缓冲器1200和/OE缓冲器1300输出的写允许信号/WE和输出允许信号/OE也分别被置成高电平和低电平。在行地址选通信号/RAS降到低电平的时刻t0之前(如图2a所示)，所有的字线511b的电位WLP为低电平(如图2d所示)，所有的位线对511c的电位BLj、/BLj都被预充电到位线预充电电位VBL(如图2(e)所示)，所有的列选择信号CSLm都置成低电平(如图2(f)所示)，并且将输出数据Dr处在高阻抗(Hi-Z)状态(如图2(g)所示)。
当如图2(c)所示将地址信号Ai设置成行地址并且如图2(a)所示在时刻t0行地址选通信号/RAS降到低电平时，行地址缓冲器300作出响应以锁存地址信号Ai，以此作为行地址信号RAi，并且将它和具有相反逻辑值的行地址信号/RAS一起加到行预解码器400。行预解码器400按照行地址信号RAi和/RAi将行预解码信号X0，…X15和块选择BSj加到行解码器600。行解码器600在时刻t1将对应于包括在由块选择信号BSj选定的行解码块中的字线的行预解码信号X0…X15的一个信号的电平提升到提升电位Vpp的电平，如图2(d)所示。
电荷在与所选字线相边的存储单元511a的电容器和相应的位线之间传递。当在存储单元电容器中已存入了低电平数据时，位线的电位自图2(e)所示的位线预弃电电位VBL开始略微下降一点。尽管图中没有表示出来，但当存有高电平数据时，位线电位从位线预充电电位VBL开始略微增加一点。通过电荷的这种传递，就在相应的位线和仍保持在位线预充电电位VBL的另一个位线之间，即在位线对之间，产生了一个很小的电位差。存储单元阵列外围电路1100中的一个读出放大器读出并放大了在位线对中产生的这个很小的电位差，并且设置了低于低电平的位线的电位电平和高于高电平的位线的电位电平，如图2(e)所示。
当将地址信号Ai设置成如图2(c)所示的列地址并且如图2(b)所示的在时刻t2列地址选通信号/CAS降到低电平时，列地址缓冲器800锁存该地址信号Ai，以此作为列地址信号CAi，并且将其和具有相反逻辑值的列地址信号/CAi-起加到列预解码器900。列预解码器900按照列地址信号CAi、/CAi将列预解码信号Y0、…Y11和列块选择信号CBSK加到列预解码器1000。列解码器1000在时刻t3将对应于列预解信号Y0、…Y11的相应列选择信号CSLn之一提升到高电平，如图2(f)所示。
在通过选择信号BSg选择的8个存储单元块(每台有两个存储单元块)的每个列块中，按照列选择信号CSLm选择两对位线，并且把从总共128对位线中读出的128位数据输出到存储单元阵列外围电路1100中的I/O电路(未示出)。I/O电路将与128位数据的数据选择信号DSn对应的4位加到输入/输出缓冲器1500，并且输入/输出缓冲器1500在时刻t4输出与该4位数据对应的数据Dr，如图2(g)所示。
图3A是表示内部电源电位产生电路110的示意图。参看图3A，基准电位产生电路111接收外部电源电位ext Vcc，并输出一个不随外部电源电位ext Vcc变化的基准电位Vref。基准电位产生电路111包括：P沟道MOS晶体管111a、n沟道MOS晶体管111d、电阻元件111c、p沟道MOS晶体管111d。n沟道MOS晶体管111e、p沟道MOS晶体管111f、和电阻元件111g。
MOS晶体管111a的源极连到外部电源端100a，其漏极边到内部结点111x，其栅极连到内部节点111y，并且MOS晶体管111a具有相当大的电流可驱动性。MOS晶体111b漏极连到内部节点111x，源极连到地节点110b，栅极连到内部节点111z。电阻元件111c连在外部电源节点100a和内部节点111y之间。MOS晶体管111d的源极连到内部节点111Y，栅极连到内部节点111X，漏极连到内部节点111z。MOS晶体管111e的栅极和漏极都连到内部节点111z，源极连到地节点100b。MOS晶体管111f的源极连到外部电源节点100a，栅极连到内部节点111Y，漏极连到内部节点111v。电阻元件111g连在内部节点111v和地节点100b之间。基准电位Vref从内部节点111v输出。MOS晶体管111b和111e构成了一个电流镜电路。MOS晶体管111d按照内部节点111x上的电位调节内部节点111y的电位，即调节流过元件111c的电流的大小。
当稳定时，MOS晶体管111a的源-栅电压变成等于MOS晶体管111a的阀电压的绝对1Vthpl，并且有电流R/1Vthpl流过电阻元件111c。这个电流和外部电源电位ext Vcc无关。和这个电流对应的电流Ic流过MOS晶体管111f，并在内部节点111v上产生了一个和外部电源电压无关的恒定电位(相对于地电位而言)Vref＝Ic·R(111g)。
调节器112在接收ext Vcc时操作。它从基准电位产生电路111接收基准电位Vref，并且向内部电源电位节点100cn提供小于外部电源电位ext Vcc的、并且基于基准电位Vref的内部电源电位int Vcc。
调节器112沿半导体芯片的较长侧边的方向设在一侧(以下，称之为N(北)侧)。调节器112有一个差分放大电路112a和一个p沟道MOS晶体管112b，并且向位于N侧的电路提供内部电源电位int Vcc。将一个应力方式电路113连接在外部电源电位节点100a和内部电源电位节点100cn之间，该电路113接收检验方式设定信号TEST6N，并且当检验方式设定信号TEST6N变为高电平时将外部电源电位节点100a和内部电源电位节点100cn短路以提高内部电源电位int Vcc，从而对由内部电源电位int Vcc驱动的电路施加了应力。应力方式电路是113包括一个接收信号TEST6N的反相器113b和一个p沟道MOS晶体管113a，晶体管113a连接在外部电源电位端100a和内部电源电位线100cn之间，并且在它的栅极接收反相器113b的输出信号。调节器112的结构和公知的内部降压电路(降压变换器)类似。
另一个调节器114在接收ext Vcc时操作。调节器114从基准电位产生电路111接收基准电位Vref，并且向内部电源电位节点100cs提供低于外部电源电位ext Vcc并且对应于基准电位Vref的内部电源电位int Vcc。
调节器114设在沿芯片的较长一侧的方向的另一侧(以下，称之为S(南)侧)，调节器114有一个差分放大电路114a和一个p沟道MOS晶体管114b，并且向位于S侧的电路提供内部电源电位int Vcc。应力方式电路115连接在外部电源电位节点100a和内部电源电位节点100cs之间，接收检验方式信号TEST6S，并且在检验方式设定信号TEST6S变到高电平时将外部电源电位节点100c和内部电源电位节点100cs短路，从而对由内部电源电位int Vcc驱动的电路施加了应力。
应力方式电路115包括一个p沟道MOS晶体管115a，用于实现短路；电路115还包括一个反相器115b，它接收信号TEST6S以驱动MOS晶体管115a。在正常方式，内部电源电压int Vcc保持在基准电位Vref；在应力方式，该电压int Vcc被置成外部电源电压ext Vcc的电平。
图3B表示实现多位检验的一个电路部分。参照图3B，其中表示的按正常方式输入/输出1位数据的一个存储台500a的电路结构。存储台500a通过一个32位的内部数据总线(全局I/O总线)500b连接到选择器1100a。按正常操作方式(多位检验方式除外)；选择器1100a按照来自列解码器1000的数据选择信号DS(见图1)选择32位总线500b的一位总线，并且将选定的1位总线耦合到输入/输出缓冲器1500。输入/输出缓冲器1500包括输入缓冲器1500a和输出缓冲器1500b；输入缓冲器1500a从外部写数据产生内部写数据，并且在输入缓冲器1500a被激励时(即，在数据写入时)将内部写数据加到选择器1100a；输出缓冲器1500b用于当被激励时(即，数据读出时)从通过选择器1100a施加的内部读出数据产生外部读出数据。
多位检验电路包括：一个多位检验控制器1504，当激励了检验信号TE时该控制器1504，用于产生检验指定信号TEa、TEb、和TEc；一个匹配检测器1502，根据检验指定信号激励匹配检测量1502，用于确定内部数据总线500b上的数据的逻辑值是否匹配；以及一个多路转换器1503，它响应于检验方式指定信号TEB激励，用于从匹配检测器1502选择一个输出并将其输出到数据输入/输出终端。当检验指定信号TESTb无效时，多路转换器1503从输出缓冲器1500b选择一个输出信号。可以在输出缓冲大1500b和选择器1100a之间设置多路转换器1503。当检验指定信号TEC激励时，选择器1100a放弃数据选择信号DS，并且选择内部数据总线500b的所有总线线。
在多位检验操作中，通过选择器1100a把从输入缓冲器1500a加入的检验数据传送到内部数据总线500b的所有总线线，并且同时把检验数据写到存储台500a的选定存储单元。当把数据写到所有存储单元时，然后读出存储单元数据。通过内部数据总线500b把同时选定的存储单元的数据加到匹配检测器1502。发果存储单元全都正常，这些数据具有相同的逻辑值。同时，如果至少一个存储单元有缺陷，则这些数据有不同的逻辑值。通过多路转换器1503向外部输出确定的结果。根据确定结果的输出来确定存储单元是否有缺陷。可以使用任何结构来实现多位检验，只要它满足JEDEC标准就成。
可以通过专用的插针端向处输出匹配检测器1502的输出信号。匹配检测器1502的结构应能检测四个存储台的所有数据的匹配情况。
图4是示意表示检验方式设定电路1600的结构的方块图。参照图4、状态检测电路1610接收行地址选通信号/RAS、列地址选通信号/CAS、写允许信号/WE、地址信号A0、A1和行地址信号/RA0、/RA1；并且按照所接收的信号的状态的组合输出定时检测信号/TDA、TDB、和TDC、以及检验组检测信号/TGA、和/TGB。
状态检测电路1610包括：一个定时检测电路1611，用于按照信号/RAS、/CAS、和/WE的状态输出状态检测信号/TDA、TDB、和TDC；以及一个检测组检测电路1612，响应于信号A0、A1、/RA0、和/RA1；并且响应于状态检测信号/TDA、TDB、和TDC，用于输出检验组检测信号/TGA、和/TGB。状态检测信号/TDA、TDB和TDC规定了要执行的检验方式，检验组信号/TGA和/TGB规定了要执行的检验组。
定时检测信号TDA在以WCBR定时关系输入了行地址选通信号/RAS、到地址选通信号/CAS、和写允许信号/WE时置成低电平；并且在实现了CBR(在/RAS之前的/CAS)更新定时关系后，或者在实现了ROR(/RAS的唯一更新)定时关系后，并在行地址选通信号/RAS升高到高电平时，定时检测信号TDA置成高电平；其中，按上述的CBR定时关系，写允许信号/WE保持在高电平，列地址选通信号/CAS置成低电平，然后行地址选通信号/RAS置成低电平；其中，按上述的ROR定时关系，列地址选通信号/CAS和写允许信号/WE都保持在高电平，行地址选通信号/RAS置成低电平。
从按WCBR定时关系输入行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE开始经一个规定时间后，定时检测信号TDB获得高电位并在高电位保持一个规定的时间。
当在按WCBR定时关系输入了行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE后行地址选通信号/RAS升高到高电平时，定时检测信号TDC置成高电平并且当在按CBR更新定时关系或者按ROR定时关系输入了行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE后行地址选通信号/RAS升高到高电平时，定时检测信号TDC复位到低电平。
当按WCBR定时关系输入了行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号WE、地址信号A0置成比正常高电平还高的超高电平，并且地址信号A1置成正常的高电平时，检验组检测信号/TGA响应于定时检测信号TDC升高到高电平而被置成低电平。当按WCBR定时关系输入了行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE、地址信号A0置成正常的高电平，并且地址信号A1置成超高电平时，检验组信号/TGB响应于定时检测信号TDC升高到高电平而被置成低电平。
检验方式设定信号产生电路1620从状态检测电路1610接收定时检测信号/TDA、TDB，检验组检测信号/TGA和/TGB，并且从行地址缓冲器300接收行地址信号/RA2、…、/RA6，并且输出检验方式设定信号TE、TEST1-TEST5、TEST6S、TEST6N、和TEST7。当按WCBR定时关系输入了行地址选通信号/RAS、列地址选面信号/CAS、和写允许信号/WE、并且地址信号A0和A1中的一个为超高电平而另一个不为正常高电平时，检验方式设定信号TE响应于定时检测信号TDC的升高而被置成高电平。在特定检验方式设定信号TEST1-TEST5、TEST6S-TEST6N、和TEST7中，与行地址信号/RA2、…、/RA6对应的那个特定检验方式设定信号在按WCBR定时关系输入了行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE、并且地址信号A0和A1中的一个为超高电平、另一个为正常的高电平时变为高电平。具体而论，当按WCBR定时关系输入了行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE、地址信号A0和A1中的一个置成超高电平、而另一个置成正常的高电平、并且行地址信号/RA6置成低电平时，多位检验方式设定信号TE被置成高电平，并且由行地址信号/RA2、…、/RA5指定的特定检验方式设定信号TEST1、TEST2、TEST3、TEST4、TEST5、TEST6N、TEST6S、和TEST7之一被置成高电平。
下面参照图5和6所示的曲线简结描述检验方式设定操作。
图5是表示确立了由JEDEC标准化的多位检验方式时的操作的定时关系图。当如图5的(g)和(h)所示地址信号A0和A1置成正常高电平或低电平时，按图5的(a)、(b)和(c)所示的WCBR定时关系输入行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE，然后定时检测信号/TDA、TDB、和TDC分别按如图5的(d)、(e)、和(f)所示变化。具体来说，在时刻t0和t1，写允许信号/WE和列地址选通信号/CAS分别被置成低电平，而在时刻t2，行地址选通信号/RAS被置成低电平。在时刻t3，定时检测信号/TDA响应于信号/RAS的下降而变为低电平，从时刻t4到t5定时检测信号TDB保持在高电平。定时检测信号TDC处在低电平。在时刻t6、t7、和t8，信号/WE、/CAS、和/RAS升到高电平，虽然定时检测信号/TDA和/TDB保持低电平，但定时检测信号TDC在时刻t9响应于信号/RAS的升高而变为高电平。
从检验组检测电路1612中的检验组检测信号产生电路1612c输出的检验组检测信号/TGA和/TGB全都处在高电平，如图5的(j)和(k)所示。当如图5的(f)所示的定时检测信号TDC在时刻t9变为高电平时，响应于全都处在高电平的检验组检测信号/TGA和/TGB，将多位检验方式设定信号TE激励到高电平，如图5的(m)所示。
虽然图中没有表示，但通过按CBR更新定时关系输入信号/RAS和/CAS、或者按ROR定时关系输入信号/RAS，就可将多位检验方式设定信号TE复位到低电平。
图6是表示确立未曾由JEDEC标准化的特定检验方式(这里，为应力检验方式)和多位检验方式这两种检验方式的操作的定时关系图。首先，使地址信号A0和A1如图6的(g)和(h)所示置成S电平(超过vcc的电平)和高电平，并且如图6的(i)所示使地址信号A2、…、A6置成正常电平的高电平、高电平、低电平、低电平、和高电平。然后按WCBR定时关系输入行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE，如图6的(a)、(b)、和(c)所示，之后定时检测信号/TDA、TDB、和TDC按图6的(d)、(e)、和(f)所示变化。具体来说，当信号/WE、/CAS、和/RAS分别在时刻t0、t1和t2置成低电平时，定时检测信号/TPA在时刻t3变为低电平，并且定时检测信号TDB从时刻t4到t5保持在高电平。状态检测信号/TGA和/TGB全都处在高电平。
当如图6(f)所示的定时检测信号TDC在时刻t9变到高电平时，从检验组检测电路1612输出的检验组检测信号/TGA变为低电平，如图6的(i)所示。地址信号A2到A6被置成规定的状态，对此下面还要作更加详细的描述。状态检测信号/TGB在时刻t9被置成高电平。当定时检测信号TDC在时刻T升到高电平时，检验方式设定信号TE、TEST6N、和TEST6S在时刻t9按照处在S电平的地址信号A0和处在规定电平的地址信号A2到A6置成高电平，如图6的(m)和(n)所示，并且因此可规定多位检验和应力检验这两种检验。
以此方式，确立了符合JEDEC标准的多位检验方式，此外通过将地址信号A6设置成高电平可以确立特定检验方式和多位检验方式这两种检验方式。当要确立特定检验方式时，必须将地址信号A0和A1之一置成超高电平并将另外一个地址信号设置成高电平。因此，当误加了高电压时，这些信号都变为超高电平，因此可防止特定检验方式的错误设置。虽然图中没有表示出来，但通过按CBR更新定时关系或ROR定时关系的输入就可复位检验方式。
图7是表示地址关键字和检验方式之间的对应关系的一个表格，表示当按WCBR定时关系输入信号时，按照地址信号(A0、…、A6)的状态(地址关键字)将哪一个检验方式设定信号激励到高电平。在该表格中，标号S代表超高电平、H代表高电平、L代表低电平、*代表高电平或低电平。这里，检验方式设定信号TEST1和TEST2适合于通过独立的设定键设定成高电平，这是因为除了要同时将检验方式设定信号TEST1和TEST2设定到高电平外还期望同时设定一个特定检验方式设定信号。
通过正常的WCBR条件来确立符合JEDEC标准的多位检验方式。在本发明中，当将地址信号A0和A1之一置成超高电平(超过电源Vcc的电平)、将另一个置成正常的电平，并将地址信号A6置成高电平，就在WCBR条件下规定了多位检验方式。通过将地址信号A0和A1之一设置到超高电平并且将另一个设置到高电平，就可依据地址信号A2到A5规定一个特定检验方式。地址关键字的任何组合都是可以随意得到的，上述的地址关键字的组合仅是一个实例。
下面详细描述每个电路的特殊结构。
图8表示图4所示状态检测电路1610中包括的定时检测电路1611的特殊结构。参照图8，定时检测1611包括：一个延迟电路1611a，用于输出从延迟行地址选通信号/RAS获得的延迟信号D/RAS；一个时钟反相器控制电路1611b，用于按照延迟信号D/RAS和行地址选通信号/RAS输出时钟反相控制信号CLC和/CLC；以及，一个WBR检测电路1611c和一个CBR检测电路1611d，这两个电路响应反相器控制信号CLC和/CLC而激励，用于锁存信号/WE和/CAS，以分别输出WBR(在/RAS之前的/WE)检测信号/WBR和CBR(在/RAS之前的/CAS)检测信号/CBR。
从行地址选通信号/RAS降到低电平到延迟信号D/RAS升到高电平，控制信号CLC一直保持在低电平。信号/CLC是控制信号CLC的反相信号。时钟反相器控制电路1611b包括接收行地址选通信号/RAS和延迟信号D/RAS的一个与非门电路1611ba和接收与非门电路1611ba的输出的两个级联的反相器1611bb和1611bc。从反相器1611bb输出控制信号CLC，从反相器1611bc输出互补的控制信号/CLC。
WBR检测器1611c包括：一个时钟反相器1611ca它响应于控制信号CLC和/CLC而激励，用于反相写允许信号/WE；一个反相器1611cb，用于反相时钟反相器1611ca的输出信号；以及，一个时钟反相器1611cc，它响应控制信号CLC和/CLC，对时钟反相器1611ca进行互补激励，用于反相反相器1611cb的输出信号并将其反馈到反相器1611cb的输入端。当激励时钟反相器1611cc时，反相器1611cb和1611cc形成一个锁存电路。检测信号/WBR从反相器1611cb输出。
当在写允许信号/WE变为低电平后行地址选通信号/RAS变为低电平时，检测信号/WBR变为低电平。具体来说，控制信号CLC响应于行地址选通信号/RAS的下降变为低电平，并且响应于延迟信号D/RAS的上升变为高电平。当控制信号CLC为高电平时激励时钟反相器1611ca，反相器1611ca作为一个反相器工作；当控制信号CLC的低电平时，不激励反相器1611ca，反相器1611ca为高阻抗输出状态。具体而论，当行地址选通信号/RAS和延迟信号D/RAS都为高电平时，WBR检测器1611c被置成一个直通状态，并且WBR检测器1611c随行地址选通信号/RAS的下降同步地被置成锁存状态。因此，当满足WBR(在RAS之前的写允许)条件(定时关系)时，WBR检测信号/WBR被置成低电平并被锁存。
和WCBR检测器1611c类似，CBR检测器1611d包括：一个时钟反相器1611da，它在控制信号CLC为高电平时被激励，用于反相列地址选通信号/CAS；一个反相器1611db，用于反相时钟反相器1611da的输出信号；以及，一个时钟反相器1611DC，它在控制信号CLC为低电平时被激励，用于反相器1611DB的输出信号并将已反相的信号反馈到反相量1611DB的输入端。当激励了反相器1611DC时，反相器1611DB和1611DC形成了一个锁存电路。从反相器1611DB输出CBR检测信号/CBR。当在行地址选通信号/RAS之前列地址选通信号/CAS变为低电平时，CBR检测信号/CBR被置成低电平，并保持在低电平，直到信号D/RAS升高时为止。
状态检测电路1610进一步还包括：一个WCBR定时检测器1611e，它响应于信号/RAS、D/RAS、/WBR、和/CBR，用于检测WCBR条件；以及，一个复位定时检测电路1611f，它响应于信号/RAS、D/RAS、/WBR、/CBR、和/CAS，用于输出一个复位定时信号，以复位定时检测信号TDA。
WCBR定时检测器1611e包括：一个或非门电路1611ea，它接收行地址选通信号/RAS和延迟信号D/RAS；一个反相器1611eb，它接收WBR检测信号/WBR；一个与非门电路1611ec，它从或非门电路1611ea接收输出信号并从反相器1611eb接收输出信号；以及，一个或非门电路1611ed，它接收与非门电路1611ec的输出信号并接收CBR检测信号/CBR，用于输出WCBR检测信号WCBR。
当信号/RAS和D/RAS都为低电平时，或非门电路1611ea的输出信号变为高电平，并且允许与非门电路1611ec操作。当WBR检测信号/WBR被置成低电平时，反相器1611eb的输出信号变为高电平，并且与非门电路1611ec的输出信号变为低电平。当CBR检测信号/CBR也处在低电平时，来自或非门电路1611ed的WCBR检测信号WCBR变为高电平。因此，当满足WCBR条件(写允许、RAS之前的CAS条件定时关系)时，WCBR检测信号WCBR被置成高电平；并且当行地址选通信号/RAS变为高电平时，WCBR检测信号WCBR复位到低电平。
复位定时检测器1611F包括：一个CBR更新定时检测电路1611g，它响应于信号/RAS、D/RAS、/WBR、和/CBR，用于检测CBR更新条件(在RAS之前的CAS和WE都为高电平)的保持情况；一个定时检测电路1611H，它响应于信号/RAS、D/RAS、和/CAS、用于检测ROR条件(/RAS在低电平，/CAS在高电平)的保持情况；以及，一个或非门电路1611FA，它接收定时检测电路1611g和1611H的输出信号。
CBR定时检测电路1611g包括：一个反相器1611ga，它接收WBR检测信号/WBR；一个或非门电路1611gb，它接收反相器1611ga的输出信号和CBR检测信号/CBR；一个反相器1611gc，它接收或非门电路1611gb的输出信号；一个或非门电路1611gd，它接收反相器1611gc的输出信号和行地址选通信号/RAS；一个两个输入端的或非门电路1611ge，它的一个输入端接收延迟信号D/RAS；一个两个输入端的或非门电路1611gf，它的一个输入端接收或非门电路1611gd的输出信号；以及，一个或非门电路1611gg，它接收或非门电路1611gf的输出信号和ROR定时检测器1611H中所包括的一个与非门电路1611HB的输出信号。
或非门电路1611ge和1611gf相互交叉耦和，形成一个非门型触发器。从或非门电路1611gg输出CBR检测信号CBRR。
当按CBR更新定时关系输入行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE、并因此使WBR检测信号/WBR变为高电平、使CBR检测信号/CBR变为低电平时，CBR更新定时检测信号CBRR响应于行地址选通信号/RAS升高到高电平而变为高电平，并在高电平保持一个规定的时间。通过延迟电路1611a的延迟时间来确定这个规定的时间。
ROR定时检测器1611H包括：一个反相器1611HA，它接收延迟信号D/RAS；一个或非门电路1611HB，它接收反相器1611HA的输出信号和行地址选通信号/RAS；一个或非门电路1611HC，它接收信号/RAS和/CAS；一个两个输入端的或非门电路1611HD，它的一个输入端或非门电路1611HC的输出信号；一个或非门电路HE，它的一个输入端接收延迟信号D/RAS；一个反相器1611HF，它接收或非门电路1611HD的输出信号；以及一个或非门电路1611HG，它接收或非门电路1611HB的输出信号和反相器1611HF的输出信号。
从或非门电路1611HG输出ROR更新定时检测信号ROR。或非门电路1611HB和1611HE形成一个或非门型触发器，该触发器由或非门电路1611HC的输出信号置位，并由延迟信号D/RAS复位。当按ROR定时关系输入信号/RAS和/CAS时，ROR更新定时检测信号ROR就响应行地址选通信号/RAS的升高被置成高电平，并在高电平保持一定规定的时间(由延迟电路的延迟时间确定)。
当信号/CBRR和ROR中的至少一个信号为高电平时，或非门电路1611FA使复位定时检测信号/RST变为低电平。
定时检测器1611进一步还包括：一个置位/复位电路1611i，它响应于信号WCBR和/RST，用于输出状态(定时)检测信号TDA；一个脉冲产生电路1611k，它响应行地址选通信号/RAS的升高，用于输出一个单稳脉冲；一个锁存电路1611j，它响应于控制信号CLC和/CLC，用于锁存状态检测信号TDA并且输出锁存定时检测信号LTDA；以及，一个定时检测信号产生器1611m，它响应于信号TDA、PLS、和LTDA，用于输出状态(定时)检测信号/TDA、TDB、和TDC。
置位复位电路1611i包括：一个反相器1611ia，它接收信号WCBR；一个两个输入端的与非门电路1611ib，它的一个输入端接收反相器1611ia的输出信号；以及，一个两个输入端的与非门电路1611IC，它的一个输入端接收信号/RST。与非门电路1611IB和1611IC相互交叉耦合，形成一个与非门型触发器。
当按WCBR定时关系输入行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE时，WCBR定时检测信号WCBR变为高电平并且复位定时检测信号/RST变为高电平，然后将定时检测信号TDA置成高电平。当按CBR更新定时关系或ROR定时关系输入行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE、并且然后在行地址选通信号/RAS上升到高电平时WCBR定时检测信号WCBR处在低电平时，定时检测信号TDA被复位到低电平。
锁存电路1611i包括：一个时钟反相器1611ja，它在控制信号CLC为高电平时激励，用于反相信号TDA；一个反相器1611jb，用于反相时钟反相器1611ja的输出信号；一个时钟反相器1611jc，它在控制信号CLC为低电平时激励，用于反相反相器1611jb的输出信号并将其反馈到反相器1611jb的输入端。当激励了时钟反相器1611jc时，反相器1611jb和时钟反相器1611jc形成一个锁存器。当时钟反相器控制信号CLC和/CLC分别处在高电平和低电平时，定时检测锁存信号LTDA被置成和定时检测信号TDA相同的逻辑值。当时钟反相器控制信号CLC和/CLA分别变为低电平和高电平时，这时定时检测锁存信号LTDA保持不变。
脉冲产生器1611k包括：一个延迟电路1611ka，用于对行地址选通信号/RAS提供一个延迟；一个反相器1611kb，用于反相延迟电路1611ka的输出信号；一个延迟电路1611kc，用于进一步延迟延迟电路1611ka的输出信号；以及一个与非门电路1611kd，用于接收延迟电路1611kc的输出信号和反相器1611kb的输出信号。从行地址选通信号/RAS下降开始的一个规定的时间(延迟电路1611ka的延迟时间)以后，脉冲信号PLS被置成电平并在低电平保持一个规定的时间(由延迟电路1611kc的延迟时间确定)。
定时检测信号产生器1611m包括：一个反相器1611mb，用于接收并反相脉冲信号PLS；一个反相器1611ma，接收并反相定时检测信号TDA以产生定时产生信号/TDA；一个反相器1611me，接收并反相锁存定时检测信号LTDA；一个三输入端与非门电路1611mc，接收定时检测信号TDA和反相器1611me及1611me的输出；一个反相器1611md，接收并反相与非门电路1611mc的输出，产生定时检测信号TDB；以及，一个反相器1611mf，接收并反相反相器1611me的输出信号，产生定时检测信号TDC。
当信号TDA为电平、并且信号PLS和LTDA都为低电平时，使定时检测信号TDB为高电平。信号TDC的逻辑值与信号LTDA相同。
因此，当按WCBR定时关系输入行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE时，定时(状态)检测信号/TDA被置成低电平；并且当按CBR更新定时关系或ROR定时关系输入这些信号时，定时(状态)检测信号/TDA呼应于行地址选通信号/RAS升高到高电平而被复位到高电平。当按WCBR定时关系输入行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE时，从行地址选通信号/RAS降到低电平开始经历一个规定的时间后，定时检测信号TDB变为高电平，并在高电平保持一个规定的时间。当按WCBR定时关系输入行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE时，定时检测信号TDC根据行地址选通信号/RAS上升到高电平而变为高电平。当按CBR更新定时关系或ROR定时关系输入这些信号时，定时检测信号TDC根据行地址选通信号/RAS上升到高电平而变为低电平。下面将参照图9和10的波形描述定时检测电路的操作。
图9是表示按WCBR定时关系设置了一种检验方式并且按CBR更新定时关系复位该检验方式时图8所示的定时检测电路1611的操作的定时关系图。首先，在时刻t0之前，如图9的(p)、(q)、和(r)所示的定时检测信号/TDA、TDB、和TDC分别在高电平、低电平、和低电平复位。当如图9的(c)  所示的写允许信号/WE在时刻t0被置成低电平时，从定时检测电路1611的WBR检测电路1611c(图8)输出的WBR检测信号/WBR变为低电平，如图9的(d)所示。当如图9(b)所示的列地址选通信号/CAS在时刻t1被设置成低电平时，从定时检测电路1611的CBR检测电路1611d(图8)输出的CBR检测信号/CBR变为低电平，如图9的(e)所示。当如图9的(a)所示的行地址选通信号/RAS在时刻t2被置成低电平时，控制信号CLC变为低电平，检测电路1611c和1611d被置成锁存状态，并且WBR检测信号/WBR、和CBR检测信号/CBR都被锁存并保持在低电平。
但这时，如图9(g)所示，从WCBR定时检测电路1611e输出的WCBR定时检测信号WCBR仍旧为低电平，并且从接收WCBR定时检测信号WCBR的置位/复位电路1611i输出的定时检测信号TDA仍旧还在低电平复位。因此，锁存了由定时检测信号锁存电路1611j(由信号/RAS的下降被置成锁存状态)输出的定时检测锁存信号LTDA，并使信号LTDA保持在低电平，如图9的(n)所示。因此，定时检测信号产生电路1611f输出的定时检测信号TDC保持在低电平，如图9(r)所示。
当如图9的(f)所示的行地址选通信号/RAS的延迟信号D/RAS在时刻t3降到低电平时，WCBR定时检测电路1611e输出的WCBR定时检测信号WCBR变为高电平(如图9的(g)所示)，置位/复位电路1611i置位，并且定时检测信号TDA置成高电平(如图9的(k)所示)。定时检测信号/TDA是由定时检测信号产生电路1611m反相了的定时检测信号TDA的反相信号，定时检测信号/TDA变为低电平，如图9的(p)所示。当行地址选通信号/RAS变到低电平时，在从时刻t2开始经过了一个规定的时间后的时刻t4，由脉冲产生电路1611k输出的脉冲信号PLS变为低电平，如图9的(m)所示，并且在时刻t5之前脉冲信号PLS保持在低电平。从时刻t4到t5，由定时检测信号产生电路1611m输出的定时检测信号TDB保持在高电平，如图9的(g)所示。
当如图9的(c)所示的写允许信号/WE在时刻t6变为高电平时，如图9的(b)所示的列地址选通信号/CAS在时刻t7被置成高电平，并且如图9的(a)所示的行地址选通信号/RAS在时刻t8被置成高电平，而且WCBR定时检测电路1611e输出的WCBR定时检测信号WCBR变为低电平，如图9的(g)所示。但是，因为复位定时检测电路1611f输出的复位定时检测信号/RST如图9的(j)所示为高电平，所以从接收WCBR定时检测信号WCBR的置位/复位电路1611i输出的定时检测信号TDA如图9的(k)所示被保持锁存在高电平，因此定时检测信号/TDA也被保持在低电平，如图9的(p)所示。
因此，当如图9的(f)所示的行地址选通信号/RAS的延迟信号D/RAS在时刻t9变为高电平时，控制信号CLC变到高电平，如图9的(d)所示的WBR检测电路1611c输出的WBR检测信号/WBR在解除锁存状态时变到高电平，并且如图9的(e)所示的CBR检测电路1611d输出的CBR检测信号/CBR在解除锁存状态时变到高电平。如图9的(n)所示的定时检测信号锁存电路1611j输出的定时检测锁存信号LTDA在解除其锁存状态时变到高电平，并且如图9的(r)所示的由接收定时检测锁存信号LTDA的定时检测信号产生电路1611m输出的定时检测信号TDC变到高电平。按此方式，按WCBR定时关系确立了检验方式。在此之后，按所确立的检验方式来完成检验操作。
当如图9的(b)所示的列地址选通信号/CAS在时刻t10被置成低电平时，CBR检测电路1611d输出的CBR检测信号/CBR变到低电平，如图9的(e)所示。当如图9的(a)所示的行地址选通信号/RAS在时刻t11被置成低电平时，则锁存WBR检测信号/WBR和CBR检测信号/CBR，并且分别保持在高电平和低电平。同时，将如图9的(k)所示的由置位/复位电路1611i这时输出的定时检测信号TDA锁存在高电平，并将如图9的(n)所示的由定时检测信号锁存电路1611j输出的定时检测锁存信号LTDA锁存在高电平并保持在高电平。因此，将定时检测信号产生电路1611m输出的定时检测信号TDC保持在高电平，如图9的(r)所示。通过反相器1611me和与非门电路1611mc，并通过处在高电平的信号TDC，使信号TDB保持在低电平。
如图9的(f)所示的行地址选通信号/RAS的延迟信号D/RAS在时刻t12呼应于信号/RAS的下降而变为低电平，并且如图9的(m)所示的脉冲信号PLS从时刻t13到t14被置成低电平并保持低电平。通过与非门电路1611mc放弃脉冲信号PLS，使其对信号TDB没有任何影响。当如图9的(b)所示的列地址选通信号/CAS在时刻t15被置成高电平、并且如图9的(a)所示的行地址选通信号/RAS在时刻t16被置成高电平时，如图9的(h)所示的由复位定时检测电路1611f中的CBR更新定时检测电路1611g输出的CBR更新定时检测信号CBRR变为高电平，与此相应地，如图9的(j)所示的由复位定时检测电路1611f输出的复位定时检测信号/RST变为低电平。
接收复位定时检测信号/RST的置位/复位电路1611i输出的定时检测信号TDA如图9的(k)所示被复位到低电平，并且定时检测信号产生电路1611m输出的定时检测信号/TDA如图9的(p)所示变为低电平。当如图9的(f)所示的行地址选通信号/RAS的延迟信号D/RAS在时刻t17变为高电平时，如图9的(h)所示的CBR更新定时检测电路1611g输出的CBR更新定时检测信号CBRR变为低电平，并且复位定时检测电路1611f输出的复位定时检测信号/RST变为高电平。
CBR检测电路1611d输出的CBR检测信号/CBR在解除锁存状态时变为高电平，如图9的(e)所示。定时检测信号锁存电路1611j输出的定时检测锁存信号LTDA在解除了锁存状态时变为低电平，与信号TDA的逻辑值相同，如图9的(n)所示。接收定时检测锁存信号LTDA的定时检测信号产生电路1611m输出的定时检测信号TDC变为低电平，如图9的(r)所示。以此方式，按CBR更新定时关系复位了该检验方式。
图10是表示WCBR定时关系设定检验方式并按ROR定时关系复位检验方式的操作的定时关系图。在按WCBR定时关系设定检验方式的时刻t9之前的操作与图9的定时关系图中所示的相同。在时刻t9之后与图9的定时关系图区别在于：(1)列地址选通信号/CAS不置成低电平，因此CBR检测信号/CBR不变为低电平；以及(2)当行地址选通信号/RAS在时刻t16置成高电平时，CBR更新定时检测电路1611g输出的CBR更新定时检测信号CBRR不变到高电平，但ROR定时检测电路1611a输出的ROR定时检测信号ROR为高电平，如图10的(i)所示。通过改变信号ROR到高电平使复位定时检测电路1611f输出的复位定时检测信号/RST变为低电平，如图10(j)所示。以此方式，不管是按CBR更新定时关系还是按ROR定时关系，都能按类似的过程复位该检验方式。
如此上所述，信号TDA从检验方式设定循环到检验方式复位循环都保持在高电平，并且规定了这种检验方式。信号TDB在检验方式设定循环中心单稳脉冲形式被置成高电平，并且在检验方式复位循环中被固定在低电平。因此，信号TDB有 别检验方式的设定循环和复位循环的功能。信号TDC在设定循环后置成高电平，并且表明：该检验方式操作是实际可能的。
图11表示包括在状态检测器1610中的检验组检测器1612的特殊结构。现在参照图11，检验组检测器1612包括：一个超高电平检测器1612a，用于确定加到一个地址输入端1612aa的信号的电压电平；一个超高电平检测器1612b，用于设别加到一个地址输入端1612ba的信号的电压电平；以及，一个检验组检测信号产生器1612c，它响应来自超高电平检测器1612a和1612b的输出信号SD0和SD1，用于输出检验组检测信号。
超高电平检测器1612a包括：一个上拉电路1612af，它耦合在地址输入端1612aa和内部输出节点1612ab之间，当输入端1612aa上的信号处在比外部电源电位ext Vcc还要高的超高电平(大于int Vcc+3·Vth)时用于产生处在高电平的信号SD0；以及，一个负载电路1612ah，它耦合在内部输出节点1612ab和地节点100b之间，用于下拉节点1612ab的电位。
上拉电路1612af包括3个按二极管连接的n沟道MOS晶体管1612ac、1612ad、和1612ae，每个晶体管的阀电压都为Vth，它们接在输入端1612aa和内部输出节点1612ab之间。
负越电路1612ah包括一个n沟道MOS晶体管1612ag，它连在节点1612ab和100b之间，它的栅极接收节点100c处在内部电源电位int Vcc。
MOS晶体管1612ag在正常情况下处在导通状态，起负载元件或下拉电阻作用。
当地址信号A0为int Vcc+3·Vth(包括在超高电平区内)时，超高电平检测信号SD0变为int Vcc的高电平(内部高电平)。这时，为了使从超高电平检测信号输出节点1612ab通过负载电路1612ah流到地电位节点100b的电流和从地址插针1612aa通过上拉电路1612af流到超高电平检测信号输出节点1612ab的电流相比小到可以忽略不计的程度，应使MOS晶体管1612ag的沟道宽度W与沟道长度L之比W/W比上拉电路1612af中的n沟道MOS晶体管1612ac、1612ad、和1612ae的沟道宽度与沟道长度之比小得多。使n沟道MOS晶体管1612ag在正常状态下为导通状态，因此超高电平检测电路1612a消耗电流，当地址信号A0超过3·Vth时该电流从地址插针1612aa流到地电位节点100b。
超高电平检测器1612b包括耦合在地址输入端1612ba和内部输出节点1612bb之间的一个上拉电路1612bf和一个耦合在节点1612bb与地节点100b之间的一个负载电路1612bh，与超高电平检测器1612a类似。上拉电路1612bf包括彼此串接在输入端1612ba和内部输出节点1612bb之间3个接成二极管的n沟道MOS晶体管1612bc至1612be，每个晶体管的阀电压都为Vth。
负载电路1612BH包括一个n沟道MOS晶体管1612bg，它连在节点100b和1612bb之间，它的栅极用来接收内部电源电位int Vcc。要充分地使晶体管1612bg的栅极(沟道)长度与栅极(沟道)宽度之比小于MOS晶体管1612bc至1612be的这个比值，以便减小电流消耗，并且可使MOS晶体管1612bc至1612be能按二极管方式工作，在它们之间产生3·Vth的压降。
当地址信号A0置成超高电平(下面，称之为S电平)、A1置成正常的高电平、S电平检测信号SD0、SD1、行地址信号/RA0、和/RA1分别置成高电平，低电平、低电平、和低电平、按WCBR定时关系输入地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE、定时检测信号TDB保持在高电平一个规定的时间、信号/TDA变为低电平、并且信号TDC变为高电平时，信号/TGA变为低电平。
当地址信号A0置成高电平、A1置成S电平、S电平检测信号SD0、SD1、行地址信号/RA0和/RA1分别置成低电平、高电平、低电平、和低电平、按WCBR定时关系输入行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE、定时检测信号TDB置成高电平并在高电平保持一个规定的时间，信号/TDA置成电平、并且信号TDC置成高电平时，检验组检测信号/TGB变到低电平。
检验组检测信号产生电路1612c包括：一个检验组检测辅助电路1612ca，它接收超高电平检测信号SD0、SD1和行地址信号/RA0及/RA1，用于按照地址信号A0和A1输出检验组检测辅助信号SV0、HV0、SV1和HV1；以及，一个检验组检测信号控制电路1612cb，它接收检验组检测辅助信号SV0、HV0、SV1和SV2，以及定时检测信号TDC，用于输出检验组检测信号/TGA和/TGB。
检验组检测辅助电路1612ca包括：一个反相器1612cc，它接收信号TDA；一个时钟反相器1612cd，它在信号TDA为高电平时被激励，用于反相信号SD0；一个或非门电路1612ce，它接收时钟反相器1612cd的输出信号和信号/TDA；一个反相器1612cf，它反相或非门电路1612ce的输出信号，并将其反馈到时钟反相器1612cd的输出端；一个或非门电路1612cg，它接收或非门电路1612ce的输出信号和行地址信号RA0；一个时钟反相器1612ch，它在信号TDB高电平时被激励，用于反相或非门电路1612cg的输出信号；一个或非门电路1612ci，它接收信号/TDA和时钟反相器1612ch的输出信号；以及，一个反相器1612cj，用于把或非门电路1612ci的输出信号反馈到时钟反相器1612ch的输出端。从或非门电路1612ce输出信号SV0，并从或非门电路1612ci输出信号HV0。
辅助电路1612ca进一步还包括：一个时钟反相器1612ck，它在信号TDB为高电平时被激励，用于反相信号SD1；一个或非门电路1612cm，接收时钟反相器1612ck的输出信号和信号/TDA；一个反相器1612cn，用于把或非门电路1612cm的输出信号反馈到时钟反相器1612ck的输出端；一个或非门电路1612cp，接收或非门电路1612cm的输出信号和行地址信号/RA1；一个时钟反相器1612cq，它在信号TDB的高电平时被激励，用于反相或非门电路1612cp的输出信号；一个或非门电路1612cr，接收时钟反相器1612cq的输出信号和信号/TDA；以及，一个反相器1612cs，用于反相或非门电路1612cr的输出信号并将其反馈到时钟反相器1612cq的输出端。
从或非门电路1612cm输出信号SV1，并从或非门电路1612cr输出信号SV1。
当地址信号A0和A1分别置成S电平和高电平，并且当按WCBR定时关系输入行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE时，检验组检测辅助信号SV0、HV0、SV1和HV1分别被置成高、低、低、和高电平。当地址信号A0和A1分别处在高电平和S电平、并且满足WCBR条件时，检验组检测辅助信号SV0、HV0、SV1和HV1分别被置成低、高、高、和低电平。
检验组检测信号控制电路1612cb包括：一个三输入端与非门电路1612ct，接收信号TDC，SV0、和SV2，用于输出检验组检测信号/TGA；以及，一个三输入端与非门电路1612cu，接收信号TDC、HV1和SV1，用于输出检验组检测信号/TGB。
当检验组检测辅助信号SV0、HV0、SV1和HV1分别变为高、低、低、和高电平时，则表示：地址信号A0和A1分别处在S电平和高电平，并且按WCBR定时关系输入了行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE；并且当定时检测信号TDC处在高电平时，检验组检测信号/TGA和/TGB分别变为低电平和高电平，这表示：地址信号A0和A1分别处在S电平和高电平，并且按WCBR定时关系输入了行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE。
当检验组检测辅助信号SV0、HV0、SV1和HV1分别变为低、高、高、和低电平时，这表明地址信号A0和A1分别处在高电平和S电平，并且按WCBR定时关系输入了行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE，并且定时检测信号TDC处在高电平，则检验组检测信号/TGA和/TGB分别处在高电平和低电平，这表明地址信号A0和A1分别处在高电平和低电平，并且按WCBR定时关系输入了行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE。即，当指定一个特定的检验方式时，信号/TGA和/TGB之一在信号TDC向高电平的过渡时间被置成低电平(见图7)。信号/TGA和/TGB指定了一个组，在该组中包括要执行的检验方式。
图12是表示图4所示的检验方式设定信号产生电路1620的结构的示意块图。现在参照图12，检验方式设定信号产生电路1620包括：一个地址关键字锁存电路1621，它响应于信号/TDA和TDB，在检验方式操作期间用于获取和锁存行地址信号/RA2至/RA6，输出互补的地址关键字信号AK2、/AK2至AK6、/AK6；一个地址预解码器1622，用于预解码地址关键字信号AK2、/AK2至AK5、/AK5，以输出预解码的地址关键字信号；一个地址关键字主解码器1623，它响应于信号TDC而被激励，用于按照信号/TGA和/TGB解码已预解码的地址关键字信号和地址关键字AK6，以输出已解码的地址关键字信号AKD0-AKD7；以及，一个缓冲器1624，用于缓冲已解码的地址关键字信号AKD0至AKD7，以输出检验方式设定信号TE、TEST1、至TEST5、TEST6S、TEST6N、和TEST67。
地址关键字锁存电路1621获取行地址信号/RA2、…、/RA6，并且输出逻辑值和行地址信号/RA2、…、/RA6相反的地址关键字信号AK2、…、AK6以及逻辑与行地址信号/RA2-/RA6相同的地址关键字信号/AK2、…、/AK6，同时按WCBR定时关系分别输入行地址选通信号/RAS、列地址选通信/CAS、和写允许信号/WE，并且定时检测信号/TDA处在低电平，而且定时检测信号TDB保持在高电平一个规定的时间。
地址关键字锁存电路1621在定时检测信号TDB变为低电平，并且按CBR更新定时关系或ROR复位定时关系输入了行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE并因此使定时检测信号TDA升到高电平时保持地址关键字信号AK2、…、AK6、/AK2、…、/AK6。
地址关键字预解码器1622接收地址关键字信号AK2、…、AK6、/AK2、…、/AK6，并且输出它们的逻辑积，即地址关键字预解码信号AK2·AK3、AK2 ·/AK3、/AK2·AK3、/AK2·/AK3、AK4·AK5、AK4·/AK5、/AK4·AK5、/AK4·/AK5。
图13表示图12所示的地址关键字锁存电路的一个特殊的电路图。地址关键字锁存电路1621包括部分锁存电路1621b-1621f，它们的结构彼此相同，相对于行地址信号/RA2-/RA6设置，它们在信号TDB为低电平时置位，并且在信号/TDA为低电平时被允许操作，用于输出已获取的行地址信号/RA2-/RA6、和地址关键字信号AK2、/AK2-AK6、/AK6。
部分锁存电路1621b包括：一个时钟反相器1621ba，它在信号TDB为高电平时激励的反相行地址信号/RA0，并且在信号TDB为低电平时退激以便使它变为输出高阻态；一个或非门电路1621bb，它接收时钟反相器1621ba的输出和信号/TAD，产生地址关键字信号/AK2；一个反相器1621bc，它反相该信号/AK2以反馈到时钟反相器1621ba输出端；以及，一个反相器1621bd，用于反相地址关键字信号，产生地址关键字信号AK2。或非门电路1621bb和1621bc构成了一个锁存器。当信号/TDA为低电平时允许或非门电路1621bb操作以反相时钟反相器1621ba的输出，并且当信号/TDA为高电平时禁止或非门电路1621bb操作以迫使信号/AK2变为低电平。
部分锁存电路1621c-1621f中的每一个都具有和部分锁存电路1621b相同的结构，并且类似的元件使用类似的标号，只是标号的最后一个符号表示相应的部分锁存电路。
在按WCBR条件的检验方式设定循环中，获取行地址信号/RA2-/RA6，并且响应于信号TDB锁存这些地址信号。在按CBR更新条件或ROR更新条件的检验方式复位循环中，呼应于复位到高电平的信号/TDA来复位地址关键字信号AK2、/AK2、-AK6、/AK6。
图14是表示地址关键字预解码器1622的特殊电路图。地址关键字预解码器1622包括两个输入端的或非门电路1622a、1622b、1622c、1622d、1622e、1622f、1622g、和1622h，每个或非门电路都接收预分配的地址关键字信号。在地址关键字锁存电路1621中，通过锁存两相的地址关键字信号AKi和/AKi，有可能通过一个或非门电路输出一个地址关键字预解码信号。
图15是表示地址关键字主存储器1623的特殊结构的电路图。地址关键字主解码器1623包括：一个部分解码器1623a，它接收定时检测信号TDC、检验组检测信号/TGA和/TGB、和地址关键字信号AK6，用于输出地址关键字解码信号AKD0；一个部分解码器1623b，它接收地址关键字预解码信号AK2·AK3、/AK2·AK3、AK4·/AK5、AK2·/AK3、/AK4·AK5和检验组检测信号/TGA，用于输出对应于地址关键字预解码信号AK2·AK3、/AK2·AK3、AK4·/AK5、AK2·/AK3、/AK4·AK5的地址关键字解码信号AKD6、AKD4、AKD7、ADK3和AKD5；以及，一个部分解码器1623c，它接收地址关键字预解码信号AK2·AK3、AK2·/AK3、/AK2·AK3和检验组检测信号，用于输出地址关键字解码信号AD1和AD0。
当检验组检测信号/TGA在低电平被激励时允许部分解码器1623b操作，当检验组检测信号/TGB在低电平被激励时允许部分解码器1623c操作。
部分解码器1623a包括：一个反相器1623aa，它接收并反相定时检测信号TDC；一个与非门电路1623ab，它接收检验组检测信号/TGA和/TGB；一个或非门电路1623ac，它接收反相器1623aa及与非门电路1623ab的输出信号；一个反相器1623ad，它接收并反相或非门电路1623ac的输出信号；一个与非门电路1623ae，它接收信号/TGA和/TGB；一个三输入端与非门电路1623af，它接收信号AK6、TDC、以及与非门电路1623ae的输出；以及，一个与非门电路1623ag，它接收反相器1623ad和电路1623af的输出，产生解码的地址关键字信号AKD0。
(1)当在除了地址信号A0和A1之一为S电平并且另一个为高电平(即，JEDEC标准多位检验方式设定的定时关系)的条件以外的条件下按WCBR定时关系输入行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE、并且检验组检测信号/TGA、和/TGB两者都变为高电平、而且定时检测信号TDC被置成高电平时，开且(2)当地址信号A0和A1之一被置成S电平并且另一个被置成高电平，并按WCBR定时关系输入了行地址选通信号/RAS、列地址选通信号/CAS、和写允许信号/WE(即，特定检验方式设定的定时关系)、这时加上处在高电平的地址信号A6并且将检验组检测信号/TGA和/TGB之一置成低电平，地址关键字信号AK6被置成高电平，并且定时检测信号TDC被置成高电平时，地址关键字解码信号AK0变为高电平。
部分解码器1623b包括分别对应于预解码信号设置的反相器1623ba-1623be和分别对应于反相器1623ba-1623be设置和或非门电路1623bf-1623bj。信号/TGA是共用的，加到每个或非门电路1623bf-1623bj上。分别从或非门电路1623bf-1623bj输出已解码的地址关键字信号AKD6、AKD4、AKD7、AKD3、和AKD5。当检验组检测信号/TGA置成低电平时允许部分解码器1623b操作。确切地说，当地址信号A0和A1分别置成S电平和高电平，并且按WCBR定时关系(特定检验方式设定的定时关系)输入了行地址选通信号/RAS、列地址选通信号/CAS，和写允许信号/WE、并且因此使检验组检测信号/TGA置成低电平时，在5个地址关键字预解码信号AK2·AK3、/AK2·AK3、AK4·/AK5、AK2·/AK3、/AK4·AK5中，对应于呼应地址信号A2、…、A5变为高电平的地址关键字预解码信号的地址关键字解码信号AKD6、AKD4、AKD7、AKD3、和AKD5之一变为高电平。
部分解码器1623c包括：一个或非门电路1623ca，它接收预解码信号AK2·/AK3和AK2·AK3；一个或非门电路1623cb，它接收预解码信号AK2·AK3和/AK2·AK3；一个或非门电路1623cc，它接收或非门电路1623ca的输出信号和信号/TGB；以及，一个或非门电路1623cd，它接收或非门电路1623cb的输出信号和信号/TGB。或非门电路1623cc和1623cd分别产生已解码的地址关键字信号AD1和AD2。
当地址信号A0和Ai分别置成高电平和低电平、并且按WCBR定时关系(特定检验方式设定的定时关系)输入了行地址通信号/RAS、列地址选通信号/CAS、和写允许信号/WE、并且因此使检验组检测信号/TGB置成低电平时，并且如果这时所加的地址信号A2和A3都为高电平、并且地址关键字预解码信号AK2·AK3、AK2·/AK3、/AK2·AK3分别高、低、和低电平，则地址关键字解码信号AD1和AD2都被置成高电平。当地址信号A2和A3为高电平和低电平，并且因此使地址关键字预解信号AK2·AK3、AK2·/AK3、/AK2·AK3分别为低、高、和低电平时，则地址关键字解码信号AD1和AD2分别置成高电平和低电平。
当地址信号A2和A3分别为低电平和高电平、并且因此使地址关键字预解码信号AK2·AK3、AK2·/AK3、/AK2·AK3分别为低、低、和高电平时，地址关键字解码信号AKD1和AKD2分别置成低电平和高电平。
当地址信号A2和A3都为低电平并且地址关键字预解码信号AK2·AK3、AK2·/AK3、/AK2·AK3全都为低电平时，地址关键字解码信号AKD1和AKD2都被置成低电平。
图16是表示缓冲器1624的特殊电路图。缓冲器1624包括：接收信号AKD0的反相器1624a，电流可驱动性比反相器1624a大的反相器1624b，接收信号AKD1的反相器1624c，电流可驱动性比反相器1624c大的反相器1624d，接收信号AKD2的反相器1624e，电流可驱动性比反相器1624e大的反相器1624f，接收信号AKD3的反相器1624g，电流可驱动性比反相器1624g大的反相器1624h，接收信号AKD4的反相器1624i，电流可驱动性比反相器1624i大的反相器1624j，接收信号AKD5的反相器1624k，电流可驱性比反相器1624k大的反相器1624m，接收信号AKD6的反相器1624n，电流可驱动性比反相器1624n大的反相器1624p和1624q，接收信号AKD7的反相器1624r，电流可驱动性比反相器1624r大的反相器1624s。因为反相器的电流可驱动性向后边的那些级逐步增加，所以传送检验方式设定信号TE、TEST1、TEST2、TEST3、TEST4、TEST5、TEST6N、TEST6S、和TEST7的走线能够迅速充电和放电。
图17是表示一个半导体芯片的DRM的示意电路设计的平面图。参照图17，在芯片的中心带12中沿长边方向设置多个存储台，例如24个存储台11，该中心带沿长边方向延伸，并定位在半导体芯片10的短边的中央部分。
通过存储台11向半导体芯片10输入地址信号Ai和诸如行地址选通信号ext/RAS之类的控制信号，并且还通过存储台11输入并输出数据Dr。
从设在芯片10的中心带12的检验方式设定电路1600向相应的检验电路沿中心带12设置：传送多位检验方式设定信号TE的检验方式设定信号线13a，传送方式设定信号TEST1的检验方式设定信号线13b，传送检验方式设定信号TEST2的检验方式设定信号线13c，传送检验方式设定信号TEST3的检验方式设定信号线13d，传送检验方式设定信号TEST4的检验方式设定信号线13e，传送检验方式设定信号TEST5的检验方式设定信号线13f，传送检验方式设定信号TEST6N的检验方式设定信号线13j，传送检验方式设定信号TEST6S的检验方式信号线13h，以及传送检验方式设定信号TEST7的检验方式设定信号线13i。
基准电位线14向设在半导体芯片10N侧(北侧)的内部电路116(包括调节器112和应力方式电路113)传送由设在半导体芯片10的S侧(南侧)的内部电路117(包括如图3所示的基准电位产生电路111、调节器114、和应力方式电路115)输出的基准电位Vref。
有相对于检验方式设定电路1600的S侧的一个部分中，基准电位线14靠近并且平行于检验方式设定信号线13f和13h，而且夹在这两个信号线之间。在相对于检验方式设定电路1600的N侧的一部分中，基准电位线14靠近并且平行于检验方式设定信号线13j和13i，而且夹在这两个线之间。以此方式，由于在正常方式电位固定在低电平的检验方式设定信号线靠近基准电位线14，因此使检验方式设定信号线起到了屏蔽线的作用，可防止噪声感应到基准电位线14上，可以在正常使用中稳定传送基准电位Vref。当在正常使用中将检验方式设定信号线固定在高电平时也能得到相同结果。应力方式操作是在器件推向市场前由制造者完成的，用户不使用这种应力方式。
提升电位产生电路120设在半导体芯片10的N侧，并且通过检验方式设定信号线13i接收来自检验方式设定电路1600的检验方式设定信号TEST7。当检验方式设定信号TEST7变为高电平时，提升电位产生电路170就降低了从这里输出的提升电位Vpp的提升电平(相对于内部电源电位int Vcc而言)(例如，当正常操作中该电位是Vpp＝int Vcc+2·BST时，则该电平在TEST＝高时被降低到int Vcc+BST)。单元板电位产生电路130设在半导体芯片10的S侧，并且通过检验方式设定电路1600和检验方式设定信号线13f接收来自检验方式设定电路1600的检验方式设定信号TEST5。当检验方式设定信号TEST5变为高电平时，电路130将单元板电位Vcp从正常的(1/2)int Vcc提升到intVcc。
位于芯片10的长边方向中央部分内的包括在行预解码器400中的内部电路410通过检验方式设定信号线13e接收检验方式设定信号TEST4。当检验方式设定信号TEST4变到高电平时，电路410设定的块选择信号Bsj的号数比选择较大号数的存储单元块511的正常操作中的号数要大，从而提高了除正常操作之外的位线(扰动检验方式)。
此外，在中心部分沿芯片10的短边方向的外围电路区域中，提供一个多位检验电路1120，它通过检验方式设定信号线13e接收检验方式设定信号TEST4，以便把从列解码器100中选择4位的数据选择信号DSn全都置成所选的状态，从而把相同的数据同时写到存储单元的所选的128位，确定数据的128位是否相同，并且当检验方式设定信号TEST4变为高电平时向存储台11输出确定的结果；在该区域中还提供内部电路1130、1140、和1150，它们分别通过检验方式设定信号线13b、13c、和13d接收检验方式信号TEST1，  TEST2、和TEST3，以便当检验方式设定信号TEST1、TEST2、和TEST3变为高电平时完成相应的指定的检验操作。
在芯片中央带12的每一侧都设有两个存储台510，即总共设有四个存储台510。通过17个读出放大器1110将每个存储台510分成16个存储单元块511。行解码器600包括行解码器块610，行解码器块610对应于相应的存储单元块511设置，并且沿每个存储台510的芯片中央带12的长边方向提供。列解码器1000包括多个列解码器块1010，列解码器块1010对应于相应的存储台510设置，并且对于包括128对位线(未示出)的每个列块提供一个列解码器块。
图18是彼此平行地设置检验方式设定信号线13f、13h和基准电位线14的部分的示意剖面图。参看图18，在半导体芯片10a上按以下顺序依次堆放绝缘层10b、第一电平金属层10c、和居中的绝缘膜10d。第一电平全属层10c例如为铝层或钨层。在绝缘层10d上的第二电平金属(例如铝或钨)层形成检验方式设定信号线13f和13h、以及基准电位线14。用绝缘层10e覆盖线13f、14、和13h。基准电位线14插在相同电平内部连接层的检验方式设定信号线13f和13h之间。线13f和13h吸收噪声，防止噪声传送到基准电位线14，并且用作屏蔽线。
如以上所述，在第一实施例中，可以设置由JEDEC标准化的多位检验方式，以外还可以和特定检验方式同时设置该多位检验方式，因此可减少特定检验所必需的时间。
此外，要设置特定的检验方式，必须将地址信号A0和A1之一设置成S电平，将其中的另一个设置到高电平。因此，即使错误地加上了一个高的电压，将使地信号A0和A1都变为S电平，故可避免错误地设置特定检验方式。
对上述操作来说必不可少的仅仅是超高电平检测电路1621a和1621b，这两个电路具有在正常情况下对于地址信号A0和A1是导通状态的负载电路1621ah和1621bh，而对于地址信号A2、…A6则没有提供这些电路。因而通过地址信号A2、…A6的地址关键字，就可以简单地完成一个特定检验方式的设定。因此，可减小功耗，并且可抑制电路面积的增加。
此外，由于在建立了检验组检测辅助信号SV0、HV0、SV1和HV1并且借此使检验组检测信号/TGA、/TGB变为低电平后定时检测信号TDC变为高电平，所以可防止错误设定。
进而，检验方式设定信号是通过锁存地址关键字信号进行保持的，而不是将其锁存在需要驱动大负载的后边的缓冲器1624中保持的，因此通过具有较小的电流可驱动性的小型逻辑门(即具有较小尺寸的门)就可提供锁存电路，从而可使检验方式设定电路1600的面积较小。
第二实施例。
下面参照图19-24描述桉本发明第二实施例的一个DRAM。第二实施例的DRAM与第一实施例的DRAM的区别在于：检验方式设定电路1600的检验方式设定信号产生电路1620具有不同的结构，以及由于电路结构的不同而产生的元件在芯片上的布局的差异。下面，只描述这些不同点。
图19是表示按第二实施例的DRAM的检验方式设定电路1600的检验方式设定信号产生电路1620的方块图。该检验方式设定信号产生电路1620与图12所示的第一实施例的检验方式设定信号产生电路1620的区别在于：缓冲器1624具有不同的结构(图20)；提供了一个编码信号产生电路1625(图21)，它接收6个地址关键字解码信号AKD1、AKD2、AKD3、AKD4、AKD6、和AKD7、用于按照地址关键字解码信号AKD1、AKD2、AKD3、AKD4、AKD6、和AKD7产生较小数目的3个检验方式解码电路1626(图22)，它接收3个检验方式编码信号TEN0、TEN1、和TEN2；用于输出较大数目的7个检验方式设定信号TEST1、TEST2、TEST3、TEST4、TEST6N、TEST7、和TEST6S。下面，只描述这些差别。
图20是表示第二实施例的DRAM的检验方式设定电路1600中的缓冲器1624的示意结构图。该缓冲器1624与图16所示第一实施例的缓冲器1624的区别在于只提供反相器1624a和1624b、以及反相器1624k和1624m，省去了用于其它解码地址关键字信号，其中反相器1624a和1624b接收地址关键字解码信号AKD0，用于输出多位检验方式设定信号TE，反相器1624k和1624m接收地址关键字解码信号AKD5，用于输出检验方式设定信号TEST5。
图21是示意表示按第二实施例的DRAM的检验方式设定电路1600中的编码信号产生电路1625的电路图。编码信号产生电路1625包括：部分编码器1625a，它接收地址关键字解码信号AKD6、AKD3、AKD1和AKD2，用于输出检验方式编码信号TEN0，当地址关键字解码信号AKD6为高电平时，或当地址关键字解码信号AKD3为高电平时，或当地址关键字解码信号AKD1和AKD2分别为高电平和低电平时，检验方式编码信号TEN0变到高电平；部分编码器1625b，它接收地址关键字解码信号AKD6、AKD4、AKD2和AKD1，用于输出检验方式编码信号TEN1，当地址关键字解码信号AKD6为高电平，或当地址关键字解码AKD4为高电平，或当地址关键字解码信号AKD2和AKD1分别为高电平和地电平时，检验方式编码信号TEN1变为高电平；以及，部分编码器1625c，它接收地址关键字解码信号AKD6、AKD7、AKD3、AKD4、AKD1和AKD2，用于输出检验方式编码信号TEN2，当地址关键字解码信号AKD6和AKD7分别为高电平和低电平、或者当地址关键字解码信号AKD3和AKD4中的至少一个为高电平，或者当地址关键字解码信号AKD1和AKD2两者都为高电平时，检验方式编码信号TEN2变为高电平。
部分编码器电路1625a包括：反相器1625aa，它接收地址关键字解码信号AKD6；反相器1625ab，它接收地址关键字解码信号AKD3；反相器1625ac，它接收地址关键字解码信号AKD2；与非门电路1625ad，它接收地址关键字解码信号AKD1和反相器1625ac的输出信号；三个输入端的与非门电路1625ae，它接收反相器1625aa、1625ab、和与非门电路1625ad的输出信号；以及，级联的两个反相器1625af和1625ag，它们接收与非门电路1625ae的输出。反相器1625ag产生编码的检验方式信号TEN0。
部分编码电路1625b和1625c的结构都和部分编码电路1625a相同，并且对应的元件使用相同的标号，只是第一个符号表示相应的部分编码电路。
图22是表示按第二实施例的DRAM的检验方式设定电路1600的检验方式解码电路1626的示意电路图。检验方式解码电路1626包括：检验方式解码电路1626a，它相对于编码信号产生电路1625设在半导体芯片的N侧，接收并解码三个检验方式编码信号TEN0、TEN1和TEN2，用于输出6个检验方式设定信号TEST3、TEST4、TEST1、TEST2、TEST6N、和TEST7；以及，检验方式解码电路1626b，它接收检验方式编码信号TEN0、TEN1和TEN2，用于输出一个检验方式设定信号TEST6S，当检验方式编码信号TEN0、TEN1和TEN2都为高电平时信号TEST6S变为高电平。
检验方式解码电路1626b包括接收信号TEN0、TEN1和TEN2的与非门电路1626ba和接收与非门电路1626ba的输出信号的反相器1626bb，并且起三输入端与门电路的作用。
检验方式解码电路1626a包括：一个局部检验方式解码电路1626c，它接收并解码已编码的检验方式信号TEN0-TEN2，以产生检验方式设定信号TEST1-TEST4；以及，一个局部检验方式解码电路1626d，它接收并解码已编码的检验方式信号TEN0-TEN2，以产生检验方式设定信号TEST6N和TEST7。
局部检验方式解码电路1626c包括：接收并反相信号TEN1的反相器1626ca，接收反相器1626ca的输出信号和信号TEN0及TEN2的与非门电路1626cb，接收并反相与非门电路1626cb的输出信号以产生检验方式设定信号TEST3的反相器1626cc，接收并反相信号TEN0的反相器1626cd，以及由与非门电路1626ce和反相器1626cf形成的与门，该与门接收反相器1626cd的输出信号和信号TEN1及TEN2，以产生检验方式设定信号TEST4。
当信号TEN0和TEN2都为高电平并且信号TEN1低电平时，使检验方式设定信号TEST3变为高电平。当信号TEN0为低电平并且信号TEN1和TEN2都为高电平时，使检验方式设定信号TEST4为高电平。
局部检验方式解码电路进一步还包括：延迟信号TEN0的延迟电路1626cw，延迟信号TEN1的延迟电路1626cx，延迟信号TEN2的延迟电路1626cy，分别接收并反相信号TEN1、TEN0和TEN2的反相器1626ci、1626cj、和1626ck，接收延迟电路1626cw和反相器1626ci及1626ck的输出信号的与非门电路1626cr，接收反相器1626ci及1626cj和延迟电路1626cx的输出信号的与非门电路1626cs，接收延迟电路1626cy和反相器1626cj及1626ck的输出信号的与非门电路1626ct，接收与非门电路1626cr和1626cs的输出信号以产生信号TEST1的与非门电路1626cu，以及接收与非门电路1626cs和1626ct的输出信号以产生TEST2的与非门电路1626cv。
延迟电路1626cw包括级联的反相器1626cg和1626ch，延迟电路1626cx包括级联的反相器1626cm和1626cn，延迟电路1626cy包括级联的反相器1626cp和1626cq。提供延迟电路1626cw、1626cx、和1626cy是为了防止从与非门电路1626cr、1626cs和1626ct因在编码的检验方式信号TEN0-TEN2上存在时钟的时滞而产生胡须状脉冲。
当信号TEN0、TEN1和TEN2分别为高、低、和低电平时，使信号TEST1和TEST2分别变为高电平和低电平；当信号TEN0、TEN1和TEN2分别为低、高、和低电平时，使信号TEST1和TEST2分别为低电平和高电平；并且当信号TEN0、TEN1和TEN2分别为低、低、和高电平时，使信号TEST1和TEST2都为高电平。
当信号TEN0、TEN1和TEN2分别为高、低、和高电平时，使信号TEST3为高电平。
当信号TEN0、TEN1和TEN2分别为低、高和高电平时，使信号TEST4为高电平。
局部检验方式解码电路1626cd包括：接收信号TEN0-TEN2的与非门电路1626da，接收与非门电路1626da输出信号的反相器1626db，接收并反相信号TEN2的反相器1626dc，接收反相器1626dc的输出信号以及信号TEN0和TEN1与非门电路1626dd，以及接收并反相与非门电路1626dd的输出信号以产生信号TEST7的反相器1626de。反相器1626db产生信号TEST6N。
仅当信号TEN0-TEN2全为高电平时才使检验方式设定信号TEST6N为高电平。
当信号TEN0和TEN1全为高电平、并且信号TEN2为低电平时，才使检验方式设定信号TEST7的高电平。
图23是表示按第二实施例的DRAM的半导体芯片的设计布局的示意平面图。参照图23，检验电路15具有：在检验方式设定电路1600中的一个状态检测电路1610，在检验方式设定信号产生电路1620中的一个地址关键字锁存电路1621，一个地址关键字预解码器1622，一个地址关键字主解码器1623，一个缓冲器1624、和一个编码信号产生电路1625，以及在检验方式设定信号产生1620的检验方式解码电路1626中的检验方式解码电路1626b。把传送检验电路15的编码信号产生电路1625输出的检验方式编码信号TEN0、TEN1和TEN2的3个编码信号线13j、13k、和13m安排在中央带12，以便将它们从检验电路15延伸到半导体芯片10的N侧。
这些编码信号线13j、13k、和13m耦合到局部检验方式解码器1626d和1626c，解码器1626d设在中央带区12的自芯片长边中心计的N侧部分，解码器1626c设在芯片10的长边和短边的方向的中央部分。
局部检验方式解码电路1626c和1626d从编码信号线13j、13k、和13m接收检验方式编码信号TEN0、TEN1和TEN2并且按照检验方式编码信号向内部电路1130、1140、1150、410和在相对于具有编码信号产生电路1625的检验电路15的半导体芯片10的N侧提供的内部电路116和120输出检验方式设定信号TEST1、TEST2、TEST3、TEST4、和检验方式设定信号TEST6N和TEST7。
编码信号线13j、13k、和13m不延伸到半导体芯片10相对于检验电路15的S侧。为使检验方式设定信号TEST6N和TEST6S同时变为高电平，通过检验方式解码电路1626b(见图22)单独解码检验方式编码信号TEN0、TEN1和TEN2，以产生要输出到位于S侧的内部电路117的检验方式设定信号TEST6S，从而就可按应力检验方式操作过程在同一时刻操作N侧的内部电路116和S侧的内部电路117。
至于位于检验电路15的S侧的基准电位线14，它将基准电位Vref(由设在半导体芯片10的S侧的内部电路117输出)传送到设在半导体芯片10的N侧的内部电路116，该基准电位线14靠近并且平行于检验方式设定信号线13f和13h，并且夹在这两个线之间，信号线13f和13h是由和基准电位线14相同的第二电位金属层(例如，铝层或钨层)构成的。在检验电路15和局部检验方式解码电路1626d之间的设有各种信号(如，行地址信号，列地址信号-未示出)的中央部分，基准电位线14靠近并平行于编码信号线13k和13m，并且夹在这两个信号线之间，这两个信号13k和13m由第二电位金属层(如，铝或钨层)形成，即和基准电位线14有相同的层。
此外，在局部检验方式解码电路1626d的N侧，基准电位线14靠近并且平行于检验方式设定信号线13g和13i，而且夹在这两个线之间，信号线13g和13i由和基准电位线14相同的层，即第二电位金属层(如，铝或钨层)构成。因此，基准电位线14由在正常操作中固定在低电平的检验方式时钟线(检验方式设定信号线和编码信号线)所屏蔽。因而，可防止噪声进入基准电位线14。当在正常操作中将检验方式时钟线固定在高电平时，情况也是一样。
此外，检验方式设定信号是通过数目小于检验方式设定信号TEST1、TEST2、TEST3、TEST4、TEST6N、TEST6S、和TEST7的数目的编码信号线13j、13k、和13m按编码形式传送的。在按17所示的第一实施例的DRAM中，从检验方式设定电路1600到半导体芯片10的N侧有7个检验方式设定信号线13a、13b、13c、13d、13e、13g和13i延伸。而在第二实施例的DRAM中，只有4条线(即，编码信号线13j、13k、和13m；以及检验方式设定信号线13a)从检验电路15延伸到半导体芯片10的N侧。因此能够减小延伸走线所需的面积。特别是在像第二实施例这样的半导体芯片10的中央带12中设有存储台11的结中，芯片中央带12的一个很大的区域由存储台11和各种走线占据，这些走线例如是将输出数据传送到存储台11的走线和从存储台11传送接收的地址信号的走线。因此，通过编码检验方式信号实现的走线数目的减少具有显著的效果。
此外，不管存储台11的位置如何(中心布置、周边布置)，在一个DRAM中，一般来说，传送行地址预解码信号和列地址预解码信号的、沿半导体芯片10的横向和纵向延伸的走线都在半导体芯片10的中心的附近相互交叉。因此，只有极小的余地可增设额外的走线。因此，即使通过芯片的中央部分传送检验方式设定信号，通过编码检验方式设定信号实现走线数目的减少也具有明显效果。
由于当按编码形式传送检验方式设定信号时减少了从检验电路15延伸到半导体芯片10的N侧的走线数目，所以有可能制造较宽和较厚的电源线16，例如：传送外部电源电位ext Vcc的外部电源电位线，传送内部电源电位int Vcc的内部电源电位线，以及传送地电位GND的地电位线，因此可减小电源线16的电阻值，并且还可减小在电源线上的电压降。因此，可将稳定的电源电位(包括地电位)传送到半导体芯片10的各个部分。
此外，当通过局部检验方式解码电路1626c解码靠近半导体芯片10的中央的检验方式设定信号TEST1、TEST2、TEST3、TEST4时，按照这个信号线数目使用3个编码信号线13j、13k、和13m来传送其余的两个检验方式设定信号TEST6N和TEST7到半导体芯片10的N侧就很不利了。于是，设置局部检验方式解码电路1626d，电路1626d距局部检验方式解码电路1626c比距对应于检验方式设定信号TEST6N和TEST7的内部电路116和120更近些。
图24是一个解码表，表示检验方式设定信号TEST1、TEST2、TEST3、TEST4、TEST6N、和TEST7中的哪一个按照检验方式编码信号的状态被激励成高电平。当检验方式编码信号TEN0、TEN1和TEN2为低电平、低电平、和低电平时，没有任何一个检验方式被激励；当这些信号为低、低、和高电平时，检验方式设定信号TEST1和TEST2被置成高电平；当这些信号为低、高、和低电平时，检验方式设定信号TEST2被置成高电平；当这些信号是低、高、和高电平时，检验方式设定信号TEST4被置成高电平；当这些信号是高、低、和低电平时，检验方式设定信号TEST1被置成高电平；当这些信号是高、低、和高电平时，检验方式设定信号TEST3被置成高电平；当这些信号是高、高、和低电平时，检验方式设定信号TEST7被置成高电平；并且当这些信号是高、高、和高电平时，检验方式设定信号TEST6N被置成高电平。
一般而论，按此方式，通过使用n个检验方式编码信号，可以规定被激励的检验方式设定信号的2n-1种组合，其中不包括没有激励任何一个检验方式设定信号的一种组合。此外，由于没有对与各个检验方式设定信号一起激励的检验方式设定信号(如多位检验方式设定信号TE)进行编码，而是单独地使用这种信号，所以编码信号产生电路1625和检验方式解码电路1626的结构并不那么复杂。
在第一实施例中，存在如图7所示的下述检验方式。当地址信号A0、A1、A2、A3、A4和A5分别处在超高、高、低、高、高、和低电平时，检验方式设定信号TEST4和TEST7全都激励到高电平。当地址信号A0、A1、A2、A3、A4和A5分别为超高、高、高、低、高、和低电平时，检验方式设定信号TEST3和TEST7全都激励到高电平。当地址信号A0、A1、A2、A3、A4和A5分别是超高、高、高、高、高和低电平时，检验方式设定信号TEST6N和TEST7全都激励到高电平。但由于不使用这三种检验方式，所以可对检验方式进行压缩，以便通过3个编码信号线13j、13k、和13m就能设定7个可利用的检验方式。但是，被压缩的检验方式设定信号仅应是通过半导体芯片10的其它信号线密集的中央部分传送的那些信号。因此这种情况并没有过分限制同时激励的检验方式设定信号的组合。
如以上所述，在第二实施例的DRAM中，可以获得和第一实施例的DRAM类似的效果。此外，由于把6个检验方式设定信号TEST1、TEST2、TEST3、TEST4、TEST6N和TEST7变成了3个检验方式编码信号TEN0、TEN1、和TEN0，编码信号数目小于检验方式设定信号的数目，并且通过数目较少的编码信号线13j、13k、和13m将编码信号传送到内部电路1130、1140、1150、410、116、和120，所以可以用较小的的走线面积传送检验方式设定信号TEST1、TEST2、TEST3、TEST4、TEST6N、和TEST7。
此外，由于对信号编码时在较小的走线占用区就可传送检验方式设定信号TEST1、TEST2、TEST3、TEST4、TEST6N、和TEST7，所以即使在一个设有多个存储台11的中央带12的很小面积才可提供走线的半导体芯片10中也能设置较多数目的检验方式。
此外，由于在对信号编码时可在较小的走线占用面积中传送检验方式设定信号TEST1、TEST2、TEST3、TEST4、TEST6N、和TEST7，因此有可能通过各种信号线密集的半导体芯片10的中央部分传送检验方式设定信号TEST1、TEST2、TEST3、TEST4、TEST6N、和TEST7。
此外，由于通过编码可减少传送检验方式设定信号TEST1、TEST2、TEST3、TEST4、TEST6N、和TEST7的走线的数目，所以有可能制造较宽并较厚的电源线16使其结实，或者增加电源线16的数目，从而可向半导体芯片的各个部分提供稳定的电源电位(包括地电位)。
此外，通过在各种信号线密集的半导体芯片10的中央部分延伸的编码信号线传送的检验方式设定信号仅有检验方式设定信号TEST1、TEST2、TEST3、TEST4、TEST6N、和TEST7，因此对同时激励的检验方式设定信号的组合没过多的限制。
由于没有对与另一个检验方式设定信号一起激励的多位检验方式设定信号进行编码，所以没有必要提供用于与另一个检验方式设定信号同时地激励多位检验方式设定信号的编码信号的组合，因此通过有限数目的编码信号走线就可传较大数目的检验方式设定信号。
此外，编码的信号线13j、13k、和13m不是直接输入到内部电路1130、1140、1150、410、116、120的，而是作为对应于内部电路1130、1140、1150、410、116、和120的解码检验方式设定信号TEST1、TEST2、TEST3、TEST4、TEST6N、和TEST7通过检验方式解码电路1626a进行输入的，并且输入到内部电路1130、1140、1150、410、116、和120。因此，可防止靠近内部电路1130、1140、1150、410、116、和120的编码信号线占据额外的面积，并且电路1130、1140、1150、410、116、和120本身不需要有解码电路，因此可避免占用面积的增加。
通过靠近半导体芯片10的中央的局部检验方式解码电路1626c的解码获得了检验方式设定信号TEST1、TEST2、TEST3、和TEST4。当要将其余的两个检验方式设定信号TEST6N和TEST7传送到半导体芯片10的N侧时，这两个设定信号不是通过三个编码的信号线13j、13k、和13m传送的，而是在一个位置提供一个局部检验方式解码电路1626d，解码电路1626d的这个位置距局部检验方式解码电路1626c比距对应于检验方式设定信号TEST6N和TEST7的内部电路116和120更近一些，解码电路1626d解码编码信号以产生检验方式设定信号TEST6N和TEST7，通过两个检验方式设定信号线13j和13i来传送这两个设定信号。因此可抑制面积的增加。
第三实施例
下面参照图25和26描述按本发明第三实施例如DRAM。第三实施例的DRAM与第二实施例的DRAM的区别在于检验方式设定电路1600的检验方式设定信号产生电路1620中的检验方式解码电路1620具有不同的结构，因为结构不同而有不同的布局设计，并且接收检验方式设定信号TEST4的内部电路410的布局也有所改变。下面仅描述这些不同点。
图25是表示按第三实施例的DRAM的检验方式设定电路1600的检验方式设定信号产生电路1620中的检验方式解码电路1626的示意电路图。该检验方式解码电路1626与图22所示的第二实施例的检验方式解码电路1626的区别在于，省去了检验方式解码电路1626a的局部检验方式解码电路1626c中的用于产生检验方式设定信号TEST4的反相器1626cd、与非门电路1626ce。和反相器1626cf，并且在检验方式解码电路1626a的局部检验方式解码电路1626d中新增设了用于按照信号TEN0、TEN1和TEN2产生检验方式设定信号TEST4的反相器1626df、与非门电路1626dg、和反相器1626dh。
图26是表示按第三实施例的DRAM的半导体芯片上的布局设计的示意平面图。参照图26，它与图23所示的第二实施例的DRAM的平面图的区别在于：(1)将接收检验方式设定信号TEST4的内部电路410移到半导体芯片10的N侧的端部；(2)因此，具有不同电路结构的局部检验方式解码电路1626c不再输出检验方式设定信号TEST4，而是由具有不同电路结构的检验方式解码电路1626d输出检验方式设定信号TEST4；以及(3)在更加靠近N侧端部的一个部分中设置局部检验方式解码电路1626d。当通过靠近半导体芯片10的中心的局部检验方式解码电路1626c解码3个检验方式编码信号TEN0、TEN1、和TEN2并且提供3个检验方式设定信号TEST1、TEST2、和TEST3时，必须在半导体芯片10的N侧仍将3个检验方式设定信号TEST4、TEST6N和TEST7传送到内部电路410、116、和120。在N侧传送的设定信号的数目不小于3个编码信号线13j、13k、和13m的数目(在本实施例中两个数目相等)。因此，通过靠近半导体芯片的N侧内部电路410、116、和120的编码信号线13j、13k和13m按编码形式传送其余的检验方式设定信号TEST4、TEST6N、和TEST7。为此目的，使局部检验方式解码电路1626d的位置距内部电路410、116、和120比距局部检验方式解码电路1626c更近些。
如以上述，在按第三实施例的DRAM中可以获得与第一和第二实施例类似的效果。
还是在按第三实施例的DRAM中，即使在半导体芯片10中央附近通过局部检验方式解码电路1626c解码了检验方式设定信号TEST1、TEST2、TEST3、和TEST4其余的3个检验方式设定信号TEST4、TEST6N、和TEST7也能通过3个编码信号线13j、13k、和13m传送到半导体芯片的N侧，并且局部检验方式解码电路1626d的位置距对应于检验方式设定信号TEST4、TEST6N和TEST7的内部电路410、116和120比距局部检验方式解码电路1626c更近，因此抑制了走线面积的增加。
第四实施例
下面参照图27和27描述按本发明的第四实施例的DRAM。第四实施例的DRAM与第三实施例的DRAM的区别是：(1)检验方式设定电路1600的检验方式设定信号产生电路1620中的检验方式解码电路1626具有不同的结构；(2)由于结构不同而使芯片上的布局有所不同；(3)接收检验方式设定信号TEST3的内部电路1150在布局中的位置不同。下面描述这些区别点。
图27是示意表示按第四实施例的DRAM中的检验方式设定电路1600的检验方式设定信号产生电路1620中的检验方式解码电路1626的结构的电路图。该检验方式解码电路1626与图25所示的第三实施例的的检验方式解码电路1626的区别在于，省去了检验方式解码电路1626a的局部检验方式解码电路1626c中的用于产生检验方式设定信号TEST3的反相器1626ca、与非门电路1626cb、和反相器1626cc，在局部检验方式解码电路1626b中设置了用于产生检验方式设定信号TEST3的反相器1626bc、与非门电路1626bd、和反相器1626be。即检验方式设定信号TEST3是由局部检验方式解码电路1626b产生的。
图28是表示按第四实施例的DRAM的半导体芯片上的示意布局的平面图。参照图28，图28与图26所示的第三实施例的DRAM的平面图的区别在于(1)检验电路15移到中央带12的图28的右侧；(2)在检验电路15中不包括检验方式解码电路1626b，提供与检验电路15分开的具有不同电路结构的检验方式解码电路1626b；(3)接收检验方式设定信号TEST3的内部电路1150移到半导体芯片10的S侧的端部；(4)具有不同电路结构的局部检验方式解码电路1626c因此不输出检验方式设定信号TEST3，与检验电15分开的并且具有不同电路结构的局部检验方式解码电路1626b输出检验方式设定信号TEST3；以及，(5)在检验方式解码电路1626b的S侧部分中，传送基准电位Vref的基准电位线14不像图26所示那样靠近，平行于、并被夹在检验方式设定信号线13f和13h之间，而是靠近、平行于，并被夹在检验方式设定信号13d和传送内部电源电位int Vcc或地电位GND的电源线17之间，并因此被屏蔽。局部检验方式解码电路1626b设在检验电路15的S侧部分。
在要向位于半导体芯片10的S侧的内部电路1150和117传送两个检验方式设定信号TEST3和TEST6N的位置，当要通过3个编码信号线13j、13k和13m编码并传送这些信号时，走线的面积有可能增加。因此，要使检验方式解码电路1626b的位置距包括编码信号产生电路1625的检验电路15比距内部电路1150和117更近些，以使对信号解码更早些，并且通过两个检验方式设定信号线13d和13h表传送检验方式设定信号TEST3和TEST6N.
如以上所述，通过按第四实施例的DAM可以获得和第三实施例的DRA相似的效果。此外，因为检验方式解码电路1626b距检验电路15比距内部电路1150和117更近些，所以可抑制传送检验方式设定信号TEST3和TEST6N的走线所占面积的增加。
虽然在第一至第四实施例中将行解码器安排在中央带，但即使将行解码器安排在中央带的对面也能实现本发明的目的。虽然将检验方式设定电路安排在存储台的侧面，但也可将其设在存储台之间。
虽然详细地描述说明了本发明，但应清楚地认识到，这仅仅是举例和说明，并非限制，本发明的构思和范围仅由所附的权利要求书的术语限定。

Claims (20)

1.一种半导体器件，包括：
状态检测电路(1610)，它接收至少一个信号的第一输入信号，用于按照第一输入信号的状态，输出至少一个信号的状态检测信号(TDA-TDC、TGA、TGB)；以及
检验方式设定信号产生电路(1620)，它接收所说状态检测信号和至少一个信号的第二输入信号；(i)当状态检测信号表示：第一输入信号处在第一状态时用于输出(a)第一检验方式设定信号(TE)，该信号被置成激励电平以设置多位检验；当所说状态检测信号表示：第一输入信号处在与所说第一状态不同的第二状态时用于(b)输出第二检验方式设定信号(TEST1-TEST7)，该信号响应于至少一个信号的所述第二输入信号(/RA2-/RA6)被置成激励电平；并且(ii)当所说状态测信号表示：第一输入信号处在所说第二状态并且第二输入信号处在第三状态时，用于把所说第一检验方式设定信号和所说第二检验方式设定信号同时都置成激励电平。
2.如权利要求1的半导体器件，其中
所说第一输入信号包括第一信号(A0)、第二信号(A1)、和多个控制信号(/RAS、/CAS、/WE)；并且
所说状态检测电路(1610)包括装置(1611、1612)，用于当按规定的定时关系输入所说多个控制信号、所说第一信号处在比正常使用的高电平还高的超高电平、并且所说第二信号处在正常使用的高电平时，将所说状态检测信号设置到表示所说第一输入信号处在所说第二状态的一个状态。
3.如权利要求2的半导体器件，其中
所说状态检测电路(1610)包括一个超高电平检测电路(1612a，1612b)，它具有一个上拉电路(1612af，1612bf)，该上拉电路连接在接收所说第一信号的第一信号节点(1612aa，1612ab)和输出超高电平检测信号的超高电平检测信号输出节点(1612ab，1612bb)之间，用于当所说第一信号处在超高电平时向所说超高电平检测信号输出节点施加高电平电位；并且包括
一个状态检测信号产生电路(1611，1612c)，用于按照所说控制信号、所说超高电平检测信号、和所说第二信号输出状态检测信号；并且
所说第二输入信号包括多个具有正常使用的高电平和低电平的信号。
4.如权利要求1的半导体器件，其中
所说第一输入信号包括多个控制信号(RAS、CAS、WE)和辅助信号(A0、A1、RA0、RA1)；并且
所说状态检测电路(1610)包括：
一个定时检测电路(1611)，用于输出定时检测信号，该信号在按把所说第一输入信号确定为第二状态的定时关系输入所说多个控制信号时被置成有效电平；
一个检测辅助电路(1612ca)，用于按照所说辅助信号输出检测辅助信号；以及
一个状态检测信号控制电路(1612cb)，它接收所说定时检测信号和所说检测辅助信号，以便当所说检测辅助信号表示：所说第一输入信号处在所说第二状态并且所说定时检测信号处在有效状态时输出一个状态检测信号，使所说状态检测信号被置成表示第一输入信号处在第二状态的一个状态。
5.一种半导体器件，包括：
一个编码信号产生电路(15)，它设在半导体芯片(10)上，用于按照输入到半导体芯片的至少一个信号的一个输入信号的状态输出多个检验方式编码信号；
多个编码信号线(13j，13k，13m)，它们设在所说半导体芯片上并从所说编码信号产生电路传送相应的检验方式编码信号，所说信号线的至少一部分沿第一方向延伸；
一个检验方式解码电路(1626d，1626c)，它设在所说半导体芯片上的相对于所说编码信号产生电路的所说第一方向的一侧，并且通过所说多个编码信号线接收检验方式的编码信号，用于按照所说检验方式编码信号输出多个检验方式设定信号，该检验方式设定信号的数目等于或大于检验方式编码信号的数目；以及
多个内部电路(116、120)，它设在所说半导体芯片上的相对于所说编码信号产生电路的所说第一方向的一侧，从所说检验方式解码电路(1626c、1626d)接收相应的检验方式设定信号，用于按照接收到的检验方式设定信号完成规定的检验操作。
6.如权利要求5的半导体器件，进一步还包括：
在芯片中央带(12)中沿半导体芯片的一个侧边的方向设置的多个存贮台(11)，它们定位在沿芯片另一侧边的中央部分，并且邻近半导体芯片的所说另一侧边，并且沿芯片的一个侧边的方向延伸；其中
在所说芯片的中央带提供所说编码信号线(13j、13k、13m)。
7.如权利要求5的半导体器件，其中
所说输入信号包括第一输入信号(WE、CAS、RAS)和第二输入信号(A0、A1)，并且其中所说半导体器件进一步还包括：
一个状态检测电路(1610)，它接收所说第一输入信号并且按照所说第一输入信号的状态输出状态检测信号；以及
一个输入解码器(1621、1622、1623)，它接收所说状态检测信号，用于：(1)输出多位检验方式设定信号，当状态检测信号表示所说第一输入信号处在第一状态时该检验方式设定的信号被置成有效电平，(2)当所说状态检测信号表示所说第一输入信号处在不同于所说第一状态的第二状态时，按照所说第二输入信号向编码信号产生电路(15；1625)施加一个输入解码信号以设置至少一个由所说检验方式解码电路(1626d，1626c)输出的检验方式设定信号，以及(3)当所说状态检测信号表示所说第一输入信号处在所说第二状态并且所说第二输入信号处在第三状态时，通过按照第二输入信号向所说编码信号产生电路施加一个输入解码信号，将所说多位检验方式设定信号置成有效电平并且将所说检验方式解码电路输出的至少一个检验方式设定信号置成有效电平。
8.如权利要求5的半导体器件，进一步还包括：
一个输入解码器(1621、1622、1623)，它接收至少一个信号的上述输入信号，并按照至少一个信号的上述输入信号输出第一检验方式设定信号和输入解码信号，将输入解码信号加到所说编码信号产生电路，用于当所说输入信号处在规定状态时激励所说第一检验方式设定信号和所说检验方式解码电路(1626d、1626c)输出的至少一个检验方式设定信号。
9.如权利要求5的半导体器件，其中
所说检验方式解码电路(1626d，1626c)包括：
第一局部检验方式解码电路(1626c)，它接收来自多个编码信号线(13g，13k，13m)的检验方式编码信号，用于按照检验方式编码信号输出检验方式设定信号；以及
第二局部检验方式解码电路(1626d)，它接收来自所说多个编码信号线的检验方式编码信号，按照检验方式编码信号输出数目小于所说编码信号数目的检验方式设定信号，该解码电路的位置相对于与检验方式设定信号相对应的内部电路(116、120)来说更加靠近所说第一局部检验方式解码电路。
10.如权利要求5的半导体器件，其中
所说检验方式解码电路(1626)包括：第一局部检验方式解码电路(1626c)，它接收来自多个编码信号线的检验方式编码信号，用于按照检验方式编码信号输出检验方式设定信号；以及，第二局部检验方式解码电路(1626d)，它接收来自所说多个编码信号线的检验方式编码信号，按照检验方式编码信号输出数目大于所说编码信号线的数目的检验方式设定信号，该解码电路的位置比所说第一局部检验方式解码电路更靠近对应于检验方式设定信号的内部电路(116、120)。
11.一种半导体器件，包括：
一个检验方式时钟产生电路(15)，它接收一个输入信号并且按照该输入信号输出一个检验方式时钟；
至少一个检验方式时钟线(13f、13g、13k、13m)，用于传送所说检验方式时钟，以及
一个信号线(14)，其内部连接线的电平与所说检验方式时钟线相同，信号线的至少一部分靠近并且平行于所说检验方式时钟线。
12.如权利要求11的半导体器件，其中
所说的至少一个检验方式时钟线包括多个检验方式时钟线，并且
至少一部分所说信号线靠近并且平行于检验方式时钟线(13f、13h、13k、13m)，而且夹在这些时钟线之间。
13.一种半导体存贮器件，包括一个存贮阵列，该存贮陈列具有多个存贮单元并且可按能检验多个存贮单元多位检验方式操作，该存贮器件包括：
检验方式设定电路(1600)，对其耦合后以接收一个多信号的外部信号，并且响应于所说的多信号的外部信号的多信号的状态的第一预定组合的指示产生第一个检验方式设定信号(TE)，进行所说多位检验方式，并且响应于所说多信号的外部信号的多信号的状态的第二预定组合，产生第一检验方式设定信号和第二检验方式设定信号，以指示除进行所说多位检验方式外同时还进行的一种检验方式。
14.如权利要求13的半导体存贮器件，其中所说检验方式设定电路(1600)包括：
一个定时检测器(1610)，响应于所说多信号的外部信号的第一组信号，用于检测是否按预定的定时关系加上了所说第一组信号；
一个检验组检测器(1612)，响应于处于预定状态的所说多信号的外部信号的第二组信号并且响应于检测是否按预定定时关系施加了所说的第一组信号的所说定时检测器，用于按照所说第二组信号产生检验组指定信号，该指定信号指定了一个除多位检验以外的一个检验；以及
一个检验方式设定信号产生器(1620)，它接收所说检验组指定信号和所说多信号外部信号的第三组信号，并且响应于所说定时检测器，用于按照所说第三组信号和所说检验组指定信号并且响应于检测是否按预定的定时关系施加了所说第一组信号的所说定时检测器产生所说第一和第二检验方式设定信号。
15.如权利要求14的半导体存贮器件，其中所说检验组检测器(1612)包括
电平检测装置(1612aa、1612ba)，它接收所说第二组信号，用于检测所说第二组信号的第一个信号是否处在正常的高电平、并且所说第二组信号的第二个信号是否处在比所说正常高电平还高的超高电平；以及
装置(1612c)，该装置响应于所说检测是否按预定的定时关系施加了所说第一组信号的定时检测器(1611)而被激励，用于按照所说电平检测装置检测的处在正常高电平的所说第一信号和处在所说超高电平的所说第二信号产生所说检验组指定信号。
16.如权利要求14的半导体存贮器件，其中所说检验方式设定信号产生器(1620)包括：
锁存电路(1621)，响应于检测是否按所说预定的关系施加了所说第一组信号的所说定时检测器(1610)，用于锁存所说第三组信号；
预解码器(1622)，耦合到所说锁存电路，用于预解码由所说锁存电路锁存的所说第三组信号的至少一部分，以产生一个多位预解码信号；以及
解码器/缓冲器(1623，1624，1623，1625，1626)，响应于检测是否按预定关系施加了所说第一组信号的所说定时检测器而被激励，以解码多位预解码信号，产生所说第二检验方式设定信号。
17.如权利要求16的半导体存储器件，其中所说预解码器(1623)包括一个预解码/缓冲器(1623a；1623、1624)，用于接收所说第三组信号中的一个预定的信号，并且响应于所说定时检测器而被激励，用于缓冲该预定信号，以产生所说第一检验方式设定信号。
18.如权利要求16的半导体存储器件，其中的解码器/缓冲器(1623、1624；1623、1625、1626)包括：
一个解码器(1623)，它耦合到所说预解码器(1622)，用于解码从所说预解码器接收到的预解码信号，以输出解码信号；
一个编码信号产生器(1625)，它耦合到所说解码器，用于编码从所说解码器接收到的解码信号，产生一个编码信号；以及
一个局部解码器(1626)，它接收所说编码信号，产生所说第二检验方式设定信号。
19.如权利要求13的半导体存贮器件，其中传送所说第二检验方式设定信号的线(13g、13i、13f、13h)平行于并且靠近传送基准电位的基准电位线(14)。
20.如权利要求18的半导体存贮器件，其中传送所说编码信号的线(13g、13k、13m)靠近并且平行于传送基准电位的基准电位线(14)。
CN96103151A 1995-04-26 1996-03-21 同时指定多位检验方式和特定检验方式的半导体存储器件 Expired - Lifetime CN1092387C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP102118/95 1995-04-26
JP10211895A JP3753190B2 (ja) 1995-04-26 1995-04-26 半導体装置

Publications (2)

Publication Number Publication Date
CN1140316A CN1140316A (zh) 1997-01-15
CN1092387C true CN1092387C (zh) 2002-10-09

Family

ID=14318891

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96103151A Expired - Lifetime CN1092387C (zh) 1995-04-26 1996-03-21 同时指定多位检验方式和特定检验方式的半导体存储器件

Country Status (6)

Country Link
US (1) US5793685A (zh)
JP (1) JP3753190B2 (zh)
KR (1) KR0185724B1 (zh)
CN (1) CN1092387C (zh)
DE (1) DE19609441B4 (zh)
TW (1) TW290643B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100192590B1 (ko) * 1996-08-09 1999-06-15 윤종용 반도체 메모리 장치의 병렬 비트 테스트회로
EP0867887A3 (en) * 1997-03-14 1998-11-25 Texas Instruments Incorporated Memory access time measurement circuit and method
JPH1186536A (ja) * 1997-09-12 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
KR100275724B1 (ko) * 1997-11-18 2000-12-15 윤종용 테스트 타임이 감소되는 고속 반도체 메모리 장치의 입출력 회로
KR100253354B1 (ko) * 1997-11-20 2000-05-01 김영환 반도체 메모리의 동작 검사장치
KR100265760B1 (ko) * 1997-12-03 2000-09-15 윤종용 직접엑세스모드테스트제어회로를구비하는고속반도체메모리장치및테스트방법
GB9805054D0 (en) * 1998-03-11 1998-05-06 Process Intelligence Limited Memory test system with buffer memory
US6173425B1 (en) 1998-04-15 2001-01-09 Integrated Device Technology, Inc. Methods of testing integrated circuits to include data traversal path identification information and related status information in test data streams
KR100297716B1 (ko) * 1998-09-03 2001-08-07 윤종용 높은멀티비트자유도의반도체메모리장치
US6347381B1 (en) * 1998-10-30 2002-02-12 Stmicroelectronics, Inc. Test mode circuitry for electronic storage devices and the like
JP2001014897A (ja) 1999-06-28 2001-01-19 Mitsubishi Electric Corp 半導体装置
JP3859912B2 (ja) * 1999-09-08 2006-12-20 株式会社東芝 不揮発性半導体記憶装置
JP2001176296A (ja) * 1999-12-10 2001-06-29 Fujitsu Ltd ストレス試験を行うダイナミックメモリデバイス
JP2001344998A (ja) * 2000-05-29 2001-12-14 Mitsubishi Electric Corp 半導体記憶装置
JP2002042498A (ja) * 2000-07-24 2002-02-08 Mitsubishi Electric Corp 半導体記憶装置、補助装置および試験装置
US6392941B1 (en) * 2000-12-29 2002-05-21 Cypress Semiconductor Corp. Wordline and pseudo read stress test for SRAM
JP2003007094A (ja) * 2001-06-19 2003-01-10 Mitsubishi Electric Corp 半導体記憶装置
JP3874653B2 (ja) * 2001-11-29 2007-01-31 富士通株式会社 圧縮テスト機能を有するメモリ回路
KR100465597B1 (ko) * 2001-12-07 2005-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 리프레쉬장치 및 그것의 리프레쉬방법
JP4134637B2 (ja) * 2002-08-27 2008-08-20 株式会社日立製作所 半導体装置
KR100515055B1 (ko) * 2002-12-12 2005-09-14 삼성전자주식회사 모든 칼럼 선택 트랜지스터들을 선택할 수 있는 칼럼 프리디코더를 갖는 플레쉬 메모리 장치와 그 스트레스 테스트방법
KR100802075B1 (ko) * 2006-08-31 2008-02-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR100931023B1 (ko) * 2007-11-02 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 장치
JP2011009496A (ja) * 2009-06-26 2011-01-13 Elpida Memory Inc 半導体装置
KR101903520B1 (ko) * 2012-01-06 2018-10-04 에스케이하이닉스 주식회사 반도체 장치
KR20190075202A (ko) * 2017-12-21 2019-07-01 에스케이하이닉스 주식회사 테스트 제어 회로, 이를 이용하는 반도체 메모리 장치 및 반도체 시스템

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2623652A1 (fr) * 1987-11-20 1989-05-26 Philips Nv Unite de memoire statique a plusieurs modes de test et ordinateur muni de telles unites
US4975641A (en) * 1988-07-14 1990-12-04 Sharp Kabushiki Kaisha Integrated circuit and method for testing the integrated circuit
JP2956145B2 (ja) * 1990-06-28 1999-10-04 日本電気株式会社 半導体集積回路装置
US5228000A (en) * 1990-08-02 1993-07-13 Mitsubishi Denki Kabushiki Kaisha Test circuit of semiconductor memory device
US5161159A (en) * 1990-08-17 1992-11-03 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with multiple clocking for test mode entry
JP2762833B2 (ja) * 1992-02-27 1998-06-04 日本電気株式会社 ダイナミック型ランダムアクセスメモリ装置
JP2765376B2 (ja) * 1992-07-02 1998-06-11 日本電気株式会社 半導体メモリ
JP2955156B2 (ja) * 1992-10-29 1999-10-04 三菱電機株式会社 半導体装置
JPH06222948A (ja) * 1993-01-27 1994-08-12 Hitachi Ltd 半導体集積回路装置
JPH0785655A (ja) * 1993-09-16 1995-03-31 Mitsubishi Electric Corp 半導体記憶装置
JP2639319B2 (ja) * 1993-09-22 1997-08-13 日本電気株式会社 半導体装置
US5519659A (en) * 1993-10-01 1996-05-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having circuit for activating predetermined rows of memory cells upon detection of disturb refresh test

Also Published As

Publication number Publication date
JPH08297997A (ja) 1996-11-12
US5793685A (en) 1998-08-11
DE19609441A1 (de) 1996-10-31
TW290643B (zh) 1996-11-11
CN1140316A (zh) 1997-01-15
KR0185724B1 (ko) 1999-04-15
JP3753190B2 (ja) 2006-03-08
DE19609441B4 (de) 2012-06-06
KR960039015A (ko) 1996-11-21

Similar Documents

Publication Publication Date Title
CN1092387C (zh) 同时指定多位检验方式和特定检验方式的半导体存储器件
CN1175424C (zh) 半导体集成电路器件
CN1107958C (zh) 有能将测试方式可靠复位的电路的同步型半导体存储装置
CN1540665A (zh) 存储器模块和存储器系统
CN1045502C (zh) 读出放大器电路和半导体存储器件
CN1189890C (zh) 具有多个低功耗模式的半导体存储器件
CN1158667C (zh) 半导体存储装置
CN1046369C (zh) 非易失性半导体存储装置
CN1184330A (zh) 半导体存储器
CN1841551A (zh) 具有多个层叠的存储芯片的半导体存储器件
CN1209629A (zh) 多存储体同步型半导体存储装置
CN1092548A (zh) 非易失型半导体存贮器
CN1204126A (zh) 可以减少备用时耗电的同步式半导体存储器
CN1428866A (zh) 半导体集成电路
CN1452177A (zh) 半导体存储器
CN1489063A (zh) 待机时可非易失性地转移数据的半导体装置
CN1405886A (zh) 半导体器件
CN1421871A (zh) 具有奇偶校验单元阵列的存储电路
CN1195862A (zh) 半导体存储装置
CN1156886A (zh) 其自动预充电操作易于控制的同步半导体存储器
CN1130731C (zh) 半导体只读存储器
CN1098220A (zh) 非易失性半导体存储装置
CN1692343A (zh) 半导体集成电路器件、数据处理系统及存储系统
CN1700346A (zh) 用于监视存储设备的内部控制信号的方法及其装置
CN1679118A (zh) 闪存单元的内建式自测试

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20021009

EXPY Termination of patent right or utility model