CN1405886A

CN1405886A - 半导体器件

Info

Publication number: CN1405886A
Application number: CN02120065A
Authority: CN
Inventors: 山崎雅文; 铃木孝章; 中村俊和; 江渡聪; 三代俊哉; 佐藤绫子; 米田隆之; 川村典子
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2001-09-14
Filing date: 2002-05-22
Publication date: 2003-03-26
Anticipated expiration: 2022-05-22
Also published as: EP1890298A1; EP1293989A2; US20030065997A1; US20060015788A1; TW556333B; US7243274B2; KR100900921B1; EP1293989A3; CN1279614C; DE60227624D1; EP1293989B1; DE60233985D1; EP1890298B1; DE60231928D1; EP1890297B1; KR20030023850A; US6961881B2; EP1890297A1

Abstract

逻辑芯片和被此逻辑芯片存取的存储芯片安装在同一封装中。在第一测试模式下逻辑芯片的模式发生器运行以便为存储芯片产生内部测试模式。模式选择器在第一测试模式下选择从模式发生器输出的内部测试模式，在第二测试模式下选择通过测试终端提供的外部测试模式，并把所选择的测试模式输出到存储芯片。根据模式选择信号，使用在逻辑芯片中产生的内部测试模式(第一测试模式)或者从外部提供的外部测试模式(第二测试模式)，安装在封装中的存储芯片得到测试。

Description

半导体器件

技术领域

本发明涉及一种半导体器件，其中许多芯片安装在单独组成系统的同一封装中，以及安装在以上半导体器件中的半导体器件。特别地，本发明涉及一种测试安装在以上半导体器件中的存储芯片的技术。

此外，本发明涉及一种技术，它提供的时钟信号应用于组成以上半导体器件的半导体芯片中。

背景技术

最近，已经研制了制备半导体器件的封装技术，其中各自加工技术都不相同的存储芯片，数字芯片，模拟芯片，无源元件等等封装在充当系统的单一封装中。此外，由于芯片之间的布线的影响，使用不仅包含LSI设计过程而且包含安装过程的设计环境研制的半导体器件，被称作封装系统(以后称作SIP)或多芯片封装(以后称作MCP)。

这种类型的SIP的测试是以与传统的多芯片模块(MCM)的测试相似的方式完成的。例如，如果通过安装存储芯片和逻辑芯片形成了SIP，那么存储芯片的功能测试，逻辑芯片的功能测试，以及记忆和逻辑芯片之间的相互影响测试是在SIP的组装之后进行。

如果安装在SIP中的存储芯片仅仅被逻辑芯片存取，那么存储芯片的终端不需要与SIP的外部终端连接。在这样的情况下，存储芯片通过逻辑芯片来测试。然而，在这样的情况下，通过在逻辑芯片中设置多种数据完成存储芯片测试，不利地导致长的测试时间。测试时间的长度直接影响制造成本。

除此以外，假如在逻辑芯片中设置了多种数据因此以便于逻辑芯片产生存取存储芯片的信号，那么在存储芯片中使用的测试程序不能单独使用。而在存储芯片中单独使用的测试程序能用于，例如，形成在晶片上的许多存储芯片测试的检验。

通常，为了解决以上问题，甚至在存储芯片仅仅被逻辑芯片存取的情况下，安装在SIP中的存储芯片的终端也与SIP的外部终端连接。这样，甚至在SIP的组装之后，存储芯片也能被从SIP外部直接存取，因此测试存储芯片所需要的时间能够减少。

然而，如果存储芯片的终端与SIP的外部终端连接，那么SIP中的终端和布线的数目增加了。例如，在存储芯片和逻辑芯片安装在系统接线板的情况下，形成在系统接线板中的布线和终端的数目增加了。这样不利地增加了SIP的尺寸和制造成本。

而且，既然正常运行(例如，装运产品的运行)所不需要的布线与存储芯片相连，由于额外负载，将发生信号延迟，特性退化或其他问题。

另一方面，已经研制了一种技术，其中执行内置自测试的测试线路形成在存储芯片中并从逻辑芯片控制，因此甚至在SIP的组装之后也允许测试存储芯片。然而，测试线路不能测试在正常运行中使用的逻辑和存储芯片之间的界面。

发明内容

本发明的一个目的是确保测试安装在SIP(或MCP)中的存储芯片而不增加形成的如SIP这样的半导体器件和安装在SIP中的半导体器件的费用。

本发明的另一个目的是防止用于测试的布线的任何负载影响SIP中的系统运行。

本发明的另一个目的是减少研制安装在半导体器件中的存储芯片的测试系统的费用。

本发明的另一个目的是为半导体器件中的逻辑芯片提供最适宜的时钟信号，所述半导体器件中安装有许多存储芯片和控制这些存储芯片的逻辑芯片。

根据本发明的半导体器件的一个方面，通过在单一封装中安装逻辑芯片和被这个逻辑芯片存取的存储芯片而形成半导体器件。也就是说，半导体器件作为封装系统(以后称作SIP)或多芯片封装(以后称作MCP)而形成。半导体器件具有与安装在与此半导体器件相同的封装中的存储芯片终端相连的存储连接终端，并且与下面将描述的一样作为逻辑芯片运行。

逻辑芯片的模式选择终端接收模式选择信号，它为测试存储芯片选择第一或第二测试模式。在半导体器件的正常运行中使用的逻辑芯片终端在第二测试模式部分作为测试终端使用。也就是说，这些终端起第一多用途终端的作用。

逻辑芯片具有一个模式发生器和一个模式选择器。模式发生器在第一测试模式下运行以便为存储芯片产生内部测试模式。在第一测试模式下，模式选择器选择从模式发生器输出的内部测试模式。根据内部测试模式执行的测试结果从测试结果终端中输出。在第二测试模式下，模式选择器选择通过测试终端提供的外部测试模式。模式选择器向存储芯片输出所选择的测试模式。这样，通过根据模式选择信号而使用产生于逻辑芯片内部的内部测试模式(第一测试模式)或者由外部提供的外部测试模式(第二测试模式)，安装在封装中的存储芯片得到测试。

第一测试模式用于，例如，紧接着封装组装的最终测试。最终测试发现封装过程中发生的损坏引起的缺陷存储芯片(例如，缺陷SIP)。通常，为安装在SIP中的存储芯片产生测试模式的模式发生器形成在存储芯片(安装自测试)中。因为这个原因，通常的安装自测试不能测试逻辑芯片和存储芯片的界面。根据本发明，与内置自测试相似的测试功能(以后称作BIST功能)形成于存储芯片之外并且位于逻辑芯片中，所述逻辑芯片与存储芯片合起来安装在封装中。因为这个原因，BIST功能不仅仅能够提供存储芯片的详细测试并且有逻辑和存储芯片之间界面的测试。

由于模式发生器形成在逻辑芯片中，就不需要从封装的外部向存储芯片提供详细测试模式。从而，就不必要为了从外部向存储芯片提供测试模式而直接连接存储芯片终端和封装的外部终端。结果，在安装在SIP或MCP上的存储芯片或系统接线板上的其它存储芯片中，能减少需要形成在系统接线板上的布线的数目，并且因此能减少封装费用。当布线数量上的减少允许以更小的尺寸形成系统接线板时，就能够以更小的尺寸形成封装。而且，由于对正常运行(例如，集装产品的运行)不必需的布线不与存储芯片连接，能够防止由额外负载引起的任何信号延迟，特性退化等等。

当需要以比第一测试模式更详细的方式来评价存储芯片时使用第二测试模式。在第二测试模式中，例如，半导体器件与一个LSI检测器相连，外部测试模式从那里应用于半导体器件。也就是说，把象这样不能由第一测试模式或新的测试模式提供的详细测试模式作为外部测试模式向存储芯片提供。因此，第二测试模式在半导体器件的研制(紧接着原型组装的评价测试)和缺陷产品的分析中特别有效。

通常，为了详细地分析安装在SIP中的存储芯片，存储芯片终端直接与封装的外部终端连接，如上面所描述。在第二测试模式中，通过测试终端提供的外部测试模式通过模式选择器提供给存储芯片。因此，测试终端(外部终端)的负载不直接影响存储芯片终端。

根据本发明的半导体器件的另一方面，模式发生器具有产生许多内部测试模式的功能。模式发生器响应通过逻辑芯片的模式选择终端提供的模式选择信号而向存储芯片输出一个内部测试模式。因此，在大规模生产的初始时期和它的稳定时期之间能够较容易地改变内部测试模式。当安装了具有不同于与SIP规格一致的电容的存储芯片时，各自存储芯片的内部测试模式能够较容易地改变。而且，当根据SIP规格安装了不同类型的存储芯片时，各自存储芯片的内部测试模式能够容易改变。

根据本发明的半导体器件的另一方面，模式发生器产生第一测试模式和通过在第一测试模式上加上不同测试模式而组成的第二测试模式。就是说，第一测试模式包含在第二测试模式中。紧接着大规模生产稳定后的测试时间间隔能够通过执行测试而缩短，当缺陷分数高时在大规模生长的初始期间使用详细的第二测试模式。当缺陷分数低时在大规模生长的稳定期间使用第一测试模式，它简单并且显示了对缺陷的高探测灵敏性。

根据本发明的半导体器件的另一方面，两个内部测试模式是第一测试模式，它不包含向与存储芯片中的监视存储单元相邻的存储单元写入数据的虚拟写模式，和包含虚拟写模式的第二测试模式。通过使用虚拟写模式，能够检查相邻存储单元之间的干涉或布线之间的干涉。在许多情况下，存储单元之间的干涉是缘于存储芯片生产条件的变化(例如，布线宽度的变化)。因此，例如，可能通过执行此测试而减少最终测试所需的费用，当生产条件变化时使用包含虚拟写模式的第二测试模式，当生产条件稳定时使用第一测试模式。

根据本发明的半导体器件的另一方面，逻辑芯片具有时间选择终端以便接收时间选择信号。存储芯片包括存储单元，和用于从存储芯片输入和输出数据的位线。模式选择器具有一加压控制电路以便于，根据时间选择信号，改变从向存储单元写入数据的末期到开始向位线加压之间的时间间隔。因此，甚至是在封装组装后，也能较容易地根据从外部提供的时间选择信号改变测试模式的时间。

根据本发明的半导体器件的另一方面，逻辑芯片具有便于接收时间选择信号的时间选择终端。存储芯片包含不稳定的存储单元，每一个都有保存数据的电容。模式选择器具有更新放大电路以便于，根据时间选择信号，改变为存储单元执行更新运行的时间间隔(更新需要时间间隔)。甚至是在封装组装后，也能很容易地通过根据从外部提供的时间选择信号改变更新所需时间间隔，来测试存储单元的更新特性(数据保存特性)。

根据本发明的半导体器件的另一方面，逻辑芯片具有便于接收失效模式信号的失效模式终端，和失效模式选择器。在第一测试模式中，失效模式选择器根据失效模式信号选择紧接着第一失效中断测试或者不管失效而执行所有测试。例如，在紧接着封装组装之后的最终测试中，通过在第一失效后中断测试可能迅速地找到无缺陷产品。此外，当分析缺陷存储芯片时，通过设定失效模式信号可能容易地估计存储芯片缺陷的原因以便于不管任何失效执行所有测试。以后，缺陷的原因由通过测试终端提供外部测试模式而决定。

通过当缺陷分数高的时候在大规模生产的初始时期不管任何失效执行所有的测试，以及当缺陷分数低的时候在大规模生产的稳定时期在第一失效后中断测试，能够缩短紧接着稳定的大规模生产的测试的时间。

根据本发明的半导体器件的另一方面，第二个多功能终端在第一测试模式中起测试项目终端的作用并在正常运行中起正常终端的作用，测试项目终端根据内部测试模式输出将继续执行的测试项目。因此，在第一测试模式下，评价SIP的LSI检测器等等能够较容易地辨认出发生了失效的测试项目。

根据本发明的半导体器件的另一方面，逻辑芯片具有一个便于接收模式改变信号的模式改变终端，一个模式改变电路和一个数据比较器。模式改变电路根据模式改变信号来改变期望数据。数据比较器接收根据模式改变信号而从模式改变电路输出的正确或不正确的期望数据，把接收的数据与从存储芯片中读的数据比较，并把比较结果作为测试结果输出。

模式改变电路根据模式改变信号输出不正确的期望数据。因此，甚至当存储芯片正确运行时，所有的测试总是失效。从而，当第一测试模式中运行的逻辑芯片的任何电路中发生失效时以及甚至当比较结果总是传送时，也能够发现失效。也就是说，能发现的不仅仅有存储芯片中的缺陷而且有逻辑芯片中的缺陷。

根据本发明的半导体器件的另一方面，半导体器件是通过在单一的封装中安装第一和第二存储芯片以及具有控制这些存储芯片的逻辑电路的逻辑芯片而形成的。在此半导体器件中，第一和第二存储芯片安装在单一的封装中，控制这些第一和第二存储芯片的逻辑芯片被包含在第二存储芯片中。也就是说，半导体器件是作为封装系统(SIP)或多芯片封装(MCP)而形成的。例如，第一存储芯片是非易失性存储器例如快闪存储器，而第二存储芯片是易失性存储器例如DRAM，SRAM或伪SRAM。

逻辑芯片具有外部终端，测试开始终端，存取信号发生器和第一选择器。外部终端接收从半导体器件的外部提供的外部信号以便存取第一和第二存储芯片。测试开始终端接收测试开始信号，它在第一和第二存储芯片的至少一个被测试时有活性，而在第一和第二存储芯片正常运行时没有活性。

存取信号发生器把为存取第一存储芯片而提供的外部信号转换成与第一存储芯片的界面匹配的存储器存储信号。第一选择器在测试开始信号的激活期间选择外部信号作为测试信号，在测试开始信号的非激活期间选择存储存取信号，并向第一存储芯片输出选择的信号。也就是说，在测试模式期间，第一选择器选择外部信号。由此能够直接从外部存取第一存储芯片。因此，用来单独测试第一存储芯片的测试程序能够转向紧接着SIP或半导体器件的封装的测试程序。结果，程序研制等等所需的测试费用能够减少。

由于存储芯片在半导体器件的组装之后能通过逻辑电路测试，那么也能测试安装在半导体器件中的芯片之间的相互联系。

根据本发明的半导体器件的另一方面，逻辑芯片具有第一个开关电路。第一个开关电路在测试开始信号的激活期间向第一选择器输出从外部终端提供的外部信号作为测试信号，并且在测试开始信号的非激活期间向存取信号发生器输出外部信号。因此，在测试开始信号的激活期间，外部信号(测试信号)不提供给存取信号发生器。这样能防止存取信号发生器的故障。同样，既然向存取信号发生器提供信号的电平不改变，存取信号发生器的内部保持静态。结果，能够减少测试中的能量消耗。

根据本发明的半导体器件的另一方面，逻辑电路具有存储器选择终端，缓冲电路，第二选择器和第二开关电路。存储器选择终端接收用来选择将要测试的第一和第二存储芯片的存储器选择信号。缓冲电路接收提供的外部信号以便于在正常运行期间存取第二存储芯片。

第二选择器在测试开始信号的激活期间选择测试信号，在测试开始信号的非激活期间选择通过缓冲电路传输的外部信号，并向第二存储芯片输出所选择的信号。第二开关电路排列在第一开关电路和第一选择器之间。第二开关电路根据存储器选择信号向第一或第二选择器传输通过第一开关电路提供的测试信号。

存储器选择信号和第二开关电路能够决定是否应向第一存储芯片或第二存储芯片输出测试信号。因此，第一和第二存储芯片能够单独测试。此外，在第二存储芯片测试期间，第二选择器允许测试信号不经过缓冲电路直接提供给第二存储芯片。因此，测试信号在逻辑电路中几乎不延迟。此外，能够防止测试信号之间的时间偏差。

根据本发明的半导体器件的另一方面，逻辑电路具有测试模式终端，第一测试模式发生器和第三选择器。测试模式终端接收测试模式信号以便在测试开始信号激活期间选择一个测试模式。第一测试模式发生器产生第一测试模式信号来测试第一存储芯片。

第三选择器排列在第二开关电路和第一选择器之间。当测试模式信号代表第一测试模式时第三选择器选择通过第二开关电路提供的外部信号，在测试模式信号代表第二测试模式时选择第一测试模式信号，并且向第一选择器输出所选择的作为测试信号。

第一测试模式发生器允许不从外部接收测试信号而测试第一存储芯片。也就是说，能够执行包含在SIP或MCP中的存储芯片的内置自测试(BIST)。

根据本发明的半导体器件的另一方面，逻辑芯片具有第二测试模式发生器和第四选择器。第二测试模式发生器产生第二测试模式信号来测试第二存储芯片。第四选择器排列在第二开关电路和第二选择器之间。当测试模式信号代表第一测试模式时第四选择器选择通过第二开关电路提供的外部信号，在测试模式信号代表第二测试模式时选择第二测试模式信号，并且向第二选择器输出所选择的作为测试信号。

第二测试模式发生器允许不从外部接收测试信号而测试第二存储芯片。也就是说，能够执行包含在SIP或MCP中的存储芯片的内置自测试(BIST)。

根据本发明的半导体器件的另一方面，逻辑电路具有时钟终端和时钟转换器。时钟终端接收从半导体器件的外部提供的时钟信号。时钟转换器转换在时钟终端接收的时钟信号的频率并且把转换的时钟信号提供给逻辑芯片的内电路。这样就允许逻辑电路以及第一和第二存储芯片在最适宜的时间运行，而不依赖安装了半导体器件的系统的时钟周期。

根据本发明的半导体器件的另一方面，逻辑电路具有时钟发生器以产生应用于逻辑电路内部电路的时钟信号。既然时钟信号能够在逻辑芯片中产生，就不必要从外部接收时钟信号，因此不再需要时钟终端。这样也允许逻辑电路以及第一和第二存储芯片在最适宜的时间运行，而不依赖安装了半导体器件的系统的时钟周期。

附图说明

由于以下结合附图的详细描述，本发明的本质，原理和用途将变得更明显，附图中同样的部分用相同的参考数字表示，其中：

图1是显示本发明的第一实施方案的框图；

图2是显示图1中所示的存储测试电路的细节的框图；

图3是显示图2中所示的模式设定电路的细节的电路图；

图4是显示图2中所示的模式选择器的细节的电路图；

图5是显示图2中所示的数据转换电路的细节的电路图；

图6是显示图2中所示的命令，地址，和数据提供电路的细节的电路图；

图7是显示本发明的第二实施方案的框图；

图8是显示图7中所示的存储测试电路的细节的框图；

图9是显示图8中所示的模式设定电路的细节的电路图；

图10是显示图8中所示的模式发生器和模式选择器的细节的框图；

图11是显示图8中所示的数据转换电路的细节的电路图；

图12是显示本发明的第三实施方案的框图；

图13是显示图12中所示的模式设定电路的细节的电路图；

图14是显示图12中所示的模式发生器和模式选择器的细节的框图；

图15是显示本发明的第四实施方案的模式发生器和模式选择器的细节的框图；

图16是显示本发明的第五实施方案的框图；

图17是显示图16中所示的存储测试电路的细节的框图；

图18是显示图17中所示的数据输出电路的细节的电路图；

图19是显示本发明的第六实施方案的存储测试电路的细节的框图；

图20是显示图19中所示的模式改变电路的细节的电路图；

图21是显示本发明的第七实施方案的框图；

图22是显示图21中所示的第一，第二和第三转换电路的细节的电路图；

图23是显示图21中所示的第一和第二选择器细节的电路图；

图24是解释外部信号和提供给存储器测信号之间的对应的图表；

图25是显示本发明的第八实施方案的框图；

图26是显示本发明的第九实施方案的框图；

图27是显示图26中所示的第三和第四选择器细节的电路图；

图28是显示本发明的第十实施方案的框图；

图29是显示本发明的第十一实施方案的框图；

图30是显示本发明的第十二实施方案的框图；

图31是显示本发明的第十三实施方案的框图；

图32是显示本发明的第十四实施方案的框图；

具体实施方案

下面将参照附图来描述本发明的实施方案。

图1显示了根据本发明的半导体器件的第一实施方案。通过在系统接线板10上安装逻辑芯片12和存储芯片14，半导体器件形成为封装系统(以后仅仅提为SIP)。在图1中，在逻辑芯片12的外围附近显示的小圆圈代表SIP的外部终端。逻辑芯片12具有存储连接终端(没有显示)用来与存储芯片14的终端连接。在图1中，用粗线表示的信号线每个都由许多信号线组成。

逻辑芯片12具有逻辑电路16，它与时钟信号CLK，存储控制器18，存储器界面20和22，存储测试电路24，入口电路26，外部界面28和30，存储测试界面32和开关34同时运行。

例如，存储芯片14是安装在系统接线板上的SDRAM(同步DRAM)，它与时钟信号CLK同时运行。存储芯片14具有许多以矩阵形状排列的存储单元MC，许多向这些存储单元MC输入数据和从这里输出数据的位线BL，和选择存储单元MC的字线WL。每个存储芯片MC具有保存数据的电容。也就是说，存储单元MC是可变存储单元。

逻辑电路16具有许多作为系统必需的功能块，并具有控制存储控制器18在正常运行下存取存储芯片14的功能。在这里，正常运行意味着SIP作为产品运行，换句话说，作为组成在便携式装备中的一个系统的SIP的运行。

存储控制器18改变来自存储测试电路24的命令信号BCMD和地址信号BADD的时间以致他们与存储芯片14匹配。然后存储控制器18通过存储器界面20向存储芯片14输出时间改变信号，与命令信号MCMD和地址信号MADD一样。存储控制器18也从存储测试电路24接收数据信号BDT(写数据)并且然后把它们作为数据信号MDT通过存储器界面22输出到存储芯片14。存储控制器18也通过存储器界面22从存储芯片14接收数据信号MDT(读数据)并且然后把它们作为数据信号BDT输出到存储测试电路24。

在这里，存储控制器18和存储芯片14之间的信号线在正常运行下与第一和第二测试模式下都投入使用。因此，在第一或第二测试模式下，能够执行逻辑芯片12和存储芯片14之间的连接测试(界面测试)。

存储测试电路24响应来源于入口电路26的入口信号ENT而运行。当存储芯片14的运行测试被从SIP的外部控制时，入口信号ENT被激活成为活性的直到测试的终止。存储测试电路24的状况与通过模式终端从SIP的外部提供的模式信号MODE(MODE1)一致地处于第一或第二测试模式。因此，模式终端和模式信号MODE起模式选择终端的作用，分别选择测试模式和模式选择信号。

在第一测试模式中，存储测试电路24产生内部测试模式来测试存储芯片14。就是说，存储测试电路24对安装在SIP中的存储芯片14具有内置自测试功能(BIST测试)。BIST测试的结果在BIST测试的末期作为测试结果信号RIST1而输出。

在第二测试模式中，存储测试电路24掩饰BIST功能并起接收从SIP的外部提供的命令信号DCMD，地址信号DADD和数据信号DWDT(写信号)以及把这些接收到的信号输出到存储控制器18的作用。就是说，在第二测试模式中，存储测试电路24起传送路径的作用，它向存储芯片14直接传送从外部提供的外部测试模式。

从逻辑电路16接收到存储芯片14的测试要求，入口电路26激活入口信号ENT。外部界面28和30在第二测试模式中运行。外部界面28从SIP的外部接收命令信号DCMD和地址信号DADD并输出这些接收到的信号到存储测试电路24。外部界面30从SIP的外部接收写数据信号DWDT和地址信号DADD并把它们输出到存储测试电路24中。同时外部界面30也从存储测试电路24接收读数据信号DRDT并把它们输出到外部终端EXT。

存储测试界面32接收模式信号MODE并把接收到的信号作为模式信号MODE1输出。存储测试界面32接收测试结果信号RSLT1并且把接收到的信号作为测试结果信号RSLT输出到测试结果终端。

开关34在正常运行中连接外部终端EXT到逻辑电路16，而在第二测试模式中连接外部终端EXT的部分到外部界面28和30。就是说，部分外部终端EXT是第一多功能终端，它在正常运行中作为正常终端使用而在第二测试模式中作为测试终端使用。

图2显示了在图1中所示存储测试电路24的细节。存储测试电路24具有模式设定电路36，模式发生器38，模式选择器40，数据转换电路42，数据比较器44，命令提供电路46，地址提供电路48，数据提供电路50和测试结果输出电路52。

模式设定电路36同时接收入口信号ENT和时钟信号CLK并且把接收到的信号作为存储测试信号MTEST输出。当激活存储测试信号MTEST时，模式设定电路36同时把模式信号MODE1作为模式设定信号MDSET输出。模式信号MODE1和模式设定信号MDSET各自都在第一测试模式中显示高电平而在第二测试模式中显示低电平。

模式发生器38响应模式设定信号MDSET(第一测试模式)的高电平而被激活，产生内部测试模式。产生的内部测试模式作为命令信号PCMD，地址信号PADD和数据信号PWDT(写数据)而输出。例如，内部测试模式包括执行许多测试的测试模式，例如ALL-0测试的写和读模式，ALL-1测试的写和读模式以及跨步测试的模式。模式发生器38同时向数据比较器44输出期望数据EDT，它是存储芯片14的写数据，和对照启动信号CMPEN。当数据比较器44中的比较结果显示了差异，即发生的错误，模式发生器38停止运行。

当模式设定信号MDSET处于高电平(第一测试模式)时，模式选择器40选择从模式发生器38输出的命令信号PCMD，地址信号PADD和数据信号PDT。当模式设定信号MDSET处于低电平(第二测试模式)，模式选择器40选择从外部提供的命令信号DCMD，地址信号DADD和写数据信号DWDT。模式选择器40把这样选择的信号作为命令信号CMD，地址信号ADD和数据信号DT输出。

当模式设定信号MDSET处于高电平，数据转换电路42接收从存储芯片14读的数据信号BDT(读信号)并把接收到的数据信号作为读数据信号DRDT输出到数据比较器44。当模式设定信号MDSET处于低电平，数据转换电路42把接收到的数据信号作为读数据信号DRDT输出到外部。在这个例子中，读数据信号DRDT的位宽度(例如8位)小于数据信号BDT的位宽度(例如32位)。也就是说，数据转换电路42把某一时间接收到的数据信号BDT划分成许多信号并且依据数据选择信号DQSEL把它们作为读数据信号DRDT在许多时间输出。特别地，在第二测试模式中将输出到外部的读数据信号DRDT的较小位宽度能够减少测试终端的个数。这样能减少每个都负担额外负载的多功能终端的个数，并使在正常运行下由测试终端引起的影响最小。

同步于对照启动信号CMPEN，数据比较器44比较读数据信号CRDT和期望数据EDT并在第一测试模式下把比较结果作为比较结果信号CMP输出。当比较结果显示了等价时，比较结果信号CMP显示低电平。当比较结果显示了差异时，比较结果信号CMP显示高电平。

当存储测试信号MTEST激活时，命令提供电路46，地址提供电路48和数据提供电路50各自从模式选择器40接收命令信号CMD，地址信号ADD和数据信号DT，并各自把这些接受到的信号作为命令信号BCMD，地址信号BADD和地址信号BDT输出到图1中所示的存储控制器18。

测试结果输出电路52保持由数据比较器44提供的比较结果信号CMP，并在测试的末期把保存的信号作为测试结果信号RSLT1输出。虽然没有在附图中显示，测试结果输出电路52导致模式发生器38停止产生测试模式，并导致测试结果信号RSLT1在比较结果显示了差异时(一旦比较结果信号CMP显示了高电平时)显示高电平。当接收到测试结果信号RSLT(图1)显示高电平时，用于测试SIP的分类检测器判定SIP是缺陷产品。为了进行分类，分类检测器仅仅需要激活第一测试模式并接收测试结果，因此可以是不具有产生任何测试模式功能的单一评价接线板。既然将用于第一测试模式的SIP外部终端的个数小，执行安装在评价接线板上的许多SIP的测试是可能的。结果，测试时间能够缩短。

图3显示了图2所示的模式设定电路36的细节。模式设定电路36具有同步于时钟信号CLK接受入口信号ENT并且把接受到的信号作为存储测试信号MTEST输出的触发器F/F，和在栅极接收存储测试信号MTEST的nMOS晶体管。

图4显示了图2所示的模式选择器40的细节。模式选择器40具有响应显示高电平的模式设定信号MDSET而开启的nMOS晶体管，响应显示低电平的模式设定信号MDSET而开启的nMOS晶体管。也就是说，在第一测试模式下，来自模式发生器38的命令信号PCMD，地址信号PADD和写数据信号PWDT被作为命令信号CMD，地址信号ADD和数据信号DT传输到供应电路46，48和50；而在第二测试模式下，来自外部的命令信号DCMD，地址信号DADD和写数据信号DWDT被作为命令信号CMD，地址信号ADD和数据信号DT传输到供应电路46，48和50。

图5显示了图2所示的数据转换电路42的细节。数据转换电路42具有响应显示高电平的模式设定信号MDSET而开启的nMOS晶体管，响应显示低电平的模式设定信号MDSET而开启的nMOS晶体管。也就是说，在第一测试模式下，来自存储芯片14的数据信号BDT被作为读数据信号CRDT传输到数据比较器44，而在第二测试模式下，它们被作为读数据信号DRDT输出到外部。

图6显示了图2所示的命令提供电路46，地址提供电路48，和数据提供电路50的细节。这些供应电路46，48和50每一个都具有响应显示高电平的模式设定信号MDSET而开启的nMOS晶体管。也就是说，在第一和第二测试模式下，命令信号CMD，地址信号ADD和写数据信号DT被作为命令信号BCMD，地址信号BADD和写数据信号BDT传输到存储芯片14。

在以上描述的半导体器件中，例如，在封装组装之后使用评价接线板的最终测试中，导致模式信号MODE显示高电平而SIP改变到第一测试模式。逻辑芯片12中的模式发生器40产生内部测试模式，执行存储芯片14的测试。于是，测试存储芯片14和逻辑芯片12和存储芯片14之间的界面得到测试。

如果评价了假定缺陷是由存储芯片14引起的有缺陷的SIP，SIP连接着的LSI检测器导致模式信号MODE显示低电平，并且SIP变成第二测试模式。LSI检测器向存储芯片14提供了一个不能在第一测试模式和新的测试模式下提供的详细测试模式。然后，执行存储芯片14的详细评价来确定存储芯片14的缺陷的原因。第二测试模式在半导体器件的研制(紧接着原型组装的评价测试)和缺陷产品的分析中尤其有效。在第二测试模式下通过模式选择器40向存储芯片14提供外部测试模式。因此，存储芯片14的终端将不会受到外部终端EXT负载的直接影响。

在上面描述的本实施方案中，为测试存储芯片14产生内部测试信号的模式发生器38形成在逻辑芯片12中。这实现了安装在封装中的存储芯片14能够用测试所需要的最小个数的外部终端来测试，以及能够同时测试逻辑芯片12和存储芯片14之间的联系。

模式选择器40依据从外部提供的模式信号MODE选择由模式发生器38产生的内部测试模式或由外部提供的外部测试模式。因此，能够不直接连接存储芯片14的终端到外部终端EXT来详细测试存储芯片14。从而，在根据外部测试模式执行的评价中，存储芯片14的终端也不被外部终端EXT直接影响。

如上所述，存储芯片14的终端不直接连接外部终端EXT。因此，当存储芯片14安装在SIP系统接线板10的情况下，形成在系统接线板10中的布线的数目能够减少，这样能够减少封装费用。当布线数目的减少能够减少系统接线板10的面积的情况下，封装尺寸能够减少，这能减少最终产品费用。由于没有对正常运行不必需的布线与存储芯片连接，那么能够防止由于额外负载产生的信号延迟，特性退化以及其它等等。

图7显示了根据本发明的半导体器件的第二实施方案。在这一实施方案中，相应于前述第一实施方案所描述的电路和信号用相同的参考标志来标记，它们的详细描述省略了。

在第二实施方案中，通过在系统接线板10A上安装逻辑芯片12A和存储芯片14，形成SIP。在逻辑芯片12A中，形成存储测试电路24A和存储测试界面32A代替了第一实施方案的存储测试电路24和存储测试界面32。存储测试电路24A和存储测试界面32A接收2位模式信号MODE0，1(MODE)。第二实施方案的其他结构与第一实施方案的相同。

存储测试电路24A响应由SIP的外部提供的模式信号MODE0，1而进入第一或第二测试模式。特别地，当模式信号MODE0，1的电平是“H，H”或“L，L”时，存储测试电路24A进入第一测试模式；当模式信号MODE0，1的电平是“H，L”时，存储测试电路24A进入第二测试模式。

图8显示了图7所示的存储测试电路24A的细节。存储测试电路24A具有接收模式信号MODE0，1的模式设定电路36A，接收模式设定信号MDST1，MDST2或MDST3的模式发生器38A，模式选择器40A和数据转换电路42A，它们各自都不同于第一实施方案的模式设定电路36，模式发生器38，模式选择器40和数据转换电路42。其它结构与第一实施方案中的相同。

当此2位模式信号MODE0，1显示“H，H”，“L，L”或“H，L”时，模式设定电路36A分别激活模式设定信号MDST1，MDST2或MDST3。模式设定信号MDSET1或MDSET2的或逻辑，即模式设定电路MDSET12的激活，意谓第一测试模式。

在模式设定信号MDSET1激活时，模式发生器38A把命令信号PCMD1，地址信号PADD1和数据信号PWDT1作为内部测试模式(第一测试模式)输出。在模式设定信号MDSET2激活时，模式发生器38A把命令信号PCMD2，地址信号PADD2和数据信号PWDT2作为内部测试模式(第二测试模式)输出。于是，正如下面将描述的，模式信号MODE0，1(模式信号MODE)起选择内部测试模式的模式选择信号的作用，而接收模式信号MODE的模式终端起模式选择终端的作用。

模式选择器40A在模式设定信号MDSET1的激活期间选择第一测试模式，在模式设定信号MDSET2的激活期间选择第二测试模式，在模式设定信号MDSET3的激活期间选择外部测试模式(命令信号DCMD，地址信号DADD和写数据信号DWDT)，并把所选择的信号作为命令信号CMD，地址信号ADD和数据信号DT输出。也就是说，在这一实施方案中，三个测试模式中的一个提供给存储芯片14。

数据转换电路42A接收从存储芯片14读取的数据信号BDT并在模式设定信号MDSET1和MDSET2的激活期间把它们作为读数据信号CRDT输出，而在模式设定信号MDSET3的激活期间把数据信号BDT作为读数据信号DRDT输出。也就是说，如第一实施方案那样，数据转换电路42A在第一测试模式下把从存储芯片14中读取的数据信号BDT传输到数据比较器44而在第二测试模式下传输到图7所示的外部界面30。

图9显示了图8所示的模式设定电路36A的细节。模式设定电路36A具有与第一实施方案相同的触发器F/F，由模式信号MODE0，1(例如MODE0和MODE1)产生模式设定信号MDSET1，MDSET2和MDSET3的解码器，三个在各自栅极接收存储测试信号MTEST的nMOS晶体管，当存储测试信号MTEST显示低电平时把模式设定信号MDSET1，MDSET2和MDSET3重置为低电平的三个nMOS晶体管，和由模式设定信号MDSET1和MDSET2产生模式设定信号MDSET12的或电路。

图10显示了图8中所示的模式发生器38A和模式选择器40A的细节。

模式发生器38A具有第一和第二模式发生器39a和39b。第一模式发生器39a响应模式设定信号MDSET1(第一测试模式)的高电平而激活以产生同步于时钟信号CLK的第一测试模式(内部测试模式)。产生的内部测试模式作为命令信号PCMD1，地址信号PADD1和数据信号PWDT1(写数据)输出。第二模式发生器39b响应模式设定信号MDSET2(第一测试模式)的高电平而激活以产生同步于时钟信号CLK的第二测试模式(内部测试模式)。产生的内部测试模式作为命令信号PCMD2，地址信号PADD2和数据信号PWDT2(写数据)输出。

这里，第二测试模式是通过在第一测试模式上加上不同的测试模式而产生的。换句话说，第一测试模式被包含在第二测试模式中。

模式选择器40A具有直接提供电路41a和许多分别响应模式设定信号MDSET1，MDSET2或MDSET3而选择来自第一模式发生器39a的内部测试模式，来自第二模式发生器39a的内部测试模式或外部测试模式的许多nMOS晶体管。模式选择器40A把选择的测试模式作为命令信号CMD，地址信号ADD和数据信号DT输出。直接供应电路41a响应模式设定信号MDSET3(第二测试模式)的高电平而被激活从而同步于时钟信号CLK接收命令信号DCMD，地址信号DADD和写数据信号DWDT。

图11显示了图8所示的数据转换电路42A的细节。数据转换电路42A具有在模式设定信号MDSET3激活时开启从而把数据信号BDT作为读数据信号DRDT传输的nMOS晶体管，和在模式设定信号MDSET1或MDSET2激活时开启从而把数据信号BDT作为读数据信号CRDT传输的nMOS晶体管。

在以上描述的第二实施方案的半导体器件中，如在第一实施方案中一样，第一测试模式用来在紧接着半导体器件的组装之后执行最终测试，而第二测试模式用来执行存储芯片14的详细评价。此外，在本第二实施方案中，在最终测试中，当缺陷分数高时在大规模生产的初期使用详细的第二测试模式来执行测试，而当缺陷分数低时在大规模生产的稳定期间使用简单的第一测试模式(缺陷的探出率高的测试模式)来执行测试。在大规模生产的特定时期中的测试模式简化能够缩短测试时间。

本实施方案能够提供前述与第一实施方案类似的效果。此外，在本实施方案中，第一或第二测试模式根据模式信号MODE有选择性地输出到存储芯片14。例如，大规模生产的开始时期和稳定时期之间内部测试模式的简单改变能够缩短时间。

图12显示了根据本发明的半导体器件的第三实施方案中的存储测试电路24B。在此实施方案中，相应于在前述第一和第二实施方案中描述的电路和信号用同样的参考标志来标记，它们的详细描述省略了。

在此第三实施方案中，代替第一实施方案中的存储测试电路24和存储测试界面32，形成了存储测试电路24B和存储测试界面(没有显示)。第三实施方案中除了存储测试电路24B和存储测试界面(没有显示)之外的结构与第一和第二实施方案的相同。

存储测试电路24B具有接收模式信号MODE0-2的模式设定电路36B和接收模式设定信号MDSET1-4的模式发生器38B，它们不同于第二实施方案中的模式设定电路36A和模式发生器38A。其它结构与第一和第二实施方案中的相同。这里，模式信号MODE2相应于时间选择信号，而接收由外部提供的模式信号MODE2(MODE)的模式终端相应于时间选择终端。

当模式信号MODE0，1显示“H，H”，“L，L”，“H，L”电平时，模式设定电路36B分别激活模式设定信号MDSET1，MDSET2或MDSET3。同时，模式设定电路36B把模式信号MODE2作为模式设定信号MDSET4输出。模式设定信号MDSET1或MDSET2的或逻辑，即模式设定信号MDSET12的激活，意谓着如在第二实施方案中的第一测试模式。

在模式设定信号MDSET1的激活时模式发生器38B把命令信号PCMD1，地址信号PADD1和数据信号PWDT1作为内部测试模式(第一测试模式)输出。在模式设定信号MDSET2激活时模式发生器38B把命令信号PCMD2，地址信号PADD2和数据信号PWDT2作为内部测试模式(第二测试模式)输出。此外，模式发生器38B依据模式设定电路MDSET4的电平改变测试模式输出的时间。特别地，提供信号边缘的参考时钟信号依据模式设定信号MDSET4而转换，因此在不同的时间产生命令信号PCMD1和其它。

图13显示了图12所示的模式设定电路36B的细节。模式设定电路36B是通过第二实施方案的模式设定电路36A(图9)加上一个缓冲器(两个反相器)和一个用来接收模式信号MODE2和把接收到的信号作为模式设定信号MDSET4输出的nMOS晶体管。当模式测试信号MTSET处于高电平时该nMOS晶体管输出模式设定信号MDSET4。

图14显示了图12所示的模式发生器38B和模式选择器40A。模式发生器38B具有第一和第二模式发生器39c和39d以及加压控制电路39e。第一模式发生器39c响应模式设定信号MDSET1(第一测试模式)的高电平而激活以产生同步于时钟信号CLK的第一测试模式(内部测试模式)。产生的内部测试模式作为命令信号PCMD1，地址信号PADD1和数据信号PWDT1(写数据)输出。第二模式发生器39d响应模式设定信号MDSET2(第一测试模式)的高电平而激活以产生同步于时钟信号CLK的第二测试模式(内部测试模式)。产生的内部测试模式作为命令信号PCMD2，地址信号PADD2和数据信号PWDT2(写数据)输出。

加压控制电路39e响应模式设定信号MDSET4向第一和第二模式发生器39c和39d输出时间控制信号TCON。响应时间控制信号TCON的高电平，第一和第二模式发生器39c和39d延长了输出最后的写数据的时间到位线开始加压的时间之间的间隔。特别地，在输出最后的写数据之后插入预设数量的NOP(无运行)命令直到提供加压命令。

本实施方案能够提供和前述第一和第二实施方案相同的效果。此外，在本实施方案中，甚至是在SIP的组装之后也容易从外部依据模式信号MODE2改变加压位线的时间。

图15显示了根据本发明的半导体器件的第四实施方案中的模式发生器38C和模式选择器40A。本实施方案中除了模式发生器38C之外的结构都与第三实施方案中的相同。在此实施方案中，相应于在前述第一到第三实施方案中描述的电路和信号用同样的参考标志来标记，它们的详细描述省略了。

模式发生器38C具有第一和第二模式发生器39f和39g以及更新控制电路39h。第一模式发生器39f响应模式设定信号MDSET1(第一测试模式)的高电平而激活以产生同步于时钟信号CLK的第一测试模式(内部测试模式)。产生的内部测试模式作为命令信号PCMD1，地址信号PADD1和数据信号PWDTI(写数据)输出。第二模式发生器39g响应模式设定信号MDSET2(第一测试模式)的高电平而激活以产生同步于时钟信号CLK的第二测试模式(内部测试模式)。产生的内部测试模式作为命令信号PCMD2，地址信号PADD2和数据信号PWDT2(写数据)输出。

更新控制电路39h响应模式设定信号MDSET4而向第一和第二模式发生器39f和39g输出时间控制信号TCON2。响应时间控制信号TCON2的高电平，第一和第二模式发生器39f和39g延长了为存储单元执行更新运行的间隔(更新要求间隔)。特别地，在更新要求之间插入预设数量的NOP命令。

本实施方案能够提供和前述第一和第二实施方案相同的效果。此外，在本实施方案中，甚至是在SIP的组装之后，也能从外部依据模式信号MODE2改变更新要求的间隔从而允许对存储单元更新特性(数据保留特性)的详细测试的执行。

图16显示了根据本发明的半导体器件的第五实施方案。在此实施方案中，相应于在前述第一实施方案中描述的电路和信号用同样的参考标志来标记，它们的详细描述省略了。

在第五实施方案中，通过在系统接线板10D上安装逻辑芯片12D和存储芯片14，形成SIP。在逻辑芯片12D中，形成存储测试电路24D和存储测试界面32D代替了第一实施方案的存储测试电路24和存储测试界面32。存储测试电路32D通过失效模式终端接收失效模式信号FMODE并把接收到的信号作为失效模式信号FMD输出到存储测试电路24D。部分外部终端EXT是第一多功能终端，它在正常运行中作为正常终端使用而在第二测试模式中作为测试终端使用，和第二多功能终端，它在第一测试模式中作为测试项目终端用来输出测试项目(将在下面描述的测试项目信号TITEM)。第五实施方案中的其它结构与第一实施方案中的相同。

图17显示了图16所示的存储测试电路24D的细节。在存储测试电路24D中，接收模式设定信号MDSET的模式发生器38D不同于第一实施方案模式发生器38。此外形成了数据输出电路54。其它结构和第一实施方案中的相同。在第一测试模式中，模式发生器38D和数据比较器44作为失效模式选择器响应失效模式信号FMODE而选择，以便在第一失效后中断测试或者不管失效也执行所有的测试。

模式发生器38D响应模式设定信号MDSET(第一测试模式)的高电平而被激活以产生内部测试模式，它作为命令信号PCMD，地址信号PADD和数据信号PWDT(写数据)输出。如果失效模式信号FMD处于低电平，模式发生器38D在第一失效时停止运行。如果失效模式信号FMD处于高电平，甚至当数据比较器44中的比较结果显示了差异时，模式发生器38D也继续产生测试模式。而且，模式发生器38D根据内部测试模式，把将继续执行的测试项目作为测试项目信号TITEM输出。

当存储测试信号MTEST处于高电平时，数据输出电路54被激活。当失效模式信号FMD处于低电平时，数据输出电路54把由数据转换电路42提供的读数据信号DRDT1(第二测试模式)作为读信号DRDT输出。当失效模式信号FMD处于高电平时，数据输出电路54把由模式发生器38D提供的测试项目信号TITEM(第一测试模式)作为读信号DRDT输出。测试项目信号TITEM与由测试结果输出电路52提供的测试结果信号RSLT1同步输出。

图18显示了图17所示的数据输出电路54的细节。数据输出电路54具有一个nMOS晶体管，它将在失效模式信号FMD处于低电平时开启，以便把读数据信号DRDT1作为读数据信号DRDT输出，和另一个nMOS晶体管，它将在失效模式信号FMD处于高电平时开启，以便把测试项目信号TITEM作为读数据信号DRDT输出。

在本实施方案的半导体器件中，当接收失效模式信号FMODE(FMD)显示高电平时，不管失效，模式发生器38D产生所有的内部测试模式以便在第一测试模式中执行存储芯片14的测试。接着，逻辑芯片12D把测试项目信号TITEM和比较结果信号RSLT(RSLT1)一起输出。因此，能够响应失效模式信号FMODE来选择在第一失效后中断测试或者不管失效执行所有的测试。

本实施方案能够获得与前述第一实施方案相同的效果。此外，例如，在本实施方案中，通过在接着SIP的装配的最终测试中设置失效模式信号FMODE为低电平从而在第一失效后中断测试，可能迅速找到无缺陷产品。同时也可能通过在缺陷存储芯片14的分析中设定失效模式信号FMODE为高电平从而不管失效而执行所有的测试，较容易地评价存储芯片缺陷的起因。

还有可能通过，当缺陷分数高时，在大规模生产的开始期间设定失效模式信号FMODE为高电平从而不管失效执行所有的测试，而当缺陷分数低时，在大规模生产的稳定时期设定失效模式信号FMODE为低电平从而在第一失效后中断测试，缩短紧接着大规模生产稳定期的测试时间间隔。

当失效模式信号FMODE处于高电平时，依照内部测试模式将继续执行的测试项目(测试项目信号TITEM)从测试项目终端输出。因此，评价SIP的LSI检测器等等能够较容易地识别其中存在失效的测试项目。

图19显示了根据本发明的半导体器件的第六实施方案的存储测试电路24E。在本实施方案中，相应于前述第一，第二和第三实施方案的电路和信号以同样的参考标志来标记，它们的详细描述省略了。

存储测试电路24E具有模式设定电路36B(如在第三实施方案中)，模式发生器38A(如在第二实施方案中)，模式选择器40A(如在第二实施方案中)，数据转换电路42A(如在第二实施方案中)，数据比较器44(如在第一实施方案中)，命令提供电路46(如在第一实施方案中)，地址提供电路48(如在第一实施方案中)，数据提供电路50(如在第一实施方案中)，测试结果输出电路52(如在第一实施方案中)，以及，作为新增电路，接收来自模式发生器38A的期望数据EDT的模式改变电路56。

图20显示了图19中所示的模式改变电路56的细节。模式改变电路56具有一个nMOS晶体管，它响应模式设定信号MDSET4的低电平而开启从而把期望数据EDT作为期望数据EDT1输出，和另一个晶体管，它响应模式设定信号MDSET4的高电平而开启从而把期望数据EDT的反向电平作为期望数据EDT1输出。模式设定信号MDSET4与模式设定信号MODE2一致地改变，如在第三实施方案中。当接收模式信号MODE2(MODE)的模式终端起模式改变终端的作用时，模式信号MODE2作为模式改变信号起使期望数据反向的作用，如将在下面描述的一样。期望数据EDT1传输给数据比较器44并与来自数据转换电路42A的读数据信号CRDT进行比较。

在本实施方案中，当模式设定信号MDSET4处于高电平时，数据比较器44把期望数据EDT的反向电平和读数据信号CRDT作比较。此时，即使存储芯片14正确地运行，所有的测试总是失效。结果，如果在第一测试模式下运行的逻辑芯片的任何电路中发生失效并且即使比较结果总是经过(例如，从数据比较器44输出的比较结果信号CMP的零存储栈缺陷)，那么失效也能被发现。特殊地，如果测试存储芯片14是通过使第一测试模式和模式设定信号MDSET4相继设置为低电平然后到高电平，并且如果比较结果根据两个电平传送，那么逻辑芯片的缺陷被发现。

本实施方案能够获得与前述第一和第二实施方案相同的效果。此外，在本实施方案中，不仅是存储芯片14中的任何缺陷而且还有逻辑芯片中的任何缺陷都可能发现。

前述第一实施方案描述为通过在系统接线板10上安装逻辑芯片12和存储芯片14形成SIP的例子。本发明并不限于这样的实施方案。例如，可以通过把逻辑芯片经小块直接连到存储芯片上形成SIP。

前述第一实施方案描述为第一测试模式或者通过在第一测试模式上加上一个不同的测试模式而组成的第二测试模式输出到存储芯片14的例子。本发明并不限于这样的实施方案。例如，不包括虚拟写模式的第一测试模式，虚拟写模式把数据写进与存储芯片14中监控存储单元相邻的存储单元，或者包括这样的虚拟写模式的第二测试模式，都可以输出到存储芯片14中。在此情况下，虚拟写模式允许这些相邻存储单元之间的干涉可以被检查。因此，例如，可以通过执行这种测试使最终测试所需的费用最小，当制造条件变化时使用包含虚拟写模式的第二测试模式，而当制造条件稳定时使用第一测试模式。

前述第二实施方案描述为形成包含第一测试模式的第二测试模式是为了缩短测试时间的例子。本发明并不限于这样的实施方案。例如，如果安装了其电容根据SIP规格而不同的存储芯片，可以为各自特殊的存储芯片而形成第一和第二测试模式。同时，如果安装了不同类型的存储芯片，那么可以为各自特殊的存储芯片而形成第一和第二测试模式。

图21显示了根据本发明的半导体器件的第七实施方案。通过在系统接线板1上安装逻辑芯片2，NAND快闪存储器3(第一存储芯片)和伪SRAM 4(第二存储芯片)，形成了作为封装系统(以后仅仅称作SIP)的半导体器件。在图21中，在逻辑芯片2的外围附近显示的小圆圈代表SIP的外部终端，而用粗线表示的信号线每个都由许多信号线组成。逻辑芯片2具有控制存取快闪存储器(flash memory)3和伪SRAM 4的逻辑电路5。伪SRAM 4包括DRAM存储单元并且通过内部自动更新那些存储单元而作为SRAM运行。

逻辑芯片2具有外部终端EXT，测试开始终端TST，存储器选择终端MSEL，时钟终端CLK，和部件复原终端RESET。通过这些终端提供的信号在下面将用与这些终端相同的参考数字来标记。外部终端EXT接收由SIP的外部提供的外部信号EXT(地址信号，数据信号，命令信号等等)以便于存取快闪存储器3和伪SRAM 4。测试开始终端TST接收测试开始信号TST，它在快闪存储器3和伪SRAM 4的测试时被激活。当测试开始信号TST处于高电平，逻辑电路5识别出测试开始信号TST被激活。

存储器选择终端MSEL接收存储器选择信号MSEL，它选择存取快闪存储器3或者伪SRAM 4。当存储器选择信号MSEL处于高或低电平时，分别选择快闪存储器3或伪SRAM 4。时钟终端CLK从SIP的外部接收时钟信号CLK(系统时钟)。硬件复原终端RESET从SIP的外部接收硬件复原信号RESET。

逻辑电路5具有第一转换电路SW1，第二转换电路SW2，第三转换电路SW3，第一选择器SEL1，第二选择器SEL2，存取信号发生器6，缓冲电路7和分频器8(时钟转换器)。缓冲器(在图21中用三角形表示)考虑到信号线长度，电路驱动器功率等等嵌入电路元件之间。

当测试开始信号TST处于低电平时，第一转换电路SW1把外部信号EXT传输给第三转换电路SW3；而当测试开始信号TST处于高电平时，第一转换电路SW1把外部信号EXT作为测试信号TEST传输给第二转换电路SW2。当存储器选择信号MSEL处于高电平时，第二转换电路SW2把测试信号TEST传输给第一选择器SEL1；而当存储器选择信号MSEL处于低电平时，第二转换电路SW2把测试信号TEST传输给第二选择器SEL2。当存储器选择信号MSEL处于高电平时，第三转换电路SW3把外部信号EXT传输给存取信号发生器6；而当存储器选择信号MSEL处于低电平时，第三转换电路SW3把外部信号EXT传输给缓冲电路7。

在正常运行中，为了存取快闪存储器3，存取信号发生器6把由SIP外部提供的外部信号EXT转换成存储存取信号MAC1，它与快闪存储器3的界面匹配。存储存取信号MAC1通过第一选择器SEL1提供给快闪存储器3。

当测试开始信号TST处于低电平时，第一选择器SEL1把存储存取信号MAC1传输给快闪存储器3；当测试开始信号TST处于高电平时，第一选择器SEL1把测试信号TEST传输给快闪存储器3。

在正常运行中，缓冲区电路7调整通过第一转换电路SW1提供的外部信号EXT的时间并把时间调整信号作为存取伪SRAM 4的存储存取信号MAC2输出给第二选择器SEL2。当测试开始信号TST处于低电平时，第二选择器SEL2把缓冲电路7的输出传输给伪SRAM 4；而当测试开始信号TST处于高电平时，第二选择器SEL2把测试信号TEST传输给伪SRAM 4。

分频器8通过两个用以产生将应用于逻辑电路5的内部时钟信号ICLK，在频率上来除时钟信号CLK。内部时钟信号ICLK提供给存取信号发生器6，给缓冲电路7以及其它。快闪存储器3和伪SRAM 4是不同步的时钟，但是存取快闪存储器3和伪SRAM 4的信号是与内部时钟信号ICLK同步产生的。分频器8允许快闪存储器3和伪SRAM4在预先设定的频率下运行，独立于控制SIP的系统的系统时钟的频率。

图22显示了图21所示的第一，第二和第三转换电路SW1，SW2和SW3的细节。第一，第二和第三转换电路SW1，SW2和SW3每一个都包括两个CMOS传输门和控制这些CMOS传输门的反相器。

图23显示了图21中所示的第一和第二选择器SEL1和SEL2的细节。第一和第二选择器SEL1和SEL2每一个都包括两个CMOS传输门和一个控制这些CMOS传输门的反相器。

图24显示了外部信号EXT和将要提供给快闪存储器3和伪SRAM 4的信号之间的对应。这个例子将在下面相对于读操作来描述。

在正常运行模式中，存取快闪存储器3的系统把地址信号AD0-23，芯片启动信号/CE1，输出启动信号/OE和写启动信号/WE作为外部信号EXT输入到SIP，并输入/重新取回数据信号DQ0-15到/从SIP中。这些信号的时间和顺序不是那些与快闪存储器3的界面匹配的时间和顺序。图21省略了数据信号DQ0-15的输出路径。

输出外部信号EXT通过图21所示的第一转换电路SW1提供给存取信号发生器6。存取信号发生器6基于接收信号的信号来存取快闪存储器3。也就是说，存取信号发生器6把提供给逻辑芯片2的外部信号EXT转换成与快闪存储器3的界面匹配的信号。存取信号发生器6把数据信号DQ0-15和地址信号AD0-23作为数据信号I/O0-15输出，并且也把芯片启动信号/CE1，输出启动信号/OE和写启动信号/WE各自作为芯片启动信号/CE，读启动信号/RE和写启动信号/WE输出。同时，存取信号发生器6基于接收信号产生地址锁存启动信号ALE，命令锁存启动信号CLE，写保护信号/WP，和备用地区启动信号/SE并把这些产生的信号输出到快闪存储器3。

另一方面，在测试模式中，存取快闪存储器3的系统把数据信号DQ0-15，地址信号AD22，地址信号AD23，芯片起动信号/CE1，高字节控制信号/UB，低字节控制信号/LB，输出启动信号/OE和写启动信号/WE作为外部信号EXT输入到SIP中，这些提供给快闪存储器3时分别作为地址信号I/O0-15，地址锁存启动信号ALE，命令锁存启动信号CLE，芯片启动信号/CE，写保护信号/WP，备用地区启动信号/SE，读启动信号/RE，写启动信号/WE。这些信号的时间和顺序是那些与快闪存储器3的界面匹配的时间与顺序。也就是说，存取快闪存储器3的信号(命令和其它)是由SIP的外部直接提供的。换句话说，外部系统能够直接存取快闪存储器3。

在测试模式中，外部终端EXT和存取信号发生器6之间的联系被第一转换电路SW1切断。也就是说，测试信号TEST不提供给存取信号发生器6。既然输入到存取信号发生器6的信号的电平不改变，那么存取信号发生器6的内部保持静态。

另一方面，在正常运行和测试模式中，存取伪SRAM 4的系统把数据信号DQ0-15，地址信号AD0-23，芯片启动信号/CE，/CE1和CE2，高字节控制信号/UB，低字节控制信号/LB，输出启动信号/OE和写启动信号/WE作为外部信号EXT输入到SIP中。在正常运行模式中，输入到SIP的外部信号EXT在时间上被图21所示的缓冲电路7调整并被输入伪SRAM 4中。在测试模式中，输入到SIP的外部信号EXT通过第一转换电路SW1和第二选择器SEL2直接提供给伪SRAM 4。

在本实施方案中，在正常运行模式下，当系统存取快闪存储器3时，测试开始信号TST被导致显示低电平，而存储器选择信号MSEL被导致显示高电平。提供来存取快闪存储器3的外部信号EXT通过第一和第三转换电路SW1和SW3提供给存取信号发生器6。然后，由存取信号发生器6提供的存储存取信号MAC1提供给快闪存储器3，以便于快闪存储器3运行。

在测试模式中，当系统直接应用外部信号EXT于快闪存储器3以便于测试快闪存储器3时，测试开始信号TST和存储器选择信号MSEL被导致显示它们各自的高电平。从外部提供来存取快闪存储器3的测试信号TEST(外部信号EXT)通过第一和第二转换电路SW1和SW2和第一选择器SEL1提供给快闪存储器3。然后，快闪存储器3得到测试。

另一方面，在正常运行模式下，当系统存取伪SRAM 4时，测试开始信号TST和存储器选择信号MSEL被导致显示它们各自的低电平。提供来存取伪SRAM 4的外部信号EXT通过第一和第三转换电路SW1和SW3提供给缓冲电路7。然后，缓冲电路7在时间上调整接收到的信号并把它们作为存储器存取信号MAC2输出，它提供给伪SRAM 4，以便于伪SRAM 4运行。

在测试模式中，当系统直接应用外部信号EXT于伪SRAM 4以便于测试伪SRAM 4时，测试开始信号TST和存储器选择信号MSEL被导致分别显示高电平和低电平。从外部提供来存取伪SRAM 4的测试信号TEST(外部信号EXT)通过第一和第二转换电路SW1和SW2和第二选择器SEL2提供给伪SRAM 4。然后，伪SRAM 4得到测试。

如上可见，本实施方案中，在测试模式下，外部信号EXT(测试信号)能直接应用于快闪存储器3或者伪SRAM 4而不通过任何逻辑电路或逻辑芯片中的类似电路提供。换句话说，逻辑电路2中传输测试信号TEST的路径仅仅包括第一和第二转换电路SW1和SW2(每一个都是由CMOS传输门形成)，第一和第二选择器SEL1和SEL2(每一个也是由CMOS传输门形成)，以及缓冲器(在图21中用三角形表示)。因此，测试信号TEST能够在逻辑电路5中几乎不延迟地传输到快闪存储器3或伪SRAM 4中。

由许多位组成的测试信号TEST通过同样的电路路径(第一和第二转换电路SW1和SW2，一个缓冲器和第一选择器SEL1；或第一和第二转换电路SW1和SW2，一个缓冲器和第二选择器SEL2)。这样能防止逻辑电路5中的测试信号TEST在时间上偏离另一个。结果，详细的测试能够实行精确的时间选择。

在测试模式中，外部信号EXT能够直接提供给快闪存储器3而不需要存取信号发生器6执行外部信号EXT的命令转化。因此，应用于快闪存储器3的检验测试中的测试程序也能应用于SIP的测试。结果，测试费用能够减少。

在测试模式中，第一转换电路SW1和测试开始信号TST不发挥向存取信号发生器6提供测试信号TEST的作用。这样能防止存取信号发生器6出现故障。同时，既然输入到存取信号发生器6的信号的电平不改变，存取信号发生器6的内部保持静态。结果，测试中的能耗能够减少。

存储器选择信号MSEL和第二转换电路SW2发挥作用从而向快闪存储器3或伪SRAM 4输出测试信号TEST。因此，快闪存储器3和伪SRAM 4能够独立地得到测试。

由外部提供的时钟信号CLK的频率被分频器8改变然后提供给逻辑电路5的内部电路。这样就允许了逻辑电路5，快闪存储器3和伪SRAM 4在最适宜的时间运行，而不依赖于其中安装了SIP的系统的时钟周期。

图25显示了根据本发明半导体器件的第八实施方案。在此实施方案中，相应于前述第七实施方案的电路和信号以同样的参考标志来标记，它们的详细描述省略了。

在第八实施方案中，通过在系统接线板1A上安装快闪存储器3和伪SRAM 4A，形成了SIP。伪SRAM 4A具有和第七实施方案中一样的伪SRAM磁心4B和逻辑电路5。也就是说，控制快闪存储器3和伪SRAM磁心4B的逻辑电路5形成在伪SRAM 4A中。伪SRAM磁心4B具有和第七实施方案的伪SRAM 4相同的电容和终端。第八实施方案中的其它结构与第七实施方案中的相同。

本实施方案能够获得与前述第七实施方案类似的效果。

图26显示了根据本发明半导体器件的第九实施方案。在此实施方案中，相应于前述第七实施方案的电路和信号以同样的参考标志来标记，它们的详细描述省略了。

在第九实施方案中，通过在系统接线板1B上安装逻辑芯片2B，快闪存储器3和伪SRAM 4，形成了SIP。逻辑芯片2B具有逻辑电路5B。逻辑芯片2B具有测试模式终端TMD来接收测试模式信号TMD，它选择使用外部信号EXT或使用逻辑电路5B中产生的测试模式来测试快闪存储器3或者伪SRAM 4。

逻辑电路5B的形成是通过在第七实施方案中的逻辑电路5上加上第一测试模式发生器9A，第二测试模式发生器9B，第三选择器SEL3和第四选择器SEL4。第三选择器SEL3分布在第二转换电路SW2和第一选择器SEL1之间。第四选择器SEL4分布在第二转换电路SW2和第二选择器SEL2之间。第九实施方案的其它结构与第七实施方案相同。

第一测试模式发生器9A产生用来测试快闪存储器3的第一测试模式信号PAT1。第二测试模式发生器9B产生用来测试伪SRAM 4的第二测试模式信号PAT2。

当测试模式信号TMD处于低电平(第一测试模式)时，第三选择器SEL3把通过第一和第二转换电路SW1和SW2提供的测试信号TEST传输给第一选择器SEL1。当测试模式信号TMD处于高电平(第二测试模式)时，第三选择器SEL3把第一测试模式信号PAT1传输给第一选择器SEL1。

当测试模式信号TMD处于低电平(第一测试模式)时，第四选择器SEL4把通过第一和第二转换电路SW1和SW2提供的测试信号TEST传输给第二选择器SEL2。当测试模式信号TMD处于高电平(第二测试模式)时，第四选择器SEL4把第二测试模式信号PAT2传输给第二选择器SEL2。

第一和第二测试模式发生器9A和9B互相独立运行。换句话说，这些发生器9A和9B可以分离或者同时运行。

图27显示了图26所示的第三和第四选择器SEL3和SEL4的细节。第三和第四选择器SEL3和SEL4每一个都包括两个CMOS传输门和一个控制这些CMOS传输门的反相器。

在本实施方案中，在正常运行模式下，当系统存取快闪存储器3时，测试开始信号TST被导致显示低电平，而存储器选择信号MSEL被导致显示高电平。测试模式信号TMD可以显示任一电平。提供来存取快闪存储器3的外部信号EXT通过第一和第三转换电路SW1和SW3提供给存取信号发生器6。然后，由存取信号发生器6提供的存储存取信号MAC1提供给快闪存储器3，以便于快闪存储器3运行。

在测试模式中，当系统直接应用外部信号EXT于快闪存储器3以便于测试快闪存储器3时，测试开始信号TST和存储器选择信号MSEL被导致显示它们各自的高电平，而测试模式信号TMD被导致显示低电平。从外部提供来存取快闪存储器3的测试信号TEST(外部信号EXT)通过第一和第二转换电路SW1和SW2以及第三和第一选择器SEL3和SEL1提供给快闪存储器3。然后，快闪存储器3得到测试。

在测试模式中，当在逻辑电路5B中产生的测试模式被提供到快闪存储器3以测试快闪存储器3时，测试开始信号TST和测试模式信号TMD被导致显示高电平。存储器选择信号MSEL可显示任一电平。于是，系统向逻辑芯片2B施加测试命令等，第一测试模式发生器9A运行以产生第一测试模式信号PAT1，第一测试模式信号PAT1通过第三和第一选择器SEL3和SEL1提供给快闪存储器3。于是，快闪存储器3得到测试。

另一方面，在正常运行模式下，当系统存取伪SRAM 4时，测试开始信号TST和存储器选择信号MSEL被导致显示它们各自的低电平。测试模式信号TMD可以显示任一电平。提供来存取伪SRAM 4的外部信号EXT通过第一和第三转换电路SW1和SW3提供给缓冲电路7。然后，缓冲电路7在时间上调整接收到的信号并把它们作为存储器存取信号MAC2输出，它提供给伪SRAM 4，以便于伪SRAM 4运行。

在测试模式中，当系统直接应用外部信号EXT于伪SRAM 4以便于测试伪SRAM 4时，测试开始信号TST被导致显示高电平，而存储器选择信号MSEL和测试模式信号TMD被导致显示它们各自的低电平。从外部提供来存取伪SRAM 4的测试信号TEST(外部信号EXT)通过第一和第二转换电路SW1和SW2以及第四和第二选择器SEL4和SEL2提供给伪SRAM 4。然后，伪SRAM 4得到测试。

在测试模式中，当逻辑电路5B中产生的测试模式应用于伪SRAM4以便测试伪SRAM 4时，测试开始信号TST和测试模式信号TMD被导致显示它们各自的高电平。存储器选择信号MSEL可以显示任一电平。然后，系统应用测试命令和其它命令于逻辑芯片2B，由此第二测试模式发生器9B运行以产生第二测试模式信号PAT2。第二测试模式信号PAT2通过第四和第二选择器SEL4和SEL2提供给伪SRAM4。然后，伪SRAM 4得到测试。

应该注意到第一和第二测试模式发生器9A和9B可以同时被激活以便同时测试快闪存储器3和伪SRAM 4。

本实施方案能够获得和前述第七实施方案类似的效果。此外，在本实施方案中，第一和第二测试模式发生器9A和9B允许在不从外部接收测试信号TEST的情况下测试快闪存储器3和伪SRAM 4。也就是说，能够实行SIP中的存储芯片的内置自测试(BIST)。

既然第一和第二测试模式发生器9A和9B能够互相独立运行，那么就可能分开或同时测试快闪存储器3和伪SRAM 4。同时执行测试能够缩短测试时间并减少测试费用。

图28显示了根据本发明半导体器件的第十实施方案。在此实施方案中，相应于前述第一和第九实施方案的电路和信号以同样的参考标志来标记，它们的详细描述省略了。

在第十实施方案中，通过在系统接线板1C上安装快闪存储器3和伪SRAM 4C，形成了SIP。伪SRAM 4C具有与第九实施方案中相同的逻辑电路5B和与第八实施方案中相同的伪SRAM磁心4B。也就是，控制快闪存储器3和伪SRAM磁心4B的逻辑电路5B形成在伪SRAM 4C中。第十实施方案的其他结构与第九实施方案中相同。

本实施方案能够获得与前述第七实施方案类似的效果。

图29显示了根据本发明半导体器件的第十一实施方案。在此实施方案中，相应于前述第一和第九实施方案的电路和信号以同样的参考标志来标记，它们的详细描述省略了。

在第十一实施方案中，具有逻辑电路5D的逻辑芯片2D代替了第九实施方案中的逻辑芯片2B。通过在第九实施方案的逻辑电路5B中删除第一和第二转换电路SW1和SW2，构成了逻辑电路5D。第十一实施方案的其他结构与第九实施方案中相同。

本实施方案能够获得与前述第一和第九实施方案类似的效果。

图30显示了根据本发明半导体器件的第十二实施方案。在此实施方案中，相应于前述第一，第二，第三和第七实施方案的电路和信号以同样的参考标志来标记，它们的详细描述省略了。

在此第十二实施方案中，通过在系统接线板1E上安装快闪存储器3和伪SRAM 4E，形成了SIP。伪SRAM 4E具有与第十一实施方案中相同的逻辑电路5D和与第八实施方案中相同的伪SRAM磁心4B。也就是，控制快闪存储器3和伪SRAM磁心4B的逻辑电路5D形成在伪SRAM 4E中。第十二实施方案的其他结构与第十一实施方案中相同。

图31显示了根据本发明半导体器件的第十三实施方案。在此实施方案中，相应于前述第一和第九实施方案的电路和信号以同样的参考标志来标记，它们的详细描述省略了。

在此第十三实施方案中，通过在系统接线板1F上安装逻辑芯片2F，快闪存储器3和伪SRAM 4，形成了SIP。逻辑芯片2F具有逻辑电路5F，其中形成了产生内部时钟信号ICLK的振荡器11(时钟发生器)，代替了第九实施方案的逻辑电路5B中的分频器8。也就是，逻辑芯片2F和逻辑电路5F没有时钟终端。第十三实施方案的其它结构与第九实施方案相同。由振荡器11产生的内部时钟信号ICLK应用于逻辑芯片2F的内部电路和逻辑电路5F中。

本实施方案能够获得与前述第一和第九实施方案类似的效果。此外，既然振荡器11能够在逻辑电路5F中产生内部时钟信号ICLK，那么不需要提供任何时钟终端来从外部接收时钟信号。

图32显示了根据本发明半导体器件的第十四实施方案。在此实施方案中，相应于前述第一，第三和第十三实施方案的电路和信号以同样的参考标志来标记，它们的详细描述省略了。

在此第十四实施方案中，通过在系统接线板1G上安装快闪存储器3和伪SRAM 4F，形成了SIP。伪SRAM 4F具有与第十三实施方案中相同的逻辑电路5F和与第八实施方案中相同的伪SRAM磁心4B。也就是，控制快闪存储器3和伪SRAM磁心4B的逻辑电路5F形成在伪SRAM 4F中。第十四实施方案的其他结构与第十一实施方案中相同。

前述第七实施方案描述为通过在系统接线板10上安装逻辑芯片2，快闪存储器3和伪SRAM 4形成SIP的例子。本发明并不限于这样的实施方案。例如，可以通过在逻辑芯片上堆叠快闪存储器和伪SRAM而形成SIP。作为代替，本发明能够应用于MCP，其中安装了逻辑芯片2，快闪存储器3和伪SRAM4。

本发明不局限于以上实施方案，不离开本发明的精神和范围，能够获得多种修改。在部分或者全部组件上能够获得任何的改进。

Claims

1.一种包括逻辑芯片和被所述逻辑芯片存取的存储芯片的半导体器件，它安装在单一的封装中，

所述逻辑芯片包括：

模式选择终端，用来接收模式选择信号，它选择第一和第二测试模式中的一个来测试所述存储芯片；

模式发生器，用来在所述第一测试模式下运行从而为所述存储芯片产生内部测试模式；

测试结果终端，用来输出根据所述内部测试模式执行的测试的结果；

第一多功能终端，在所述第二测试模式中起测试终端的作用而在正常运行下起正常终端的作用；和

模式选择器，用来在所述第一测试模式下选择从所述模式发生器输出的所述内部测试模式，在所述第二测试模式下选择通过所述测试终端提供的外部测试模式，并把所选择的测试模式输出到所述存储芯片中。

2.根据权利要求1的半导体器件，其中：

所述逻辑芯片具有接收模式选择信号的模式选择终端；和

所述模式发生器具有产生许多所述内部测试模式并响应所述模式选择信号而输出内部测试模式中的一个的功能。

3.根据权利要求2的半导体器件，其中：

两个所述内部测试模式是第一测试模式和由在所述第一测试模式上加上一个不同的测试模式而组成的第二测试模式。

4.根据权利要求2的半导体器件，其中：

两个所述内部测试模式是不包含向与存储芯片中的监视存储单元相邻的存储单元写入数据的虚拟写模式的第一测试模式，和包含所述虚拟写模式的第二测试模式。

5.根据权利要求1的半导体器件，其中：

所述逻辑芯片具有接收时间选择信号的时间选择终端；

所述存储芯片包括存储单元，和用来从所述存储单元输入数据和输出数据的位线；以及

所述模式发生器包括加压控制电路，它根据所述时间选择信号，改变从向所述存储单元写入数据的末期到开始向位线加压的时间间隔。

6.根据权利要求1的半导体器件，其中：

所述逻辑芯片具有接收时间选择信号的时间选择终端；

所述存储芯片包括可变存储单元，它们每一个都具有保持数据的电容器；以及

所述模式发生器包括更新控制电路，用来根据所述时间选择信号改变执行所述存储单元的更新运行的间隔。

7.根据权利要求1的半导体器件，其中所述逻辑芯片具有：

接收失效模式信号的失效模式终端；和

失效模式选择器，用来在所述第一测试模式下根据所述失效模式信号选择在紧接着第一失效后测试中断或者不管失效执行所有的测试。

8.根据权利要求7的半导体器件，其中

所述逻辑芯片具有第二多功能终端，它在所述第一测试模式下起测试项目终端的作用而在所述正常运行下起所述正常终端的作用。所述测试项目终端根据所述内部测试模式输出将连续执行的测试项目。

9.根据权利要求1的半导体器件，其中所述逻辑芯片具有：

模式改变终端，用来接收模式改变信号；

模式改变电路，用来根据所述模式改变信号改变期望数据；和

数据比较器，用来根据所述模式改变信号接收从所述模式改变电路输出的正确或不正确的期望数据，把接收到的数据和从所述存储芯片中读的数据比较，并把比较结果作为所述测试结果输出。

10.半导体器件包括：

存储连接终端，连接于安装在与半导体器件相同的封装中的存储芯片的终端上；

模式发生器，在所述第一测试模式下运行以便为所述存储芯片产生内部测试模式；

多功能终端，在所述第二测试模式下起测试终端的作用而在正常运行下起正常终端的作用；和

模式选择器，用来在所述第一测试模式下选择从所述模式发生器输出的所述内部测试模式，在所述第二测试模式下选择通过所述测试终端提供的内部测试模式，并把所选择的测试模式输出到所述存储芯片。

11.安装在单一封装中的半导体器件包括第一和第二存储芯片和具有控制所述第一和第二存储芯片的逻辑电路的逻辑芯片，其中所述逻辑电路包括：

外部终端，用来接收存取所述第一和第二存储芯片的外部信号；

测试开始终端，用来接收测试开始信号，它在所述第一和第二存储芯片中的至少一个被测试时被激活而当所述第一和第二存储芯片都正常运行时不被激活；

存取信号发生器，用来把存取所述第一存储芯片的外部信号转换成与所述第一存储芯片的界面匹配的存储器存取信号；和

第一选择器，用来在所述测试开始信号的激活期间选择所述外部信号，在所述测试开始信号的非激活期间选择所述存储器存取信号作为测试信号，并把所选择的信号输出到所述第一存储芯片。

12.根据权利要求11的半导体器件，其中

所述逻辑电路具有第一转换电路，它在所述测试开始信号激活期间把所述外部信号作为所述测试信号输出到所述第一选择器，而在所述测试开始信号非激活期间把所述外部信号输出到所述存取信号发生器。

13.根据权利要求12的半导体器件，其中所述逻辑电路具有：

存储器选择终端，用来接收存储器选择信号，它选择所述第一和第二存储芯片来作测试；

缓冲电路，用来接收存取所述第二存储芯片的所述外部信号；

第二选择器，用来在所述测试开始信号的激活期间选择所述测试信号，在所述测试开始信号的非激活期间选择通过所述缓冲电路传输的外部信号，并且把所选择的信号输出给所述第二存储芯片；和

第二转换电路，分布在所述第一转换电路和所述第一选择器之间，用来根据所述存储选择信号把通过所述第一转换电路提供的所述测试信号输出到所述第一和第二选择器中的一个。

14.根据权利要求13的半导体器件，其中所述逻辑电路具有：

测试模式终端，用来接收测试模式信号，它在所述测试开始信号激活期间选择测试模式中的一个；

第一测试模式发生器，用来产生测试所述第一存储芯片的第一测试模式信号；和

第三选择器，分布在所述第二转换电路和所述第一选择器之间，用来在所述测试模式信号代表第一测试模式时选择通过所述第二转换电路提供的所述外部信号，在所述测试模式信号代表第二测试模式时选择所述第一测试模式信号，并把所选择的信号作为所述测试信号输出到所述第一选择器。

15.根据权利要求14的半导体器件，其中所述逻辑电路具有：

第二测试模式发生器，用来产生测试所述第二存储芯片的第二测试模式信号；和

第四选择器，分布在所述第二转换电路和所述第二选择器之间，用来在所述测试模式信号代表第一测试模式时选择通过所述第二转换电路提供的所述外部信号，在所述测试模式信号代表第二测试模式时选择所述第二测试模式信号，并把所选择的信号作为所述测试信号输出到所述第二选择器。

16.根据权利要求11的半导体器件，其中所述逻辑电路具有

第三选择器，分布在所述外部终端和所述第一选择器之间，用来在所述测试模式信号代表第一测试模式时选择所述外部信号，在所述测试模式信号代表第二测试模式时选择所述第一测试模式信号，并把所选择的信号作为所述测试信号输出到所述第一选择器。

17.根据权利要求16的半导体器件，其中所述逻辑电路具有：

第四选择器，分布在所述外部终端和第二选择器之间，用来在所述测试模式信号代表第一测试模式时选择所述外部信号，在所述测试模式信号代表第二测试模式时选择所述第二测试模式信号，并把所选择的信号作为所述测试信号输出到所述第二选择器。

18.根据权利要求11的半导体器件，其中所述逻辑电路具有：

接收时钟信号的时钟终端；和

时钟转换器，用来转换在所述时钟终端接收到的所述时钟信号的频率并把转换了的时钟信号提供到所述逻辑电路的内部电路中。

19.根据权利要求11的半导体器件，其中

所述逻辑电路具有时钟发生器，用来产生将应用于所述逻辑电路的内部电路的时钟信号。

20.根据权利要求11的半导体器件，其中：

所述第一存储芯片是非易失性存储器；并且

所述第二存储芯片易失性存储器。

21.根据权利要求20的半导体器件，其中：

所述第一存储芯片是快闪存储器；而

所述第二存储芯片是伪SRAM。

22.安装在同一个封装中的半导体器件包括第一和第二存储芯片，第二存储芯片包括控制所述第一和第二存储芯片的逻辑电路，其中所述逻辑电路包括：

第一选择器，用来在所述测试开始信号的激活期间选择所述外部信号作为测试信号，在所述测试开始信号的非激活期间选择所述存储器存取信号，并把所选择的信号输出到所述第一存储芯片。

23.根据权利要求22的半导体器件，其中

24.根据权利要求23的半导体器件，其中所述逻辑电路具有：

25.根据权利要求24的半导体器件，其中所述逻辑电路具有：

26.根据权利要求25的半导体器件，其中所述逻辑电路具有：

27.根据权利要求22的半导体器件，其中所述逻辑电路具有

28.根据权利要求27的半导体器件，其中所述逻辑电路具有：

29.根据权利要求22的半导体器件，其中所述逻辑电路具有：

接收时钟信号的时钟终端；和

30.根据权利要求22的半导体器件，其中

31.根据权利要求22的半导体器件，其中：

所述第一存储芯片是非易失性存储器；并且

所述第二存储芯片易失性存储器。

32.根据权利要求31的半导体器件，其中：

所述第一存储芯片是快闪存储器；而

所述第二存储芯片是伪SRAM。