JP4302354B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4302354B2 JP4302354B2 JP2002018455A JP2002018455A JP4302354B2 JP 4302354 B2 JP4302354 B2 JP 4302354B2 JP 2002018455 A JP2002018455 A JP 2002018455A JP 2002018455 A JP2002018455 A JP 2002018455A JP 4302354 B2 JP4302354 B2 JP 4302354B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- test
- circuit
- memory
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electronic Switches (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、複数のチップを同一のパッケージ内に実装し、１パッケージでシステムを構成する半導体装置に関する。特に、本発明は、上記半導体装置を構成するメモリチップの試験技術に関する。
また、本発明は、上記半導体装置を構成する半導体チップで使用するクロック信号の供給技術に関する。
【０００２】
【従来の技術】
近時、プロセス技術が異なるメモリチップ、ディジタルチップ、アナログチップ、および受動部品等を１パッケージに収納し、システムとして動作する半導体装置を構成するパッケージング技術が開発されている。特に、チップ間の配線の影響を考慮するなどして、LSI設計工程だけでなく実装工程まで含めた設計環境を用いて開発された半導体装置は、システム・イン・パッケージ（以下、SIPと称する）またはマルチ・チップ・パッケージ（以下MCPと称する）と称されている。
【０００３】
この種のSIP、MCPの試験は、従来のマルチ・チップ・モジュール（MCM）の試験と同様に行われる。例えば、メモリチップとロジックチップを実装してSIPを構成する場合、SIPの組み立て後、メモリチップの機能試験、ロジックチップ機能試験、およびメモリチップとロジックチップの間の相互接続試験が行われる。
【０００４】
【発明が解決しようとする課題】
SIPに実装されるメモリチップがロジックチップのみによってアクセスされる場合、メモリチップの端子をSIPの外部端子に接続する必要はない。このとき、メモリチップは、ロジックチップを介して試験される。この場合、メモリチップの試験は、ロジックチップに様々なデータを設定することで行われるため、試験時間が長くなるという問題があった。試験時間の長さは、製造コストに直接影響する。また、ロジックチップに様々なデータを設定し、ロジックチップがメモリチップをアクセスする信号を生成する場合、メモリチップ単体の試験で使用する試験プログラムを流用できないという問題があった。ここで、メモリチップ単体を試験する試験プログラムは、例えば、ウエハ上に複数形成されたメモリチップを試験するためのプローブ試験で使用される。
【０００５】
この問題に対処するため、従来では、SIPに実装されるメモリチップがロジックチップによってのみアクセスされる場合にも、メモリチップの端子は、SIPの外部端子に接続されていた。このようにすることで、SIPの組み立て後にも、SIPの外部からメモリチップを直接アクセスできるため、メモリチップの機能試験の時間を短縮できる。
【０００６】
しかし、メモリチップの端子をSIPの外部端子に接続した場合、SIPの端子数が増加してしまう。例えば、メモリチップとロジックチップとがシステム基板上に搭載される場合、システム基板上に形成される端子数が増加してしまう。この結果、SIPのサイズが大きくなり、SIPの製造コストが増加するという問題があった。
【０００７】
一方、メモリチップ内に組み込み自己検査（BIST；Built-in Self Test）のための検査回路を形成し、ロジックチップから検査回路を制御することで、SIPに組み立てた後にもメモリチップを試験できる技術が開発されている。しかし、上記検査回路では、通常動作で使用するロジックチップとメモリチップとのインタフェースを試験できない。
【０００８】
本発明の目的は、半導体装置に実装されたメモリチップの試験プログラムの開発コストを削減することにある。
本発明の別の目的は、半導体装置に実装された複数のメモリチップを確実に試験することにある。
本発明の別の目的は、複数のメモリチップおよびこれ等メモリチップを制御するロジックチップが実装された半導体装置において、ロジックチップに最適なクロック信号を供給することにある。
【０００９】
【課題を解決するための手段】
請求項１の半導体装置は、第１メモリチップおよび第２メモリチップと、これ等メモリチップを制御するロジック回路を有するロジックチップとが、１つのパッケージに実装されて構成されている。請求項２の半導体装置は、第１および第２メモリチップが１つのパッケージに実装され、第１および第２メモリチップを制御するロジック回路が第２メモリチップ内に含まれて構成されている。すなわち、半導体装置は、システム・イン・パッケージ（SIP）またはマルチ・チップ・パッケージ（MCP）として構成されている。なお、第１メモリチップのインタフェースと、第２メモリチップのインタフェースとは異なるインタフェースである。例えば、第１メモリチップは、フラッシュメモリ等の不揮発性メモリであり、第２メモリチップは、DRAM、SRAMおよび擬似SRAM等の揮発性メモリである。
【００１０】
ロジック回路は、外部端子、試験起動端子、アクセス信号生成回路、バッファ回路、第１選択回路および第２選択回路を有している。外部端子は、第１および第２メモリチップをアクセスするために半導体装置の外部から供給される外部信号を受信する。試験起動端子は、第１および第２メモリチップの少なくともいずれかの試験時に活性化され、第１および第２メモリチップの通常動作時に非活性化される試験起動信号を受信する。
【００１１】
アクセス信号生成回路は、第１メモリチップをアクセスするために供給される外部信号を、第１メモリチップのインタフェースに合わせた第１メモリアクセス信号に変換する。第１選択回路は、試験起動信号の活性化時に外部信号を試験信号として選択し、試験起動信号の非活性化時に第１メモリアクセス信号を選択し、選択した信号を第１メモリチップに出力する。すなわち、試験モード時に、第１選択回路により外部信号を選択することで、第１メモリチップを外部から直接アクセスできる。このため、第１メモリチップ単体を試験する試験プログラムを、半導体装置の組み立て後の試験プログラムとして流用できる。この結果、プログラム開発等にかかる試験コストを削減できる。
また、バッファ回路は、第２メモリチップをアクセスするために供給される外部信号を、第２メモリチップのインタフェースに合わせた第２メモリアクセス信号に変換する。第２選択回路は、試験起動信号の活性化時に外部信号を試験信号として選択し、試験起動信号の非活性化時に第２メモリアクセス信号を選択し、選択した信号を第２メモリチップに出力する。すなわち、試験モード時に、第２選択回路により外部信号を選択することで、第２メモリチップを外部から直接アクセスできる。第２選択回路により、第２メモリチップの試験時に、バッファ回路を介さずに第２メモリチップに試験信号が直接供給されるため、試験信号のロジック回路内での遅延はほとんどない。さらに、試験信号のタイミングが互いにずれることを防止できる。
【００１２】
半導体装置を組み立てた後に、ロジック回路を介してメモリチップを試験できるので、半導体装置に実装されるチップの相互接続試験を実行できる。
請求項３の半導体装置では、ロジック回路は、第１スイッチ回路を有している。第１スイッチ回路は、外部端子から供給される外部信号を、試験起動信号の活性化時に試験信号として第１選択回路に出力し、試験起動信号の非活性化時にアクセス信号生成回路に出力する。このため、試験起動信号の活性化時に、外部信号（試験信号）は、アクセス信号生成回路に供給されない。したがって、アクセス信号生成回路の誤動作を防止できる。また、アクセス信号生成回路への入力信号のレベルが変化しないため、アクセス信号生成回路の内部は静的状態に保たれる。この結果、試験時の消費電力を低減できる。
【００１３】
請求項４の半導体装置では、ロジック回路は、メモリ選択端子および第２スイッチ回路を有している。メモリ選択端子は、試験する第１および第２メモリチップを選択するためにメモリ選択信号を受信する。
【００１４】
第２スイッチ回路は、第１スイッチ回路と第１選択回路との間に配置されている。第２スイッチ回路は、第１スイッチ回路を介して供給される試験信号を、メモリ選択信号に応じて第１選択回路または第２選択回路に伝達する。
【００１５】
メモリ選択信号および第２スイッチ回路により、試験信号の出力先を第１メモリチップまたは第２メモリチップに決められるため、第１および第２メモリチップをそれぞれ独立に試験できる。
【００１６】
請求項５および請求項７の半導体装置では、ロジック回路は、試験モード端子、第１試験パターン生成回路、および第３選択回路を有している。試験モード端子は、試験起動信号の活性化時に、試験モードを選択するための試験モード信号を受信する。第１試験パターン生成回路は、第１メモリチップを試験するための第１試験パターン信号を生成する。
【００１７】
第３選択回路は、第２スイッチ回路と第１選択回路との間に配置されている。第３選択回路は、試験モード信号が第１試験モードを示すときに第２スイッチ回路を介して供給される外部信号を選択し、試験モード信号が第２試験モードを示すときに第１試験パターン信号を選択し、選択した信号を試験信号として第１選択回路に出力する。
【００１８】
第１試験パターン生成回路により、外部から試験信号を受けることなく第１メモリチップを試験できる。すなわち、SIPまたはMCPにおいて、内蔵するメモリチップの組み込み自己検査（BIST；Built-in Self Test）を実行できる。
請求項６および請求項８の半導体装置では、ロジック回路は、第２試験パターン生成回路および第４選択回路を有している。第２試験パターン生成回路は、第２メモリチップを試験するための第２試験パターン信号を生成する。第４選択回路は、第２スイッチ回路と第２選択回路との間に配置されている。第４選択回路は、試験モード信号が第１試験モードを示すときに第２スイッチ回路を介して供給される外部信号を選択し、試験モード信号が第２試験モードを示すときに第２試験パターン信号を選択し、選択した信号を試験信号として第２選択回路に出力する。
【００１９】
第２試験パターン生成回路により、外部から試験信号を受けることなく第２メモリチップを試験できる。すなわち、SIPまたはMCPにおいて、内蔵するメモリチップの組み込み自己検査（BIST；Built-in Self Test）を実行できる。
請求項９の半導体装置では、ロジック回路は、クロック端子およびクロック変換回路を有している。クロック端子は、半導体装置の外部から供給されるクロック信号を受信する。クロック変換回路は、クロック端子で受けたクロック信号の周波数を変換し、変換したクロック信号をロジック回路内の内部回路に供給する。このため、半導体装置が搭載されるシステムのクロック信号周期に依存することなくロジック回路、第１および第２メモリチップを最適なタイミングで動作できる。
【００２０】
請求項１０の半導体装置では、ロジック回路は、このロジック回路内の内部回路で使用するクロック信号を生成するクロック生成回路を有している。ロジック回路内でクロック信号が生成できるため、外部からクロック信号を受ける必要が無くなり、クロック端子を不要にできる。また、半導体装置が搭載されるシステムのクロック周期に依存することなくロジック回路、第１および第２メモリチップを最適なタイミングで動作できる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体装置の第１の実施形態を示している。この実施形態は、請求項１、請求項３、請求項４、および請求項９に対応している。この半導体装置は、システム基板１上にロジックチップ２、NAND型フラッシュメモリ３（第１メモリチップ）、および擬似SRAM４（第２メモリチップ）を搭載してシステム・イン・パッケージ（以下、単にSIPと称する）として形成されている。図中、ロジックチップ２の周囲の丸印は、外部端子を示している。太線で示した信号線は、複数本で構成されている。ロジックチップ２は、フラッシュメモリ３および擬似SRAM４のアクセスを制御するロジック回路５を有している。擬似SRAM４は、DRAMのメモリセルを内蔵しており、これ等メモリセルを内部で自動的にリフレッシュすることで、SRAMとして動作する。
【００２２】
ロジックチップ２は、外部端子EXT、試験起動端子TST、メモリ選択端子MSEL、クロック端子CLK、ハードウエアリセット端子RESETを有している。以降、端子を介して供給される信号には、端子名と同じ符号を付ける。外部端子EXTは、フラッシュメモリ３および擬似SRAM４をアクセスするためにSIPの外部から供給される外部信号EXT（アドレス信号、データ信号、コマンド信号等）を受信する。試験起動端子TSTは、フラッシュメモリ３または擬似SRAM４の試験時に活性化される試験起動信号TSTを受信する。試験起動信号TSTは、フラッシュメモリ３および擬似SRAM４の通常動作時に非活性化される。試験起動信号TSTが高レベルのとき、ロジック回路５は、試験起動信号TSTが活性化されたと認識する。
【００２３】
メモリ選択端子MSELは、アクセスするフラッシュメモリ３または擬似SRAM４を選択するためのメモリ選択信号MSELを受信する。メモリ選択信号MSELが高レベルおよび低レベルのとき、それぞれフラッシュメモリ３および擬似SRAM４が選択される。クロック端子CLKは、SIPの外部からクロック信号CLK（システムクロック）を受信する。ハードウエアリセット端子RESETは、SIPの外部からハードウエアリセット信号RESETを受信する。
【００２４】
ロジック回路５は、第１スイッチ回路SW1、第２スイッチ回路SW2、第３スイッチ回路SW3、第１選択回路SEL1、第２選択回路SEL2、アクセス信号生成回路６、バッファ回路７、および分周回路８（クロック変換回路）を有している。各回路の間には、信号線の長さおよび出力先の回路に対する駆動能力等を考慮して、バッファ（図中の三角記号）が挿入されている。
【００２５】
第１スイッチ回路SW1は、試験起動信号TSTの低レベル時に外部信号EXTを第３スイッチ回路SW3に伝達し、試験起動信号TSTの高レベル時に外部信号EXTを試験信号TESTとして第２スイッチ回路SW2に伝達する。第２スイッチ回路SW2は、メモリ選択信号MSELの高レベル時に、試験信号TESTを第１選択回路SEL1に伝達し、メモリ選択信号MSELの低レベル時に、試験信号TESTを第２選択回路SEL2に伝達する。第３スイッチ回路SW3は、メモリ選択信号MSELの高レベル時に、外部信号EXTをアクセス信号生成回路６に伝達し、メモリ選択信号MSELの低レベル時に、外部信号EXTをバッファ回路７に伝達する。
【００２６】
アクセス信号生成回路６は、通常動作時に、フラッシュメモリ３をアクセスするためにSIPの外部から供給される外部信号EXTをフラッシュメモリ３のインタフェースに合わせたメモリアクセス信号MAC1に変換する。メモリアクセス信号MAC1は、第１選択回路SEL1を介してフラッシュメモリ３に供給される。
第１選択回路SEL1は、試験起動信号TSTの低レベル時に、メモリアクセス信号MAC1をフラッシュメモリ３に伝達し、試験起動信号TSTの高レベル時に、試験信号TESTをフラッシュメモリ３に伝達する。
【００２７】
バッファ回路７は、通常動作時に、第１スイッチ回路SW1を介して供給される外部信号EXTのタイミングを調整し、調整した信号を擬似SRAM４をアクセスするメモリアクセス信号MAC2として第２選択回路SEL2に出力する。第２選択回路SEL2は、試験起動信号TSTの低レベル時に、バッファ回路７の出力を擬似SRAM４に伝達し、試験起動信号TSTの高レベル時に、試験信号TESTを擬似SRAM４に伝達する。
【００２８】
分周回路８は、クロック信号CLKの周波数を例えば２分周して、ロジック回路５で使用する内部クロック信号ICLKを生成する。内部クロック信号ICLKは、アクセス信号生成回路６およびバッファ回路７等に供給される。フラッシュメモリ３および擬似SRAM４は、クロック非同期であるが、フラッシュメモリ３および擬似SRAM４をアクセスするための信号は、内部クロック信号ICLKに同期して生成される。分周回路８により、SIPを制御するシステムのシステムクロック信号の周波数に依存することなく、フラッシュメモリ３および擬似SRAM４を所定の周波数で動作できる。
【００２９】
図２は、図１に示した第１〜第３スイッチ回路SW1、SW2、SW3の詳細を示している。第１〜第３スイッチ回路SW1、SW2、SW3は、２つのCMOS伝達ゲートとこれ等CMOS伝達ゲートを制御するインバータとで構成されている。
図３は、図１に示した第１選択回路SEL1および第２選択回路SEL2の詳細を示している。第１および第２選択回路SEL1、SEL2は、２つのCMOS伝達ゲートとこれ等CMOS伝達ゲートを制御するインバータとで構成されている。
【００３０】
図４は、外部信号EXTと、フラッシュメモリ３および擬似SRAM４に供給される信号との対応を示している。この例では、読み出し動作について説明する。
通常動作モード時に、フラッシュメモリ３をアクセスするシステムは、外部信号EXTとしてアドレス信号AD0-23、チップイネーブル信号/CE1、出力イネーブル信号/OE、書き込みイネーブル信号/WEをSIPに入力し、データ信号DQ0-15をSIPに対して入出力する。これ等信号のタイミングおよび順序は、フラッシュメモリ３のインタフェースに適合したものではない。なお、図１において、データ信号DQ0-15の出力経路は省略している。
【００３１】
入力された外部信号EXTは、図１に示したスイッチ回路SW1を介してアクセス信号生成回路６に供給される。アクセス信号生成回路６は、受けた信号に基づいてフラッシュメモリ３をアクセスするための信号を生成する。すなわち、アクセス信号生成回路６は、ロジックチップ２に供給される外部信号EXTを、フラッシュメモリ３のインタフェースに合わせた信号に変換する。アクセス信号生成回路６は、データ信号DQ0-15、アドレス信号AD0-23をデータ信号I/O0-15として出力し、チップイネーブル信号/CE1、出力イネーブル信号/OE、書き込みイネーブル信号/WEを、それぞれチップイネーブル信号/CE、読み出しイネーブル信号/RE、書き込みイネーブル信号/WEとして出力する。また、アクセス信号生成回路６は、受信した信号に基づいて、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、ライトプロテクト信号/WP、スペアエリアイネーブル信号/SEを生成し、フラッシュメモリ３に出力する。
【００３２】
一方、試験モード時に、フラッシュメモリ３をアクセスするシステムは、外部信号EXTとしてデータ信号DQ0-15、アドレス信号AD22-23、チップイネーブル信号/CE1、上位バイト制御信号/UB、下位バイト制御信号/LB、出力イネーブル信号/OE、書き込みイネーブル信号/WEをSIPに入力する。データ信号DQ0-15、アドレス信号AD22-23、チップイネーブル信号/CE1、上位バイト制御信号/UB、下位バイト制御信号/LB、出力イネーブル信号/OE、書き込みイネーブル信号/WEは、それぞれデータ信号I/O0-15、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、チップイネーブル信号/CE、ライトプロテクト信号/WP、スペアエリアイネーブル信号/SE、読み出しイネーブル信号/RE、書き込みイネーブル信号/WEとしてフラッシュメモリ３に供給される。これ等信号のタイミングおよび順序は、フラッシュメモリ３のインタフェースに適合したものである。すなわち、フラッシュメモリ３をアクセスするための信号（コマンド等）が、SIPの外部から直接に供給される。換言すれば、外部のシステムは、フラッシュメモリ３を直接アクセスできる。
【００３３】
試験モード時は、第１スイッチ回路SW1により外部端子EXTとアクセス信号生成回路６との接続が遮断される。すなわち、試験信号TESTは、アクセス信号生成回路６に供給されない。アクセス信号生成回路６への入力信号のレベルが変化しないため、アクセス信号生成回路６の内部は静的状態に保たれる。
一方、擬似SRAM４をアクセスするシステムは、通常動作モード時および試験モード時ともに、外部信号EXTとしてデータ信号DQ0-15、アドレス信号AD0-23、チップイネーブル信号/CE、/CE1、CE2、上位バイト制御信号/UB、下位バイト制御信号/LB、出力イネーブル信号/OE、書き込みイネーブル信号/WEをSIPに入力する。通常動作モード時に、SIPに入力された外部信号EXTは、図１に示したバッファ回路７によりタイミングを調整され、擬似SRAM４に供給される。試験モード時に、SIPに入力された外部信号EXTは、第１スイッチ回路SW1および第２選択回路SEL2を介して擬似SRAM４に直接供給される。
【００３４】
この実施形態では、通常動作モードにおいて、システムがフラッシュメモリ３をアクセスするときに、試験起動信号TSTは低レベルにされ、メモリ選択信号MSELは高レベルにされる。フラッシュメモリ３をアクセスするために供給される外部信号EXTは、第１および第３スイッチ回路SW1、SW3を介してアクセス信号生成回路６に供給される。そして、アクセス信号生成回路６により生成されるメモリアクセス信号MAC1がフラッシュメモリ３に供給され、フラッシュメモリ３が動作する。
【００３５】
試験モードにおいて、システムが外部信号EXTをフラッシュメモリ３に直接与えて、フラッシュメモリ３を試験するときに、試験起動信号TST、メモリ選択信号MSELは高レベルにされる。フラッシュメモリ３をアクセスするために外部から供給される試験信号TEST（外部信号EXT）は、第１、第２スイッチ回路SW1、SW2および第１選択回路SEL1を介してフラッシュメモリ３に直接供給される。そして、フラッシュメモリ３が試験される。
【００３６】
一方、通常動作モードにおいて、システムが擬似SRAM４をアクセスするときに、試験起動信号TSTおよびメモリ選択信号MSELは、低レベルにされる。擬似SRAM４をアクセスするために供給される外部信号EXTは、第１および第３スイッチ回路SW1、SW3を介してバッファ回路７に供給される。そして、バッファ回路７によりタイミングを調整されたメモリアクセス信号MAC2が擬似SRAM４に供給され、擬似SRAM４が動作する。
【００３７】
試験モードにおいて、システムが外部信号EXTを擬似SRAM４に直接与えて、擬似SRAM４を試験するときに、試験起動信号TSTは高レベルにされ、メモリ選択信号MSELは低レベルにされる。擬似SRAM４をアクセスするために外部から供給される試験信号TEST（外部信号EXT）は、第１、第２スイッチ回路SW1、SW2および第２選択回路SEL2を介して擬似SRAM４に直接供給される。そして、擬似SRAM４が試験される。
【００３８】
以上、本実施形態では、試験モード時に、ロジックチップ２内の論理回路等を介することなく、外部信号EXT（試験信号）をフラッシュメモリ３または擬似SRAM４に直接供給できる。換言すれば、ロジックチップ２内における試験信号TESTの伝達経路には、CMOS伝達ゲートで構成される第１および第２スイッチ回路SW1、SW2、第１および第２選択回路SEL1、SEL2とバッファとしか配置されていない。このため、試験信号TESTをロジック回路５内でほとんど遅延させることなくフラッシュメモリ３または擬似SRAM４に伝達できる。
【００３９】
複数ビットからなる試験信号TESTは、それぞれ同じ回路（第１および第２スイッチ回路SW1、SW2、バッファおよび第１選択回路SEL1、または、第１および第２スイッチ回路SW1、SW2、バッファおよび第２選択回路SEL2）を介して伝達されるため、試験信号TESTのタイミングが、ロジック回路５内で互いにずれることを防止できる。この結果、正確なタイミングで詳細な試験を実行できる。
【００４０】
試験モード時に、外部信号EXTを、アクセス信号生成回路６によりコマンド変換することなく直接フラッシュメモリ３に供給できる。このため、フラッシュメモリ３のプローブ試験で使用する試験プログラムをSIPの試験に流用できる。この結果、試験コストを削減できる。
第１スイッチ回路SW1および試験起動信号TSTにより、試験モード時に、試験信号TESTは、アクセス信号生成回路６に供給されない。このため、アクセス信号生成回路６の誤動作を防止できる。また、アクセス信号生成回路６への入力信号のレベルが変化しないため、アクセス信号生成回路６の内部は、静的状態に保たれる。この結果、試験時の消費電力を低減できる。
【００４１】
メモリ選択信号MSELおよび第２スイッチ回路SW2により、試験信号TESTは、フラッシュメモリ３または擬似SRAM４のいずれかに出力される。このため、フラッシュメモリ３および擬似SRAM４をそれぞれ独立に試験できる。
外部から供給されるクロック信号CLKは、分周回路８により周波数が変更され、ロジック回路５の内部回路に供給される。このため、SIPが搭載されるシステムのクロック周期に依存することなくロジック回路５、フラッシュメモリ３、および擬似SRAM４を最適なタイミングで動作できる。
【００４２】
図５は、本発明の半導体装置の第２の実施形態を示している。この実施形態は、請求項２〜請求項４、および請求項９に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、システム基板１Ａ上に、フラッシュメモリ３および擬似SRAM４Ａが搭載されてSIPが形成されている。擬似SRAM４Ａは、擬似SRAMコア４Ｂおよび第１の実施形態と同じロジック回路５を有している。すなわち、フラッシュメモリ３と擬似SRAMコア４Ｂとを制御するロジック回路５は、擬似SRAM４Ａ内に形成されている。擬似SRAMコア４Ｂは、第１の実施形態の擬似SRAM４と同じ容量で、同じ端子を有している。その他の構成は、第１の実施形態と同じである。
【００４３】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図６は、本発明の半導体装置の第３の実施形態を示している。この実施形態は、請求項１、請求項３〜請求項６、および請求項９に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４４】
この実施形態では、システム基板１Ｂ上に、ロジックチップ２Ｂ、フラッシュメモリ３、および擬似SRAM４が搭載されてSIPが形成されている。ロジックチップ２Ｂは、ロジック回路５Ｂを有している。ロジックチップ２Ｂは、試験モード端子TMDを有している。試験モード端子TMDは、フラッシュメモリ３または擬似SRAM４を、外部信号EXTを使用して試験するか、ロジック回路５Ｂ内部で生成される試験パターンを使用して試験するかを選択する試験モード信号TMDを受信する。
【００４５】
ロジック回路５Ｂは、第１の実施形態のロジック回路５に、第１試験パターン生成回路９Ａ、第２試験パターン生成回路９Ｂ、第３選択回路SEL3、および第４選択回路SEL4を追加して構成されている。第３選択回路SEL3は、第２スイッチ回路SW2と第１選択回路SEL1との間に配置されている。第４選択回路SEL４は、第２スイッチ回路SW2と第２選択回路SEL2との間に配置されている。その他の構成は、第１の実施形態と同じである。
【００４６】
第１試験パターン生成回路９Ａは、フラッシュメモリ３を試験するための第１試験パターン信号PAT1を生成する。第２試験パターン生成回路９Ｂは、擬似SRAM４を試験するための第２試験パターン信号PAT2を生成する。
第３選択回路SEL3は、試験モード信号TMDの低レベル時（第１試験モード）に、第１および第２スイッチ回路SW1、SW2を介して供給される試験信号TESTを第１選択回路SEL1に伝達する。第３選択回路SEL3は、試験モード信号TMDの高レベル時（第２試験モード）に、第１試験パターン信号PAT1を第１選択回路SEL1に伝達する。
【００４７】
第４選択回路SEL4は、試験モード信号TMDの低レベル時（第１試験モード）に、第１および第２スイッチ回路SW1、SW2を介して供給される試験信号TESTを第２選択回路SEL2に伝達する。第４選択回路SEL4は、試験モード信号TMDの高レベル時（第２試験モード）に、第２試験パターン信号PAT2を第２選択回路SEL2に伝達する。
【００４８】
第１試験パターン生成回路９Ａおよび第２試験パターン生成回路９Ｂは、それぞれ独立に動作する。換言すれば、これ等生成回路９Ａ、９Ｂは、個別あるいは同時に動作できる。
図７は、図６に示した第３選択回路SEL3および第４選択回路SEL4の詳細を示している。第３および第４選択回路SEL3、SEL4は、２つのCMOS伝達ゲートとこれ等CMOS伝達ゲートを制御するインバータとで構成されている。
【００４９】
この実施形態では、通常動作モードにおいて、システムがフラッシュメモリ３をアクセスするときに、試験起動信号TSTは低レベルにされ、メモリ選択信号MSELは高レベルにされる。試験モード信号TMDは任意のレベルでよい。フラッシュメモリ３をアクセスするために供給される外部信号EXTは、第１および第３スイッチ回路SW1、SW3を介してアクセス信号生成回路６に供給される。そして、アクセス信号生成回路６により生成されるメモリアクセス信号MAC1がフラッシュメモリ３に供給され、フラッシュメモリ３が動作する。
【００５０】
試験モードにおいて、システムが外部信号EXTをフラッシュメモリ３に直接与えて、フラッシュメモリ３を試験するときに、試験起動信号TST、メモリ選択信号MSELは高レベルにされ、試験モード信号TMDは低レベルにされる。フラッシュメモリ３をアクセスするために外部から供給される試験信号TEST（外部信号EXT）は、第１、第２スイッチ回路SW1、SW2および第３、第１選択回路SEL3、SEL1を介してフラッシュメモリ３に直接供給される。そして、フラッシュメモリ３が試験される。
【００５１】
試験モードにおいて、ロジック回路５Ｂの内部で生成する試験パターンをフラッシュメモリ３に与えて、フラッシュメモリ３を試験するときに、試験起動信号TST、試験モード信号TMDは、高レベルにされる。メモリ選択信号MSELは任意のレベルでよい。次に、システムがロジックチップ２Ｂに試験コマンド等を与えることで、第１試験パターン生成回路９Ａは動作し、第１試験パターン信号PAT1を生成する。第１試験パターン信号PAT1は、第３、第１選択回路SEL3、SEL1を介してフラッシュメモリ３に供給される。そして、フラッシュメモリ３が試験される。
【００５２】
一方、通常動作モードにおいて、システムが擬似SRAM４をアクセスするときに、試験起動信号TSTおよびメモリ選択信号MSELは、低レベルにされる。試験モード信号TMDは任意のレベルでよい。擬似SRAM４をアクセスするために供給される外部信号EXTは、第１および第３スイッチ回路SW1、SW3を介してバッファ回路７に供給される。そして、バッファ回路７によりタイミングを調整されたメモリアクセス信号MAC2が擬似SRAM４に供給され、擬似SRAM４が動作する。
【００５３】
試験モードにおいて、システムが外部信号EXTを擬似SRAM４に直接与えて、擬似SRAM４を試験するときに、試験起動信号TSTは高レベルにされ、メモリ選択信号MSEL、試験モード信号TMDは低レベルにされる。擬似SRAM４をアクセスするために外部から供給される試験信号TEST（外部信号EXT）は、第１、第２スイッチ回路SW1、SW2および第４、第２選択回路SEL4、SEL2を介して擬似SRAM４に直接供給される。そして、擬似SRAM４が試験される。
【００５４】
試験モードにおいて、ロジック回路５Ｂの内部で生成する試験パターンを擬似SRAM４に与えて、擬似SRAM４を試験するときに、試験起動信号TST、試験モード信号TMDは、高レベルにされる。メモリ選択信号MSELは任意のレベルでよい。次に、システムがロジックチップ２Ｂに試験コマンド等を与えることで、第２試験パターン生成回路９Ｂは動作し、第２試験パターン信号PAT2を生成する。第２試験パターン信号PAT2は、第４、第２選択回路SEL4、SEL2を介して擬似SRAM４に供給される。そして、擬似SRAM４が試験される。
【００５５】
なお、第１および第２試験パターン生成回路９Ａ、９Ｂを同時に動作させて、フラッシュメモリ３および擬似SRAM４を同時に試験することもできる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、第１試験パターン生成回路９Ａおよび第２試験パターン生成回路９Ｂにより、外部から試験信号TESTを受けることなくフラッシュメモリ３および擬似SRAM４をそれぞれ試験できる。すなわち、SIPに内蔵されるメモリチップの組み込み自己検査（BIST；Built-in Self Test）を実行できる。
【００５６】
第１試験パターン生成回路９Ａおよび第２試験パターン生成回路９Ｂは、独立に動作できるため、フラッシュメモリ３および擬似SRAM４を個別にあるいは同時に試験できる。同時に試験することで、試験時間を短縮でき、試験コストを削減できる。
図８は、本発明の半導体装置の第４の実施形態を示している。この実施形態は、請求項２〜請求項６、および請求項９に対応している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５７】
この実施形態では、システム基板１Ｃ上に、フラッシュメモリ３および擬似SRAM４Ｃが搭載されてSIPが形成されている。擬似SRAM４Ｃは、第３の実施形態と同じロジック回路５Ｂおよび第２の実施形態と同じ擬似SRAMコア４Ｂを有している。すなわち、フラッシュメモリ３と擬似SRAMコア４Ｂとを制御するロジック回路５Ｂは、擬似SRAM４Ｃ内に形成されている。その他の構成は、第３の実施形態と同じである。
【００５８】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図９は、本発明の半導体装置の第５の実施形態を示している。この実施形態は、請求項１、請求項７〜請求項９に対応している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５９】
この実施形態では、第３の実施形態のロジックチップ２Ｂの代わりにロジック回路５Ｄを有するロジックチップ２Ｄが形成されている。ロジック回路５Ｄは、第３の実施形態のロジック回路５Ｂから第１および第２スイッチ回路SW1、SW２を除いた回路である。その他の構成は、第３の実施形態と同じである。
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
【００６０】
図１０は、本発明の半導体装置の第６の実施形態を示している。この実施形態は、請求項２、請求項７〜請求項９に対応している。第１、第２、第３、第５の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、システム基板１Ｅ上に、フラッシュメモリ３および擬似SRAM４Ｅが搭載されてSIPが形成されている。擬似SRAM４Ｅは、第５の実施形態と同じロジック回路５Ｄおよび第２の実施形態と同じ擬似SRAMコア４Ｂを有している。すなわち、フラッシュメモリ３と擬似SRAMコア４Ｂとを制御するロジック回路５Ｄは、擬似SRAM４Ｅ内に形成されている。その他の構成は、第５の実施形態と同じである。
【００６１】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
図１１は、本発明の半導体装置の第７の実施形態を示している。この実施形態は、請求項１、請求項３〜請求項６、および請求項１０に対応している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６２】
この実施形態では、システム基板１Ｆ上に、ロジックチップ２Ｆ、フラッシュメモリ３、および擬似SRAM４が搭載されてSIPが形成されている。ロジックチップ２Ｆは、ロジック回路５Ｆを有している。ロジック回路５Ｆには、第３の実施形態のロジック回路５Ｂにおける分周回路８の代わりに内部クロック信号ICLKを生成する発振回路１１（クロック生成回路）が形成されている。すなわち、ロジックチップ２Ｆおよびロジック回路５Ｆには、クロック端子は形成されていない。その他の構成は、第３の実施形態と同じである。発振回路１１は、ロジック回路５Ｆおよびロジックチップ２Ｆの内部回路で使用する内部クロック信号ICLKを生成する。
【００６３】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、発振回路１１により、ロジック回路５Ｆ内で内部クロック信号ICLKを生成できるため、外部からクロック信号を受けるためのクロック端子を不要にできる。
図１２は、本発明の半導体装置の第８の実施形態を示している。この実施形態は、請求項２〜請求項６、および請求項１０に対応している。第１、第３、第７の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６４】
この実施形態では、システム基板１Ｇ上に、フラッシュメモリ３および擬似SRAM４Ｆが搭載されてSIPが形成されている。擬似SRAM４Ｆは、第７の実施形態と同じロジック回路５Ｆおよび第２の実施形態と同じ擬似SRAMコア４Ｂを有している。すなわち、フラッシュメモリ３と擬似SRAMコア４Ｂとを制御するロジック回路５Ｆは、擬似SRAM４Ｆ内に形成されている。その他の構成は、第５の実施形態と同じである。
【００６５】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
なお、上述した第１の実施形態では、システム基板１上にロジックチップ２、フラッシュメモリ３、および擬似SRAM４を実装することでSIPを構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ロジックチップ上に、フラッシュメモリおよび擬似SRAMを積層することで、SIPを構成してもよい。あるいは、本発明を、ロジックチップ２、フラッシュメモリ３、および擬似SRAM４を実装したMCPに適用してもよい。
【００６６】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 第１メモリチップおよび第２メモリチップと、該第１および第２メモリチップを制御するロジック回路を有するロジックチップとが１つのパッケージに実装された半導体装置であって、
前記ロジック回路は、
前記第１および第２メモリチップをアクセスするために半導体装置の外部から供給される外部信号を受信する外部端子と、
前記第１および第２メモリチップの少なくともいずれかの試験時に活性化され、該第１および第２メモリチップの通常動作時に非活性化される試験起動信号を受信する試験起動端子と、
前記第１メモリチップをアクセスするために供給される前記外部信号を、前記第１メモリチップのインタフェースに合わせたメモリアクセス信号に変換するアクセス信号生成回路と、
前記試験起動信号の活性化時に前記外部信号を試験信号として選択し、前記試験起動信号の非活性化時に前記メモリアクセス信号を選択し、選択した信号を前記第１メモリチップに出力する第１選択回路とを備えていることを特徴とする半導体装置。
【００６７】
（付記２） 第１および第２メモリチップが１つのパッケージに実装され、前記第１および第２メモリチップを制御するロジック回路が前記第２メモリチップ内に含まれる半導体装置であって、
前記ロジック回路は、
前記第１および第２メモリチップをアクセスするために半導体装置の外部から供給される外部信号を受信する外部端子と、
前記第１および第２メモリチップの少なくともいずれかの試験時に活性化され、該第１および第２メモリチップの通常動作時に非活性化される試験起動信号を受信する試験起動端子と、
前記第１メモリチップをアクセスするために供給される前記外部信号を、前記第１メモリチップのインタフェースに合わせたメモリアクセス信号に変換するアクセス信号生成回路と、
前記試験起動信号の活性化時に前記外部信号を試験信号として選択し、前記試験起動信号の非活性化時に前記メモリアクセス信号を選択し、選択した信号を前記第１メモリチップに出力する第１選択回路とを備えていることを特徴とする半導体装置。
【００６８】
（付記３） 付記１または付記２記載の半導体装置において、
前記ロジック回路は、前記外部端子から供給される前記外部信号を、前記試験起動信号の活性化時に前記試験信号として前記第１選択回路に出力し、前記試験起動信号の非活性化時に前記アクセス信号生成回路に出力する第１スイッチ回路を備えていることを特徴とする半導体装置。
【００６９】
（付記４） 付記３記載の半導体装置において、
前記ロジック回路は、
試験する前記第１および第２メモリチップを選択するメモリ選択信号を受信するメモリ選択端子と、
前記第２メモリチップをアクセスするために供給される前記外部信号を受信するバッファ回路と、
前記試験起動信号の活性化時に前記試験信号を選択し、前記試験起動信号の非活性化時に前記バッファ回路を介して伝達される前記外部信号を選択し、選択した信号を前記第２メモリチップに出力する第２選択回路と、
前記第１スイッチ回路と前記第１選択回路との間に配置され、前記第１スイッチ回路を介して供給される前記試験信号を、前記メモリ選択信号に応じて前記第１選択回路または前記第２選択回路に伝達する第２スイッチ回路とを備えていることを特徴とする半導体装置。
【００７０】
（付記５） 付記４記載の半導体装置であって、
前記ロジック回路は、
前記試験起動信号の活性化時に、試験モードを選択するための試験モード信号を受信する試験モード端子と、
前記第１メモリチップを試験するための第１試験パターン信号を生成する第１試験パターン生成回路と、
前記第２スイッチ回路と前記第１選択回路との間に配置され、前記試験モード信号が第１試験モードを示すときに前記第２スイッチ回路を介して供給される前記外部信号を選択し、前記試験モード信号が第２試験モードを示すときに前記第１試験パターン信号を選択し、選択した信号を前記試験信号として前記第１選択回路に出力する第３選択回路とを備えていることを特徴とする半導体装置。
【００７１】
（付記６） 付記５記載の半導体装置において、
前記ロジック回路は、
前記第２メモリチップを試験するための第２試験パターン信号を生成する第２試験パターン生成回路と、
前記第２スイッチ回路と前記第２選択回路との間に配置され、前記試験モード信号が第１試験モードを示すときに前記第２スイッチ回路を介して供給される前記外部信号を選択し、前記試験モード信号が第２試験モードを示すときに前記第２試験パターン信号を選択し、選択した信号を前記試験信号として前記第２選択回路に出力する第４選択回路とを備えていることを特徴とする半導体装置。
【００７２】
（付記７） 付記１または付記２記載の半導体装置であって、
前記ロジック回路は、
前記試験起動信号の活性化時に、試験モードを選択するための試験モード信号を受信する試験モード端子と、
前記第１メモリチップを試験するための第１試験パターン信号を生成する第１試験パターン生成回路と、
前記外部端子と前記第１選択回路との間に配置され、前記試験モード信号が第１試験モードを示すときに前記外部信号を選択し、前記試験モード信号が第２試験モードを示すときに前記第１試験パターン信号を選択し、選択した信号を前記試験信号として前記第１選択回路に出力する第３選択回路とを備えていることを特徴とする半導体装置。
【００７３】
（付記８） 付記７記載の半導体装置において、
前記ロジック回路は、
前記第２メモリチップを試験するための第２試験パターン信号を生成する第２試験パターン生成回路と、
前記外部端子と前記第２選択回路との間に配置され、前記試験モード信号が第１試験モードを示すときに前記外部信号を選択し、前記試験モード信号が第２試験モードを示すときに前記第２試験パターン信号を選択し、選択した信号を前記試験信号として前記第２選択回路に出力する第４選択回路とを備えていることを特徴とする半導体装置。
【００７４】
（付記９） 付記１または付記２記載の半導体装置において、
前記ロジック回路は、
半導体装置の外部から供給されるクロック信号を受信するクロック端子と、
前記クロック端子で受けた前記クロック信号の周波数を変換し、変換したクロック信号を前記ロジック回路内の内部回路に供給するクロック変換回路とを備えていることを特徴とする半導体装置。
【００７５】
（付記１０） 付記１または付記２記載の半導体装置において、
前記ロジック回路は、該ロジック回路内の内部回路で使用するクロック信号を生成するクロック生成回路を備えていることを特徴とする半導体装置。
（付記１１） 付記１または付記２記載の半導体装置において、
前記第１メモリチップは、不揮発性メモリであり、
前記第２メモリチップは、揮発性メモリであることを特徴とする半導体装置。
【００７６】
（付記１２） 付記１１記載の半導体装置において、
前記第１メモリチップは、フラッシュメモリであり、
前記第２メモリチップは、擬似SRAMであることを特徴とする半導体装置。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００７７】
【発明の効果】
請求項１および請求項２の半導体装置では、試験モード時に、第１選択回路により外部信号を選択することで、第１メモリチップを外部から直接アクセスできる。このため、第１メモリチップ単体を試験する試験プログラムを、SIPまたはMCPに組み立て後の試験プログラムとして流用できる。この結果、プログラム開発等にかかる試験コストを削減できる。
メモリチップをSIPまたはMCPに組み立てた後に、ロジック回路を介してメモリチップを試験できるので、SIPまたはMCPに実装されるチップの相互接続試験を実行できる。また、第２選択回路により、試験信号をロジック回路内でほとんど遅延させることなく第２メモリチップに伝達できる。試験信号のタイミングが互いにずれることを防止できる。
【００７８】
請求項３の半導体装置では、アクセス信号生成回路の誤動作を防止できる。また、試験時の消費電力を低減できる。
請求項４の半導体装置では、メモリ選択信号および第２スイッチ回路により、第１および第２メモリチップをそれぞれ独立に試験できる。
【００７９】
請求項５および請求項７の半導体装置では、第１試験パターン生成回路により、外部から試験信号を受けることなく第１メモリチップを試験できる。すなわち、SIPまたはMCPにおいて、内蔵するメモリチップの組み込み自己検査を実行できる。
請求項６および請求項８の半導体装置では、第２試験パターン生成回路により、外部から試験信号を受けることなく第２メモリチップを試験できる。すなわち、SIPまたはMCPにおいて、内蔵するメモリチップの組み込み自己検査を実行できる。
【００８０】
請求項９の半導体装置では、半導体装置が搭載されるシステムのクロック周期に依存することなくロジック回路、第１および第２メモリチップを最適なタイミングで動作できる。
請求項１０の半導体装置では、外部からクロック信号を受ける必要が無くなり、クロック端子を不要にできる。また、システムのクロック周期に依存することなくロジック回路、第１および第２メモリチップを最適なタイミングで動作できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示した第１〜第３スイッチ回路の詳細を示す回路図である。
【図３】図１に示した第１および第２選択回路の詳細を示す回路図である。
【図４】外部信号とメモリへ供給される信号との対応を示す説明図である。
【図５】本発明の第２の実施形態を示すブロック図である。
【図６】本発明の第３の実施形態を示すブロック図である。
【図７】図６に示した第３および第４選択回路の詳細を示す回路図である。
【図８】本発明の第４の実施形態を示すブロック図である。
【図９】本発明の第５の実施形態を示すブロック図である。
【図１０】本発明の第６の実施形態を示すブロック図である。
【図１１】本発明の第７の実施形態を示すブロック図である。
【図１２】本発明の第８の実施形態を示すブロック図である。
【符号の説明】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ システム基板
２、２Ｂ、２Ｄ、２Ｆ ロジックチップ
３ フラッシュメモリ（第１メモリチップ）
４、４Ａ、４Ｃ、４Ｅ、４Ｆ 擬似SRAM（第２メモリチップ）
４Ｂ 擬似SRAMコア
５、５Ｂ、５Ｄ、５Ｆ ロジック回路
６ アクセス信号生成回路
７ バッファ回路
８ 分周回路
９Ａ 第１試験パターン発生回路
９Ｂ 第２試験パターン発生回路
１１ 発振回路
CLK クロック端子、クロック信号
EXT 外部端子、外部信号
ICLK 内部クロック信号
MAC1、MAC2 メモリアクセス信号
MCP マルチ・チップ・パッケージ
MSEL メモリ選択端子、メモリ選択信号
RESET ハードウエアリセット端子、ハードウエアリセット信号
SEL1 第１選択回路
SEL2 第２選択回路
SEL3 第３選択回路
SEL4 第４選択回路
SIP システム・イン・パッケージ
TST 試験起動端子、試験起動信号
SW1 第１スイッチ回路
SW2 第２スイッチ回路
SW3 第３スイッチ回路
TEST 試験信号
【発明の属する技術分野】
本発明は、複数のチップを同一のパッケージ内に実装し、１パッケージでシステムを構成する半導体装置に関する。特に、本発明は、上記半導体装置を構成するメモリチップの試験技術に関する。
また、本発明は、上記半導体装置を構成する半導体チップで使用するクロック信号の供給技術に関する。
【０００２】
【従来の技術】
近時、プロセス技術が異なるメモリチップ、ディジタルチップ、アナログチップ、および受動部品等を１パッケージに収納し、システムとして動作する半導体装置を構成するパッケージング技術が開発されている。特に、チップ間の配線の影響を考慮するなどして、LSI設計工程だけでなく実装工程まで含めた設計環境を用いて開発された半導体装置は、システム・イン・パッケージ（以下、SIPと称する）またはマルチ・チップ・パッケージ（以下MCPと称する）と称されている。
【０００３】
この種のSIP、MCPの試験は、従来のマルチ・チップ・モジュール（MCM）の試験と同様に行われる。例えば、メモリチップとロジックチップを実装してSIPを構成する場合、SIPの組み立て後、メモリチップの機能試験、ロジックチップ機能試験、およびメモリチップとロジックチップの間の相互接続試験が行われる。
【０００４】
【発明が解決しようとする課題】
SIPに実装されるメモリチップがロジックチップのみによってアクセスされる場合、メモリチップの端子をSIPの外部端子に接続する必要はない。このとき、メモリチップは、ロジックチップを介して試験される。この場合、メモリチップの試験は、ロジックチップに様々なデータを設定することで行われるため、試験時間が長くなるという問題があった。試験時間の長さは、製造コストに直接影響する。また、ロジックチップに様々なデータを設定し、ロジックチップがメモリチップをアクセスする信号を生成する場合、メモリチップ単体の試験で使用する試験プログラムを流用できないという問題があった。ここで、メモリチップ単体を試験する試験プログラムは、例えば、ウエハ上に複数形成されたメモリチップを試験するためのプローブ試験で使用される。
【０００５】
この問題に対処するため、従来では、SIPに実装されるメモリチップがロジックチップによってのみアクセスされる場合にも、メモリチップの端子は、SIPの外部端子に接続されていた。このようにすることで、SIPの組み立て後にも、SIPの外部からメモリチップを直接アクセスできるため、メモリチップの機能試験の時間を短縮できる。
【０００６】
しかし、メモリチップの端子をSIPの外部端子に接続した場合、SIPの端子数が増加してしまう。例えば、メモリチップとロジックチップとがシステム基板上に搭載される場合、システム基板上に形成される端子数が増加してしまう。この結果、SIPのサイズが大きくなり、SIPの製造コストが増加するという問題があった。
【０００７】
一方、メモリチップ内に組み込み自己検査（BIST；Built-in Self Test）のための検査回路を形成し、ロジックチップから検査回路を制御することで、SIPに組み立てた後にもメモリチップを試験できる技術が開発されている。しかし、上記検査回路では、通常動作で使用するロジックチップとメモリチップとのインタフェースを試験できない。
【０００８】
本発明の目的は、半導体装置に実装されたメモリチップの試験プログラムの開発コストを削減することにある。
本発明の別の目的は、半導体装置に実装された複数のメモリチップを確実に試験することにある。
本発明の別の目的は、複数のメモリチップおよびこれ等メモリチップを制御するロジックチップが実装された半導体装置において、ロジックチップに最適なクロック信号を供給することにある。
【０００９】
【課題を解決するための手段】
請求項１の半導体装置は、第１メモリチップおよび第２メモリチップと、これ等メモリチップを制御するロジック回路を有するロジックチップとが、１つのパッケージに実装されて構成されている。請求項２の半導体装置は、第１および第２メモリチップが１つのパッケージに実装され、第１および第２メモリチップを制御するロジック回路が第２メモリチップ内に含まれて構成されている。すなわち、半導体装置は、システム・イン・パッケージ（SIP）またはマルチ・チップ・パッケージ（MCP）として構成されている。なお、第１メモリチップのインタフェースと、第２メモリチップのインタフェースとは異なるインタフェースである。例えば、第１メモリチップは、フラッシュメモリ等の不揮発性メモリであり、第２メモリチップは、DRAM、SRAMおよび擬似SRAM等の揮発性メモリである。
【００１０】
ロジック回路は、外部端子、試験起動端子、アクセス信号生成回路、バッファ回路、第１選択回路および第２選択回路を有している。外部端子は、第１および第２メモリチップをアクセスするために半導体装置の外部から供給される外部信号を受信する。試験起動端子は、第１および第２メモリチップの少なくともいずれかの試験時に活性化され、第１および第２メモリチップの通常動作時に非活性化される試験起動信号を受信する。
【００１１】
アクセス信号生成回路は、第１メモリチップをアクセスするために供給される外部信号を、第１メモリチップのインタフェースに合わせた第１メモリアクセス信号に変換する。第１選択回路は、試験起動信号の活性化時に外部信号を試験信号として選択し、試験起動信号の非活性化時に第１メモリアクセス信号を選択し、選択した信号を第１メモリチップに出力する。すなわち、試験モード時に、第１選択回路により外部信号を選択することで、第１メモリチップを外部から直接アクセスできる。このため、第１メモリチップ単体を試験する試験プログラムを、半導体装置の組み立て後の試験プログラムとして流用できる。この結果、プログラム開発等にかかる試験コストを削減できる。
また、バッファ回路は、第２メモリチップをアクセスするために供給される外部信号を、第２メモリチップのインタフェースに合わせた第２メモリアクセス信号に変換する。第２選択回路は、試験起動信号の活性化時に外部信号を試験信号として選択し、試験起動信号の非活性化時に第２メモリアクセス信号を選択し、選択した信号を第２メモリチップに出力する。すなわち、試験モード時に、第２選択回路により外部信号を選択することで、第２メモリチップを外部から直接アクセスできる。第２選択回路により、第２メモリチップの試験時に、バッファ回路を介さずに第２メモリチップに試験信号が直接供給されるため、試験信号のロジック回路内での遅延はほとんどない。さらに、試験信号のタイミングが互いにずれることを防止できる。
【００１２】
半導体装置を組み立てた後に、ロジック回路を介してメモリチップを試験できるので、半導体装置に実装されるチップの相互接続試験を実行できる。
請求項３の半導体装置では、ロジック回路は、第１スイッチ回路を有している。第１スイッチ回路は、外部端子から供給される外部信号を、試験起動信号の活性化時に試験信号として第１選択回路に出力し、試験起動信号の非活性化時にアクセス信号生成回路に出力する。このため、試験起動信号の活性化時に、外部信号（試験信号）は、アクセス信号生成回路に供給されない。したがって、アクセス信号生成回路の誤動作を防止できる。また、アクセス信号生成回路への入力信号のレベルが変化しないため、アクセス信号生成回路の内部は静的状態に保たれる。この結果、試験時の消費電力を低減できる。
【００１３】
請求項４の半導体装置では、ロジック回路は、メモリ選択端子および第２スイッチ回路を有している。メモリ選択端子は、試験する第１および第２メモリチップを選択するためにメモリ選択信号を受信する。
【００１４】
第２スイッチ回路は、第１スイッチ回路と第１選択回路との間に配置されている。第２スイッチ回路は、第１スイッチ回路を介して供給される試験信号を、メモリ選択信号に応じて第１選択回路または第２選択回路に伝達する。
【００１５】
メモリ選択信号および第２スイッチ回路により、試験信号の出力先を第１メモリチップまたは第２メモリチップに決められるため、第１および第２メモリチップをそれぞれ独立に試験できる。
【００１６】
請求項５および請求項７の半導体装置では、ロジック回路は、試験モード端子、第１試験パターン生成回路、および第３選択回路を有している。試験モード端子は、試験起動信号の活性化時に、試験モードを選択するための試験モード信号を受信する。第１試験パターン生成回路は、第１メモリチップを試験するための第１試験パターン信号を生成する。
【００１７】
第３選択回路は、第２スイッチ回路と第１選択回路との間に配置されている。第３選択回路は、試験モード信号が第１試験モードを示すときに第２スイッチ回路を介して供給される外部信号を選択し、試験モード信号が第２試験モードを示すときに第１試験パターン信号を選択し、選択した信号を試験信号として第１選択回路に出力する。
【００１８】
第１試験パターン生成回路により、外部から試験信号を受けることなく第１メモリチップを試験できる。すなわち、SIPまたはMCPにおいて、内蔵するメモリチップの組み込み自己検査（BIST；Built-in Self Test）を実行できる。
請求項６および請求項８の半導体装置では、ロジック回路は、第２試験パターン生成回路および第４選択回路を有している。第２試験パターン生成回路は、第２メモリチップを試験するための第２試験パターン信号を生成する。第４選択回路は、第２スイッチ回路と第２選択回路との間に配置されている。第４選択回路は、試験モード信号が第１試験モードを示すときに第２スイッチ回路を介して供給される外部信号を選択し、試験モード信号が第２試験モードを示すときに第２試験パターン信号を選択し、選択した信号を試験信号として第２選択回路に出力する。
【００１９】
第２試験パターン生成回路により、外部から試験信号を受けることなく第２メモリチップを試験できる。すなわち、SIPまたはMCPにおいて、内蔵するメモリチップの組み込み自己検査（BIST；Built-in Self Test）を実行できる。
請求項９の半導体装置では、ロジック回路は、クロック端子およびクロック変換回路を有している。クロック端子は、半導体装置の外部から供給されるクロック信号を受信する。クロック変換回路は、クロック端子で受けたクロック信号の周波数を変換し、変換したクロック信号をロジック回路内の内部回路に供給する。このため、半導体装置が搭載されるシステムのクロック信号周期に依存することなくロジック回路、第１および第２メモリチップを最適なタイミングで動作できる。
【００２０】
請求項１０の半導体装置では、ロジック回路は、このロジック回路内の内部回路で使用するクロック信号を生成するクロック生成回路を有している。ロジック回路内でクロック信号が生成できるため、外部からクロック信号を受ける必要が無くなり、クロック端子を不要にできる。また、半導体装置が搭載されるシステムのクロック周期に依存することなくロジック回路、第１および第２メモリチップを最適なタイミングで動作できる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体装置の第１の実施形態を示している。この実施形態は、請求項１、請求項３、請求項４、および請求項９に対応している。この半導体装置は、システム基板１上にロジックチップ２、NAND型フラッシュメモリ３（第１メモリチップ）、および擬似SRAM４（第２メモリチップ）を搭載してシステム・イン・パッケージ（以下、単にSIPと称する）として形成されている。図中、ロジックチップ２の周囲の丸印は、外部端子を示している。太線で示した信号線は、複数本で構成されている。ロジックチップ２は、フラッシュメモリ３および擬似SRAM４のアクセスを制御するロジック回路５を有している。擬似SRAM４は、DRAMのメモリセルを内蔵しており、これ等メモリセルを内部で自動的にリフレッシュすることで、SRAMとして動作する。
【００２２】
ロジックチップ２は、外部端子EXT、試験起動端子TST、メモリ選択端子MSEL、クロック端子CLK、ハードウエアリセット端子RESETを有している。以降、端子を介して供給される信号には、端子名と同じ符号を付ける。外部端子EXTは、フラッシュメモリ３および擬似SRAM４をアクセスするためにSIPの外部から供給される外部信号EXT（アドレス信号、データ信号、コマンド信号等）を受信する。試験起動端子TSTは、フラッシュメモリ３または擬似SRAM４の試験時に活性化される試験起動信号TSTを受信する。試験起動信号TSTは、フラッシュメモリ３および擬似SRAM４の通常動作時に非活性化される。試験起動信号TSTが高レベルのとき、ロジック回路５は、試験起動信号TSTが活性化されたと認識する。
【００２３】
メモリ選択端子MSELは、アクセスするフラッシュメモリ３または擬似SRAM４を選択するためのメモリ選択信号MSELを受信する。メモリ選択信号MSELが高レベルおよび低レベルのとき、それぞれフラッシュメモリ３および擬似SRAM４が選択される。クロック端子CLKは、SIPの外部からクロック信号CLK（システムクロック）を受信する。ハードウエアリセット端子RESETは、SIPの外部からハードウエアリセット信号RESETを受信する。
【００２４】
ロジック回路５は、第１スイッチ回路SW1、第２スイッチ回路SW2、第３スイッチ回路SW3、第１選択回路SEL1、第２選択回路SEL2、アクセス信号生成回路６、バッファ回路７、および分周回路８（クロック変換回路）を有している。各回路の間には、信号線の長さおよび出力先の回路に対する駆動能力等を考慮して、バッファ（図中の三角記号）が挿入されている。
【００２５】
第１スイッチ回路SW1は、試験起動信号TSTの低レベル時に外部信号EXTを第３スイッチ回路SW3に伝達し、試験起動信号TSTの高レベル時に外部信号EXTを試験信号TESTとして第２スイッチ回路SW2に伝達する。第２スイッチ回路SW2は、メモリ選択信号MSELの高レベル時に、試験信号TESTを第１選択回路SEL1に伝達し、メモリ選択信号MSELの低レベル時に、試験信号TESTを第２選択回路SEL2に伝達する。第３スイッチ回路SW3は、メモリ選択信号MSELの高レベル時に、外部信号EXTをアクセス信号生成回路６に伝達し、メモリ選択信号MSELの低レベル時に、外部信号EXTをバッファ回路７に伝達する。
【００２６】
アクセス信号生成回路６は、通常動作時に、フラッシュメモリ３をアクセスするためにSIPの外部から供給される外部信号EXTをフラッシュメモリ３のインタフェースに合わせたメモリアクセス信号MAC1に変換する。メモリアクセス信号MAC1は、第１選択回路SEL1を介してフラッシュメモリ３に供給される。
第１選択回路SEL1は、試験起動信号TSTの低レベル時に、メモリアクセス信号MAC1をフラッシュメモリ３に伝達し、試験起動信号TSTの高レベル時に、試験信号TESTをフラッシュメモリ３に伝達する。
【００２７】
バッファ回路７は、通常動作時に、第１スイッチ回路SW1を介して供給される外部信号EXTのタイミングを調整し、調整した信号を擬似SRAM４をアクセスするメモリアクセス信号MAC2として第２選択回路SEL2に出力する。第２選択回路SEL2は、試験起動信号TSTの低レベル時に、バッファ回路７の出力を擬似SRAM４に伝達し、試験起動信号TSTの高レベル時に、試験信号TESTを擬似SRAM４に伝達する。
【００２８】
分周回路８は、クロック信号CLKの周波数を例えば２分周して、ロジック回路５で使用する内部クロック信号ICLKを生成する。内部クロック信号ICLKは、アクセス信号生成回路６およびバッファ回路７等に供給される。フラッシュメモリ３および擬似SRAM４は、クロック非同期であるが、フラッシュメモリ３および擬似SRAM４をアクセスするための信号は、内部クロック信号ICLKに同期して生成される。分周回路８により、SIPを制御するシステムのシステムクロック信号の周波数に依存することなく、フラッシュメモリ３および擬似SRAM４を所定の周波数で動作できる。
【００２９】
図２は、図１に示した第１〜第３スイッチ回路SW1、SW2、SW3の詳細を示している。第１〜第３スイッチ回路SW1、SW2、SW3は、２つのCMOS伝達ゲートとこれ等CMOS伝達ゲートを制御するインバータとで構成されている。
図３は、図１に示した第１選択回路SEL1および第２選択回路SEL2の詳細を示している。第１および第２選択回路SEL1、SEL2は、２つのCMOS伝達ゲートとこれ等CMOS伝達ゲートを制御するインバータとで構成されている。
【００３０】
図４は、外部信号EXTと、フラッシュメモリ３および擬似SRAM４に供給される信号との対応を示している。この例では、読み出し動作について説明する。
通常動作モード時に、フラッシュメモリ３をアクセスするシステムは、外部信号EXTとしてアドレス信号AD0-23、チップイネーブル信号/CE1、出力イネーブル信号/OE、書き込みイネーブル信号/WEをSIPに入力し、データ信号DQ0-15をSIPに対して入出力する。これ等信号のタイミングおよび順序は、フラッシュメモリ３のインタフェースに適合したものではない。なお、図１において、データ信号DQ0-15の出力経路は省略している。
【００３１】
入力された外部信号EXTは、図１に示したスイッチ回路SW1を介してアクセス信号生成回路６に供給される。アクセス信号生成回路６は、受けた信号に基づいてフラッシュメモリ３をアクセスするための信号を生成する。すなわち、アクセス信号生成回路６は、ロジックチップ２に供給される外部信号EXTを、フラッシュメモリ３のインタフェースに合わせた信号に変換する。アクセス信号生成回路６は、データ信号DQ0-15、アドレス信号AD0-23をデータ信号I/O0-15として出力し、チップイネーブル信号/CE1、出力イネーブル信号/OE、書き込みイネーブル信号/WEを、それぞれチップイネーブル信号/CE、読み出しイネーブル信号/RE、書き込みイネーブル信号/WEとして出力する。また、アクセス信号生成回路６は、受信した信号に基づいて、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、ライトプロテクト信号/WP、スペアエリアイネーブル信号/SEを生成し、フラッシュメモリ３に出力する。
【００３２】
一方、試験モード時に、フラッシュメモリ３をアクセスするシステムは、外部信号EXTとしてデータ信号DQ0-15、アドレス信号AD22-23、チップイネーブル信号/CE1、上位バイト制御信号/UB、下位バイト制御信号/LB、出力イネーブル信号/OE、書き込みイネーブル信号/WEをSIPに入力する。データ信号DQ0-15、アドレス信号AD22-23、チップイネーブル信号/CE1、上位バイト制御信号/UB、下位バイト制御信号/LB、出力イネーブル信号/OE、書き込みイネーブル信号/WEは、それぞれデータ信号I/O0-15、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、チップイネーブル信号/CE、ライトプロテクト信号/WP、スペアエリアイネーブル信号/SE、読み出しイネーブル信号/RE、書き込みイネーブル信号/WEとしてフラッシュメモリ３に供給される。これ等信号のタイミングおよび順序は、フラッシュメモリ３のインタフェースに適合したものである。すなわち、フラッシュメモリ３をアクセスするための信号（コマンド等）が、SIPの外部から直接に供給される。換言すれば、外部のシステムは、フラッシュメモリ３を直接アクセスできる。
【００３３】
試験モード時は、第１スイッチ回路SW1により外部端子EXTとアクセス信号生成回路６との接続が遮断される。すなわち、試験信号TESTは、アクセス信号生成回路６に供給されない。アクセス信号生成回路６への入力信号のレベルが変化しないため、アクセス信号生成回路６の内部は静的状態に保たれる。
一方、擬似SRAM４をアクセスするシステムは、通常動作モード時および試験モード時ともに、外部信号EXTとしてデータ信号DQ0-15、アドレス信号AD0-23、チップイネーブル信号/CE、/CE1、CE2、上位バイト制御信号/UB、下位バイト制御信号/LB、出力イネーブル信号/OE、書き込みイネーブル信号/WEをSIPに入力する。通常動作モード時に、SIPに入力された外部信号EXTは、図１に示したバッファ回路７によりタイミングを調整され、擬似SRAM４に供給される。試験モード時に、SIPに入力された外部信号EXTは、第１スイッチ回路SW1および第２選択回路SEL2を介して擬似SRAM４に直接供給される。
【００３４】
この実施形態では、通常動作モードにおいて、システムがフラッシュメモリ３をアクセスするときに、試験起動信号TSTは低レベルにされ、メモリ選択信号MSELは高レベルにされる。フラッシュメモリ３をアクセスするために供給される外部信号EXTは、第１および第３スイッチ回路SW1、SW3を介してアクセス信号生成回路６に供給される。そして、アクセス信号生成回路６により生成されるメモリアクセス信号MAC1がフラッシュメモリ３に供給され、フラッシュメモリ３が動作する。
【００３５】
試験モードにおいて、システムが外部信号EXTをフラッシュメモリ３に直接与えて、フラッシュメモリ３を試験するときに、試験起動信号TST、メモリ選択信号MSELは高レベルにされる。フラッシュメモリ３をアクセスするために外部から供給される試験信号TEST（外部信号EXT）は、第１、第２スイッチ回路SW1、SW2および第１選択回路SEL1を介してフラッシュメモリ３に直接供給される。そして、フラッシュメモリ３が試験される。
【００３６】
一方、通常動作モードにおいて、システムが擬似SRAM４をアクセスするときに、試験起動信号TSTおよびメモリ選択信号MSELは、低レベルにされる。擬似SRAM４をアクセスするために供給される外部信号EXTは、第１および第３スイッチ回路SW1、SW3を介してバッファ回路７に供給される。そして、バッファ回路７によりタイミングを調整されたメモリアクセス信号MAC2が擬似SRAM４に供給され、擬似SRAM４が動作する。
【００３７】
試験モードにおいて、システムが外部信号EXTを擬似SRAM４に直接与えて、擬似SRAM４を試験するときに、試験起動信号TSTは高レベルにされ、メモリ選択信号MSELは低レベルにされる。擬似SRAM４をアクセスするために外部から供給される試験信号TEST（外部信号EXT）は、第１、第２スイッチ回路SW1、SW2および第２選択回路SEL2を介して擬似SRAM４に直接供給される。そして、擬似SRAM４が試験される。
【００３８】
以上、本実施形態では、試験モード時に、ロジックチップ２内の論理回路等を介することなく、外部信号EXT（試験信号）をフラッシュメモリ３または擬似SRAM４に直接供給できる。換言すれば、ロジックチップ２内における試験信号TESTの伝達経路には、CMOS伝達ゲートで構成される第１および第２スイッチ回路SW1、SW2、第１および第２選択回路SEL1、SEL2とバッファとしか配置されていない。このため、試験信号TESTをロジック回路５内でほとんど遅延させることなくフラッシュメモリ３または擬似SRAM４に伝達できる。
【００３９】
複数ビットからなる試験信号TESTは、それぞれ同じ回路（第１および第２スイッチ回路SW1、SW2、バッファおよび第１選択回路SEL1、または、第１および第２スイッチ回路SW1、SW2、バッファおよび第２選択回路SEL2）を介して伝達されるため、試験信号TESTのタイミングが、ロジック回路５内で互いにずれることを防止できる。この結果、正確なタイミングで詳細な試験を実行できる。
【００４０】
試験モード時に、外部信号EXTを、アクセス信号生成回路６によりコマンド変換することなく直接フラッシュメモリ３に供給できる。このため、フラッシュメモリ３のプローブ試験で使用する試験プログラムをSIPの試験に流用できる。この結果、試験コストを削減できる。
第１スイッチ回路SW1および試験起動信号TSTにより、試験モード時に、試験信号TESTは、アクセス信号生成回路６に供給されない。このため、アクセス信号生成回路６の誤動作を防止できる。また、アクセス信号生成回路６への入力信号のレベルが変化しないため、アクセス信号生成回路６の内部は、静的状態に保たれる。この結果、試験時の消費電力を低減できる。
【００４１】
メモリ選択信号MSELおよび第２スイッチ回路SW2により、試験信号TESTは、フラッシュメモリ３または擬似SRAM４のいずれかに出力される。このため、フラッシュメモリ３および擬似SRAM４をそれぞれ独立に試験できる。
外部から供給されるクロック信号CLKは、分周回路８により周波数が変更され、ロジック回路５の内部回路に供給される。このため、SIPが搭載されるシステムのクロック周期に依存することなくロジック回路５、フラッシュメモリ３、および擬似SRAM４を最適なタイミングで動作できる。
【００４２】
図５は、本発明の半導体装置の第２の実施形態を示している。この実施形態は、請求項２〜請求項４、および請求項９に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、システム基板１Ａ上に、フラッシュメモリ３および擬似SRAM４Ａが搭載されてSIPが形成されている。擬似SRAM４Ａは、擬似SRAMコア４Ｂおよび第１の実施形態と同じロジック回路５を有している。すなわち、フラッシュメモリ３と擬似SRAMコア４Ｂとを制御するロジック回路５は、擬似SRAM４Ａ内に形成されている。擬似SRAMコア４Ｂは、第１の実施形態の擬似SRAM４と同じ容量で、同じ端子を有している。その他の構成は、第１の実施形態と同じである。
【００４３】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図６は、本発明の半導体装置の第３の実施形態を示している。この実施形態は、請求項１、請求項３〜請求項６、および請求項９に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４４】
この実施形態では、システム基板１Ｂ上に、ロジックチップ２Ｂ、フラッシュメモリ３、および擬似SRAM４が搭載されてSIPが形成されている。ロジックチップ２Ｂは、ロジック回路５Ｂを有している。ロジックチップ２Ｂは、試験モード端子TMDを有している。試験モード端子TMDは、フラッシュメモリ３または擬似SRAM４を、外部信号EXTを使用して試験するか、ロジック回路５Ｂ内部で生成される試験パターンを使用して試験するかを選択する試験モード信号TMDを受信する。
【００４５】
ロジック回路５Ｂは、第１の実施形態のロジック回路５に、第１試験パターン生成回路９Ａ、第２試験パターン生成回路９Ｂ、第３選択回路SEL3、および第４選択回路SEL4を追加して構成されている。第３選択回路SEL3は、第２スイッチ回路SW2と第１選択回路SEL1との間に配置されている。第４選択回路SEL４は、第２スイッチ回路SW2と第２選択回路SEL2との間に配置されている。その他の構成は、第１の実施形態と同じである。
【００４６】
第１試験パターン生成回路９Ａは、フラッシュメモリ３を試験するための第１試験パターン信号PAT1を生成する。第２試験パターン生成回路９Ｂは、擬似SRAM４を試験するための第２試験パターン信号PAT2を生成する。
第３選択回路SEL3は、試験モード信号TMDの低レベル時（第１試験モード）に、第１および第２スイッチ回路SW1、SW2を介して供給される試験信号TESTを第１選択回路SEL1に伝達する。第３選択回路SEL3は、試験モード信号TMDの高レベル時（第２試験モード）に、第１試験パターン信号PAT1を第１選択回路SEL1に伝達する。
【００４７】
第４選択回路SEL4は、試験モード信号TMDの低レベル時（第１試験モード）に、第１および第２スイッチ回路SW1、SW2を介して供給される試験信号TESTを第２選択回路SEL2に伝達する。第４選択回路SEL4は、試験モード信号TMDの高レベル時（第２試験モード）に、第２試験パターン信号PAT2を第２選択回路SEL2に伝達する。
【００４８】
第１試験パターン生成回路９Ａおよび第２試験パターン生成回路９Ｂは、それぞれ独立に動作する。換言すれば、これ等生成回路９Ａ、９Ｂは、個別あるいは同時に動作できる。
図７は、図６に示した第３選択回路SEL3および第４選択回路SEL4の詳細を示している。第３および第４選択回路SEL3、SEL4は、２つのCMOS伝達ゲートとこれ等CMOS伝達ゲートを制御するインバータとで構成されている。
【００４９】
この実施形態では、通常動作モードにおいて、システムがフラッシュメモリ３をアクセスするときに、試験起動信号TSTは低レベルにされ、メモリ選択信号MSELは高レベルにされる。試験モード信号TMDは任意のレベルでよい。フラッシュメモリ３をアクセスするために供給される外部信号EXTは、第１および第３スイッチ回路SW1、SW3を介してアクセス信号生成回路６に供給される。そして、アクセス信号生成回路６により生成されるメモリアクセス信号MAC1がフラッシュメモリ３に供給され、フラッシュメモリ３が動作する。
【００５０】
試験モードにおいて、システムが外部信号EXTをフラッシュメモリ３に直接与えて、フラッシュメモリ３を試験するときに、試験起動信号TST、メモリ選択信号MSELは高レベルにされ、試験モード信号TMDは低レベルにされる。フラッシュメモリ３をアクセスするために外部から供給される試験信号TEST（外部信号EXT）は、第１、第２スイッチ回路SW1、SW2および第３、第１選択回路SEL3、SEL1を介してフラッシュメモリ３に直接供給される。そして、フラッシュメモリ３が試験される。
【００５１】
試験モードにおいて、ロジック回路５Ｂの内部で生成する試験パターンをフラッシュメモリ３に与えて、フラッシュメモリ３を試験するときに、試験起動信号TST、試験モード信号TMDは、高レベルにされる。メモリ選択信号MSELは任意のレベルでよい。次に、システムがロジックチップ２Ｂに試験コマンド等を与えることで、第１試験パターン生成回路９Ａは動作し、第１試験パターン信号PAT1を生成する。第１試験パターン信号PAT1は、第３、第１選択回路SEL3、SEL1を介してフラッシュメモリ３に供給される。そして、フラッシュメモリ３が試験される。
【００５２】
一方、通常動作モードにおいて、システムが擬似SRAM４をアクセスするときに、試験起動信号TSTおよびメモリ選択信号MSELは、低レベルにされる。試験モード信号TMDは任意のレベルでよい。擬似SRAM４をアクセスするために供給される外部信号EXTは、第１および第３スイッチ回路SW1、SW3を介してバッファ回路７に供給される。そして、バッファ回路７によりタイミングを調整されたメモリアクセス信号MAC2が擬似SRAM４に供給され、擬似SRAM４が動作する。
【００５３】
試験モードにおいて、システムが外部信号EXTを擬似SRAM４に直接与えて、擬似SRAM４を試験するときに、試験起動信号TSTは高レベルにされ、メモリ選択信号MSEL、試験モード信号TMDは低レベルにされる。擬似SRAM４をアクセスするために外部から供給される試験信号TEST（外部信号EXT）は、第１、第２スイッチ回路SW1、SW2および第４、第２選択回路SEL4、SEL2を介して擬似SRAM４に直接供給される。そして、擬似SRAM４が試験される。
【００５４】
試験モードにおいて、ロジック回路５Ｂの内部で生成する試験パターンを擬似SRAM４に与えて、擬似SRAM４を試験するときに、試験起動信号TST、試験モード信号TMDは、高レベルにされる。メモリ選択信号MSELは任意のレベルでよい。次に、システムがロジックチップ２Ｂに試験コマンド等を与えることで、第２試験パターン生成回路９Ｂは動作し、第２試験パターン信号PAT2を生成する。第２試験パターン信号PAT2は、第４、第２選択回路SEL4、SEL2を介して擬似SRAM４に供給される。そして、擬似SRAM４が試験される。
【００５５】
なお、第１および第２試験パターン生成回路９Ａ、９Ｂを同時に動作させて、フラッシュメモリ３および擬似SRAM４を同時に試験することもできる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、第１試験パターン生成回路９Ａおよび第２試験パターン生成回路９Ｂにより、外部から試験信号TESTを受けることなくフラッシュメモリ３および擬似SRAM４をそれぞれ試験できる。すなわち、SIPに内蔵されるメモリチップの組み込み自己検査（BIST；Built-in Self Test）を実行できる。
【００５６】
第１試験パターン生成回路９Ａおよび第２試験パターン生成回路９Ｂは、独立に動作できるため、フラッシュメモリ３および擬似SRAM４を個別にあるいは同時に試験できる。同時に試験することで、試験時間を短縮でき、試験コストを削減できる。
図８は、本発明の半導体装置の第４の実施形態を示している。この実施形態は、請求項２〜請求項６、および請求項９に対応している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５７】
この実施形態では、システム基板１Ｃ上に、フラッシュメモリ３および擬似SRAM４Ｃが搭載されてSIPが形成されている。擬似SRAM４Ｃは、第３の実施形態と同じロジック回路５Ｂおよび第２の実施形態と同じ擬似SRAMコア４Ｂを有している。すなわち、フラッシュメモリ３と擬似SRAMコア４Ｂとを制御するロジック回路５Ｂは、擬似SRAM４Ｃ内に形成されている。その他の構成は、第３の実施形態と同じである。
【００５８】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図９は、本発明の半導体装置の第５の実施形態を示している。この実施形態は、請求項１、請求項７〜請求項９に対応している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５９】
この実施形態では、第３の実施形態のロジックチップ２Ｂの代わりにロジック回路５Ｄを有するロジックチップ２Ｄが形成されている。ロジック回路５Ｄは、第３の実施形態のロジック回路５Ｂから第１および第２スイッチ回路SW1、SW２を除いた回路である。その他の構成は、第３の実施形態と同じである。
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
【００６０】
図１０は、本発明の半導体装置の第６の実施形態を示している。この実施形態は、請求項２、請求項７〜請求項９に対応している。第１、第２、第３、第５の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、システム基板１Ｅ上に、フラッシュメモリ３および擬似SRAM４Ｅが搭載されてSIPが形成されている。擬似SRAM４Ｅは、第５の実施形態と同じロジック回路５Ｄおよび第２の実施形態と同じ擬似SRAMコア４Ｂを有している。すなわち、フラッシュメモリ３と擬似SRAMコア４Ｂとを制御するロジック回路５Ｄは、擬似SRAM４Ｅ内に形成されている。その他の構成は、第５の実施形態と同じである。
【００６１】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
図１１は、本発明の半導体装置の第７の実施形態を示している。この実施形態は、請求項１、請求項３〜請求項６、および請求項１０に対応している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６２】
この実施形態では、システム基板１Ｆ上に、ロジックチップ２Ｆ、フラッシュメモリ３、および擬似SRAM４が搭載されてSIPが形成されている。ロジックチップ２Ｆは、ロジック回路５Ｆを有している。ロジック回路５Ｆには、第３の実施形態のロジック回路５Ｂにおける分周回路８の代わりに内部クロック信号ICLKを生成する発振回路１１（クロック生成回路）が形成されている。すなわち、ロジックチップ２Ｆおよびロジック回路５Ｆには、クロック端子は形成されていない。その他の構成は、第３の実施形態と同じである。発振回路１１は、ロジック回路５Ｆおよびロジックチップ２Ｆの内部回路で使用する内部クロック信号ICLKを生成する。
【００６３】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、発振回路１１により、ロジック回路５Ｆ内で内部クロック信号ICLKを生成できるため、外部からクロック信号を受けるためのクロック端子を不要にできる。
図１２は、本発明の半導体装置の第８の実施形態を示している。この実施形態は、請求項２〜請求項６、および請求項１０に対応している。第１、第３、第７の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６４】
この実施形態では、システム基板１Ｇ上に、フラッシュメモリ３および擬似SRAM４Ｆが搭載されてSIPが形成されている。擬似SRAM４Ｆは、第７の実施形態と同じロジック回路５Ｆおよび第２の実施形態と同じ擬似SRAMコア４Ｂを有している。すなわち、フラッシュメモリ３と擬似SRAMコア４Ｂとを制御するロジック回路５Ｆは、擬似SRAM４Ｆ内に形成されている。その他の構成は、第５の実施形態と同じである。
【００６５】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
なお、上述した第１の実施形態では、システム基板１上にロジックチップ２、フラッシュメモリ３、および擬似SRAM４を実装することでSIPを構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ロジックチップ上に、フラッシュメモリおよび擬似SRAMを積層することで、SIPを構成してもよい。あるいは、本発明を、ロジックチップ２、フラッシュメモリ３、および擬似SRAM４を実装したMCPに適用してもよい。
【００６６】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 第１メモリチップおよび第２メモリチップと、該第１および第２メモリチップを制御するロジック回路を有するロジックチップとが１つのパッケージに実装された半導体装置であって、
前記ロジック回路は、
前記第１および第２メモリチップをアクセスするために半導体装置の外部から供給される外部信号を受信する外部端子と、
前記第１および第２メモリチップの少なくともいずれかの試験時に活性化され、該第１および第２メモリチップの通常動作時に非活性化される試験起動信号を受信する試験起動端子と、
前記第１メモリチップをアクセスするために供給される前記外部信号を、前記第１メモリチップのインタフェースに合わせたメモリアクセス信号に変換するアクセス信号生成回路と、
前記試験起動信号の活性化時に前記外部信号を試験信号として選択し、前記試験起動信号の非活性化時に前記メモリアクセス信号を選択し、選択した信号を前記第１メモリチップに出力する第１選択回路とを備えていることを特徴とする半導体装置。
【００６７】
（付記２） 第１および第２メモリチップが１つのパッケージに実装され、前記第１および第２メモリチップを制御するロジック回路が前記第２メモリチップ内に含まれる半導体装置であって、
前記ロジック回路は、
前記第１および第２メモリチップをアクセスするために半導体装置の外部から供給される外部信号を受信する外部端子と、
前記第１および第２メモリチップの少なくともいずれかの試験時に活性化され、該第１および第２メモリチップの通常動作時に非活性化される試験起動信号を受信する試験起動端子と、
前記第１メモリチップをアクセスするために供給される前記外部信号を、前記第１メモリチップのインタフェースに合わせたメモリアクセス信号に変換するアクセス信号生成回路と、
前記試験起動信号の活性化時に前記外部信号を試験信号として選択し、前記試験起動信号の非活性化時に前記メモリアクセス信号を選択し、選択した信号を前記第１メモリチップに出力する第１選択回路とを備えていることを特徴とする半導体装置。
【００６８】
（付記３） 付記１または付記２記載の半導体装置において、
前記ロジック回路は、前記外部端子から供給される前記外部信号を、前記試験起動信号の活性化時に前記試験信号として前記第１選択回路に出力し、前記試験起動信号の非活性化時に前記アクセス信号生成回路に出力する第１スイッチ回路を備えていることを特徴とする半導体装置。
【００６９】
（付記４） 付記３記載の半導体装置において、
前記ロジック回路は、
試験する前記第１および第２メモリチップを選択するメモリ選択信号を受信するメモリ選択端子と、
前記第２メモリチップをアクセスするために供給される前記外部信号を受信するバッファ回路と、
前記試験起動信号の活性化時に前記試験信号を選択し、前記試験起動信号の非活性化時に前記バッファ回路を介して伝達される前記外部信号を選択し、選択した信号を前記第２メモリチップに出力する第２選択回路と、
前記第１スイッチ回路と前記第１選択回路との間に配置され、前記第１スイッチ回路を介して供給される前記試験信号を、前記メモリ選択信号に応じて前記第１選択回路または前記第２選択回路に伝達する第２スイッチ回路とを備えていることを特徴とする半導体装置。
【００７０】
（付記５） 付記４記載の半導体装置であって、
前記ロジック回路は、
前記試験起動信号の活性化時に、試験モードを選択するための試験モード信号を受信する試験モード端子と、
前記第１メモリチップを試験するための第１試験パターン信号を生成する第１試験パターン生成回路と、
前記第２スイッチ回路と前記第１選択回路との間に配置され、前記試験モード信号が第１試験モードを示すときに前記第２スイッチ回路を介して供給される前記外部信号を選択し、前記試験モード信号が第２試験モードを示すときに前記第１試験パターン信号を選択し、選択した信号を前記試験信号として前記第１選択回路に出力する第３選択回路とを備えていることを特徴とする半導体装置。
【００７１】
（付記６） 付記５記載の半導体装置において、
前記ロジック回路は、
前記第２メモリチップを試験するための第２試験パターン信号を生成する第２試験パターン生成回路と、
前記第２スイッチ回路と前記第２選択回路との間に配置され、前記試験モード信号が第１試験モードを示すときに前記第２スイッチ回路を介して供給される前記外部信号を選択し、前記試験モード信号が第２試験モードを示すときに前記第２試験パターン信号を選択し、選択した信号を前記試験信号として前記第２選択回路に出力する第４選択回路とを備えていることを特徴とする半導体装置。
【００７２】
（付記７） 付記１または付記２記載の半導体装置であって、
前記ロジック回路は、
前記試験起動信号の活性化時に、試験モードを選択するための試験モード信号を受信する試験モード端子と、
前記第１メモリチップを試験するための第１試験パターン信号を生成する第１試験パターン生成回路と、
前記外部端子と前記第１選択回路との間に配置され、前記試験モード信号が第１試験モードを示すときに前記外部信号を選択し、前記試験モード信号が第２試験モードを示すときに前記第１試験パターン信号を選択し、選択した信号を前記試験信号として前記第１選択回路に出力する第３選択回路とを備えていることを特徴とする半導体装置。
【００７３】
（付記８） 付記７記載の半導体装置において、
前記ロジック回路は、
前記第２メモリチップを試験するための第２試験パターン信号を生成する第２試験パターン生成回路と、
前記外部端子と前記第２選択回路との間に配置され、前記試験モード信号が第１試験モードを示すときに前記外部信号を選択し、前記試験モード信号が第２試験モードを示すときに前記第２試験パターン信号を選択し、選択した信号を前記試験信号として前記第２選択回路に出力する第４選択回路とを備えていることを特徴とする半導体装置。
【００７４】
（付記９） 付記１または付記２記載の半導体装置において、
前記ロジック回路は、
半導体装置の外部から供給されるクロック信号を受信するクロック端子と、
前記クロック端子で受けた前記クロック信号の周波数を変換し、変換したクロック信号を前記ロジック回路内の内部回路に供給するクロック変換回路とを備えていることを特徴とする半導体装置。
【００７５】
（付記１０） 付記１または付記２記載の半導体装置において、
前記ロジック回路は、該ロジック回路内の内部回路で使用するクロック信号を生成するクロック生成回路を備えていることを特徴とする半導体装置。
（付記１１） 付記１または付記２記載の半導体装置において、
前記第１メモリチップは、不揮発性メモリであり、
前記第２メモリチップは、揮発性メモリであることを特徴とする半導体装置。
【００７６】
（付記１２） 付記１１記載の半導体装置において、
前記第１メモリチップは、フラッシュメモリであり、
前記第２メモリチップは、擬似SRAMであることを特徴とする半導体装置。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００７７】
【発明の効果】
請求項１および請求項２の半導体装置では、試験モード時に、第１選択回路により外部信号を選択することで、第１メモリチップを外部から直接アクセスできる。このため、第１メモリチップ単体を試験する試験プログラムを、SIPまたはMCPに組み立て後の試験プログラムとして流用できる。この結果、プログラム開発等にかかる試験コストを削減できる。
メモリチップをSIPまたはMCPに組み立てた後に、ロジック回路を介してメモリチップを試験できるので、SIPまたはMCPに実装されるチップの相互接続試験を実行できる。また、第２選択回路により、試験信号をロジック回路内でほとんど遅延させることなく第２メモリチップに伝達できる。試験信号のタイミングが互いにずれることを防止できる。
【００７８】
請求項３の半導体装置では、アクセス信号生成回路の誤動作を防止できる。また、試験時の消費電力を低減できる。
請求項４の半導体装置では、メモリ選択信号および第２スイッチ回路により、第１および第２メモリチップをそれぞれ独立に試験できる。
【００７９】
請求項５および請求項７の半導体装置では、第１試験パターン生成回路により、外部から試験信号を受けることなく第１メモリチップを試験できる。すなわち、SIPまたはMCPにおいて、内蔵するメモリチップの組み込み自己検査を実行できる。
請求項６および請求項８の半導体装置では、第２試験パターン生成回路により、外部から試験信号を受けることなく第２メモリチップを試験できる。すなわち、SIPまたはMCPにおいて、内蔵するメモリチップの組み込み自己検査を実行できる。
【００８０】
請求項９の半導体装置では、半導体装置が搭載されるシステムのクロック周期に依存することなくロジック回路、第１および第２メモリチップを最適なタイミングで動作できる。
請求項１０の半導体装置では、外部からクロック信号を受ける必要が無くなり、クロック端子を不要にできる。また、システムのクロック周期に依存することなくロジック回路、第１および第２メモリチップを最適なタイミングで動作できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示した第１〜第３スイッチ回路の詳細を示す回路図である。
【図３】図１に示した第１および第２選択回路の詳細を示す回路図である。
【図４】外部信号とメモリへ供給される信号との対応を示す説明図である。
【図５】本発明の第２の実施形態を示すブロック図である。
【図６】本発明の第３の実施形態を示すブロック図である。
【図７】図６に示した第３および第４選択回路の詳細を示す回路図である。
【図８】本発明の第４の実施形態を示すブロック図である。
【図９】本発明の第５の実施形態を示すブロック図である。
【図１０】本発明の第６の実施形態を示すブロック図である。
【図１１】本発明の第７の実施形態を示すブロック図である。
【図１２】本発明の第８の実施形態を示すブロック図である。
【符号の説明】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ システム基板
２、２Ｂ、２Ｄ、２Ｆ ロジックチップ
３ フラッシュメモリ（第１メモリチップ）
４、４Ａ、４Ｃ、４Ｅ、４Ｆ 擬似SRAM（第２メモリチップ）
４Ｂ 擬似SRAMコア
５、５Ｂ、５Ｄ、５Ｆ ロジック回路
６ アクセス信号生成回路
７ バッファ回路
８ 分周回路
９Ａ 第１試験パターン発生回路
９Ｂ 第２試験パターン発生回路
１１ 発振回路
CLK クロック端子、クロック信号
EXT 外部端子、外部信号
ICLK 内部クロック信号
MAC1、MAC2 メモリアクセス信号
MCP マルチ・チップ・パッケージ
MSEL メモリ選択端子、メモリ選択信号
RESET ハードウエアリセット端子、ハードウエアリセット信号
SEL1 第１選択回路
SEL2 第２選択回路
SEL3 第３選択回路
SEL4 第４選択回路
SIP システム・イン・パッケージ
TST 試験起動端子、試験起動信号
SW1 第１スイッチ回路
SW2 第２スイッチ回路
SW3 第３スイッチ回路
TEST 試験信号
Claims (10)
- 第１メモリチップおよび第２メモリチップと、該第１および第２メモリチップを制御するロジック回路を有するロジックチップとが１つのパッケージに実装された半導体装置であって、
前記ロジック回路は、
前記第１および第２メモリチップをアクセスするために半導体装置の外部から供給される外部信号を受信する外部端子と、
前記第１および第２メモリチップの少なくともいずれかの試験時に活性化され、該第１および第２メモリチップの通常動作時に非活性化される試験起動信号を受信する試験起動端子と、
前記第１メモリチップをアクセスするために供給される前記外部信号を、前記第１メモリチップのインタフェースに合わせた第１メモリアクセス信号に変換するアクセス信号生成回路と、
前記試験起動信号の活性化時に前記外部信号を試験信号として選択し、前記試験起動信号の非活性化時に前記第１メモリアクセス信号を選択し、選択した信号を前記第１メモリチップに出力する第１選択回路と、
前記第２メモリチップをアクセスするために供給される前記外部信号のタイミングを調整することにより、前記第２メモリチップをアクセスするための第２メモリアクセス信号を生成するバッファ回路と、
前記試験起動信号の活性化時に前記外部信号を試験信号として選択し、前記試験起動信号の非活性化時に前記第２メモリアクセス信号を選択し、選択した信号を前記第２メモリチップに出力する第２選択回路とを備え、
前記第１メモリチップのインタフェースと、前記第２メモリチップのインタフェースとは異なるインタフェースであることを特徴とする半導体装置。 - 第１および第２メモリチップが１つのパッケージに実装され、前記第１および第２メモリチップを制御するロジック回路が前記第２メモリチップ内に含まれる半導体装置であって、
前記ロジック回路は、
前記第１および第２メモリチップをアクセスするために半導体装置の外部から供給される外部信号を受信する外部端子と、
前記第１および第２メモリチップの少なくともいずれかの試験時に活性化され、該第１および第２メモリチップの通常動作時に非活性化される試験起動信号を受信する試験起動端子と、
前記第１メモリチップをアクセスするために供給される前記外部信号を、前記第１メモリチップのインタフェースに合わせた第１メモリアクセス信号に変換するアクセス信号生成回路と、
前記試験起動信号の活性化時に前記外部信号を試験信号として選択し、前記試験起動信号の非活性化時に前記第１メモリアクセス信号を選択し、選択した信号を前記第１メモリチップに出力する第１選択回路と、
前記第２メモリチップをアクセスするために供給される前記外部信号のタイミングを調整することにより、前記第２メモリチップをアクセスするための第２メモリアクセス信号を生成するバッファ回路と、
前記試験起動信号の活性化時に前記外部信号を試験信号として選択し、前記試験起動信号の非活性化時に前記第２メモリアクセス信号を選択し、選択した信号を前記第２メモリチップに出力する第２選択回路とを備え、
前記第１メモリチップのインタフェースと、前記第２メモリチップのインタフェースとは異なるインタフェースであることを特徴とする半導体装置。 - 請求項１または請求項２記載の半導体装置において、
前記ロジック回路は、前記外部端子から供給される前記外部信号を、前記試験起動信号の活性化時に前記試験信号として前記第１選択回路に出力し、前記試験起動信号の非活性化時に前記アクセス信号生成回路に出力する第１スイッチ回路を備えていることを特徴とする半導体装置。 - 請求項３記載の半導体装置において、
前記ロジック回路は、
試験する前記第１および第２メモリチップを選択するメモリ選択信号を受信するメモリ選択端子と、
前記第１スイッチ回路と前記第１選択回路との間に配置され、前記第１スイッチ回路を介して供給される前記試験信号を、前記メモリ選択信号に応じて前記第１選択回路または前記第２選択回路に伝達する第２スイッチ回路とを備えていることを特徴とする半導体装置。 - 請求項４記載の半導体装置であって、
前記ロジック回路は、
前記試験起動信号の活性化時に、試験モードを選択するための試験モード信号を受信する試験モード端子と、
前記第１メモリチップを試験するための第１試験パターン信号を生成する第１試験パターン生成回路と、
前記第２スイッチ回路と前記第１選択回路との間に配置され、前記試験モード信号が第１試験モードを示すときに前記第２スイッチ回路を介して供給される前記外部信号を選択し、前記試験モード信号が第２試験モードを示すときに前記第１試験パターン信号を選択し、選択した信号を前記試験信号として前記第１選択回路に出力する第３選択回路とを備えていることを特徴とする半導体装置。 - 請求項５記載の半導体装置において、
前記ロジック回路は、
前記第２メモリチップを試験するための第２試験パターン信号を生成する第２試験パターン生成回路と、
前記第２スイッチ回路と前記第２選択回路との間に配置され、前記試験モード信号が第１試験モードを示すときに前記第２スイッチ回路を介して供給される前記外部信号を選択し、前記試験モード信号が第２試験モードを示すときに前記第２試験パターン信号を選択し、選択した信号を前記試験信号として前記第２選択回路に出力する第４選択回路とを備えていることを特徴とする半導体装置。 - 請求項１または請求項２記載の半導体装置であって、
前記ロジック回路は、
前記試験起動信号の活性化時に、試験モードを選択するための試験モード信号を受信する試験モード端子と、
前記第１メモリチップを試験するための第１試験パターン信号を生成する第１試験パターン生成回路と、
前記外部端子と前記第１選択回路との間に配置され、前記試験モード信号が第１試験モードを示すときに前記外部信号を選択し、前記試験モード信号が第２試験モードを示すときに前記第１試験パターン信号を選択し、選択した信号を前記試験信号として前記第１選択回路に出力する第３選択回路とを備えていることを特徴とする半導体装置。 - 請求項７記載の半導体装置において、
前記ロジック回路は、
前記第２メモリチップを試験するための第２試験パターン信号を生成する第２試験パターン生成回路と、
前記外部端子と前記第２選択回路との間に配置され、前記試験モード信号が第１試験モードを示すときに前記外部信号を選択し、前記試験モード信号が第２試験モードを示すときに前記第２試験パターン信号を選択し、選択した信号を前記試験信号として前記第２選択回路に出力する第４選択回路とを備えていることを特徴とする半導体装置。 - 請求項１または請求項２記載の半導体装置において、
前記ロジック回路は、
半導体装置の外部から供給されるクロック信号を受信するクロック端子と、
前記クロック端子で受けた前記クロック信号の周波数を変換し、変換したクロック信号を前記ロジック回路内の内部回路に供給するクロック変換回路とを備えていることを特徴とする半導体装置。 - 請求項１または請求項２記載の半導体装置において、
前記ロジック回路は、該ロジック回路内の内部回路で使用するクロック信号を生成するクロック生成回路を備えていることを特徴とする半導体装置。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002018455A JP4302354B2 (ja) | 2002-01-28 | 2002-01-28 | 半導体装置 |
| US10/122,181 US6961881B2 (en) | 2001-09-14 | 2002-04-16 | Semiconductor device |
| TW091107737A TW556333B (en) | 2001-09-14 | 2002-04-16 | Semiconductor device |
| DE60231928T DE60231928D1 (de) | 2001-09-14 | 2002-04-22 | Testverfahren für Halbleiterspeicher |
| DE60233985T DE60233985D1 (de) | 2001-09-14 | 2002-04-22 | Testverfahren für Halbleiterspeicher |
| EP02252816A EP1293989B1 (en) | 2001-09-14 | 2002-04-22 | Test method for semiconductor memory circuit |
| EP07119925A EP1890298B1 (en) | 2001-09-14 | 2002-04-22 | Test method for semiconductor memory circuit |
| DE60227624T DE60227624D1 (de) | 2001-09-14 | 2002-04-22 | Testverfahren für Halbleiter-Speicherschaltung |
| EP07119919A EP1890297B1 (en) | 2001-09-14 | 2002-04-22 | Test method for semiconductor memory circuit |
| KR1020020023338A KR100900921B1 (ko) | 2001-09-14 | 2002-04-29 | 반도체 장치 |
| CNB021200653A CN1279614C (zh) | 2001-09-14 | 2002-05-22 | 半导体器件 |
| US11/206,170 US7243274B2 (en) | 2001-09-14 | 2005-08-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002018455A JP4302354B2 (ja) | 2002-01-28 | 2002-01-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003223799A JP2003223799A (ja) | 2003-08-08 |
| JP4302354B2 true JP4302354B2 (ja) | 2009-07-22 |
Family
ID=27742968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002018455A Expired - Fee Related JP4302354B2 (ja) | 2001-09-14 | 2002-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4302354B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4401319B2 (ja) | 2005-04-07 | 2010-01-20 | 株式会社日立製作所 | Ｄｒａｍ積層パッケージ並びにｄｒａｍ積層パッケージの試験および救済方法 |
| JPWO2006114879A1 (ja) * | 2005-04-21 | 2008-12-11 | 富士通株式会社 | 半導体メモリ、システムおよびシステムのテスト実施方法 |
| KR100609619B1 (ko) | 2005-07-19 | 2006-08-08 | 삼성전자주식회사 | 동작 모드에 따라 스윙 레벨이 제어되는 데이터 증폭회로및 이를 포함하는 출력 드라이버 |
| JP5006723B2 (ja) * | 2007-07-09 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置とそのテスト方法 |
| US11182312B2 (en) | 2020-04-02 | 2021-11-23 | Micron Technology, Inc. | Memory sub-system manufacturing mode |
-
2002
- 2002-01-28 JP JP2002018455A patent/JP4302354B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003223799A (ja) | 2003-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1890298B1 (en) | Test method for semiconductor memory circuit | |
| US8987735B2 (en) | Semiconductor device | |
| JP4339534B2 (ja) | メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置 | |
| US5933379A (en) | Method and circuit for testing a semiconductor memory device operating at high frequency | |
| US8369159B2 (en) | Input/output circuit and method of semiconductor apparatus and system with the same | |
| CN111739875B (zh) | 叠层半导体器件及其测试方法 | |
| US11049584B2 (en) | Integrated circuit memory devices having buffer dies and test interface circuits therein that support testing and methods of testing same | |
| US9047929B2 (en) | Memory system having memory ranks and related tuning method | |
| JP5044868B2 (ja) | 半導体装置およびマルチチップモジュール | |
| KR100527399B1 (ko) | 반도체메모리장치의 디엘엘구동회로 | |
| CN111650991B (zh) | 用于以时钟发射操作模式的设备和方法 | |
| US20080198672A1 (en) | Power Supply Control Circuit and Controlling Method Thereof | |
| US20080104458A1 (en) | Semiconductor memory, system, testing method for system | |
| JP2004053276A (ja) | 半導体装置および半導体集積回路 | |
| JP4302354B2 (ja) | 半導体装置 | |
| US7222282B2 (en) | Embedded micro computer unit (MCU) for high-speed testing using a memory emulation module and a method of testing the same | |
| US6867993B2 (en) | Semiconductor memory device | |
| US7242636B2 (en) | Clock control circuit and semiconductor memory device including the same and input operation method of semiconductor memory device | |
| US7619937B2 (en) | Semiconductor memory device with reset during a test mode | |
| JP3869387B2 (ja) | 半導体集積回路 | |
| KR20000045379A (ko) | 액세스 타임을 향상시킨 클럭발생장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071219 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090217 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090421 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090422 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130501 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140501 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |