JP2003223799A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置に実装されたメモリチップの試験
プログラムの開発コストを削減する。 【解決手段】 半導体装置に実装されるチップ内に形成
されるアクセス信号生成回路は、外部信号を、第１メモ
リチップのインタフェースに合わせたメモリアクセス信
号に変換する。第１選択回路は、試験起動信号の活性化
時および非活性化時に、外部信号およびメモリアクセス
信号をそれぞれ選択し、選択した信号を第１メモリチッ
プに出力する。すなわち、試験モード時に、第１選択回
路により外部信号を選択することで、第１メモリチップ
を外部から直接アクセスできる。このため、第１メモリ
チップ単体を試験する試験プログラムを、半導体装置の
組み立て後の試験プログラムとして流用できる。この結
果、プログラム開発等にかかる試験コストを削減でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のチップを同
一のパッケージ内に実装し、１パッケージでシステムを
構成する半導体装置に関する。特に、本発明は、上記半
導体装置を構成するメモリチップの試験技術に関する。
また、本発明は、上記半導体装置を構成する半導体チッ
プで使用するクロック信号の供給技術に関する。

【０００２】

【従来の技術】近時、プロセス技術が異なるメモリチッ
プ、ディジタルチップ、アナログチップ、および受動部
品等を１パッケージに収納し、システムとして動作する
半導体装置を構成するパッケージング技術が開発されて
いる。特に、チップ間の配線の影響を考慮するなどし
て、LSI設計工程だけでなく実装工程まで含めた設計環
境を用いて開発された半導体装置は、システム・イン・
パッケージ（以下、SIPと称する）またはマルチ・チッ
プ・パッケージ（以下MCPと称する）と称されている。

【０００３】この種のSIP、MCPの試験は、従来のマルチ
・チップ・モジュール（MCM）の試験と同様に行われ
る。例えば、メモリチップとロジックチップを実装して
SIPを構成する場合、SIPの組み立て後、メモリチップの
機能試験、ロジックチップ機能試験、およびメモリチッ
プとロジックチップの間の相互接続試験が行われる。

【０００４】

【発明が解決しようとする課題】SIPに実装されるメモ
リチップがロジックチップのみによってアクセスされる
場合、メモリチップの端子をSIPの外部端子に接続する
必要はない。このとき、メモリチップは、ロジックチッ
プを介して試験される。この場合、メモリチップの試験
は、ロジックチップに様々なデータを設定することで行
われるため、試験時間が長くなるという問題があった。
試験時間の長さは、製造コストに直接影響する。また、
ロジックチップに様々なデータを設定し、ロジックチッ
プがメモリチップをアクセスする信号を生成する場合、
メモリチップ単体の試験で使用する試験プログラムを流
用できないという問題があった。ここで、メモリチップ
単体を試験する試験プログラムは、例えば、ウエハ上に
複数形成されたメモリチップを試験するためのプローブ
試験で使用される。

【０００５】この問題に対処するため、従来では、SIP
に実装されるメモリチップがロジックチップによっての
みアクセスされる場合にも、メモリチップの端子は、SI
Pの外部端子に接続されていた。このようにすること
で、SIPの組み立て後にも、SIPの外部からメモリチップ
を直接アクセスできるため、メモリチップの機能試験の
時間を短縮できる。

【０００６】しかし、メモリチップの端子をSIPの外部
端子に接続した場合、SIPの端子数が増加してしまう。
例えば、メモリチップとロジックチップとがシステム基
板上に搭載される場合、システム基板上に形成される端
子数が増加してしまう。この結果、SIPのサイズが大き
くなり、SIPの製造コストが増加するという問題があっ
た。

【０００７】一方、メモリチップ内に組み込み自己検査
（BIST；Built-in Self Test）のための検査回路を形成
し、ロジックチップから検査回路を制御することで、SI
Pに組み立てた後にもメモリチップを試験できる技術が
開発されている。しかし、上記検査回路では、通常動作
で使用するロジックチップとメモリチップとのインタフ
ェースを試験できない。

【０００８】本発明の目的は、半導体装置に実装された
メモリチップの試験プログラムの開発コストを削減する
ことにある。本発明の別の目的は、半導体装置に実装さ
れた複数のメモリチップを確実に試験することにある。
本発明の別の目的は、複数のメモリチップおよびこれ等
メモリチップを制御するロジックチップが実装された半
導体装置において、ロジックチップに最適なクロック信
号を供給することにある。

【０００９】

【課題を解決するための手段】請求項１の半導体装置
は、第１メモリチップおよび第２メモリチップと、これ
等メモリチップを制御するロジック回路を有するロジッ
クチップとが、１つのパッケージに実装されて構成され
ている。請求項２の半導体装置は、第１および第２メモ
リチップが１つのパッケージに実装され、第１および第
２メモリチップを制御するロジック回路が第２メモリチ
ップ内に含まれて構成されている。すなわち、半導体装
置は、システム・イン・パッケージ（SIP）またはマル
チ・チップ・パッケージ（MCP）として構成されてい
る。例えば、第１メモリチップは、フラッシュメモリ等
の不揮発性メモリであり、第２メモリチップは、DRAM、
SRAMおよび擬似SRAM等の揮発性メモリである。

【００１０】ロジック回路は、外部端子、試験起動端
子、アクセス信号生成回路、および第１選択回路を有し
ている。外部端子は、第１および第２メモリチップをア
クセスするために半導体装置の外部から供給される外部
信号を受信する。試験起動端子は、第１および第２メモ
リチップの少なくともいずれかの試験時に活性化され、
第１および第２メモリチップの通常動作時に非活性化さ
れる試験起動信号を受信する。

【００１１】アクセス信号生成回路は、第１メモリチッ
プをアクセスするために供給される外部信号を、第１メ
モリチップのインタフェースに合わせたメモリアクセス
信号に変換する。第１選択回路は、試験起動信号の活性
化時に外部信号を試験信号として選択し、試験起動信号
の非活性化時にメモリアクセス信号を選択し、選択した
信号を第１メモリチップに出力する。すなわち、試験モ
ード時に、第１選択回路により外部信号を選択すること
で、第１メモリチップを外部から直接アクセスできる。
このため、第１メモリチップ単体を試験する試験プログ
ラムを、半導体装置の組み立て後の試験プログラムとし
て流用できる。この結果、プログラム開発等にかかる試
験コストを削減できる。

【００１２】半導体装置を組み立てた後に、ロジック回
路を介してメモリチップを試験できるので、半導体装置
に実装されるチップの相互接続試験を実行できる。請求
項３の半導体装置では、ロジック回路は、第１スイッチ
回路を有している。第１スイッチ回路は、外部端子から
供給される外部信号を、試験起動信号の活性化時に試験
信号として第１選択回路に出力し、試験起動信号の非活
性化時にアクセス信号生成回路に出力する。このため、
試験起動信号の活性化時に、外部信号（試験信号）は、
アクセス信号生成回路に供給されない。したがって、ア
クセス信号生成回路の誤動作を防止できる。また、アク
セス信号生成回路への入力信号のレベルが変化しないた
め、アクセス信号生成回路の内部は静的状態に保たれ
る。この結果、試験時の消費電力を低減できる。

【００１３】請求項４の半導体装置では、ロジック回路
は、メモリ選択端子、バッファ回路、第２選択回路、お
よび第２スイッチ回路を有している。メモリ選択端子
は、試験する第１および第２メモリチップを選択するた
めにメモリ選択信号を受信する。バッファ回路は、通常
動作時に第２メモリチップをアクセスするために供給さ
れる外部信号を受信する。

【００１４】第２選択回路は、試験起動信号の活性化時
に試験信号を選択し、試験起動信号の非活性化時にバッ
ファ回路を介して伝達される外部信号を選択し、選択し
た信号を第２メモリチップに出力する。第２スイッチ回
路は、第１スイッチ回路と第１選択回路との間に配置さ
れている。第２スイッチ回路は、第１スイッチ回路を介
して供給される試験信号を、メモリ選択信号に応じて第
１選択回路または第２選択回路に伝達する。

【００１５】メモリ選択信号および第２スイッチ回路に
より、試験信号の出力先を第１メモリチップまたは第２
メモリチップに決められるため、第１および第２メモリ
チップをそれぞれ独立に試験できる。また、第２選択回
路により、第２メモリチップの試験時に、試験信号は、
バッファ回路を介さずに第２メモリチップに直接供給さ
れる。このため、試験信号のロジック回路内での遅延は
ほとんどない。さらに、試験信号のタイミングが互いに
ずれることを防止できる。

【００１６】請求項５および請求項７の半導体装置で
は、ロジック回路は、試験モード端子、第１試験パター
ン生成回路、および第３選択回路を有している。試験モ
ード端子は、試験起動信号の活性化時に、試験モードを
選択するための試験モード信号を受信する。第１試験パ
ターン生成回路は、第１メモリチップを試験するための
第１試験パターン信号を生成する。

【００１７】第３選択回路は、第２スイッチ回路と第１
選択回路との間に配置されている。第３選択回路は、試
験モード信号が第１試験モードを示すときに第２スイッ
チ回路を介して供給される外部信号を選択し、試験モー
ド信号が第２試験モードを示すときに第１試験パターン
信号を選択し、選択した信号を試験信号として第１選択
回路に出力する。

【００１８】第１試験パターン生成回路により、外部か
ら試験信号を受けることなく第１メモリチップを試験で
きる。すなわち、SIPまたはMCPにおいて、内蔵するメモ
リチップの組み込み自己検査（BIST；Built-in Self Te
st）を実行できる。請求項６および請求項８の半導体装
置では、ロジック回路は、第２試験パターン生成回路お
よび第４選択回路を有している。第２試験パターン生成
回路は、第２メモリチップを試験するための第２試験パ
ターン信号を生成する。第４選択回路は、第２スイッチ
回路と第２選択回路との間に配置されている。第４選択
回路は、試験モード信号が第１試験モードを示すときに
第２スイッチ回路を介して供給される外部信号を選択
し、試験モード信号が第２試験モードを示すときに第２
試験パターン信号を選択し、選択した信号を試験信号と
して第２選択回路に出力する。

【００１９】第２試験パターン生成回路により、外部か
ら試験信号を受けることなく第２メモリチップを試験で
きる。すなわち、SIPまたはMCPにおいて、内蔵するメモ
リチップの組み込み自己検査（BIST；Built-in Self Te
st）を実行できる。請求項９の半導体装置では、ロジッ
ク回路は、クロック端子およびクロック変換回路を有し
ている。クロック端子は、半導体装置の外部から供給さ
れるクロック信号を受信する。クロック変換回路は、ク
ロック端子で受けたクロック信号の周波数を変換し、変
換したクロック信号をロジック回路内の内部回路に供給
する。このため、半導体装置が搭載されるシステムのク
ロック信号周期に依存することなくロジック回路、第１
および第２メモリチップを最適なタイミングで動作でき
る。

【００２０】請求項１０の半導体装置では、ロジック回
路は、このロジック回路内の内部回路で使用するクロッ
ク信号を生成するクロック生成回路を有している。ロジ
ック回路内でクロック信号が生成できるため、外部から
クロック信号を受ける必要が無くなり、クロック端子を
不要にできる。また、半導体装置が搭載されるシステム
のクロック周期に依存することなくロジック回路、第１
および第２メモリチップを最適なタイミングで動作でき
る。

【００２１】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体装置の第１の
実施形態を示している。この実施形態は、請求項１、請
求項３、請求項４、および請求項９に対応している。こ
の半導体装置は、システム基板１上にロジックチップ
２、NAND型フラッシュメモリ３（第１メモリチップ）、
および擬似SRAM４（第２メモリチップ）を搭載してシス
テム・イン・パッケージ（以下、単にSIPと称する）と
して形成されている。図中、ロジックチップ２の周囲の
丸印は、外部端子を示している。太線で示した信号線
は、複数本で構成されている。ロジックチップ２は、フ
ラッシュメモリ３および擬似SRAM４のアクセスを制御す
るロジック回路５を有している。擬似SRAM４は、DRAMの
メモリセルを内蔵しており、これ等メモリセルを内部で
自動的にリフレッシュすることで、SRAMとして動作す
る。

【００２２】ロジックチップ２は、外部端子EXT、試験
起動端子TST、メモリ選択端子MSEL、クロック端子CLK、
ハードウエアリセット端子RESETを有している。以降、
端子を介して供給される信号には、端子名と同じ符号を
付ける。外部端子EXTは、フラッシュメモリ３および擬
似SRAM４をアクセスするためにSIPの外部から供給され
る外部信号EXT（アドレス信号、データ信号、コマンド
信号等）を受信する。試験起動端子TSTは、フラッシュ
メモリ３または擬似SRAM４の試験時に活性化される試験
起動信号TSTを受信する。試験起動信号TSTは、フラッシ
ュメモリ３および擬似SRAM４の通常動作時に非活性化さ
れる。試験起動信号TSTが高レベルのとき、ロジック回
路５は、試験起動信号TSTが活性化されたと認識する。

【００２３】メモリ選択端子MSELは、アクセスするフラ
ッシュメモリ３または擬似SRAM４を選択するためのメモ
リ選択信号MSELを受信する。メモリ選択信号MSELが高レ
ベルおよび低レベルのとき、それぞれフラッシュメモリ
３および擬似SRAM４が選択される。クロック端子CLK
は、SIPの外部からクロック信号CLK（システムクロッ
ク）を受信する。ハードウエアリセット端子RESETは、S
IPの外部からハードウエアリセット信号RESETを受信す
る。

【００２４】ロジック回路５は、第１スイッチ回路SW
1、第２スイッチ回路SW2、第３スイッチ回路SW3、第１
選択回路SEL1、第２選択回路SEL2、アクセス信号生成回
路６、バッファ回路７、および分周回路８（クロック変
換回路）を有している。各回路の間には、信号線の長さ
および出力先の回路に対する駆動能力等を考慮して、バ
ッファ（図中の三角記号）が挿入されている。

【００２５】第１スイッチ回路SW1は、試験起動信号TST
の低レベル時に外部信号EXTを第３スイッチ回路SW3に伝
達し、試験起動信号TSTの高レベル時に外部信号EXTを試
験信号TESTとして第２スイッチ回路SW2に伝達する。第
２スイッチ回路SW2は、メモリ選択信号MSELの高レベル
時に、試験信号TESTを第１選択回路SEL1に伝達し、メモ
リ選択信号MSELの低レベル時に、試験信号TESTを第２選
択回路SEL2に伝達する。第３スイッチ回路SW3は、メモ
リ選択信号MSELの高レベル時に、外部信号EXTをアクセ
ス信号生成回路６に伝達し、メモリ選択信号MSELの低レ
ベル時に、外部信号EXTをバッファ回路７に伝達する。

【００２６】アクセス信号生成回路６は、通常動作時
に、フラッシュメモリ３をアクセスするためにSIPの外
部から供給される外部信号EXTをフラッシュメモリ３の
インタフェースに合わせたメモリアクセス信号MAC1に変
換する。メモリアクセス信号MAC1は、第１選択回路SEL1
を介してフラッシュメモリ３に供給される。第１選択回
路SEL1は、試験起動信号TSTの低レベル時に、メモリア
クセス信号MAC1をフラッシュメモリ３に伝達し、試験起
動信号TSTの高レベル時に、試験信号TESTをフラッシュ
メモリ３に伝達する。

【００２７】バッファ回路７は、通常動作時に、第１ス
イッチ回路SW1を介して供給される外部信号EXTのタイミ
ングを調整し、調整した信号を擬似SRAM４をアクセスす
るメモリアクセス信号MAC2として第２選択回路SEL2に出
力する。第２選択回路SEL2は、試験起動信号TSTの低レ
ベル時に、バッファ回路７の出力を擬似SRAM４に伝達
し、試験起動信号TSTの高レベル時に、試験信号TESTを
擬似SRAM４に伝達する。

【００２８】分周回路８は、クロック信号CLKの周波数
を例えば２分周して、ロジック回路５で使用する内部ク
ロック信号ICLKを生成する。内部クロック信号ICLKは、
アクセス信号生成回路６およびバッファ回路７等に供給
される。フラッシュメモリ３および擬似SRAM４は、クロ
ック非同期であるが、フラッシュメモリ３および擬似SR
AM４をアクセスするための信号は、内部クロック信号IC
LKに同期して生成される。分周回路８により、SIPを制
御するシステムのシステムクロック信号の周波数に依存
することなく、フラッシュメモリ３および擬似SRAM４を
所定の周波数で動作できる。

【００２９】図２は、図１に示した第１〜第３スイッチ
回路SW1、SW2、SW3の詳細を示している。第１〜第３ス
イッチ回路SW1、SW2、SW3は、２つのCMOS伝達ゲートと
これ等CMOS伝達ゲートを制御するインバータとで構成さ
れている。図３は、図１に示した第１選択回路SEL1およ
び第２選択回路SEL2の詳細を示している。第１および第
２選択回路SEL1、SEL2は、２つのCMOS伝達ゲートとこれ
等CMOS伝達ゲートを制御するインバータとで構成されて
いる。

【００３０】図４は、外部信号EXTと、フラッシュメモ
リ３および擬似SRAM４に供給される信号との対応を示し
ている。この例では、読み出し動作について説明する。
通常動作モード時に、フラッシュメモリ３をアクセスす
るシステムは、外部信号EXTとしてアドレス信号AD0-2
3、チップイネーブル信号/CE1、出力イネーブル信号/O
E、書き込みイネーブル信号/WEをSIPに入力し、データ
信号DQ0-15をSIPに対して入出力する。これ等信号のタ
イミングおよび順序は、フラッシュメモリ３のインタフ
ェースに適合したものではない。なお、図１において、
データ信号DQ0-15の出力経路は省略している。

【００３１】入力された外部信号EXTは、図１に示した
スイッチ回路SW1を介してアクセス信号生成回路６に供
給される。アクセス信号生成回路６は、受けた信号に基
づいてフラッシュメモリ３をアクセスするための信号を
生成する。すなわち、アクセス信号生成回路６は、ロジ
ックチップ２に供給される外部信号EXTを、フラッシュ
メモリ３のインタフェースに合わせた信号に変換する。
アクセス信号生成回路６は、データ信号DQ0-15、アドレ
ス信号AD0-23をデータ信号I/O0-15として出力し、チッ
プイネーブル信号/CE1、出力イネーブル信号/OE、書き
込みイネーブル信号/WEを、それぞれチップイネーブル
信号/CE、読み出しイネーブル信号/RE、書き込みイネー
ブル信号/WEとして出力する。また、アクセス信号生成
回路６は、受信した信号に基づいて、アドレスラッチイ
ネーブル信号ALE、コマンドラッチイネーブル信号CLE、
ライトプロテクト信号/WP、スペアエリアイネーブル信
号/SEを生成し、フラッシュメモリ３に出力する。

【００３２】一方、試験モード時に、フラッシュメモリ
３をアクセスするシステムは、外部信号EXTとしてデー
タ信号DQ0-15、アドレス信号AD22-23、チップイネーブ
ル信号/CE1、上位バイト制御信号/UB、下位バイト制御
信号/LB、出力イネーブル信号/OE、書き込みイネーブル
信号/WEをSIPに入力する。データ信号DQ0-15、アドレス
信号AD22-23、チップイネーブル信号/CE1、上位バイト
制御信号/UB、下位バイト制御信号/LB、出力イネーブル
信号/OE、書き込みイネーブル信号/WEは、それぞれデー
タ信号I/O0-15、アドレスラッチイネーブル信号ALE、コ
マンドラッチイネーブル信号CLE、チップイネーブル信
号/CE、ライトプロテクト信号/WP、スペアエリアイネー
ブル信号/SE、読み出しイネーブル信号/RE、書き込みイ
ネーブル信号/WEとしてフラッシュメモリ３に供給され
る。これ等信号のタイミングおよび順序は、フラッシュ
メモリ３のインタフェースに適合したものである。すな
わち、フラッシュメモリ３をアクセスするための信号
（コマンド等）が、SIPの外部から直接に供給される。
換言すれば、外部のシステムは、フラッシュメモリ３を
直接アクセスできる。

【００３３】試験モード時は、第１スイッチ回路SW1に
より外部端子EXTとアクセス信号生成回路６との接続が
遮断される。すなわち、試験信号TESTは、アクセス信号
生成回路６に供給されない。アクセス信号生成回路６へ
の入力信号のレベルが変化しないため、アクセス信号生
成回路６の内部は静的状態に保たれる。一方、擬似SRAM
４をアクセスするシステムは、通常動作モード時および
試験モード時ともに、外部信号EXTとしてデータ信号DQ0
-15、アドレス信号AD0-23、チップイネーブル信号/CE、
/CE1、CE2、上位バイト制御信号/UB、下位バイト制御信
号/LB、出力イネーブル信号/OE、書き込みイネーブル信
号/WEをSIPに入力する。通常動作モード時に、SIPに入
力された外部信号EXTは、図１に示したバッファ回路７
によりタイミングを調整され、擬似SRAM４に供給され
る。試験モード時に、SIPに入力された外部信号EXTは、
第１スイッチ回路SW1および第２選択回路SEL2を介して
擬似SRAM４に直接供給される。

【００３４】この実施形態では、通常動作モードにおい
て、システムがフラッシュメモリ３をアクセスするとき
に、試験起動信号TSTは低レベルにされ、メモリ選択信
号MSELは高レベルにされる。フラッシュメモリ３をアク
セスするために供給される外部信号EXTは、第１および
第３スイッチ回路SW1、SW3を介してアクセス信号生成回
路６に供給される。そして、アクセス信号生成回路６に
より生成されるメモリアクセス信号MAC1がフラッシュメ
モリ３に供給され、フラッシュメモリ３が動作する。

【００３５】試験モードにおいて、システムが外部信号
EXTをフラッシュメモリ３に直接与えて、フラッシュメ
モリ３を試験するときに、試験起動信号TST、メモリ選
択信号MSELは高レベルにされる。フラッシュメモリ３を
アクセスするために外部から供給される試験信号TEST
（外部信号EXT）は、第１、第２スイッチ回路SW1、SW2
および第１選択回路SEL1を介してフラッシュメモリ３に
直接供給される。そして、フラッシュメモリ３が試験さ
れる。

【００３６】一方、通常動作モードにおいて、システム
が擬似SRAM４をアクセスするときに、試験起動信号TST
およびメモリ選択信号MSELは、低レベルにされる。擬似
SRAM４をアクセスするために供給される外部信号EXT
は、第１および第３スイッチ回路SW1、SW3を介してバッ
ファ回路７に供給される。そして、バッファ回路７によ
りタイミングを調整されたメモリアクセス信号MAC2が擬
似SRAM４に供給され、擬似SRAM４が動作する。

【００３７】試験モードにおいて、システムが外部信号
EXTを擬似SRAM４に直接与えて、擬似SRAM４を試験する
ときに、試験起動信号TSTは高レベルにされ、メモリ選
択信号MSELは低レベルにされる。擬似SRAM４をアクセス
するために外部から供給される試験信号TEST（外部信号
EXT）は、第１、第２スイッチ回路SW1、SW2および第２
選択回路SEL2を介して擬似SRAM４に直接供給される。そ
して、擬似SRAM４が試験される。

【００３８】以上、本実施形態では、試験モード時に、
ロジックチップ２内の論理回路等を介することなく、外
部信号EXT（試験信号）をフラッシュメモリ３または擬
似SRAM４に直接供給できる。換言すれば、ロジックチッ
プ２内における試験信号TESTの伝達経路には、CMOS伝達
ゲートで構成される第１および第２スイッチ回路SW1、S
W2、第１および第２選択回路SEL1、SEL2とバッファとし
か配置されていない。このため、試験信号TESTをロジッ
ク回路５内でほとんど遅延させることなくフラッシュメ
モリ３または擬似SRAM４に伝達できる。

【００３９】複数ビットからなる試験信号TESTは、それ
ぞれ同じ回路（第１および第２スイッチ回路SW1、SW2、
バッファおよび第１選択回路SEL1、または、第１および
第２スイッチ回路SW1、SW2、バッファおよび第２選択回
路SEL2）を介して伝達されるため、試験信号TESTのタイ
ミングが、ロジック回路５内で互いにずれることを防止
できる。この結果、正確なタイミングで詳細な試験を実
行できる。

【００４０】試験モード時に、外部信号EXTを、アクセ
ス信号生成回路６によりコマンド変換することなく直接
フラッシュメモリ３に供給できる。このため、フラッシ
ュメモリ３のプローブ試験で使用する試験プログラムを
SIPの試験に流用できる。この結果、試験コストを削減
できる。第１スイッチ回路SW1および試験起動信号TSTに
より、試験モード時に、試験信号TESTは、アクセス信号
生成回路６に供給されない。このため、アクセス信号生
成回路６の誤動作を防止できる。また、アクセス信号生
成回路６への入力信号のレベルが変化しないため、アク
セス信号生成回路６の内部は、静的状態に保たれる。こ
の結果、試験時の消費電力を低減できる。

【００４１】メモリ選択信号MSELおよび第２スイッチ回
路SW2により、試験信号TESTは、フラッシュメモリ３ま
たは擬似SRAM４のいずれかに出力される。このため、フ
ラッシュメモリ３および擬似SRAM４をそれぞれ独立に試
験できる。外部から供給されるクロック信号CLKは、分
周回路８により周波数が変更され、ロジック回路５の内
部回路に供給される。このため、SIPが搭載されるシス
テムのクロック周期に依存することなくロジック回路
５、フラッシュメモリ３、および擬似SRAM４を最適なタ
イミングで動作できる。

【００４２】図５は、本発明の半導体装置の第２の実施
形態を示している。この実施形態は、請求項２〜請求項
４、および請求項９に対応している。第１の実施形態で
説明した回路・信号と同一の回路・信号については、同
一の符号を付し、これ等については、詳細な説明を省略
する。この実施形態では、システム基板１Ａ上に、フラ
ッシュメモリ３および擬似SRAM４Ａが搭載されてSIPが
形成されている。擬似SRAM４Ａは、擬似SRAMコア４Ｂお
よび第１の実施形態と同じロジック回路５を有してい
る。すなわち、フラッシュメモリ３と擬似SRAMコア４Ｂ
とを制御するロジック回路５は、擬似SRAM４Ａ内に形成
されている。擬似SRAMコア４Ｂは、第１の実施形態の擬
似SRAM４と同じ容量で、同じ端子を有している。その他
の構成は、第１の実施形態と同じである。

【００４３】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。図６は、本
発明の半導体装置の第３の実施形態を示している。この
実施形態は、請求項１、請求項３〜請求項６、および請
求項９に対応している。第１の実施形態で説明した回路
・信号と同一の回路・信号については、同一の符号を付
し、これ等については、詳細な説明を省略する。

【００４４】この実施形態では、システム基板１Ｂ上
に、ロジックチップ２Ｂ、フラッシュメモリ３、および
擬似SRAM４が搭載されてSIPが形成されている。ロジッ
クチップ２Ｂは、ロジック回路５Ｂを有している。ロジ
ックチップ２Ｂは、試験モード端子TMDを有している。
試験モード端子TMDは、フラッシュメモリ３または擬似S
RAM４を、外部信号EXTを使用して試験するか、ロジック
回路５Ｂ内部で生成される試験パターンを使用して試験
するかを選択する試験モード信号TMDを受信する。

【００４５】ロジック回路５Ｂは、第１の実施形態のロ
ジック回路５に、第１試験パターン生成回路９Ａ、第２
試験パターン生成回路９Ｂ、第３選択回路SEL3、および
第４選択回路SEL4を追加して構成されている。第３選択
回路SEL3は、第２スイッチ回路SW2と第１選択回路SEL1
との間に配置されている。第４選択回路SEL４は、第２
スイッチ回路SW2と第２選択回路SEL2との間に配置され
ている。その他の構成は、第１の実施形態と同じであ
る。

【００４６】第１試験パターン生成回路９Ａは、フラッ
シュメモリ３を試験するための第１試験パターン信号PA
T1を生成する。第２試験パターン生成回路９Ｂは、擬似
SRAM４を試験するための第２試験パターン信号PAT2を生
成する。第３選択回路SEL3は、試験モード信号TMDの低
レベル時（第１試験モード）に、第１および第２スイッ
チ回路SW1、SW2を介して供給される試験信号TESTを第１
選択回路SEL1に伝達する。第３選択回路SEL3は、試験モ
ード信号TMDの高レベル時（第２試験モード）に、第１
試験パターン信号PAT1を第１選択回路SEL1に伝達する。

【００４７】第４選択回路SEL4は、試験モード信号TMD
の低レベル時（第１試験モード）に、第１および第２ス
イッチ回路SW1、SW2を介して供給される試験信号TESTを
第２選択回路SEL2に伝達する。第４選択回路SEL4は、試
験モード信号TMDの高レベル時（第２試験モード）に、
第２試験パターン信号PAT2を第２選択回路SEL2に伝達す
る。

【００４８】第１試験パターン生成回路９Ａおよび第２
試験パターン生成回路９Ｂは、それぞれ独立に動作す
る。換言すれば、これ等生成回路９Ａ、９Ｂは、個別あ
るいは同時に動作できる。図７は、図６に示した第３選
択回路SEL3および第４選択回路SEL4の詳細を示してい
る。第３および第４選択回路SEL3、SEL4は、２つのCMOS
伝達ゲートとこれ等CMOS伝達ゲートを制御するインバー
タとで構成されている。

【００４９】この実施形態では、通常動作モードにおい
て、システムがフラッシュメモリ３をアクセスするとき
に、試験起動信号TSTは低レベルにされ、メモリ選択信
号MSELは高レベルにされる。試験モード信号TMDは任意
のレベルでよい。フラッシュメモリ３をアクセスするた
めに供給される外部信号EXTは、第１および第３スイッ
チ回路SW1、SW3を介してアクセス信号生成回路６に供給
される。そして、アクセス信号生成回路６により生成さ
れるメモリアクセス信号MAC1がフラッシュメモリ３に供
給され、フラッシュメモリ３が動作する。

【００５０】試験モードにおいて、システムが外部信号
EXTをフラッシュメモリ３に直接与えて、フラッシュメ
モリ３を試験するときに、試験起動信号TST、メモリ選
択信号MSELは高レベルにされ、試験モード信号TMDは低
レベルにされる。フラッシュメモリ３をアクセスするた
めに外部から供給される試験信号TEST（外部信号EXT）
は、第１、第２スイッチ回路SW1、SW2および第３、第１
選択回路SEL3、SEL1を介してフラッシュメモリ３に直接
供給される。そして、フラッシュメモリ３が試験され
る。

【００５１】試験モードにおいて、ロジック回路５Ｂの
内部で生成する試験パターンをフラッシュメモリ３に与
えて、フラッシュメモリ３を試験するときに、試験起動
信号TST、試験モード信号TMDは、高レベルにされる。メ
モリ選択信号MSELは任意のレベルでよい。次に、システ
ムがロジックチップ２Ｂに試験コマンド等を与えること
で、第１試験パターン生成回路９Ａは動作し、第１試験
パターン信号PAT1を生成する。第１試験パターン信号PA
T1は、第３、第１選択回路SEL3、SEL1を介してフラッシ
ュメモリ３に供給される。そして、フラッシュメモリ３
が試験される。

【００５２】一方、通常動作モードにおいて、システム
が擬似SRAM４をアクセスするときに、試験起動信号TST
およびメモリ選択信号MSELは、低レベルにされる。試験
モード信号TMDは任意のレベルでよい。擬似SRAM４をア
クセスするために供給される外部信号EXTは、第１およ
び第３スイッチ回路SW1、SW3を介してバッファ回路７に
供給される。そして、バッファ回路７によりタイミング
を調整されたメモリアクセス信号MAC2が擬似SRAM４に供
給され、擬似SRAM４が動作する。

【００５３】試験モードにおいて、システムが外部信号
EXTを擬似SRAM４に直接与えて、擬似SRAM４を試験する
ときに、試験起動信号TSTは高レベルにされ、メモリ選
択信号MSEL、試験モード信号TMDは低レベルにされる。
擬似SRAM４をアクセスするために外部から供給される試
験信号TEST（外部信号EXT）は、第１、第２スイッチ回
路SW1、SW2および第４、第２選択回路SEL4、SEL2を介し
て擬似SRAM４に直接供給される。そして、擬似SRAM４が
試験される。

【００５４】試験モードにおいて、ロジック回路５Ｂの
内部で生成する試験パターンを擬似SRAM４に与えて、擬
似SRAM４を試験するときに、試験起動信号TST、試験モ
ード信号TMDは、高レベルにされる。メモリ選択信号MSE
Lは任意のレベルでよい。次に、システムがロジックチ
ップ２Ｂに試験コマンド等を与えることで、第２試験パ
ターン生成回路９Ｂは動作し、第２試験パターン信号PA
T2を生成する。第２試験パターン信号PAT2は、第４、第
２選択回路SEL4、SEL2を介して擬似SRAM４に供給され
る。そして、擬似SRAM４が試験される。

【００５５】なお、第１および第２試験パターン生成回
路９Ａ、９Ｂを同時に動作させて、フラッシュメモリ３
および擬似SRAM４を同時に試験することもできる。この
実施形態においても、上述した第１の実施形態と同様の
効果を得ることができる。さらに、第１試験パターン生
成回路９Ａおよび第２試験パターン生成回路９Ｂによ
り、外部から試験信号TESTを受けることなくフラッシュ
メモリ３および擬似SRAM４をそれぞれ試験できる。すな
わち、SIPに内蔵されるメモリチップの組み込み自己検
査（BIST；Built-in Self Test）を実行できる。

【００５６】第１試験パターン生成回路９Ａおよび第２
試験パターン生成回路９Ｂは、独立に動作できるため、
フラッシュメモリ３および擬似SRAM４を個別にあるいは
同時に試験できる。同時に試験することで、試験時間を
短縮でき、試験コストを削減できる。図８は、本発明の
半導体装置の第４の実施形態を示している。この実施形
態は、請求項２〜請求項６、および請求項９に対応して
いる。第１および第３の実施形態で説明した回路・信号
と同一の回路・信号については、同一の符号を付し、こ
れ等については、詳細な説明を省略する。

【００５７】この実施形態では、システム基板１Ｃ上
に、フラッシュメモリ３および擬似SRAM４Ｃが搭載され
てSIPが形成されている。擬似SRAM４Ｃは、第３の実施
形態と同じロジック回路５Ｂおよび第２の実施形態と同
じ擬似SRAMコア４Ｂを有している。すなわち、フラッシ
ュメモリ３と擬似SRAMコア４Ｂとを制御するロジック回
路５Ｂは、擬似SRAM４Ｃ内に形成されている。その他の
構成は、第３の実施形態と同じである。

【００５８】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。図９は、本
発明の半導体装置の第５の実施形態を示している。この
実施形態は、請求項１、請求項７〜請求項９に対応して
いる。第１および第３の実施形態で説明した回路・信号
と同一の回路・信号については、同一の符号を付し、こ
れ等については、詳細な説明を省略する。

【００５９】この実施形態では、第３の実施形態のロジ
ックチップ２Ｂの代わりにロジック回路５Ｄを有するロ
ジックチップ２Ｄが形成されている。ロジック回路５Ｄ
は、第３の実施形態のロジック回路５Ｂから第１および
第２スイッチ回路SW1、SW２を除いた回路である。その
他の構成は、第３の実施形態と同じである。この実施形
態においても、上述した第１および第３の実施形態と同
様の効果を得ることができる。

【００６０】図１０は、本発明の半導体装置の第６の実
施形態を示している。この実施形態は、請求項２、請求
項７〜請求項９に対応している。第１、第２、第３、第
５の実施形態で説明した回路・信号と同一の回路・信号
については、同一の符号を付し、これ等については、詳
細な説明を省略する。この実施形態では、システム基板
１Ｅ上に、フラッシュメモリ３および擬似SRAM４Ｅが搭
載されてSIPが形成されている。擬似SRAM４Ｅは、第５
の実施形態と同じロジック回路５Ｄおよび第２の実施形
態と同じ擬似SRAMコア４Ｂを有している。すなわち、フ
ラッシュメモリ３と擬似SRAMコア４Ｂとを制御するロジ
ック回路５Ｄは、擬似SRAM４Ｅ内に形成されている。そ
の他の構成は、第５の実施形態と同じである。

【００６１】この実施形態においても、上述した第１お
よび第３の実施形態と同様の効果を得ることができる。
図１１は、本発明の半導体装置の第７の実施形態を示し
ている。この実施形態は、請求項１、請求項３〜請求項
６、および請求項１０に対応している。第１および第３
の実施形態で説明した回路・信号と同一の回路・信号に
ついては、同一の符号を付し、これ等については、詳細
な説明を省略する。

【００６２】この実施形態では、システム基板１Ｆ上
に、ロジックチップ２Ｆ、フラッシュメモリ３、および
擬似SRAM４が搭載されてSIPが形成されている。ロジッ
クチップ２Ｆは、ロジック回路５Ｆを有している。ロジ
ック回路５Ｆには、第３の実施形態のロジック回路５Ｂ
における分周回路８の代わりに内部クロック信号ICLKを
生成する発振回路１１（クロック生成回路）が形成され
ている。すなわち、ロジックチップ２Ｆおよびロジック
回路５Ｆには、クロック端子は形成されていない。その
他の構成は、第３の実施形態と同じである。発振回路１
１は、ロジック回路５Ｆおよびロジックチップ２Ｆの内
部回路で使用する内部クロック信号ICLKを生成する。

【００６３】この実施形態においても、上述した第１お
よび第３の実施形態と同様の効果を得ることができる。
さらに、発振回路１１により、ロジック回路５Ｆ内で内
部クロック信号ICLKを生成できるため、外部からクロッ
ク信号を受けるためのクロック端子を不要にできる。図
１２は、本発明の半導体装置の第８の実施形態を示して
いる。この実施形態は、請求項２〜請求項６、および請
求項１０に対応している。第１、第３、第７の実施形態
で説明した回路・信号と同一の回路・信号については、
同一の符号を付し、これ等については、詳細な説明を省
略する。

【００６４】この実施形態では、システム基板１Ｇ上
に、フラッシュメモリ３および擬似SRAM４Ｆが搭載され
てSIPが形成されている。擬似SRAM４Ｆは、第７の実施
形態と同じロジック回路５Ｆおよび第２の実施形態と同
じ擬似SRAMコア４Ｂを有している。すなわち、フラッシ
ュメモリ３と擬似SRAMコア４Ｂとを制御するロジック回
路５Ｆは、擬似SRAM４Ｆ内に形成されている。その他の
構成は、第５の実施形態と同じである。

【００６５】この実施形態においても、上述した第１お
よび第３の実施形態と同様の効果を得ることができる。
なお、上述した第１の実施形態では、システム基板１上
にロジックチップ２、フラッシュメモリ３、および擬似
SRAM４を実装することでSIPを構成した例について述べ
た。本発明はかかる実施形態に限定されるものではな
い。例えば、ロジックチップ上に、フラッシュメモリお
よび擬似SRAMを積層することで、SIPを構成してもよ
い。あるいは、本発明を、ロジックチップ２、フラッシ
ュメモリ３、および擬似SRAM４を実装したMCPに適用し
てもよい。

【００６６】以上の実施形態において説明した発明を整
理して、付記として開示する。 （付記１） 第１メモリチップおよび第２メモリチップ
と、該第１および第２メモリチップを制御するロジック
回路を有するロジックチップとが１つのパッケージに実
装された半導体装置であって、前記ロジック回路は、前
記第１および第２メモリチップをアクセスするために半
導体装置の外部から供給される外部信号を受信する外部
端子と、前記第１および第２メモリチップの少なくとも
いずれかの試験時に活性化され、該第１および第２メモ
リチップの通常動作時に非活性化される試験起動信号を
受信する試験起動端子と、前記第１メモリチップをアク
セスするために供給される前記外部信号を、前記第１メ
モリチップのインタフェースに合わせたメモリアクセス
信号に変換するアクセス信号生成回路と、前記試験起動
信号の活性化時に前記外部信号を試験信号として選択
し、前記試験起動信号の非活性化時に前記メモリアクセ
ス信号を選択し、選択した信号を前記第１メモリチップ
に出力する第１選択回路とを備えていることを特徴とす
る半導体装置。

【００６７】（付記２） 第１および第２メモリチップ
が１つのパッケージに実装され、前記第１および第２メ
モリチップを制御するロジック回路が前記第２メモリチ
ップ内に含まれる半導体装置であって、前記ロジック回
路は、前記第１および第２メモリチップをアクセスする
ために半導体装置の外部から供給される外部信号を受信
する外部端子と、前記第１および第２メモリチップの少
なくともいずれかの試験時に活性化され、該第１および
第２メモリチップの通常動作時に非活性化される試験起
動信号を受信する試験起動端子と、前記第１メモリチッ
プをアクセスするために供給される前記外部信号を、前
記第１メモリチップのインタフェースに合わせたメモリ
アクセス信号に変換するアクセス信号生成回路と、前記
試験起動信号の活性化時に前記外部信号を試験信号とし
て選択し、前記試験起動信号の非活性化時に前記メモリ
アクセス信号を選択し、選択した信号を前記第１メモリ
チップに出力する第１選択回路とを備えていることを特
徴とする半導体装置。

【００６８】（付記３） 付記１または付記２記載の半
導体装置において、前記ロジック回路は、前記外部端子
から供給される前記外部信号を、前記試験起動信号の活
性化時に前記試験信号として前記第１選択回路に出力
し、前記試験起動信号の非活性化時に前記アクセス信号
生成回路に出力する第１スイッチ回路を備えていること
を特徴とする半導体装置。

【００６９】（付記４） 付記３記載の半導体装置にお
いて、前記ロジック回路は、試験する前記第１および第
２メモリチップを選択するメモリ選択信号を受信するメ
モリ選択端子と、前記第２メモリチップをアクセスする
ために供給される前記外部信号を受信するバッファ回路
と、前記試験起動信号の活性化時に前記試験信号を選択
し、前記試験起動信号の非活性化時に前記バッファ回路
を介して伝達される前記外部信号を選択し、選択した信
号を前記第２メモリチップに出力する第２選択回路と、
前記第１スイッチ回路と前記第１選択回路との間に配置
され、前記第１スイッチ回路を介して供給される前記試
験信号を、前記メモリ選択信号に応じて前記第１選択回
路または前記第２選択回路に伝達する第２スイッチ回路
とを備えていることを特徴とする半導体装置。

【００７０】（付記５） 付記４記載の半導体装置であ
って、前記ロジック回路は、前記試験起動信号の活性化
時に、試験モードを選択するための試験モード信号を受
信する試験モード端子と、前記第１メモリチップを試験
するための第１試験パターン信号を生成する第１試験パ
ターン生成回路と、前記第２スイッチ回路と前記第１選
択回路との間に配置され、前記試験モード信号が第１試
験モードを示すときに前記第２スイッチ回路を介して供
給される前記外部信号を選択し、前記試験モード信号が
第２試験モードを示すときに前記第１試験パターン信号
を選択し、選択した信号を前記試験信号として前記第１
選択回路に出力する第３選択回路とを備えていることを
特徴とする半導体装置。

【００７１】（付記６） 付記５記載の半導体装置にお
いて、前記ロジック回路は、前記第２メモリチップを試
験するための第２試験パターン信号を生成する第２試験
パターン生成回路と、前記第２スイッチ回路と前記第２
選択回路との間に配置され、前記試験モード信号が第１
試験モードを示すときに前記第２スイッチ回路を介して
供給される前記外部信号を選択し、前記試験モード信号
が第２試験モードを示すときに前記第２試験パターン信
号を選択し、選択した信号を前記試験信号として前記第
２選択回路に出力する第４選択回路とを備えていること
を特徴とする半導体装置。

【００７２】（付記７） 付記１または付記２記載の半
導体装置であって、前記ロジック回路は、前記試験起動
信号の活性化時に、試験モードを選択するための試験モ
ード信号を受信する試験モード端子と、前記第１メモリ
チップを試験するための第１試験パターン信号を生成す
る第１試験パターン生成回路と、前記外部端子と前記第
１選択回路との間に配置され、前記試験モード信号が第
１試験モードを示すときに前記外部信号を選択し、前記
試験モード信号が第２試験モードを示すときに前記第１
試験パターン信号を選択し、選択した信号を前記試験信
号として前記第１選択回路に出力する第３選択回路とを
備えていることを特徴とする半導体装置。

【００７３】（付記８） 付記７記載の半導体装置にお
いて、前記ロジック回路は、前記第２メモリチップを試
験するための第２試験パターン信号を生成する第２試験
パターン生成回路と、前記外部端子と前記第２選択回路
との間に配置され、前記試験モード信号が第１試験モー
ドを示すときに前記外部信号を選択し、前記試験モード
信号が第２試験モードを示すときに前記第２試験パター
ン信号を選択し、選択した信号を前記試験信号として前
記第２選択回路に出力する第４選択回路とを備えている
ことを特徴とする半導体装置。

【００７４】（付記９） 付記１または付記２記載の半
導体装置において、前記ロジック回路は、半導体装置の
外部から供給されるクロック信号を受信するクロック端
子と、前記クロック端子で受けた前記クロック信号の周
波数を変換し、変換したクロック信号を前記ロジック回
路内の内部回路に供給するクロック変換回路とを備えて
いることを特徴とする半導体装置。

【００７５】（付記１０） 付記１または付記２記載の
半導体装置において、前記ロジック回路は、該ロジック
回路内の内部回路で使用するクロック信号を生成するク
ロック生成回路を備えていることを特徴とする半導体装
置。 （付記１１） 付記１または付記２記載の半導体装置に
おいて、前記第１メモリチップは、不揮発性メモリであ
り、前記第２メモリチップは、揮発性メモリであること
を特徴とする半導体装置。

【００７６】（付記１２） 付記１１記載の半導体装置
において、前記第１メモリチップは、フラッシュメモリ
であり、前記第２メモリチップは、擬似SRAMであること
を特徴とする半導体装置。以上、本発明について詳細に
説明してきたが、上記の実施形態およびその変形例は発
明の一例に過ぎず、本発明はこれに限定されるものでは
ない。本発明を逸脱しない範囲で変形可能であることは
明らかである。

【００７７】

【発明の効果】請求項１および請求項２の半導体装置で
は、試験モード時に、第１選択回路により外部信号を選
択することで、第１メモリチップを外部から直接アクセ
スできる。このため、第１メモリチップ単体を試験する
試験プログラムを、SIPまたはMCPに組み立て後の試験プ
ログラムとして流用できる。この結果、プログラム開発
等にかかる試験コストを削減できる。メモリチップをSI
PまたはMCPに組み立てた後に、ロジック回路を介してメ
モリチップを試験できるので、SIPまたはMCPに実装され
るチップの相互接続試験を実行できる。

【００７８】請求項３の半導体装置では、アクセス信号
生成回路の誤動作を防止できる。また、試験時の消費電
力を低減できる。請求項４の半導体装置では、メモリ選
択信号および第２スイッチ回路により、第１および第２
メモリチップをそれぞれ独立に試験できる。また、第２
選択回路により、試験信号をロジック回路内でほとんど
遅延させることなく第２メモリチップに伝達できる。試
験信号のタイミングが互いにずれることを防止できる。

【００７９】請求項５および請求項７の半導体装置で
は、第１試験パターン生成回路により、外部から試験信
号を受けることなく第１メモリチップを試験できる。す
なわち、SIPまたはMCPにおいて、内蔵するメモリチップ
の組み込み自己検査を実行できる。請求項６および請求
項８の半導体装置では、第２試験パターン生成回路によ
り、外部から試験信号を受けることなく第３メモリチッ
プを試験できる。すなわち、SIPまたはMCPにおいて、内
蔵するメモリチップの組み込み自己検査を実行できる。

【００８０】請求項９の半導体装置では、半導体装置が
搭載されるシステムのクロック周期に依存することなく
ロジック回路、第１および第２メモリチップを最適なタ
イミングで動作できる。請求項１０の半導体装置では、
外部からクロック信号を受ける必要が無くなり、クロッ
ク端子を不要にできる。また、システムのクロック周期
に依存することなくロジック回路、第１および第２メモ
リチップを最適なタイミングで動作できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すブロック図であ
る。

【図２】図１に示した第１〜第３スイッチ回路の詳細を
示す回路図である。

【図３】図１に示した第１および第２選択回路の詳細を
示す回路図である。

【図４】外部信号とメモリへ供給される信号との対応を
示す説明図である。

【図５】本発明の第２の実施形態を示すブロック図であ
る。

【図６】本発明の第３の実施形態を示すブロック図であ
る。

【図７】図６に示した第３および第４選択回路の詳細を
示す回路図である。

【図８】本発明の第４の実施形態を示すブロック図であ
る。

【図９】本発明の第５の実施形態を示すブロック図であ
る。

【図１０】本発明の第６の実施形態を示すブロック図で
ある。

【図１１】本発明の第７の実施形態を示すブロック図で
ある。

【図１２】本発明の第８の実施形態を示すブロック図で
ある。

【符号の説明】

１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ シス
テム基板 ２、２Ｂ、２Ｄ、２Ｆ ロジックチップ ３ フラッシュメモリ（第１メモリチップ） ４、４Ａ、４Ｃ、４Ｅ、４Ｆ 擬似SRAM（第２メモリチ
ップ） ４Ｂ 擬似SRAMコア ５、５Ｂ、５Ｄ、５Ｆ ロジック回路 ６ アクセス信号生成回路 ７ バッファ回路 ８ 分周回路 ９Ａ 第１試験パターン発生回路 ９Ｂ 第２試験パターン発生回路 １１ 発振回路 CLK クロック端子、クロック信号 EXT 外部端子、外部信号 ICLK 内部クロック信号 MAC1、MAC2 メモリアクセス信号 MCP マルチ・チップ・パッケージ MSEL メモリ選択端子、メモリ選択信号 RESET ハードウエアリセット端子、ハードウエアリセ
ット信号 SEL1 第１選択回路 SEL2 第２選択回路 SEL3 第３選択回路 SEL4 第４選択回路 SIP システム・イン・パッケージ TST 試験起動端子、試験起動信号 SW1 第１スイッチ回路 SW2 第２スイッチ回路 SW3 第３スイッチ回路 TEST 試験信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三代 俊哉 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐藤 綾子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 米田 隆之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川村 典子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2G132 AA01 AA08 AA09 AA14 AG01 AG08 AK07 AK13 AL05 AL09 5B018 GA03 JA22 JA24 NA03 NA06 QA13 5J055 AX40 BX03 BX04 CX27 DX13 DX14 DX22 DX73 EZ07 EZ12 EZ13 EZ29 GX01 GX02 5L106 AA01 AA10 DD11 DD21 EE02 EE03 GG02 GG03

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１メモリチップおよび第２メモリチッ
   プと、該第１および第２メモリチップを制御するロジッ
   ク回路を有するロジックチップとが１つのパッケージに
   実装された半導体装置であって、 前記ロジック回路は、 前記第１および第２メモリチップをアクセスするために
   半導体装置の外部から供給される外部信号を受信する外
   部端子と、 前記第１および第２メモリチップの少なくともいずれか
   の試験時に活性化され、該第１および第２メモリチップ
   の通常動作時に非活性化される試験起動信号を受信する
   試験起動端子と、 前記第１メモリチップをアクセスするために供給される
   前記外部信号を、前記第１メモリチップのインタフェー
   スに合わせたメモリアクセス信号に変換するアクセス信
   号生成回路と、 前記試験起動信号の活性化時に前記外部信号を試験信号
   として選択し、前記試験起動信号の非活性化時に前記メ
   モリアクセス信号を選択し、選択した信号を前記第１メ
   モリチップに出力する第１選択回路とを備えていること
   を特徴とする半導体装置。
2. 【請求項２】 第１および第２メモリチップが１つのパ
   ッケージに実装され、前記第１および第２メモリチップ
   を制御するロジック回路が前記第２メモリチップ内に含
   まれる半導体装置であって、 前記ロジック回路は、 前記第１および第２メモリチップをアクセスするために
   半導体装置の外部から供給される外部信号を受信する外
   部端子と、 前記第１および第２メモリチップの少なくともいずれか
   の試験時に活性化され、該第１および第２メモリチップ
   の通常動作時に非活性化される試験起動信号を受信する
   試験起動端子と、 前記第１メモリチップをアクセスするために供給される
   前記外部信号を、前記第１メモリチップのインタフェー
   スに合わせたメモリアクセス信号に変換するアクセス信
   号生成回路と、 前記試験起動信号の活性化時に前記外部信号を試験信号
   として選択し、前記試験起動信号の非活性化時に前記メ
   モリアクセス信号を選択し、選択した信号を前記第１メ
   モリチップに出力する第１選択回路とを備えていること
   を特徴とする半導体装置。
3. 【請求項３】 請求項１または請求項２記載の半導体装
   置において、 前記ロジック回路は、前記外部端子から供給される前記
   外部信号を、前記試験起動信号の活性化時に前記試験信
   号として前記第１選択回路に出力し、前記試験起動信号
   の非活性化時に前記アクセス信号生成回路に出力する第
   １スイッチ回路を備えていることを特徴とする半導体装
   置。
4. 【請求項４】 請求項３記載の半導体装置において、 前記ロジック回路は、 試験する前記第１および第２メモリチップを選択するメ
   モリ選択信号を受信するメモリ選択端子と、 前記第２メモリチップをアクセスするために供給される
   前記外部信号を受信するバッファ回路と、 前記試験起動信号の活性化時に前記試験信号を選択し、
   前記試験起動信号の非活性化時に前記バッファ回路を介
   して伝達される前記外部信号を選択し、選択した信号を
   前記第２メモリチップに出力する第２選択回路と、 前記第１スイッチ回路と前記第１選択回路との間に配置
   され、前記第１スイッチ回路を介して供給される前記試
   験信号を、前記メモリ選択信号に応じて前記第１選択回
   路または前記第２選択回路に伝達する第２スイッチ回路
   とを備えていることを特徴とする半導体装置。
5. 【請求項５】 請求項４記載の半導体装置であって、 前記ロジック回路は、 前記試験起動信号の活性化時に、試験モードを選択する
   ための試験モード信号を受信する試験モード端子と、 前記第１メモリチップを試験するための第１試験パター
   ン信号を生成する第１試験パターン生成回路と、 前記第２スイッチ回路と前記第１選択回路との間に配置
   され、前記試験モード信号が第１試験モードを示すとき
   に前記第２スイッチ回路を介して供給される前記外部信
   号を選択し、前記試験モード信号が第２試験モードを示
   すときに前記第１試験パターン信号を選択し、選択した
   信号を前記試験信号として前記第１選択回路に出力する
   第３選択回路とを備えていることを特徴とする半導体装
   置。
6. 【請求項６】 請求項５記載の半導体装置において、 前記ロジック回路は、 前記第２メモリチップを試験するための第２試験パター
   ン信号を生成する第２試験パターン生成回路と、 前記第２スイッチ回路と前記第２選択回路との間に配置
   され、前記試験モード信号が第１試験モードを示すとき
   に前記第２スイッチ回路を介して供給される前記外部信
   号を選択し、前記試験モード信号が第２試験モードを示
   すときに前記第２試験パターン信号を選択し、選択した
   信号を前記試験信号として前記第２選択回路に出力する
   第４選択回路とを備えていることを特徴とする半導体装
   置。
7. 【請求項７】 請求項１または請求項２記載の半導体装
   置であって、 前記ロジック回路は、 前記試験起動信号の活性化時に、試験モードを選択する
   ための試験モード信号を受信する試験モード端子と、 前記第１メモリチップを試験するための第１試験パター
   ン信号を生成する第１試験パターン生成回路と、 前記外部端子と前記第１選択回路との間に配置され、前
   記試験モード信号が第１試験モードを示すときに前記外
   部信号を選択し、前記試験モード信号が第２試験モード
   を示すときに前記第１試験パターン信号を選択し、選択
   した信号を前記試験信号として前記第１選択回路に出力
   する第３選択回路とを備えていることを特徴とする半導
   体装置。
8. 【請求項８】 請求項７記載の半導体装置において、 前記ロジック回路は、 前記第２メモリチップを試験するための第２試験パター
   ン信号を生成する第２試験パターン生成回路と、 前記外部端子と前記第２選択回路との間に配置され、前
   記試験モード信号が第１試験モードを示すときに前記外
   部信号を選択し、前記試験モード信号が第２試験モード
   を示すときに前記第２試験パターン信号を選択し、選択
   した信号を前記試験信号として前記第２選択回路に出力
   する第４選択回路とを備えていることを特徴とする半導
   体装置。
9. 【請求項９】 請求項１または請求項２記載の半導体装
   置において、 前記ロジック回路は、 半導体装置の外部から供給されるクロック信号を受信す
   るクロック端子と、 前記クロック端子で受けた前記クロック信号の周波数を
   変換し、変換したクロック信号を前記ロジック回路内の
   内部回路に供給するクロック変換回路とを備えているこ
   とを特徴とする半導体装置。
10. 【請求項１０】 請求項１または請求項２記載の半導体
    装置において、 前記ロジック回路は、該ロジック回路内の内部回路で使
    用するクロック信号を生成するクロック生成回路を備え
    ていることを特徴とする半導体装置。