JP2023520009A - メモリサブシステム製造モード - Google Patents

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Abstract

方法は、インターフェースコネクタのいくつかの予約ピンの１つを介して提供される第１の信号に少なくとも部分的に基づいて製造モードを有効にすることを含む。方法は、製造モードを有効にすることに応えて、インターフェースコネクタのいくつかの他のピンを介してインターフェースコネクタに結合されたメモリコンポーネントに第２の信号を提供することをさらに含むことができる。

Description

本開示の実施形態は、一般に、メモリサブシステムに関し、より具体的には、メモリサブシステム製造モードに関する。
メモリサブシステムは、データを格納する１つまたは複数のメモリデバイスを含むことができる。メモリデバイスは、例えば、不揮発性メモリデバイス及び揮発性メモリデバイスであり得る。一般に、ホストシステムは、メモリデバイスにデータを格納し、メモリデバイスからデータを取り出すために、メモリサブシステムを利用することができる。
本開示は、以下に示す詳細な説明及び本開示のさまざまな実施形態の添付図面から、より十分に理解される。
本開示のいくつかの実施形態による、ホストシステム及びメモリサブシステムに結合されたインターフェースコネクタを含む例示的なコンピューティングシステムを示す。 本開示のいくつかの実施形態による、インターフェースコネクタの例を示す。 本開示のいくつかの実施形態による製造モードを有効／無効にするためのインターフェースコネクタを含む回路の例を示す。 本開示のいくつかの実施形態による製造モードでメモリコンポーネントを操作するための例示的な方法の流れ図を示す。 本開示の実施形態が操作し得る例示的なコンピュータシステムのブロック図である。
本開示の態様は、製造モードでメモリサブシステムを操作するための回路を対象とする。メモリサブシステムは、ストレージデバイス、メモリモジュール、またはストレージデバイスとメモリモジュールのハイブリッドであり得る。ストレージデバイス及びメモリモジュールの例は、図１、他のどこかと併せて以下に説明される。一般に、ホストシステムは、データを格納するメモリデバイスなど、１つまたは複数のコンポーネントを含むメモリサブシステムを利用することができる。ホストシステムは、メモリサブシステムに格納されるデータを提供することができ、メモリサブシステムから取り出されるデータを要求することができる。
カスタマがメモリサブシステムを利用できるようになる前に、製造業者（例えば、ベンダ）は、メモリサブシステムを操作してメモリサブシステムをテスト及び／または診断し、及び／または、必要なソフトウェア（例えば、ファームウェア）をメモリサブシステムに提供することを所望する場合がある。そうするために、製造業者は、メモリサブシステムを、メモリサブシステムに製造モードに入るように命令することができる、製造業者が準備したホストシステムに結合し得、製造モードの間、メモリサブシステムをテストする、診断する、及び／またはメモリサブシステムに必要なファームウェア（例えば、ファームウェア画像）を提供することができる。より具体的には、製造業者が準備したホストシステムは、インターフェースコネクタに、メモリサブシステムのメモリサブシステムコントローラに特定の信号を提供するように命令することができ、この結果、メモリサブシステムは製造モードに入ることができる。インターフェースコネクタは、製造業者が準備したホストシステムをメモリサブシステムに結合する役割を果たす。
インターフェースコネクタからメモリサブシステムコントローラに信号を提供することは、（例えば、インターフェースコネクタの）いくつかのピンを利用することを伴う場合があり、多くの場合、メモリサブシステムの製造モードの有効化を制御する複雑さは、インターフェースコネクタのどのタイプの、及び／またはいくつのピンが利用されているのかによる可能性がある。例えば、より多くのピン及び／または異なるタイプのピンを同時に使用することにより、製造モードを有効にするための回路に複雑さが加わる可能性があり、これによりメモリサブシステムの製造の初期化段階または初期化前段階は、時間がかかる、及び／または高価になる可能性がある。
本開示の態様は、以前の手法に比較してより効率的及び／またはより柔軟性がある手法を製造モードの有効化の制御に提供することによって、上記の及び他の不備に対応する。例えば、実施形態は、従来の手法よりも少ないピン（例えば、いくつかの実施態様では単一のピン）を介して製造モードを制御することを含むことができる。いくつかの実施形態では、例えば、以前の手法では使用されていない場合がある予約ピンなど、同じタイプの複数のピンを使用して、製造モードを実装することができる。したがって、本明細書に説明される実施形態は、メモリサブシステムの製造に関連するコストを削減できる、及び／または時間のかかる製造段階を短縮できる、より複雑ではない回路実装を提供することができる。さらに、本明細書に説明されるいくつかの実施形態は、製造モードに以前利用されていないピン（例えば、予約ピン）を利用するため、製造モードを有効にするために以前利用されたことがあるそれらのピンは利用可能となり、異なる動作及び／または機能に利用することができる。
図１は、本開示のいくつかの実施形態による、メモリサブシステム１１０を含む例示的なコンピューティングシステム１００を示す。メモリサブシステム１１０は、１つまたは複数の揮発性メモリデバイス（例えば、メモリデバイス１４０）、１つまたは複数の不揮発性メモリデバイス（例えば、メモリデバイス１３０）、またはこのようなものの組み合わせなどの媒体を含むことができる。
メモリサブシステム１１０は、ストレージデバイス、メモリモジュール、またはストレージデバイスとメモリモジュールのハイブリッドであり得る。ストレージデバイスの例は、ソリッドステートドライブ（ＳＳＤ）、フラッシュドライブ、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、組み込みマルチメディアコントローラ（ｅＭＭＣ）ドライブ、ユニバーサルフラッシュストレージ（ＵＦＳ）ドライブ、セキュアデジタル（ＳＤ）カード、及びハードディスクドライブ（ＨＤＤ）を含む。メモリモジュールの例は、デュアルインラインメモリモジュール（ＤＩＭＭ）、スモールアウトラインＤＩＭＭ（ＳＯ－ＤＩＭＭ）、及びさまざまなタイプの不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ）を含む。
コンピューティングシステム１００は、デスクトップコンピュータ、ラップトップコンピュータ、ネットワークサーバ、モバイルデバイス、車両（例えば、航空機、ドローン、電車、自動車、または他の輸送手段）、モノのインターネット（ＩｏＴ）対応デバイス、組み込みコンピュータ（例えば、車両、産業機器、またはネットワーク化された商用デバイスに含まれるもの）などのコンピューティングデバイス、またはメモリ及び処理デバイスを含むそのようなコンピューティングデバイスであり得る。
コンピューティングシステム１００は、１つまたは複数のメモリサブシステム１１０に結合されたホストシステム１２０を含むことができる。いくつかの実施態様では、ホストシステム１２０は、異なるタイプのメモリサブシステム１１０に結合されている。図１は、１つのメモリサブシステム１１０に結合されたホストシステム１２０の一例を示す。本明細書で使用される場合、「～に結合される」または「～と結合される」は、一般に、電気、光、磁気などの接続を含む、有線または無線を問わず、間接通信接続または直接通信接続（例えば、介在するコンポーネントなし）であり得るコンポーネント間の接続を指す。
ホストシステム１２０は、プロセッサチップセット、及びプロセッサチップセットによって実行されるソフトウェアスタックを含むことができる。プロセッサチップセットは、１つまたは複数のコア、１つまたは複数のキャッシュ、メモリコントローラ（例えば、ＮＶＤＩＭＭコントローラ）、及びストレージプロトコルコントローラ（例えば、ＰＣＩｅコントローラ、ＳＡＴＡコントローラ）を含むことができる。ホストシステム１２０は、例えばメモリサブシステム１１０にデータを書き込み、メモリサブシステム１１０からデータを読み取るためにメモリサブシステム１１０を使用する。
いくつかの実施形態では、ホストシステム１２０は、メモリサブシステム１１０をテストする、診断する、及び／またはメモリサブシステム１１０にファームウェア（例えば、ファームウェア１０５）を提供する（ように、メモリサブシステム１１０に命令する）ように構成される製造業者のホストシステムであり得る。メモリサブシステム１１０に提供されるファームウェア１０５は、（例えば、メモリサブシステム１１０をテスト及び／または診断することを可能にすることができる）製造テストファームウェア、オペレーティングシステムファームウェア、及び／またはカスタマ（例えば、メモリサブシステムを製造業者から購入するエンティティ）がメモリサブシステム１１０を利用できるようになる前に、メモリサブシステム１１０（例えば、メモリサブシステムコントローラ１１５）にロードすることが所望されるファームウェアであり得る。
ホストシステム１２０は、物理ホストインターフェースを介してメモリサブシステム１１０に結合することができる。物理ホストインターフェースの例は、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）インターフェース、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インターフェース、ユニバーサルシリアルバス（ＵＳＢ）インターフェース、ファイバーチャネル、シリアル接続ＳＣＳＩ（ＳＡＳ）、スモールコンピュータシステムインターフェース（ＳＣＳＩ）、デュアルインラインメモリモジュール（ＤＩＭＭ）インターフェース（例えば、ダブルデータレート（ＤＤＲ）をサポートするＤＩＭＭソケットインターフェース）、オープンＮＡＮＤフラッシュインターフェース（ＯＮＦＩ）、ダブルデータレート（ＤＤＲ）、低電力ダブルデータレート（ＬＰＤＤＲ）、または任意の他のインターフェースを含むが、これらに限定されない。物理ホストインターフェースを使用して、ホストシステム１２０とメモリサブシステム１１０との間でデータを伝送することができる。メモリサブシステム１１０がＰＣＩｅインターフェースによってホストシステム１２０と結合されているときに、ホストシステム１２０は、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）インターフェースをさらに利用して、コンポーネント（例えば、メモリデバイス１３０）にアクセスすることができる。物理ホストインターフェースは、メモリサブシステム１１０とホストシステム１２０との間で制御信号、アドレス信号、データ信号、及び他の信号を渡すためのインターフェースを提供することができる。図１は、例としてメモリサブシステム１１０を示している。一般に、ホストシステム１２０は、同じ通信接続、複数の別個の通信接続、及び／または通信接続の組み合わせを介して、複数のメモリサブシステムにアクセスすることができる。
コンピューティングシステム１００は、物理ホストインターフェースに結合されたインターフェースコネクタ１１２を含むことができる。本明細書で使用される場合、用語「インターフェースコネクタ」は、さまざまな通信プロトコルの特定の１つ（例えば、物理ホストインターフェースに関連して上述した通信プロトコルの１つ）で実装される物理コネクタを指す。インターフェースコネクタ１１２は、ホストシステム１２０から受信されたコマンドをメモリデバイス１３０及び／またはメモリデバイス１４０にアクセスするためのコマンド命令に変換し、メモリデバイス１３０及び／またはメモリデバイス１４０に関連付けられた応答をホストシステム１２０のための情報に変換することができる。いくつかの実施形態では、インターフェースコネクタ１１２は、メモリサブシステム１１０の一部である、及び／またはメモリサブシステム１１０内に組み込まれる場合がある。
いくつかの実施形態では、インターフェースコネクタ１１２は、メモリサブシステム１１０とホストシステム１２０との間で、他の信号の中でも制御、アドレス、及び／またはデータを渡すために利用できるいくつかの及び／または異なるタイプのピンを含むことができる。例えば、インターフェースコネクタ１１２は、いくつかのピンを介して、ホストシステム１２０から受信されたコマンドを、メモリデバイス１３０及び／またはメモリデバイス１４０にアクセスするためのコマンド命令（例えば、さまざまな信号の形の）に変換することができ、いくつかのピンを介して、メモリデバイス１３０及び／またはメモリデバイス１４０に関連付けられた応答をホストシステム１２０のための情報（例えば、さまざまな信号の形の）に変換することができる。いくつかの及び異なるタイプのピンが、メモリサブシステム１１０とホストシステム１２０との間の通信を支援する際にどのように利用されるのかのさらなる詳細は、図２及び図３に関連して説明される。
メモリデバイス１３０及び１４０は、異なるタイプの不揮発性メモリデバイス及び／または揮発性メモリデバイスの任意の組み合わせを含むことができる。揮発性メモリデバイス（例えば、メモリデバイス１４０）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）などのランダムアクセスメモリ（ＲＡＭ）であり得るが、これらに限定されない。
不揮発性メモリデバイス（例えば、メモリデバイス１３０）のいくつかの例は、否定論理積（ＮＡＮＤ）型フラッシュメモリ、及び不揮発性メモリセルのクロスポイントアレイである、３次元クロスポイント（「３Ｄクロスポイント」）メモリデバイスなどのライトインプレースメモリを含む。不揮発性メモリのクロスポイントアレイは、スタック可能なクロスグリッドデータアクセスアレイと連動して、バルク抵抗の変化に基づいてビットストレージを実行することができる。さらに、多くのフラッシュベースのメモリとは対照的に、クロスポイント不揮発性メモリは、不揮発性メモリセルを事前に消去せずに不揮発性メモリセルをプログラムできるインプレース書き込み操作を実行できる。ＮＡＮＤ型フラッシュメモリは、例えば２次元ＮＡＮＤ（２Ｄ ＮＡＮＤ）及び３次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）を含む。
メモリデバイス１３０のそれぞれは、メモリセルの１つまたは複数のアレイを含むことができる。例えば、単一レベルセル（ＳＬＣ）などの１つのタイプのメモリセルは、セルごとに１ビットを格納できる。マルチレベルセル（ＭＬＣ）、トリプルレベルセル（ＴＬＣ）、クアッドレベルセル（ＱＬＣ）、及びペンタレベルセル（ＰＬＣ）などの他のタイプのメモリセルは、セルごとに複数のビットを格納できる。いくつかの実施形態では、メモリデバイス１３０のそれぞれは、ＳＬＣ、ＭＬＣ、ＴＬＣ、ＱＬＣ、またはこのようなものの任意の組み合わせなどのメモリセルの１つまたは複数のアレイを含むことができる。いくつかの実施形態では、特定のメモリデバイスは、メモリセルのＳＬＣ部分、及びＭＬＣ部分、ＴＬＣ部分、ＱＬＣ部分、またはＰＬＣ部分を含むことができる。メモリデバイス１３０のメモリセルは、データを格納するために使用されるメモリデバイスの論理ユニットを指す場合があるページとしてグループ化することができる。いくつかのタイプのメモリ（例えば、ＮＡＮＤ）では、ページをグループ化してブロックを形成することができる。
不揮発性メモリセルの３Ｄクロスポイントアレイ、及びＮＡＮＤ型メモリ（例えば、２Ｄ ＮＡＮＤ、３Ｄ ＮＡＮＤ）などの不揮発性メモリコンポーネントが説明されているが、メモリデバイス１３０は、読み取り専用メモリ（ＲＯＭ）、位相変化メモリ（ＰＣＭ）、自己選択メモリ、他のカルコゲニドベースのメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、スピン注入磁化反転（ＳＴＴ）ＭＲＡＭ、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、酸化物ベースのＲＲＡＭ（ＯｘＲＡＭ）、否定論理和（ＮＯＲ）フラッシュメモリ、及び電気的消去可能プログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）などの任意の他のタイプの不揮発性メモリまたはストレージデバイスに基づく場合がある。
メモリサブシステムコントローラ１１５（または、簡単にするために、コントローラ１１５）は、メモリデバイス１３０でデータを読み取る、データを書き込む、またはデータを消去するなどの操作、及び他のそのような操作を実行するためにメモリデバイス１３０と通信することができる。メモリサブシステムコントローラ１１５は、１つまたは複数の集積回路及び／または個別のコンポーネント、バッファメモリ、またはそれらの組み合わせなどのハードウェアを含むことができる。ハードウェアは、本明細書で説明される操作を実行するための専用の（例えば、ハードコードされた）論理を備えたデジタル回路を含むことができる。メモリサブシステムコントローラ１１５は、マイクロコントローラ、専用論理回路（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）など）、または他の適切なプロセッサであり得る。いくつかの実施形態では、メモリサブシステムコントローラ１１５は、ＮＶＭｅインターフェースを介してメモリサブシステム１１０（例えば、ホストシステム１２０、及び／またはメモリデバイス１３０及び／または１４０）に役立つように構成することができる。
メモリサブシステムコントローラ１１５は、ローカルメモリ１１９に格納された命令を実行するように構成された１つまたは複数のプロセッサ（例えば、プロセッサ１１７）を含む処理デバイスであり得る。図示の例では、メモリサブシステムコントローラ１１５のローカルメモリ１１９は、さまざまなプロセス、操作、論理フロー、及びメモリサブシステム１１０とホストシステム１２０との間の通信の処理を含む、メモリサブシステム１１０の動作を制御するルーチンを実行するための命令を格納するように構成された組み込みメモリを含む。
いくつかの実施形態では、ローカルメモリ１１９は、メモリポインタ、フェッチされたデータなどを格納するメモリレジスタを含むことができる。ローカルメモリ１１９はまた、マイクロコード、及び／またはメモリサブシステムコントローラ１１５がホストシステム１０２からファームウェア１０５を要求することを可能にする命令を格納するための読み取り専用メモリ（ＲＯＭ）（例えば、ブートＲＯＭ）を含むことができる。図１の例示的なメモリサブシステム１１０は、メモリサブシステムコントローラ１１５を含むものとして示されているが、本開示の別の実施形態では、メモリサブシステム１１０は、メモリサブシステムコントローラ１１５を含まず、代わりに、外部制御（例えば、外部ホストによって、またはメモリサブシステムとは別のプロセッサまたはコントローラによって提供される）に依拠する場合がある。
一般に、メモリサブシステムコントローラ１１５は、ホストシステム１２０からコマンドまたは操作を受信することができ、コマンドまたは操作を、メモリデバイス１３０及び／またはメモリデバイス１４０への所望のアクセスを達成するための命令または適切なコマンドに変換することができる。メモリサブシステムコントローラ１１５は、ウェアレベリング操作、ガベージコレクション操作、エラー検出及びエラー訂正コード（ＥＣＣ）操作、暗号化操作、キャッシング操作、及び論理アドレス（例えば、論理ブロックアドレス（ＬＢＡ）、名前空間）と物理アドレス（例えば、物理ブロックアドレス）との間のアドレス変換などの他の操作を担うことができ、これらは、メモリデバイス１３０に関連付けられている。
メモリサブシステム１１０はまた、図示されていない追加の回路または構成要素を含むことができる。いくつかの実施形態では、メモリサブシステム１１０は、キャッシュまたはバッファ（例えば、ＤＲＡＭ）、及びメモリサブシステムコントローラ１１５からアドレスを受信し、アドレスをデコードしてメモリデバイス１３０及び／またはメモリデバイス１４０にアクセスできるアドレス回路（例えば、ロウデコーダとカラムデコーダ）を含むことができる。
いくつかの実施形態では、メモリデバイス１３０は、メモリサブシステムコントローラ１１５と連動して動作して、メモリデバイス１３０の１つまたは複数のメモリセルに対して操作を実行するローカルメディアコントローラ１３５を含む。外部コントローラ（例えば、メモリサブシステムコントローラ１１５）は、メモリデバイス１３０を外部で管理する（例えば、メモリデバイス１３０に対して媒体管理操作を実行する）ことができる。いくつかの実施形態では、メモリデバイス１３０はマネージドメモリデバイスであり、これは、同じメモリデバイスパッケージ内での媒体管理のために、ローカルコントローラ（例えば、ローカルコントローラ１３５）と組み合わされた生のメモリデバイスである。マネージドメモリデバイスの例は、マネージドＮＡＮＤ（ＭＮＡＮＤ）デバイスである。
メモリサブシステムコントローラ１１３は、製造モード、及び／または製造モードを有効／無効にすることに関連付けられた操作を調整及び／または実行するように構成できる製造モードコンポーネント１１３を含む。図面を分かりにくくしないように図１には示されていないが、製造モードコンポーネント１１３は、本明細書に説明される操作を容易にするためのさまざまな回路を含むことができる。例えば、製造モードコンポーネント１１３は、ＡＳＩＣ、ＦＰＧＡ、状態機械、及び／または製造モードコンポーネント１１３が、本明細書に説明された操作を調整及び／または実行することを可能にできる他の論理回路の形の専用回路を含むことができる。
図２、図３、及び図４に関連してより詳細に説明されるように、製造モードコンポーネント１１３は、メモリサブシステム１１０（例えば、メモリサブシステムコントローラ１１５）を製造モードにする必要があるかどうかを判断するように構成することができ、これは、メモリサブシステムコントローラ１１５がファームウェア（例えば、ファームウェア１０５）を現在含んでいるかどうかに基づいて、さらに判断することができる。メモリサブシステム１１０がファームウェアを含んでいないという判断に応えて、製造モードコンポーネント１１３は、メモリサブシステムコントローラ１１５が製造モード中にファームウェアを具備できるように、製造モードを有効にすることを要求することができる。製造モードコンポーネント１１３は、製造モードに関連付けられた操作が完了する（例えば、ファームウェア１０５が受信され、メモリサブシステムコントローラ１１５に格納される）と、製造モードを無効にすることをさらに要求することができる。
いくつかの実施形態では、製造モードコンポーネント１１３によって実行される操作は、メモリサブシステム１１０及び／またはメモリサブシステムコントローラ１１５の製造の初期化または初期化前段階の間に実行することができる。したがって、いくつかの実施形態では、製造モードコンポーネント１１３は、メモリサブシステム１１０の製作中及び／または製作に続いてであるが、メモリサブシステム１１０の梱包の前に本明細書に説明される操作を実行することができる。しかしながら、実施形態はそのように限定されておらず、いくつかの実施形態では、製造モードコンポーネント１１３は、例えば、ファームウェア１０５をメモリサブシステム１１０及び／またはメモリサブシステムコントローラ１１５に提供することを要求するために、メモリサブシステム１１０の操作段階中に本明細書に説明される操作を実行することができる。
いくつかの実施形態では、メモリサブシステムコントローラ１１５は、製造モードコンポーネント１１３の少なくとも一部を含む。例えば、メモリサブシステムコントローラ１１５は、本明細書に説明される操作を実行するために、ローカルメモリ１１９に格納された命令を実行するように構成されたプロセッサ１１７（処理デバイス）を含むことができる。いくつかの実施形態では、製造モードコンポーネント１１３は、ホストシステム１１０、アプリケーション、またはオペレーティングシステムの一部である。
図２は、本開示のいくつかの実施形態によるインターフェースコネクタ２１２の例を示す。インターフェースコネクタ２１２は、図１に示されるインターフェースコネクタ１１２に類似している場合がある。実施形態は、特定のタイプのインターフェースコネクタを利用することに限定されていないが、図２に示されるインターフェースコネクタ２１２は、ＳＦＦ－８６３９（Ｕ．２とも呼ばれる）コネクタ及び／またはＳＦＦ－ＴＡ－１００１（Ｕ．３とも呼ばれる）コネクタであり得る。
インターフェースコネクタ２１２は、図２に示されるいくつかのピンを介してホストシステム及び／またはデバイスと通信するように構成することができる。本明細書で使用される場合、用語「ピン」は、電気的終端を作成し、他のデバイスとの通信を可能にするために使用される物理インターフェースを指す。図２に示される非限定的な例として、インターフェースコネクタ２１２は、Ｓ１、．．．、Ｓ７（それぞれ、２３０－１、．．．、２３０－７）ピン、Ｅ１、．．．、Ｅ６（２３２－１、．．．、２３２－６）ピン、Ｐ１、．．．、１５（それぞれ、２３６－１、．．．、２３６－１５）ピン、Ｅ７、．．．、Ｅ１６（それぞれ、２３２－７、．．．、２３２－１６）ピン、Ｓ８、．．．、Ｓ２８（それぞれ、２３０－８、．．．、２３０－２８）ピン、及びＥ１７、．．．、Ｅ２５（それぞれ、２３２－１７、．．．、２３２－２５）ピンを含む。いくつかの実施形態では、コマンド、アドレス、及び／またはデータは、信号の形で、インターフェースコネクタ２１２のいくつかのピンを介して通信することができる。
例えば、Ｓｔｏｒａｇｅ Ｎｅｔｗｏｒｋｉｎｇ Ｉｎｄｕｓｔｒｙ Ａｓｓｏｃｉａｔｉｏｎ（ＳＮＩＡ）（以前は、Ｓｍａｌｌ Ｆｏｒｍ Ｆａｃｔｏｒ （ＳＦＦ）委員会として知られていた）によって定義された、いくつかの手法によると、インターフェースコネクタ２１２などのインターフェースコネクタは、Ｓ１５ピン（例えば、ピン２３０－１５及びホストポートタイプ（ＨＰＴ）０ピンとも呼ばれる）、Ｅ１６（ピン２３２－１６、及びＨＰＴ １ピンとも呼ばれる）、及びＥ２５（ピン２３２－２５、及びデュアルポートイネーブルピンとも呼ばれる）を介して信号を提供して、メモリサブシステム及び／またはメモリコンポーネントの製造モードを有効にするように構成することができる。これらのピンは、デバイス（例えば、メモリサブシステム）をどのタイプのスロットに篏合させるのか、デバイスをどのタイプのホストプロトコルに接続させるのか、及び／またはデュアルポートモードを有効にするかどうかを判断する際に利用することができる。ＳＦＦ－ＴＡ－１００１仕様によれば、例えば、Ｓ１５ピンは、例えばインターフェースコネクタ２１２などのインターフェースコネクタを介してホストシステムに結合されたデバイスが、ＳＦＦ－８３６９ ＳＳＤであるのか、それともＳＦＦ－ＴＡ－１００１ ＳＳＤであるのかを区別するために利用することができ、Ｅ１６ピンは、デバイスがインターフェースコネクタを介して結合されているホストプロトコルが、ＰＣＩｅであるのか、Ｇｅｎ－Ｚであるのか、それとも未定義のホストプロトコルであるのかを区別するために利用することができ、Ｅ２５ピンは、デュアルポートモードが有効にされるかどうかを示すために利用することができる。ピンＳ１５、Ｅ１６、及びＥ２５によって示される値の組み合わせに基づいた対応する動作モード（例えば、「高」は論理「１」に対応し、「低」は論理「０」に対応する）は、以下の通り表１にリストされる。
Figure 2023520009000002
 表１：操作モード
例えば、表１に説明されるように、Ｓ１５ピン及びＥ１６ピンは、高にアサートすることができ、Ｅ２５ピンは低にアサートすることができ、これは、ホストシステムがＰＣＩｅホストプロトコルを利用し、インターフェースコネクタを介してホストシステムに結合されたメモリサブシステムが、シングルポートモードが有効化されていないＳＦＦ－８６３９ ＳＤＤであることを示す。
さらに表１にリストされるように、製造モードは、３つすべてのピン、Ｓ１５、Ｅ１６、及びＥ２５を利用することによって有効にすることができる。例えば、インターフェースピンＳ１５、Ｅ１６、及びＥ２５は、低にアサート（例えば、フローティング）することができ、これは、ＳＩＮＡによれば、製造モードの有効化を示す。
本明細書に説明するように、製造モードを有効にするための異なるタイプの複数のピン（例えば、Ｓ１５、Ｅ１６、及びＥ２５）を利用すると、メモリサブシステム（例えば、メモリサブシステム１１０）の回路が複雑さを増す可能性がある。対照的に、本明細書に説明する実施形態は、製造モードを有効にするために同じタイプ（例えば、予約された「Ｐ」ピンなどの予約ピン）の単一のピン及び／または複数のピンを利用することができ、これによりメモリサブシステムの製造に関連付けられた費用を削減する、及び／またはメモリサブシステムの製造段階をより時間がかからないものにすることができる。本明細書で使用される場合、「予約ピン」は、特定の仕様またはインターフェースコネクタのタイプに従って専用の目的が割り当てられていないピンを指す。特に、本明細書に説明する実施形態は、（例えば、３．３Ｖ及び／または１２Ｖと互換性があるため）ＳＦＦ－８３６９及びＳＦＦ－ＴＡ－１００１インターフェースコネクタと互換性がない５Ｖの電源電圧を提供するために利用されているＰ７、Ｐ８、及び／またはＰ９ピンの少なくとも１つを利用している。したがって、ＳＦＦ－８３６９及びＳＦＦ－ＴＡ－１００１インターフェースコネクタに使用されていないＰピンを利用することによって、本明細書に説明する実施形態は、少なくとも製造モード中に他の操作及び／または機能にＳ１５、Ｅ１６、及びＥ２５を利用することを可能にすることができる。
図３は、本開示のいくつかの実施形態による製造モードを有効／無効にするためのインターフェースコネクタ３１２を含む回路３１６の例を示す。回路３１６は、メモリサブシステム（例えば、図１に示されるメモリサブシステム）の一部であり得る。インターフェースコネクタ３１２は、それぞれ図２及び図３に示されるインターフェースコネクタ１１２及び２１２に類似し得、ＳＦＦ－８６３９（Ｕ．２とも呼ばれる）コネクタ及び／またはＳＦＦ－ＴＡ－１００１（Ｕ．３とも呼ばれる）コネクタであり得る。ただし、実施形態はこのように限定されない。例示的な回路３１６はまた、メモリサブシステムコントローラ１１５に類似し得るメモリサブシステムコントローラ３１５を含むこともできる。
図３に示される実施形態では、論理ゲート３４２は、メモリサブシステムコントローラ３１５に、及びインターフェースコネクタ３１２に結合される。いくつかの実施形態では、論理ゲート３４２は、インターフェースコネクタ３１２及びメモリサブシステムコントローラ３１５から信号を受信するように構成することができる。インターフェースコネクタ３１２、論理ゲート３４２、及びメモリサブシステムコントローラ３１５の間で通信される信号は、本質的にバイナリであり得る。例えば、論理ゲート３４２でインターフェースコネクタ３１２から受信される信号３４１は、論理１（例えば、高）または論理０（例えば、低）に対応する場合があり、一方のバイナリ値は、製造モードが（例えば、図１に示されるホストシステム１２０によって）有効にされることを許可されていることを示し、他方のバイナリ値は逆を示す。例えば、メモリサブシステムコントローラ３１５から論理ゲート３４２で受信される製造モード有効化信号と呼ばれる信号３４５（ＭＦＧ＿ＭＯＤＥ＿ＥＮ）は、製造モードがメモリサブシステムコントローラ３１５によって要求されたのかどうかを示すために高または低にトグルすることができる。実施形態はこのように限定されていないが、この例では、論理ゲート３４２はＡＮＤゲートである。
信号３４１は、インターフェースコネクタ３１２のいくつかのＰピン（例えば、図２に示されるピン２３６－１～２３６－１５）の少なくとも１つを介して論理ゲート３４２に提供される場合がある。インターフェースコネクタ３１２を論理ゲート３４２に結合するいくつかのＰピンは、ピンＰ７（図２に示される２３６－７）、Ｐ８（図２に示される２３６－８）、及び／またはＰ９（図２に示される２３６－９）を含む場合がある。（例えば、製造モードを有効にすることを許可する）コマンドの受信に応えて、例えば、Ｐ７ピン、Ｐ８ピン、及びＰ９ピンの１つは高にアサートされて、高信号を論理ゲート３４２に提供することができる。しかしながら、実施形態はこのように限定されず、Ｐ７ピン、Ｐ８ピン、及び／またはＰ９ピンの１つ以上が、信号を論理ゲート３４２に提供するために利用することができる。例えば、Ｐ７ピン、Ｐ８ピン、及びＰ９ピンの２つまたは３つすべては、製造モードを有効にするためにそれぞれの信号を論理ゲート３４２に提供することができる。
いくつかの実施形態では、Ｐ７ピン、Ｐ８ピン、及び／またはＰ９ピンは、例えば５Ｖなどの電源電圧を提供するために利用することができる。３．３Ｖなどの異なる（例えば、より低い）電源電圧と互換性のあるメモリサブシステムの場合、論理ゲート３４２及び／またはメモリサブシステムコントローラ３１５に供給される信号３４１が対応する電圧許容限度を超えないように、追加の抵抗／抵抗器３４６を、信号３４１を搬送する信号線に追加することができる。
提供される信号の論理値は、知られる信号の状態を確実にするために利用できるプルアップレジスタ３４３を含む開回路／ドレイン回路を介して調整することができる。例えば、開－ドレイン回路が開状態にあることに応えて、プルアップレジスタ３４３は、Ｐピンから提供される信号３４１が高（例えば、論理「１」）であることを保証することができ、開－ドレイン回路がドレイン状態にあることに応えて、プルアップレジスタ３４３は、Ｐピンから提供される信号３４１が低（例えば、論理「０」）であることを保証することができる。
メモリサブシステムコントローラ３１５及びインターフェースコネクタ３１２からの両方の信号が製造モードの有効化（例えば、高であること）を示すのに応えて、論理ゲート３４２は、スイッチ信号と呼ばれる信号３４７（ＳＩＯ＿ＳＥＬＥＣＴ）をマルチプレクサ３４８に提供することができる。信号３４７の状態（例えば、高／低）は、製造モードが有効にされていること、または有効にされていないことを示すことができる。
論理ゲート３４２からのスイッチ信号３４７（例えば、高信号）の受信に応えて、マルチプレクサ３４８は、インターフェースコネクタ３１２をメモリサブシステムコントローラ３１５に結合するように構成することができる。例えば、マルチプレクサ３４８は、メモリサブシステムコントローラ３１５の（いくつかのＥピンを介してインターフェースコネクタ３１２に結合される）信号線３４９及び３４０を、（汎用非同期送受信機（ＵＡＲＴ）を介してメモリサブシステムコントローラ３１５に結合される）信号線３４２及び３４４に結合することができる。信号線３４９及び３４０を介してメモリサブシステムコントローラ３１５に提供される信号は、インターフェースコネクタ３１２からＥ２３ピン及びＥ２４ピン（例えば、図２に示されるピン２３２－２３及び２３２－２４）などのいくつかのＥピンを介して提供することができる。信号線３４２及び３４４がそれぞれ信号線３４９及び３４０に結合されるとき、ホストシステム（例えば、図１に示されるホストシステム１２０）は、（例えば、ピンＥ２３及びＥ２４を介して）ファームウェア（例えば、図１に示されるファームウェア１０５）をメモリサブシステムコントローラ３１５に提供することができる。
製造モードが無効である（例えば、信号３４７が低／にデアサートされるように、信号３４１または３４５が低／にデアサートされている）とき、マルチプレクサ３４８は、（例えば、Ｅ２３ピン及びＥ２４ピンを介してインターフェースコネクタ３１２に結合されている）信号線３４９及び３４０を、それぞれシステム管理バス（ＳＭＢ）で実装されたサイドバンドチャネルなどのサイドバンドチャネルとして利用できる信号線３４３及び３４７に結合する（例えば、その結合を維持する）ように構成することができる。例えば、ＳＭＢサイドバンドチャネルとして信号線３４３に結合された信号線３４９は、データ（図３に示されるＳＭＢＤＡ）を転送するために利用することができ、ＳＭＢサイドバンドチャネルとして信号線３４７に結合された信号線３４０は、クロック信号（図３に示されるＳＭＢＣＬＫ）を転送するために利用することができる。
図４は、本開示のいくつかの実施形態による製造モードでメモリコンポーネントを操作するための例示的な方法の流れ図４５０を示す。ブロック４５２で、製造モードは、インターフェースコネクタ（例えば、それぞれ図１、図２、及び図３に示されるインターフェースコネクタ１１２、２１２、及び／または３１２）のいくつかの予約ピンの１つを介して提供される第１の信号に少なくとも部分的に基づいて有効にすることができる。本明細書に説明するように、いくつかの予約ピンは、Ｐ７ピン、Ｐ８ピン、及び／またはＰ９ピン（例えば、図２に示されるピン２３６－７、２３６－８、及び／または２３６－９ピン）などのいくつかのＰピン（例えば、図２に示されるＰピン２３６）を含むことができる。Ｅ１６ピン、Ｓ１５ピン、及び／またはＥ２５ピンなどのホストポート構成タイプのピンを利用することによって製造モードが有効にされたいくつかの手法とは対照的に、ブロック４５２で、インターフェースコネクタは、ホストポート構成タイプのピンを利用することなく製造モードを有効にする信号を送信するように構成することができる。
ブロック４５４で、第２の信号は、（例えば、第１の信号に基づいて）製造モードを有効にすることに応えて、インターフェースコネクタに結合されたメモリコンポーネントに提供することができる。メモリコンポーネントは、メモリサブシステムコントローラ（例えば、それぞれ図１及び図２に示されるメモリサブシステムコントローラ１１５及び／または３１５）などのメモリサブシステム（例えば、図１に示されるメモリサブシステム１１０）のコンポーネントの１つに類似し得る。第２のいくつかのピンは、例えば、インターフェースコネクタのいくつかのＥピン（例えば、図２に示されるＥピン２３２）を含むことができる。
いくつかの実施形態では、第２の信号は、メモリコンポーネント及び／またはメモリサブシステムに転送されるデータを含むことができ、データは、製造テストファームウェア、オペレーティングシステムファームウェア、またはそれらの任意の組み合わせなど、ホストシステム（例えば、図１に示されるホストシステム１１０）から提供されるファームウェアを含むことができる。
図５は、コンピュータシステム５４１の例示的なマシンを示しており、その中で、マシンに、本明細書で説明される方法の１つまたは複数を実行させるための命令のセットを実行することができる。いくつかの実施形態では、コンピュータシステム５４１は、メモリサブシステム（例えば、図１のメモリサブシステム１１０）を含む、それに結合される、もしくはそれを利用するホストシステム（例えば、図１のホストシステム１２０）に相当する場合があるか、またはコントローラの操作を実行するために（例えば、図１の製造モードコンポーネント１１３に対応する操作を実行するようにオペレーティングシステムを実行するために）使用することができる。代替の実施形態では、マシンを、ＬＡＮ、イントラネット、エキストラネット、及び／またはインターネット内の他のマシンに接続する（例えば、ネットワーク接続する）ことができる。マシンは、クライアントサーバネットワーク環境内のサーバまたはクライアントマシンの機能で、ピアツーピア（または分散）ネットワーク環境内のピアマシンとして、またはクラウドコンピューティングインフラストラクチャまたは環境内のサーバまたはクライアントマシンとして動作することができる。
マシンは、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ウェブアプライアンス、サーバ、ネットワークルータ、スイッチもしくはブリッジ、またはそのマシンによって講じられる処置を指定する命令のセットを（連続してまたは別の方法で）実行できる別のマシンである場合がある。さらに、単一のマシンが示されているが、用語「マシン」はまた、本明細書で説明される方法の１つまたは複数を実行するために、個々でまたは共同して命令の１つのセット（または複数のセット）を実行するマシンの任意の集まりを含むと解釈されるものとする。
例示的なコンピュータシステム５４１は、処理デバイス５０２、メインメモリ６０４（例えば、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、例えばシンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはラムバスＤＲＡＭ（ＲＤＲＡＭ）など）、スタティックメモリ５０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）、及びデータストレージシステム５１８を含んでおり、これらは、バス５３０を介して互いに通信する。
処理デバイス５０２は、マイクロプロセッサ、中央処理装置など、１つまたは複数の汎用処理デバイスを表す。より具体的には、処理デバイスは、複雑命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、もしくは他の命令セットを実装するプロセッサ、または命令セットの組み合わせを実装するプロセッサとすることができる。処理デバイス５０２はまた、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサなどの１つまたは複数の専用処理装置であってもよい。処理デバイス５０２は、本明細書で説明される操作及びステップを遂行するための命令５２６を実行するように構成される。コンピュータシステム５４１は、ネットワーク５２０を介して通信するためのネットワークインターフェースデバイス５０８をさらに含むことができる。
データストレージシステム５１８は、本明細書で説明される方法または機能の１つまたは複数を具現化する１つまたは複数の命令セット５２６またはソフトウェアが格納されたマシン可読記憶媒体５２４（コンピュータ可読媒体としても知られている）を含むことができる。命令５２６はまた、マシン可読記憶媒体を構成するコンピュータシステム５４１、メインメモリ５０４、及び処理デバイス５０２がそれを実行する間に、メインメモリ５０４内及び／または処理デバイス５０２内に完全にまたは少なくとも部分的に存在することができる。マシン可読記憶媒体５２４、データストレージシステム５１８、及び／またはメインメモリ５０４は、図１のメモリサブシステム１１０に対応する場合がある。
一実施形態では、命令５２６は、計算コンポーネント（例えば、図１の計算コンポーネント１１３）に対応する機能を実装するための命令を含む。命令は、製造モードコンポーネント（図１の製造モードコンポーネント１１３など）を用いて操作を実行することと関連付けられた製造モード命令５１３を含むことができる。マシン可読記憶媒体５２４は、単一の媒体であると例示的な実施形態で示されているが、用語「マシン可読記憶媒体」は、１つまたは複数の命令のセットを格納する単一の媒体または複数の媒体を含むと解釈されるべきである。用語「マシン可読記憶媒体」はまた、マシンによって実行するための命令のセットを格納またはエンコードすることが可能であり、マシンに本開示の方法の１つまたは複数を実行させる媒体を含むと解釈されるものとする。したがって、用語「マシン可読記憶媒体」は、ソリッドステートメモリ、光媒体、及び磁気媒体を含むが、これらに限定されないと解釈されるものとする。
先行する詳細な説明の一部は、アルゴリズム及びコンピュータメモリ内のデータビットに対する操作の記号表現の観点から提示されている。このようなアルゴリズムの説明及び表現は、その働きの趣旨を当業者に最も効果的に伝えるためにデータ処理技術において当業者が用いる方法である。アルゴリズムはここでは、及び全般的に、望ましい結果に至る自己矛盾のない動作順序であると考えられる。動作は、物理量の物理的な操作を必要とするものである。通常、必ずしもではないが、これらの量は格納し、組み合わせ、比較し、及び他の方法で操作することができる電気または磁気信号という形を取る。主に共通使用の理由により、これらの信号をビット、値、要素、シンボル、文字、用語、数などと称することが、時によって好都合であることが分かっている。
しかし、これら及び同様の用語はすべて、適切な物理量に対応付けられるべきであり、これらの量に適用される好都合な標示にすぎないことを認識しておくべきである。本開示は、コンピュータシステムのレジスタ及びメモリ内で物理（電子的）量として表されるデータを操作し、コンピュータシステムのメモリまたはレジスタまたはそのような情報ストレージシステム内で同様に物理量として表される他のデータに変換する、コンピュータシステム、または類似した電子コンピューティングデバイスの動作及びプロセスを参照することができる。
本開示はまた、本明細書の操作を実行するための装置に関する。この装置は、使用目的に対して特別に構成することもできるし、またはコンピュータに格納されたコンピュータプログラムによって選択的に起動または再構成される汎用コンピュータを含むこともできる。そのようなコンピュータプログラムは、フロッピーディスク、光ディスク、ＣＤ－ＲＯＭ、及び光磁気ディスク、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気もしくは光カードを含むタイプのディスク、またはそれぞれがコンピュータシステムバスに結合される電子命令の格納に適したタイプの媒体であるが、これらに限定されないコンピュータ可読記憶媒体に格納することができる。
本明細書で示したアルゴリズム及び表示は、特定のコンピュータまたは他の装置に本来的に関するものではない。さまざまな汎用システムを、本明細書での教示に従ってプログラムによって用いることもできるし、または本方法を行うためにより専用の装置を構築することが好都合であることが分かる可能性もある。種々のこれらのシステムの構造は、以下の説明で述べるように現れる。加えて、本開示は特定のプログラミング言語に関して説明されていない。本明細書で説明したような本開示の教示を実施するために、種々のプログラミング言語を使用できることを理解されたい。
本開示を、本開示に従ってプロセスを実行するようにコンピュータシステム（または他の電子装置）をプログラミングするために使用できる命令が格納されたマシン可読媒体を含むことができる、コンピュータプログラム製品またはソフトウェアとして示すことができる。マシン可読媒体は、マシン（例えば、コンピュータ）によって読み取り可能な形式で情報を格納するためのメカニズムを含む。いくつかの実施形態では、マシン可読（例えば、コンピュータ可読）媒体は、読み取り専用メモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリコンポーネントなどのマシン（例えば、コンピュータ）可読記憶媒体を含む。
前述の明細書では、本開示の実施形態は、その特定の例示的な実施形態を参照して説明されてきた。以下の特許請求の範囲に述べる本開示の実施形態のより広い趣旨及び範囲から逸脱することなく、さまざまな変更を加えることができることが明らかである。したがって、明細書及び図面は限定的な意味ではなく例示的な意味で考慮されるべきである。

Claims (20)

  1. 方法であって、
    インターフェースコネクタのいくつかの予約ピンの１つを介して提供される第１の信号に少なくとも部分的に基づいて、製造モードを有効にすることと、
    前記製造モードを有効にすることに応えて、前記インターフェースコネクタのいくつかの他のピンを介して前記インターフェースコネクタに結合されたメモリコンポーネントに第２の信号を提供することと
    を含む、前記方法。
  2. 前記いくつかの予約ピンが、前記メモリコンポーネントに電源電圧を提供するために利用可能なピンを含む、請求項１に記載の方法。
  3. 前記インターフェースコネクタのホストポート構成タイプのピンを使用せずに、前記第１の信号を提供することをさらに含む、請求項１に記載の方法。
  4. 前記インターフェースコネクタのいくつかのＥピンを使用せずに、前記第１の信号を提供することをさらに含む、請求項１に記載の方法。
  5. 前記メモリコンポーネントに、前記第２の信号を介してファームウェアに対応するデータを提供することをさらに含み、前記ファームウェアが、
    製造テストファームウェア、
    オペレーティングシステムファームウェア、または
    それらの任意の組み合わせ
    の少なくとも１つに対応する、請求項１から４のいずれか１項に記載の方法。
  6. システムであって、
    いくつかの予約ピンを含むインターフェースコネクタと、
    論理ゲートを介して前記インターフェースコネクタに結合されたマルチプレクサと
    を備え、
    前記インターフェースコネクタが、前記論理ゲートに対し、前記いくつかの予約ピンの少なくとも１つを介して第１の信号を提供するように構成され、
    前記論理ゲートが、前記第１の信号に少なくとも部分的に基づいて、前記マルチプレクサにスイッチ信号を提供するように構成され、
    前記インターフェースコネクタが、製造モード中にメモリコンポーネントに第２の信号を提供するように構成されるように、前記マルチプレクサが、前記製造モードを開始するために、前記インターフェースコネクタを前記メモリコンポーネントに結合するように構成される
    前記システム。
  7. 前記いくつかの予約ピンがいくつかのＰピンを含む、請求項６に記載のシステム。
  8. 前記第２の信号が、製造テストファームウェアに対応するデータを含む、請求項６に記載のシステム。
  9. 前記インターフェースコネクタが、システム管理バスデータ（ＳＭＢＤＡＴ）及びシステム管理バスクロック信号（ＳＭＢＣＬＫ）を転送するために利用可能ないくつかのピンを備え、
    前記インターフェースコネクタが、前記製造モード中に、前記いくつかのピンの少なくとも１つを介して前記メモリコンポーネントに前記第２の信号を提供するように構成される
    請求項６～８のいずれか１項に記載のシステム。
  10. 前記いくつかのピンがいくつかのＥピンを含む、請求項９に記載のシステム。
  11. 汎用非同期送受信機（ＵＡＲＴ）送信信号及びＵＡＲＴ受信信号が、前記インターフェースコネクタから前記メモリコンポーネントに転送されるように、前記マルチプレクサが前記製造モードを開始するために、前記インターフェースコネクタを前記メモリコンポーネントに結合するように構成される、請求項９に記載のシステム。
  12. 前記マルチプレクサが、前記インターフェースコネクタからの前記第１の信号がない場合に、システム管理バスデータ（ＳＭＢＤＡＴ）線及びシステム管理バスクロック（ＳＭＢＣＬＫ）線を前記インターフェースコネクタに結合するように構成される、請求項６～８のいずれか１項に記載のシステム。
  13. 前記インターフェースコネクタが、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）コネクタである、請求項６～８のいずれか１項に記載のシステム。
  14. システムであって、
    インターフェースコネクタのいくつかの予約ピンの１つを介して第１の信号を提供するように構成された前記インターフェースコネクタと、
    論理ゲートを介して前記インターフェースコネクタに結合されたメモリコンポーネントであって、前記システムを製造モードにするために、前記論理ゲートに第２の信号を提供するように構成される、前記メモリコンポーネントと
    を備え、
    前記論理ゲートが、前記いくつかの予約ピンの１つを介して前記論理ゲートから前記第１の信号を受信することに応えて、前記システムが前記製造モードに入る
    前記システム。
  15. 前記インターフェースコネクタが、
    前記いくつかの予約ピンに対応するピンの第１のセットと、
    ピンの第２のセットと
    を備え、
    前記メモリコンポーネントが、前記システムが前記製造モードにある間に、前記インターフェースコネクタの前記第２のセットのピンの少なくとも１つを介して、ファームウェアに対応するデータを受信するように構成される
    請求項１４に記載のシステム。
  16. 前記メモリコンポーネントが、前記ファームウェアが受信され、前記メモリコンポーネントに格納されることに応えて、前記論理ゲートに第３の信号を提供するように構成され、
    前記論理ゲートが前記メモリコンポーネントから前記第３の信号を受信することに応えて、前記製造モードが無効にされる
    請求項１５に記載のシステム。
  17. 共有入力／出力（ＳＩＯ）線を介して前記論理ゲートに結合されたマルチプレクサをさらに備え、
    前記論理ゲートが、前記メモリコンポーネントからの前記第１の信号、及び前記論理ゲートからの前記第２の信号の受信に応えて、前記マルチプレクサに、前記ＳＩＯ線を介してスイッチ信号を提供するように構成され、
    前記マルチプレクサが、前記論理ゲートからの前記スイッチ信号の受信に応えて、前記メモリコンポーネントを前記インターフェースコネクタに結合するように構成される
    請求項１４～１５のいずれか１項に記載のシステム。
  18. 前記いくつかの予約ピンの１つを介して、前記インターフェースコネクタを前記メモリコンポーネントに結合するデータ線が、外部プルアップ抵抗器にさらに結合される、請求項１４～１５のいずれか１項に記載のシステム。
  19. 前記論理ゲートがＡＮＤゲートである、請求項１４～１５のいずれか１項に記載のシステム。
  20. 前記メモリコンポーネントが、不揮発性メモリエクスプレス（ＮＶＭｅ）インターフェースを介して前記システムに役立つように構成されたコントローラである、請求項１４～１５のいずれか１項に記載のシステム。

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